CN100350613C - 具有垂直超薄体晶体管的可编程存储器的寻址和译码器电路 - Google Patents

具有垂直超薄体晶体管的可编程存储器的寻址和译码器电路 Download PDF

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Abstract

本发明提供用于可编程存储器的寻址和译码器电路的结构和方法。存储器寻址和译码器电路包括多条地址线和多条输出线，由此地址线和输出线形成一个阵列。多个垂直柱体在输出线和地址线交叉处从半导体衬底向外延伸。每个柱体包括由氧化层分隔的单晶的第一接触层和第二接触层。靠近该多个垂直柱体选择性地设置多个单晶的超薄垂直浮栅晶体管。每个单晶的垂直浮栅晶体管包括耦连到第一接触层的超薄单晶垂直的第一源/漏区、耦连到第二接触层的超薄单晶垂直的第二源/漏区、以及与氧化层相对设置并耦连第一和第二源/漏区的超薄单晶垂直体区。浮栅与超薄单晶垂直体区相对。多条地址线的每一条地址线作为一个控制栅、设置在柱体的行之间并与单晶垂直浮栅晶体管的浮栅相对。

Description

具有垂直超薄体晶体管的可编程存储器的寻址和译码器电路
               交叉引用的相关申请
本发明涉及以下共同未决的、共同转让的美国专利申请：代理人文档编号no.1303005US1、申请号09/780125、“Open Bit Line DRAMwith Ultra Thin Body Transistors”；代理人文档编号no.1303004US1、申请号09/780130、“Folded Bit Line DRAM withUltra Thin Body Transistors”；代理人文档编号no.1303007US1、申请号09/780087、“Programmable Logic Arrays with Ultra ThinBody Transistors”；以及代理人文档编号no.1303006US1、申请号09/780144、“Memory Address and Decode Circuitswith Ultra ThinBody Transistors”；代理人文档编号no.1303009US1、申请号09/780129、“In Service Programmable Logic Arrayswith UltraThin Body Transistors”；代理人文档编号no.1303003US1、申请号09/780169、“Flash Memory with Ultra Thin Vertical BodyTransistors”，在此提出这些申请并在此引用这些申请的公开作为参考。
                         发明领域
本发明一般性涉及集成电路，具体地本发明涉及具有垂直超薄体晶体管的快闪存储器。
                        发明背景
当代电子系统典型地包括数据存储器件例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、视频随机存取存储器(VRAM)、可擦可编程只读存储器(EPROM)、快闪存储器或其它常规的存储器装置。随着这些系统变得越来越复杂，为了与基于系统运行应用的软件增加的复杂性同步，它们就需要越来越多的存储器。因此，当与存储器件相关的技术不断发展时，设计者就努力增加存储器件的元件的密度。例如，电子工业就努力降低在存储器件中存储数据的存储器单元的尺寸。这样就允许制造大量的存储器单元而基本上不增加用于制造存储器件的半导体晶片的尺寸。
存储器件在庞大的存储器单元阵列中存储数据。实质上，单元位于字线和位线(阵列的行和列)的交叉处。每个单元通常将数据的一单个的位存储为逻辑“1”或逻辑“0”，并可以单独存取或寻址。通常，利用两个多位数字寻址(address)每个单元。第一多位数字或行地址识别存储器阵列的行，存储器单元位于其中。第二多位数字或列地址识别存储器阵列的列，所需的存储器单元位于其中。每个行地址/列地址组合对应于一单个的存储器单元。
为了访问单独的存储器单元，将行和列地址分别提供到行和列译码器的输入端。通常，利用可编程逻辑阵列制造行和列译码器。构成这些阵列以至根据提供到阵列输入端的地址信号选择所需的字线和位线。作为具有存储器单元阵列的译码器阵列，译码器阵列就利用半导体晶片表面区域的一部分。因此，设计者还努力减少用于译码器阵列所需的表面区域。
利用光刻技术制造存储器件，现有技术已经公知光刻技术可以处理半导体和其它材料以形成集成电路。这些光刻技术实质上利用通过透镜聚焦的光和掩模在材料中限定显微尺寸的图形。用于实施这种光刻的设备和技术对于利用该材料形成的电路尺寸产生限制。实质上，在某些方面，光刻不能产生足够清晰的足够精细图形以便减小电路元件尺寸。换句话说，通过常规的光刻只能获得一种最小的尺寸。这种最小尺寸称为“临界尺寸”(CD)或光刻工艺的最小“特征尺寸”(F)。最小特征尺寸是对包含译码器阵列的存储器件元件尺寸的一种限制。为了保持较大容量存储器件的需要，设计者研究其它方法以便减少包含译码器阵列的存储器件元件的尺寸。
随着千兆位的DRAMs以及超过千兆位的DRAMs中的密度要求变得越来越高时，减少器件面积就变得越来越重要。NOR地址译码器电路就是用于行和列译码器结构的一个例子。
快闪存储器单元是一种可能解决高密度存储器需要的方案。快闪存储器包括具有高密度的单个晶体管，在计算机系统中快闪存储器单元将有能力取代硬盘驱动数据的存储。这就可能产生通过耐磕碰的、小而耐用的固态存储器封装来取代精密的机械系统并构成一种非常优良的计算机系统。因此，人们所需的器件就是具有可能的最大密度或可能的最小单元面积的快闪存储器。
然而，由于快闪存储器中的单个晶体管存在常规MOSFET技术约束的相同设计规则，甚至对于快闪存储器、连续的缩放比例也会引起问题。即，在常规的晶体管结构中，连续地缩放到沟道长度小于0.1微米、100nm或1000的深亚微米区就将导致严重的问题。如图1中所示，结深应该远远小于1000的沟道长度、或表示几百埃的结深。通过常规的注入和扩散技术难于形成这种浅结。需要非常高浓度的沟道掺杂来抑制短沟道效应例如漏极感应势垒下降；阈值电压滚降和亚阈值传导。在MOSFET技术中当在电容器单元中减少电荷存储保留时间时，亚阈值传导就成为非常严重的问题。这些非常高浓度的掺杂导致泄漏电流增加和载流子迁移率降低。因此，通过降低载流子迁移率来制造更短的沟道以提高性能是被否定的。
因此，现有技术就需要提供改进快闪存储器密度而同时避免短沟道效应的有害影响例如漏极感应势垒下降；阈值电压滚降和亚阈值传导，泄漏电流增加和载流子迁移率降低。同时必须维持电荷存储保留时间。
                    发明概述
本发明致力于并且通过阅读和研究以下的说明书就将理解存储器寻址和译码器电路中的上述问题以及其它问题。本发明提供用于具有垂直超薄体晶体管的可编程存储器寻址和译码器电路的系统和方法，当晶体管的其它尺寸按比例缩小时，表面空间电荷区按比例缩小。
在本发明的一个实施例中，提供一种可编程存储器译码器。存储器可编程存储器译码器包括多条地址线和多条输出线，由此地址线和输出线形成一个阵列。多个垂直柱体在输出线和地址线交叉处从半导体衬底向外延伸。每个柱体包括由氧化层分隔的单晶的第一接触层和第二接触层。靠近多个垂直柱体选择性地设置多个单晶超薄垂直浮栅晶体管。每个单晶垂直浮栅晶体管包括耦连到第一接触层的超薄单晶垂直的第一源/漏区、耦连到第二接触层的超薄单晶垂直的第二源/漏区、以及与氧化层相对设置并耦连第一和第二源/漏区的超薄单晶垂直体区。浮栅与超薄单晶垂直体区相对。多条地址线的每一条线作为一控制栅设置在柱体的行之间并与单晶垂直浮栅晶体管的浮栅相对。
本发明提供一种用于可编程译码器的逻辑阵列的形成方法，该方法包括：
形成多条地址线；
形成多条输出线；
其中该地址线和输出线形成一阵列；
形成多个垂直柱体，该垂直柱体在输出线和地址线的交叉处从半导体衬底向外延伸，其中形成每个柱体包含形成由氧化层隔离的第一导电类型的单晶第一接触层和第二接触层；
形成多个单晶垂直浮栅晶体管，相邻于多个垂直柱体选择地设置该单晶垂直浮栅晶体管，其中形成每个单晶垂直浮栅晶体管包含：
在该柱体之上淀积第二导电类型的轻掺杂多晶硅层并定向刻蚀第二导电类型的多晶硅层，以便仅在该柱体的侧壁上保留多晶硅；
加热该柱体，由此第二导电类型的轻掺杂多晶硅层再次结晶并且垂直地发生横向外延固相再生长，以形成第二导电类型的单晶垂直取向的材料；
其中所述加热使得第一导电类型的单晶第一接触层和第二接触层将第一导电类型的掺杂剂向外扩散，并且形成第一导电类型的垂直取向的第一和第二源/漏区；以及
形成面对该垂直体区并由栅氧化物从那里隔离的浮栅，其中该浮栅形成在多个柱体的列之间的沟槽中，并且在相邻柱体的列中的相邻沟槽处的单晶垂直浮栅晶体管之间共享该浮栅；
形成多个埋置的源线，该源线由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及
其中形成多条地址线的每一条地址线包含形成设置在该柱体的列之间并且用作控制栅的面对该单晶垂直浮栅晶体管的该浮栅的地址线。
在以下部分的说明书中将提出本发明的这些和其它的实施例、各个方面、优点和特征，对于本领域技术人员通过参考以下的本发明说明书和参考附图或通过实践本发明，本发明的这些和其它的实施例、各个方面、优点和特征将部分地变得明显。利用特别是附加的权利要求书中提出的方法、工艺及其组合就能实现并获得本发明的各个方面、本发明的优点和特征。
                 附图的简要描述
图1是说明常规的MOSFET晶体管，其说明这种常规的MOSFETs晶体管连续地按比例缩放到沟道长度小于0.1微米、100nm或1000的深亚微米区时的缺点。
图2是说明根据本发明的教导沿柱体的一个侧面形成的垂直超薄体晶体管的视图。
图3A-3C说明根据本发明教导用于形成柱体的初始工艺顺序，随后沿其侧面形成垂直超薄体晶体管。
图4A-4C说明与利用体CMOS技术或绝缘体上硅(SOI)技术实施图3A-3C描述相关的上述技术。
图5A-5C说明与图3A-4C中提供的柱体形成实施例的相连续的工艺顺序以便沿柱体的侧面形成垂直超薄体晶体管。
图6A-6F说明根据本发明的实施例用于形成水平叠置的浮栅和控制栅结构的工艺顺序。
图7A-7F说明一个实施例的工艺描述，该实施例通过根据本发明的教导横靠垂直超薄晶体管的体结构形成垂直的浮栅和垂直的控制栅。
图8A-8E说明一个实施例的工艺描述，该实施例通过根据本发明的教导横靠垂直超薄晶体管的体结构形成垂直的浮栅并在垂直取向的浮栅之上形成水平取向的控制栅。
图9示出根据现有技术教导的用于存储器电路的常规NOR译码器阵列。
图10说明根据本发明教导的译码器电路、或存储器地址译码器的实施例的示意图。
图11根据本发明教导的高水平结构的电子系统实例方框图。
                      优选实施例的描述
在本发明的以下详细描述中，参考其中形成本发明的一部分的附图和其中利用说明示出的本发明可以实施的具体实施例。希望实施例足够详细地描述本发明的各个方面，以便本领域技术人员能够实施本发明。在不脱离本发明的范围内，可以利用其它实施例并可以进行改动。在以下的描述中，术语晶片和衬底通常可互换地用于表示在其上形成集成电路的任何结构，并且还可以指在集成电路制造的不同阶段期间的那种结构。这两个术语包括掺杂或未掺杂的半导体、在支撑半导体或绝缘材料上的半导体的外延层、这些层的组合以及现有技术中公知的其它结构。以下的详细描述不是限制性的，并且本发明的范围仅由附加的权利要求书限定。
图2是说明根据本发明的教导形成的超薄单晶垂直晶体管或存取FET 200的视图。如图2所示，存取FET 200包括垂直超薄体晶体管或换句话说超薄单晶垂直晶体管。根据本发明的教导，存取FET 200的结构包括从半导体衬底202向外延伸的柱体201。柱体包括由氧化层208垂直隔离的单晶第一接触层204和第二接触层206。沿柱体201的侧面形成超薄单晶垂直晶体管210。超薄单晶垂直晶体管210包括超薄单晶垂直体区212，其将超薄单晶垂直的第一源/漏区214和超薄单晶垂直的第二源/漏区216分隔开。该一超薄单晶垂直的第一源/漏区214耦连到第一接触层204，而超薄单晶垂直的第二源/漏区216耦连到第二接触层。面对超薄单晶垂直体区212形成栅218并且通过薄栅氧化层220将它们彼此隔离。
根据本发明的实施例，超薄单晶垂直晶体管210包括具有小于100纳米的垂直长度和小于10纳米的水平宽度的一种晶体管。因此，在一个实施例中，超薄单晶垂直体区212包括具有小于100纳米的垂直长度(L)的沟道。此外，超薄单晶垂直体区212具有小于10纳米的水平宽度(W)。并且，超薄单晶垂直的第一源/漏区214和超薄单晶垂直的第二源/漏区216具有小于10纳米的水平宽度。根据本发明的教导，由固相外延生长形成超薄单晶垂直晶体管210。
本领域普通技术人员通过阅读本说明书应当理解，具有本发明的超薄体区的超薄单晶垂直晶体管提供一个表面空间电荷区，当晶体管的其它尺寸按比例缩小时，其表面空间电荷区按比例缩小。本发明的这种结构易于提高密度并满足设计规则需要，同时抑制了短沟道效应，例如漏极感应势垒下降；阈值电压滚降和亚阈值传导。
在图2的实施例中示出了n沟道型晶体管。然而，本领域普通技术人员通过阅读本说明书还应当理解，在此描述的导电类型可以通过改变掺杂类型为相反的导电类型，因此本发明等效地应用于包括具有超薄垂直取向的单晶p沟道型晶体管的结构。本发明不限于此。
图3A-3C说明根据本发明教导的用于形成柱体的初始工艺顺序，随后沿柱体侧边可形成垂直超薄体晶体管该垂直超薄体晶体管形成为可编程存储器寻址和译码器电路的一部分。建议的尺寸适合于0.1μm单元尺寸(CD)技术，并且可以根据其它CD尺寸进行比例缩放。在图3A的实施例中，采用p型体硅衬底310的初始材料。在衬底310上形成n++和n+硅复合的第一接触层312，例如通过离子注入、外延生长或这些技术的组合，以便形成单晶第一接触层312。根据本发明的教导，第一接触层312的更加重导电掺杂的下部分还作为位线302。第一接触层312的n++部分的厚度为所需的位线302的厚度，其可以在大约0.1-0.25μm之间。第一接触层312的总厚度可以在大约0.2-0.5μm之间。在第一接触层312上形成大约100纳米(nm)，0.1μm或更小厚度的氧化层314。在一个实施例中，通过热氧化生长技术形成氧化层314。在氧化层314上形成n+硅的第二接触层316，利用公知的技术形成多晶的第二接触层316。形成100nm或更小厚度的第二接触层316。
随后，在第二接触层316上淀积大约10nm的薄二氧化硅层(SiO2)318。在薄二氧化硅层(SiO2)318上淀积大约100nm较厚的氮化硅层(Si3N4)320以便形成衬垫层例如层318和320。可以通过任何适合的技术例如通过化学气相淀积(CVD)来淀积这些衬垫层318和320。
提供并选择性地曝光光抗蚀剂，以便提供用于定向刻蚀沟槽325的掩模，例如通过反应离子蚀刻(RIE)来刻蚀。定向刻蚀就产生多个柱形条330，该柱形条包含叠置的氮化物层320、衬垫氧化层318、第二接触层316、氧化层314和第一接触层312。将沟槽325刻蚀到足以到达衬底310的表面332的深度，由此在导电掺杂的位线302之间提供隔离。去除光抗蚀剂。现在条330就取向为位线302的方向，例如列的方向。在一个实施例中，条330具有大约1微米或更小的表面线宽。每个沟槽325的宽度可大约等于条330的线宽。现在就出现了图3A的结构。
在图3B中，淀积隔离材料333例如SiO2以填充沟槽325。然后平坦化加工的表面，例如通过化学机械抛光/平坦化(CMP)。提供并选择性地曝光第二光抗蚀剂，以便提供用于定向刻蚀沟槽335的掩模，沟槽335垂直于位线302的方向，例如行的方向。可以利用任何适合的技术例如通过反应离子蚀刻(RIE)来形成沟槽335。穿过暴露的SiO2和暴露的叠置氮化物层320、衬垫氧化层318、第二接触层316、氧化层314并进入第一接触层312、但沟槽335只刻蚀到足以保留所需的位线302厚度的一个深度，例如保留典型为100nm厚的位线。现在就出现了图3B的结构，该结构具有单独限定的柱体340-1、340-2、340-3和340-4。
图3C说明图3B中所示结构的沿线3C-3C切割的剖面图。图3C示出了在给出的任何列中连续的位线302连接相邻的柱体340-1和340-2。沟槽335保留，用于如下面所述、随后在相邻柱体的行之间形成浮栅和控制栅，例如通过柱体340-1和340-4形成的行和通过柱体340-2和340-3形成的行。
图4A-4C说明在体CMOS技术衬底或绝缘体上硅(SOI)技术衬底上实施与图3A-3C有关的上述技术。图4A表示在图3A-3C中所示的工艺步骤，除去衬垫层，在轻掺杂p型体硅衬底410上形成的完整顺序。图4A中所示的结构类似于图3C中的剖面图并示出了具有其上形成的柱体叠层440-1和440-2的连续的位线402。柱体440-1和440-2包括n+第一接触层412、其上形成的氧化层414和在氧化层414上形成的第二n+接触层416。
图4B表示在图3A-3C中所示的工艺步骤除去在商业SOI晶片例如SIMOX上形成的衬垫层的完整顺序。如图4B所示，在衬底410的表面上形成埋置氧化层411。图4B所示的结构也类似于图3C中的剖面图，并示出了具有其上形成的柱体叠层440-1和440-2的连续的位线402，只是这里连续的位线402通过埋置氧化层411与衬底410隔离。此外，柱体440-1和440-2包括n+第一接触层412、其上形成的氧化层414和在氧化层414上形成的第二n+接触层416。
图4C表示在图3A-3C中所示的工艺步骤，除去衬垫层，在绝缘体上形成硅岛的完整顺序，而此处通过氧化物下去除已经形成了绝缘体413。这种工艺包括由Leonard Forbes于1997年11月25日提出的标题为“用于制造绝缘体上硅的小岛的技术”的美国专利no.5691230中更详细地描述的工艺，在此引用其作为参考。图4C所示的结构同样类似于图3C中的剖面图，并示出了具有其上形成的柱体叠层440-1和440-2的连续的位线402，只是这里连续的位线402通过绝缘体413与衬底410隔离，而通过氧化物下去除例如根据上述参考的工艺已经形成了绝缘体413。此外，柱体440-1和440-2包括n+第一接触层412、其上形成的氧化层414和在氧化层414上形成的第二n+接触层416。因此，根据本发明教导，如图3A-3C中所示的形成柱体的工艺步骤顺序可以包括在图4A-4C中所示的至少三类不同衬底上的形成相同结构。
图5A-5C说明与在图3A-3C和在图4A-4C中所示的任何衬底中提供的柱体形成实施例的相连续的工艺顺序、以便沿柱体，例如图3C中的柱体340-1和340-2的侧面形成垂直超薄体晶体管。仅仅为了说明的目的，图5A说明在p型衬底510上形成并由沟槽530隔离的柱体540-1和540-2的实施例。与图5A-5C中相应的描述类似，图5A示出了第一单晶n+接触层512，在一个实施例中，接触层512的一部分整体地用n++位线502形成。在柱体540-1和540-2中，在第一接触层512上形成氧化层区514。在柱体540-1和540-2中，示出了在氧化层区514上形成的第二n+接触层516。并且，在柱体540-1和540-2中，分别示出了在第二接触层516上形成的衬垫层(SiO2)518和(Si3N4)520。
在图5B中，在柱体540-1和540-2之上淀积轻掺杂p型多晶硅层545，并定向刻蚀多晶硅层545以便在柱体540-1和540-2的侧壁550上保留轻掺杂p型材料545。在根据本发明原理的一个实施例中，定向刻蚀轻掺杂p型多晶硅层，以便在柱体540-1和540-2的侧壁550上保留具有宽度(W)或10nm或更小的水平厚度的轻掺杂p型材料545。现在，图5B中示出了此结构。
接着描述与图5C相关的工艺步骤的后续顺序。在此，可以使用另一个掩蔽步骤，与上述已经描述过的一样，如果某种特定的结构需要，例如只在柱体540-1和540-2的一个侧面上形成超薄体晶体管，用于各向同性刻蚀从侧壁550的一部分去除多晶硅545并只在柱体540-1和540-2的一个侧壁550上保留多晶硅545。
在图5C中，示出了用于只在柱体540-1和540-2的一个侧面上形成超薄单晶垂直晶体管或超薄体晶体管的实施例。在图5C中，将晶片加热到大约550-700摄氏度。在此步骤中，多晶硅545将再结晶并将垂直地发生横向外延固相再生长。如图5C中所示，柱体540-1和540-2底部处的单晶硅将作为这种晶体生长的籽晶，并且将形成超薄单晶膜546，超薄单晶膜546可以用作超薄单晶垂直MOSFET晶体管的沟道。在图5C的实施例中，只在柱体的一侧保留薄膜，将垂直地进行晶化并结晶进入柱体540-1和540-2顶部上的n+多晶硅第二接触材料/层516。然而，如果覆盖柱体540-1和540-2的两个侧面，晶化就将在柱体540-1和540-2顶部上的中心附近保留晶粒边界。图5D中示出了这个实施例。
如图5C和5D中所示，在退火步骤中通过从第一和第二接触层512和516的n+掺杂向外扩散、在沿柱体540-1和540-2的侧壁550的超薄单晶膜546中分别形成漏和源区551和552。在退火工艺中，当垂直发生横向外延固相再生长时，超薄单晶膜546的现在具有n+杂质的这些部分将类似地结晶为单晶结构。漏和源区551和552将通过由p型材料形成的垂直单晶体区552隔离。在本发明的一个实施例中，垂直单晶体区将具有小于100nm的垂直长度。现在图5C或5D中示出了此结构。本领域普通技术人员阅读本说明书就应当理解。在这种超薄单晶膜546上可以生长或淀积常规的栅绝缘体。并且，在沟槽530中可以形成水平或垂直的栅极结构。
本领域普通技术人员阅读本说明书应当理解，根据本发明的教导，在超薄单晶膜546中已经分别形成了漏区和源区551和552，以至形成超薄单晶垂直晶体管或超薄体晶体管的一部分。现在，超薄单晶膜546包括耦连到第一接触层512的超薄单晶垂直第一源/漏区551和耦连到第二接触层516的超薄单晶垂直第二源/漏区552。超薄p型单晶垂直体区553沿着氧化层514侧或相对氧化层514的侧面而保留并将第一源/漏区551耦连到第二源/漏区552。实际上，当通过提供的电势在其中形成沟道时，超薄p型单晶垂直体区553分别隔离漏和源区551和552，并电耦连漏区和源区551和552。各个漏区和源区551和552以及超薄体区553通过在退火步骤中发生的横向固相外延再生长由单晶材料形成。
现在，该结构的尺寸包括具有小于100nm垂直长度的超薄单晶体区553，在体区553中可形成具有小于100nm垂直长度的一个沟道。而且，该尺寸包括具有一结深的各个漏区和源区551和552，该结深通过超薄单晶膜546的水平厚度例如小于10nm来限定。因此，本发明已提供更加小于器件的沟道长度的结深，其可以随设计规则的进一步缩小而缩放。此外，本发明提供一种具有超薄体区的晶体管结构，以致当其它晶体管尺寸比例缩小时、晶体管体区中的表面空间电荷区比例缩小。实际上，通过物理地使MOSFET的体区超薄，例如10nm或更小，就已经使表面空间电荷区最小化。
本领域普通技术人员通过阅读本说明书应当进一步理解，在此描述的导电类型可以通过改变掺杂类型而反型，以致本发明等效地可应用于包括具有超薄垂直取向的单晶p沟道型晶体管的结构。本发明不限于此。从上述的工艺描述中，可以继续制造步骤以便在沟槽530中形成多个不同的水平和垂直栅极结构的实施例，这将与下列附图相应地进行描述。
图6A-6F说明与本发明相关的用于形成叠置的水平浮栅和控制栅结构实施例的工艺顺序，在此称为水平置换栅。在以下的工艺步骤中建议的尺寸适于0.1μmCD技术，并可以根据其它CD尺寸进行比例缩放。图6A表示类似于图5C中所示的结构。就是说，图6A示出了在沟槽630中的沿柱体640-1和640-2的侧壁650的超薄单晶膜646。在此情况下超薄单晶膜646包括耦连到第一接触层612的超薄单晶垂直第一源/漏区651和耦连到第二接触层616的超薄单晶垂直第二源/漏区652。沿氧化层614侧面或相对存在超薄p型单晶垂直体区653，并且体区653将第一源/漏区651耦连到第二源/漏区652。根据图6A所示实施例的工艺，本领域普通技术人员应当公知并理解，相同地在柱体640-1和640-2之上例如通过CVD技术淀积n+掺杂的氧化层621或PSG层。然后平坦化n+掺杂的氧化层621以便从柱体640-1和640-2的顶表面去除。进行刻蚀工艺以便在沟槽630的底部处保留大约50nm。随后，在柱体640-1和640-2之上淀积未掺杂的多晶硅层622或未掺杂的氧化层622，并且进行CMP平坦化以便再次从柱体640-1和640-2的顶表面上去除。然后，例如通过RIE刻蚀未掺杂的多晶硅层622，以便在沟槽630中在氧化层614侧面或相对保留100nm或更小的厚度。随后，本领域普通技术人员应当公知并理解，相同方法在柱体640-1和640-2之上例如通过CVD工艺淀积另一个n+掺杂的氧化层623或PSG层。现在，图6A中就出现了此结构。
图6B说明随后顺序进行制造步骤的结构。在图6B中，进行热处理以便PSG层例如621和623的n型杂质分别向外扩散进入超薄垂直单晶膜646，以至额外地分别形成漏区和源区651和652。随后，如图6B所示，进行选择刻蚀，本领域普通技术人员通过阅读本说明书应当公知并理解，相同方法去除顶部的PSG层623和沟槽630中未掺杂的多晶硅层622或氧化层622。现在图6B就出现了此结构。
随后，在图6C中，本领域普通技术人员应当公知并理解，相同地例如通过热氧化生长薄栅氧化物625，用于在超薄单晶垂直体区653表面上的超薄单晶垂直晶体管或超薄体晶体管。随后，可淀积掺杂的n+型多晶硅层642，以便形成超薄单晶垂直晶体管或超薄体晶体管的栅642。然后此结构进行CMP工艺，以便从柱体640-1和640-2的顶表面上去除掺杂的n+型多晶硅层642、并进行RIE刻蚀以便形成超薄单晶垂直晶体管或超薄体晶体管的栅642的所需厚度。在一个实施例中，RIE刻蚀掺杂的n+型多晶硅层642，以便形成具有垂直侧面小于100纳米的整体构成的、水平取向的浮栅642、其相对于超薄单晶垂直体区653。随后，例如同CVD工艺淀积氧化层644，并通过CMP工艺平坦化氧化层644，以便填充沟槽630。根据上述技术进行刻蚀工艺以便由此结构中形成条形的氮化物层620。刻蚀工艺可以包括利用磷酸的含磷刻蚀工艺。现在在图6C中就出现了此结构。
图6D说明随后的制造步骤顺序。在图6D中，掩蔽并例如通过RIE刻蚀水平取向的浮栅642的顶部上的氧化层644，以便在即将形成层间多晶(interpoly)栅绝缘体或控制栅绝缘体的区域中去除氧化层644。随后形成层间多晶栅绝缘体或控制栅绝缘体660。与本领域普通技术人员应当公知并理解的相同，层间多晶栅绝缘体或控制栅绝缘体660可以是热生长的氧化层660或淀积的氮氧化物控制栅绝缘层660。形成大约2-4纳米厚度的层间多晶栅绝缘体或控制栅绝缘体660。随后，形成多晶硅控制栅662。可以通过常规的光刻技术用于构图形成多晶硅控制栅，并例如通过CVD淀积在水平方向的浮栅642之上的多晶硅控制栅线。可以在此结构的表面之上例如通过CVD淀积另一层氧化层以便进行后续制造步骤。
本领域普通技术人员通过阅读本说明书应当理解，可以形成接触到柱体640-1和640-2顶部上的第二接触层616以便继续行或字地址线664的形成和标准BEOL工艺。这些方法可包括常规的接触孔、端部金属和水平间(interlevel)绝缘体步骤以便完成单元和外围电路的布线。图6E是已完成的结构的透视图。并且，图6F是沿线6F-6F切割的剖面图。
此外，上述制造顺序已经除去了替换栅的步骤。在此可替换的实施例中，类似于图5C中所示的结构再次开始该工艺。然而，在图6A中，已经淀积了大约10nm的共形氮化层，然后定向刻蚀以便在柱体的侧壁上保留氮化物。生长热氧化物以便绝缘源极线602的暴露部分或y地址线条602。然后通过各向同性刻蚀(例如，磷酸)剥离氮化物，并且在暴露的超薄单晶膜646的壁上生长大约1-2nm的薄隧穿、浮栅氧化物。淀积n型多晶硅层以便填充沟槽(例如＞100nm)并平坦化(例如通过CMP)，直至在超薄单晶膜646的顶部平面之下轻微凹陷。然后简单地按照上述的刻蚀工艺继续工艺步骤以便由此结构剥离氮化层620。此工艺包括利用磷酸的含磷刻蚀工艺。如上所述，继续图6C开始的工艺以完成此结构。
图7A-7E说明一个实施例的工艺描述，该实施例横靠超薄垂直晶体管体结构可形成垂直的浮栅和垂直的控制栅。通过阅读本说明书，通过本领域公知的集成电路制造工艺的技术人员就可以获得这些结构。在以下的工艺步骤中建议的尺寸为适合0.1μmCD技术，并可以根据其它CD尺寸进行比例缩放。图7A表示类似于图5C中所示的结构。就是说，图7A示出了在沟槽730中的沿柱体740-1和740-2的侧壁的超薄单晶膜746。在此情况下超薄单晶膜746包括耦连到第一接触层712的超薄单晶垂直第一源/漏区751和耦连到第二接触层716的超薄单晶垂直第二源/漏区752。横靠或相对氧化层714形成超薄p型单晶垂直体区753，并且体区753将第一源/漏区751耦连到第二源/漏区752。根据图7A中所示实施例的工艺，例如通过CVD淀积大约10nm的共形氮化层、并定向刻蚀以便只在柱体740-1和740-2的侧壁上保留氮化层。然后，为了绝缘暴露的位线条702，例如通过热氧化生长大约20nm厚的氧化层721。在柱体740-1和740-2的侧壁上的共形氮化层防止沿超薄单晶膜746的氧化。然后，利用本领域普通技术人员熟知并理解的常规剥除工艺剥除氮化层。现在图7A中就出现了此结构。
如图7B所示，在暴露的超薄单晶膜746的侧壁上热生长薄隧穿氧化物756。生长大约1-2nm厚的薄隧穿氧化物756。例如通过CVD淀积n+掺杂的多晶硅材料或适合的金属750，以便填充沟槽至大约40nm或更小的厚度。然后，例如通过CMP平坦化n+掺杂的多晶硅材料750，并例如通过RIE使多晶硅材料750凹陷直至稍微低于超薄单晶膜746的顶平面的高度。然后，例如通过CVD淀积大约20nm厚的氮化层761、用于形成间隔物，并定向刻蚀以便分别在厚的氧化物和氮化物衬垫层718和720的侧壁上保留氮化层761。现在图7B中就出现了此结构。
图7C说明随后顺序进行制造步骤的结构。在图7C中，利用氮化物间隔761作为掩模，在源线702之间选择刻蚀在柱体列之间暴露的氧化物、例如图3B中的氧化物333直至大致具有源线/y地址线702上的氧化物721相齐的深度。随后，再次利用氮化物间隔761作为掩模，选择刻蚀暴露的n+掺杂的多晶硅材料750、停止在源线/y地址线702上的氧化层721上，由此在沟槽730中产生一对垂直取向的浮栅763。现在图7C中出现了此结构。
图7D说明本实施例随后的制造步骤顺序。在图7D中，在沟槽730中形成覆盖垂直取向的浮栅763的层间多晶(interpoly)栅绝缘体或控制栅绝缘体760。本领域普通技术人员应当公知并理解，相同地层间多晶栅绝缘体或控制栅绝缘体760，可以是热生长的氧化层760或淀积的氮氧化物控制栅绝缘层760。形成大约7-15纳米厚的层间多晶栅绝缘体或控制栅绝缘体760。例如通过CVD淀积大约100nm厚的n+掺杂的多晶硅材料或适合的栅材料762以便填充沟槽或栅通孔凹槽730。然后，例如通过CMP平坦化n+掺杂的多晶硅材料762，停止在厚的氮化物衬垫层720上。然后，例如通过RIE凹陷n+掺杂的多晶硅材料762直至大致为超薄单晶膜746的顶平面。随后，从柱体740-1和740-2上去除氮化物衬垫层720。利用磷酸刻蚀或其它适合的技术去除氮化物衬垫层。然后，例如通过CVD在此结构上淀积氧化物775以便覆盖此表面。现在图7D出现了此结构。
本领域普通技术人员通过阅读本说明书应当理解，可以形成接触到柱体740-1和740-2顶部上的第二接触层716以便继续行或字地址线764的形成和标准BEOL工艺。这些方法包括常规的接触孔、端部金属和水平内绝缘体步骤以便完成单元和外围电路的布线。图7E是已完成的结构的透视图。并且，图7F是沿线7F-7F切割的剖面图。
图8A-8E说明一个实施例的工艺描述，该实施例横靠超薄垂直晶体管体结构可形成垂直的浮栅并在垂直取向的浮栅之上可形成水平取向的控制栅。通过阅读本说明书，通过本领域公知的集成电路制造工艺的技术人员就可以获得这些结构。在以下的工艺步骤中建议的尺寸为适合0.1μmCD技术，并可以根据其它CD尺寸进行比例缩放。图8A表示类似于图5C中所示的结构。就是说，图8A示出了在沟槽830中的沿柱体840-1和840-2的侧壁的超薄单晶膜846。在此情况下超薄单晶膜846包括耦连到第一接触层812的超薄单晶垂直第一源/漏区851和耦连到第二接触层816的超薄单晶垂直第二源/漏区852。沿氧化层814侧或相对氧化层814存在超薄p型单晶垂直体区853，并且体区853将第一源/漏区851耦连到第二源/漏区852。根据图8A中所示实施例的工艺，例如通过CVD淀积大约10nm的共形氮化层、并定向刻蚀以便只在柱体840-1和840-2的侧壁上保留氮化层。然后，为了使暴露的位线条802绝缘，例如通过热氧化生长大约20nm厚的氧化层821。在柱体840-1和840-2的侧壁上的共形氮化层防止沿超薄单晶膜846的氧化。然后，利用本领域普通技术人员熟知并理解的常规剥除工艺剥除氮化层。现在图8A中就出现了此结构。
如图8B所示，在暴露的超薄单晶膜846的侧壁上热生长薄隧穿氧化物856。生长大约1-2nm厚的薄隧穿氧化物856。例如通过CVD淀积n+掺杂的多晶硅材料或适合的金属850以便填充沟槽至大约40nm或更小的厚度。然后，例如通过CMP平坦化n+掺杂的多晶硅材料850，并例如通过RIE使多晶硅材料850凹陷直至稍微低于超薄单晶膜846的顶平面的高度。然后，例如通过CVD淀积大约50nm厚的氮化层861、用于形成间隔物，并定向刻蚀以便分别在厚的氧化物和氮化物衬垫层818和820的侧壁上保留氮化层861。现在图8B中就出现了此结构。
图8C说明随后顺序进行制造步骤的结构。在图8C中，利用氮化物间隔861作为掩模，在源线802之间选择刻蚀在柱体列之间暴露的氧化物、例如图3B中的氧化物333直至大致具有源线/y地址线802上的氧化物821的平面的深度。随后，再次利用氮化物间隔861作为掩模，选择刻蚀暴露的n+掺杂的多晶硅材料850、停止在源线/y地址线802上的氧化层821上，由此在沟槽830中产生一对垂直取向的浮栅863。现在图8C中出现了此结构。
图8D说明本实施例随后的制造步骤顺序。在图8D中，在沟槽830中淀积覆盖垂直取向的浮栅863的氧化层880。例如通过CMP平坦化氧化层880、在厚的氮化物衬垫层820上停止。然后，例如通过RIE使氧化层880凹陷直至大致为超薄单晶膜846的顶平面。随后，从柱体840-1和840-2上去除氮化物衬垫层820，并且同样去除氮化物间隔861。可以利用磷酸刻蚀或其它适合的技术去除氮化物衬垫层820和氮化物间隔861。在沟槽830中的氧化层880之上以及在垂直取向的浮栅863之上形成层间多晶栅绝缘体或控制栅绝缘体860。本领域普通技术人员应当公知并理解，相同地层间多晶栅绝缘体或控制栅绝缘体860，可以是热生长的氧化层860或淀积的氮氧化物控制栅绝缘层860。在垂直取向的浮栅863之上形成大约2-4纳米厚的层间多晶栅绝缘体或控制栅绝缘体860。例如通过CVD在层间多晶栅绝缘体或控制栅绝缘体860之上以及在垂直取向的浮栅863之上淀积大约50nm厚的n+掺杂的多晶硅材料或适合的栅材料862。然后，本领域普通技术人员应当公知并理解，相同地将n+掺杂的多晶硅材料862构图为水平的条或控制栅线。然后，例如通过CVD淀积氧化物875以便覆盖此表面。现在图8D就出现了此结构。
本领域普通技术人员通过阅读本说明书应当理解，可以形成接触到柱体840-1和840-2顶部上的第二接触层816以便继续行或字地址线864的形成和标准BEOL工艺。这些方法包括常规的接触孔、端部金属和水平内绝缘体步骤以便完成单元和外围电路的布线。图8E是已完成的结构的透视图。
图9示出用于存储器电路的常规NOR译码器阵列。地址线为A1-A3，并且反相(inverse)地址线为A1-A3。在栅极掩蔽情况下(at thegate mask level)通过在阵列中线的交叉处制造薄氧化物栅晶体管，例如晶体管901-1、901-2、…901-N，或在此交叉处不制造薄氧化物栅晶体管，例如没有薄氧化物的晶体管902-1、902-2、…902-N，常规NOR译码器阵列是可编程的。本领域普通技术人员通过阅读本说明书应当理解，同一技术可常规地用于形成没有示出的其它类型的译码器阵列。如图9中所示，利用多个耗尽型NMOS晶体管916作为负载器件。
在本实施例中，行线914中的每一个作为地址线A1-A3和反相地址线A1-A3的NOR门，它们通过阵列的薄氧化物栅晶体管，例如晶体管901-1、901-2、…901-N连接到行线914。就是说，在图9A所示的正逻辑NMOS译码器阵列中，除非一个或多个薄氧化物栅晶体管，例如耦连到行线R1的晶体管901-1、901-2、…901-N由地址线为A1-A3或反相地址线为A1-A3之一上的高逻辑电平信号、+VDD启动，行线R1就维持在高电位、+VDD。当通过地址线A1-A3或反相地址线A1-A3由高逻辑电平信号、+VDD激活晶体管栅地址时，每个薄氧化物栅晶体管，例如晶体管901-1、901-2、…901-N就导通或启动为“on”。薄氧化物栅晶体管，例如晶体管901-1、901-2、…901-N的这种导通就执行NOR正逻辑电路功能，为了在行线914上输出低逻辑电平信号，OR电路功能的反相就通过阵列的薄氧化物栅晶体管，例如晶体管901-1、901-2、…901-N将数据反相到行线914。因此，当没有任何薄氧化物栅晶体管，例如耦连到行线914的晶体管901-1、901-2、…901-N处于“on”启动时，就寻址出特定的行线914。
此外，将每条线上的输入地址反相，并将初始地址和反相的或补码的值的组合用于驱动译码器阵列900中的晶体管的栅。阵列900中的晶体管901-1、901-2、…901-N为增强型NMOS器件，并且耗尽型NMOS晶体管用于负载器件916。在简单的NMOS电路中，所有电压都为正电压。这就是正逻辑NOR译码器阵列，逻辑1状态、“1”是最大的正电压、+VDD，而且逻辑电平零、“0”就是最低的正电压或地。
图9中使用的晶体管是具有耗尽型NMOS负载技术的NMOS驱动晶体管。负载器件或NMOS负载晶体管是耗尽型或在上拉开关瞬态期间由此提供高开关速度的作为恒定电流源的常开晶体管。驱动晶体管是在零栅极偏压常断的增强型NMOS晶体管。
图10是说明根据本发明原理的译码器电路或存储器地址译码器1000的一个实施例的简图。与图9类似，地址线为A1-A3，和反相地址线为A1-A3。如图10所示，在栅极掩蔽情况下通过在阵列中的线的交叉处制造驱动晶体管或逻辑单元例如晶体管1001-1、1001-2、…、1001-N或者在此交叉处不制造驱动晶体管或逻辑单元，例如没有浮栅驱动晶体管1002-1、1002-2、…、1002-N就可编程译码器电路1000。在根据本发明教导的一个实施例中，在阵列中的线的交叉处制造驱动晶体管例如晶体管1001-1、1001-2、…、1001-N包括根据与图3A-8E相关详细讨论并描述的实施例而制造浮栅驱动晶体管。在本发明的一个实施例中，如图10所示，多个p沟道金属氧化物半导体(PMOS)负载晶体管1016作为负载器件并耦连到译码器电路1000的输出线或行线1014。
反相每条地址线A1-A3上的输入地址，并将每条地址线A1-A3上的初始地址和反相地址线A1-A3上的反相的或补码值的组合用于驱动译码器阵列1000中的晶体管1001-1、1001-2、…、1001-N的栅。译码器阵列1000中的浮栅驱动晶体管或逻辑单元例如晶体管1001-1、1001-2、…、1001-N是n沟道浮栅驱动晶体管。
在图10中，每个行线1014作为地址线A1-A3和反相地址线A1-A3的NOR门，它们通过阵列1000的浮栅驱动晶体管例如晶体管1001-1、1001-2、…、1001-N耦连到行线1014。就是说，除非一个或多个浮栅驱动晶体管或逻辑单元例如耦连到行线R1的晶体管1001-1、1001-2、…、1001-N由地址线为A1-A3或反相地址线为A1-A3之一上的高逻辑电平信号、VDD启动，行线R1就维持在高电位VDD或逻辑“1”。在图10所示的译码器电路1000结构中，为了启动当通过地址线A1-A3或反相地址线A1-A3由高逻辑电平信号、+VDD启动耦连到行线R1的n沟道浮栅驱动晶体管或逻辑单元例如晶体管1001-1、1001-2、…、1001-N，就需要地址线A1-A3或反相地址线A1-A3之一上的逻辑为“1”或VDD。本领域普通技术人员通过阅读本说明书应当理解，根据电子是否存储在垂直的浮栅上，浮栅驱动晶体管或逻辑单元例如晶体管1001-1、1001-2、…、1001-N就可编程为具有两种不同的导电状态。当对于这些浮栅驱动晶体管1001-1、1001-2、…、1001-N中的任何一个的垂直的浮栅上存储有电荷时，就能有效地从编程的存储器地址和译码器电路1000中去除该浮栅晶体管。
对于本发明译码器电路1000，如图10所示，驱动晶体管例如阵列中的晶体管1001-1、1001-2、…、1001-N是浮栅晶体管器件。在一个实施例中，根据本发明公开并且与图3A-8E相关的详细描述的实施例，形成浮栅驱动晶体管1001-1、1001-2、…、1001-N。以此方式，可以在制造初始阶段编程浮栅驱动晶体管1001-1、1001-2、…、1001-N，并且一旦译码器电路在使用中例如现场编程以便实现特殊的译码器功能时、可以按需要进行再次编程浮栅驱动晶体管1001-1、1001-2、…、1001-N。在图10的地址译码器1000中示出的负载器件1016是p沟道金属氧化物半导体(PMOS)晶体管并且不是较常规的耗尽型n沟道晶体管。在此情况下，根据CMOS工艺形成图10中示出的本发明的实施例的译码器电路1000，并且称为CMOS译码器阵列1000。
在一个实施例中，如图10中所示，本发明的译码器电路1000包括至少一条冗余(redundant)的行线、RD。在图10中所示的实施例中，在阵列中设置多个附加的耦连到地址线A1-A3或反相地址线A1-A3和冗余行线、RD的浮栅驱动晶体管例如晶体管T1-T6。根据本发明的教导，根据上述与图3A-8E相关的详细描述和讨论，形成这些附加的驱动晶体管例如晶体管T1-T6。在一个实施例中，如上所述，根据本发明的教导，附加的驱动晶体管例如晶体管T1-T6具有由地址线A1-A3或反相地址线A1-A3形成的垂直控制栅。在另一个实施例中，如上所述，根据本发明的教导，附加的浮栅驱动晶体管、T1-T6具有由位于上述浮栅驱动晶体管、T1-T6的浮栅处的地址线A1-A3或反相地址线A1-A3形成的水平控制栅。根据本发明的教导，对于附加的驱动晶体管、T1-T6的超薄单晶垂直第二源/漏区耦连到至少一个冗余行线或字线、RD。类似于p沟道金属氧化物半导体(PMOS)负载晶体管1016，p沟道金属氧化物半导体(PMOS)负载晶体管T7耦连到至少一个冗余行线、RD并且构成CMOS反相器结构。
正如上面已进行的图示和描述，可以编程这些非易失性浮栅驱动晶体管例如晶体管T1-T6以至根据电子是否存储在垂直的浮栅上而具有两种不同的导电状态。当电荷存储在垂直的浮栅上时，对于这些浮栅驱动晶体管例如晶体管T1-T6中的任何一个晶体管，就能从本发明的可编程存储器地址和译码器电路1000中有效地去除浮栅晶体管。本领域普通技术人员通过阅读本说明书应当理解，本发明的译码器电路1000中的这些浮栅驱动晶体管例如晶体管T1-T6能够通过替换阵列中的行或列来修正误差。
根据本发明的教导，就需要冗余行线例如冗余行线RD以便用于行线1014进行替代或修正误差，其被确定为缺陷或确定为现场中的失效。本发明通过替换存储器译码器电路1000中的行或列来提供这种误差修正。
本领域普通技术人员通过阅读本说明书应当理解，为了使多个行能够进行误差修正，就需要多条行线例如RD2、RD3等(未示出)和更多类似的耦连到其上的附加浮栅驱动晶体管如晶体管T1-T6。本领域普通技术人员通过阅读本说明书还应当理解此方式，其中为了存取或选择冗余行线RD来替换译码器阵列1000中的任何一条输出线1014、根据本发明教导形成的附加的浮栅驱动晶体管T1-T6可以选择地进行编程。
简而言之，如果电子存储在附加的浮栅驱动晶体管T1-T6之一的垂直浮栅上，那么当地址线A1-A3或反相地址线A1-A3上接收高输入信号时，“编程的”浮栅驱动晶体管T1-T6就将保持关断“off”。另一方面，如果没有电荷存储在特定的浮栅驱动晶体管T1-T6的垂直浮栅上，那么当与此浮栅驱动晶体管相连接的地址线A1-A3或反相地址线A1-A3上接收高输入信号时，浮栅驱动晶体管T1-T6就会导通。如果浮栅驱动晶体管T1-T6没有电荷存储在垂直浮栅上，那么浮栅驱动晶体管就将作为译码器电路1000的常规反相器。反之，如果电荷存储在垂直浮栅上，浮栅驱动晶体管T1-T6的导电率就不会变得足够高并且就不会作为驱动晶体管。在后者的情况下，本发明的译码器电路1000中的冗余行线RD的输出就不会改变电荷状态。因此，如果电荷存储在浮栅驱动晶体管T1-T6的垂直浮栅上，那么就能够从译码器电路1000中有效地去除该驱动器。
类似地，图10中所示的译码器电路可表示列译码器电路1000。在此情况下，本领域普通技术人员应当公知并理解，通过浮栅驱动晶体管1001-1、1001-2、…、1001-N和T1-T6耦连到地址线A1-A3或反相地址线A1-A3的线1014或冗余线RD可以是列译码器的互补的位线。
本领域普通技术人员通过阅读本说明书还应当理解，可以使用附加的反相器作为必须的反相器，当继续利用译码器电路1000中新颖的浮栅驱动晶体管1001-1、1001-2、…、1001-N和T1-T6的效用时，影响从一个逻辑系统例如正逻辑系统到负逻辑系统的转变。如果浮栅驱动晶体管中的浮栅用浮栅上的负电荷进行编程，它就不在阵列中激活并从阵列中有效地被去除。在此方式下，即使电路是终接电路中或在现场中并在系统中使用，也可以编程阵列逻辑功能。使用中或电路编程中的现场可编程、在此描述的逻辑器件就用比当前在现场中或使用中的可编程译码器电路技术中采用的常规器件更低的电压工作。它们可以用2.0-4.0V的电压进行编程，并且垂直控制栅上的常规工作电压可以为大约1.0V左右的范围。
通过寻址x地址或控制栅线和y列/源线以便在特定的浮栅的地址中形成一致来读取在浮栅上不存在或存在存储电荷。例如，以大约1.0V的某一电压驱动控制栅线为正并接地y列/源线，如果浮栅没有用电子充电，那么垂直侧壁晶体管就会启动以趋向于保持行或该特定行上的字地址线向下(down)而表示在单元中存在存储的“1”。如果此特定的浮栅由存储的电子充电，晶体管就不会启动并表示在单元中存在存储的“0”。在此方式下，就可以读取存储在特定的浮栅上的数据。实际上，通过不仅寻址单浮栅而是通过寻址行中邻近特定的控制栅地址线的每一侧上的柱体的两个浮栅，数据以“位对”读出。通过热电子注入将数据存入到单元中。在此情况下，就用较高的漏极电压如0.1微米技术的2V电压来驱动耦连到超薄单晶垂直第二源/漏区的行或字地址线，并且通过两倍于此电压值范围内的某一标称电压来寻址控制栅线。通过栅极或隧穿氧化物将在超薄单晶垂直浮栅晶体管的沟道中产生的热电子注入到由地址方案选择的晶体管的浮栅上。通过用负电压驱动控制栅线并用正偏压驱动晶体管的源线以致总的电压差为将电子从浮栅上隧穿去除的大约3V来实现擦除。根据本发明的教导，因为可以同时擦除在控制栅的每一侧面上的两个浮栅，所以可以按“位对”方式擦除数据。此结构服从于同时擦除并复位部分阵列的块寻址模式。
图11是根据本发明教导的高水平结构的电子系统1101的方框图。如图11所示，电子系统1101是一个系统，它的功能元件由算术/逻辑单元(ALU)1120或处理器1120、控制单元1130、存储器单元1140和输入/输出(I/O)器件1150组成。通常这样的电子系统1101将有一组原始指令，它指定由ALU 1120完成的对数据的操作和ALU 1120、存储装置单元1140和输入/输入器件(I/O)1150之间的其它相互作用。存储器单元1140包含数据和存储的指令列表。
控制单元1130通过从存储器单元1140取出数据并执行的指令的一组操作在连续周期内调整处理器1120、存储器单元1140和I/O器件1150所有的操作。根据本发明的教导，可以用“使用中”可编程的低电压译码器电路来实现存储器单元1140。此外，本发明的译码器电路能够通过替换存储器阵列中的行或列进行误差修正。
                       结论
利用实例已经公开了上述的与具有超薄体浮栅晶体管的可编程存储器寻址和译码器电路的结构和制造方法，而且不是限制性的。示出了不同类型的栅结构，在三个不同类型的衬底上使用此不同类型的栅结构以便形成存储器寻址和译码器电路。
已经展示了越来越高密度的存储器和由此的译码器电路的需要以及此结构和晶体管越来越小的尺寸的需求。常规的平面晶体管结构难于比例缩小到深亚微米尺寸模式。本发明提供沿氧化物柱体的侧壁生长超薄单晶硅膜来制造的垂直浮栅晶体管器件。具有超薄体区的这些晶体管自然缩小到越来越小的尺寸而保持了较小器件的性能优点。在浮栅晶体管阵列中获得了用于较高密度和较高性能的较小尺寸的优点。

Claims (58)

1.一种用于存储器装置的译码器，包括：
多条地址线；
多条输出线；
其中该地址线和该输出线形成一阵列；以及
多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；
多个单晶垂直浮栅晶体管，它们相邻多个垂直柱体选择地设置，其中每个单晶垂直浮栅晶体管包含：
耦连到该第一接触层的单晶垂直的第一源/漏区；
耦连到该第二接触层的单晶垂直的第二源/漏区；和
单晶垂直体区，其面对该氧化层并耦连第一和第二源/漏区；和
面对该单晶垂直体区的浮栅；
多条埋置的源线，该源线由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及
其中该多条地址线的每一条地址线设置在该柱体的行之间并面对该单晶垂直浮栅晶体管的浮栅并用作一个控制栅。
2.权利要求1的译码器，其中该多条地址线包含在阵列中设置的多个互补的地址线，该多个互补的地址线作为控制栅用于多个单晶垂直浮栅晶体管，所述多个单晶垂直浮栅晶体管在互补的地址线与输出线交叉处的柱体侧面被选择地设置。
3.权利要求1的译码器，其中该多个单晶垂直浮栅晶体管的每一个都形成在多个垂直柱体的一个侧面上，地址线之一沿柱体的行形成与单晶垂直浮栅晶体管的浮栅相邻的控制栅，并且其中每条输出线沿柱体的一列耦连到第二接触层。
4.权利要求1的译码器，其中单晶垂直浮栅晶体管形成在每个柱体的两个相对侧面上。
5.权利要求1的译码器，其中在两列相邻柱体之间的沟槽中形成地址线，地址线在所述两列相邻柱体之间的沟槽中用于一对单晶浮栅的控制栅，并且其中每条输出线耦连到同一列柱体中所述柱体的第二接触层。
6.权利要求1的译码器，其中输出线中的至少一条包含一条冗余字线。
7.权利要求1的译码器，其中半导体衬底包含绝缘体上硅衬底。
8.权利要求1的译码器，其中第一和第二单晶垂直源/漏区的水平结深远小于单晶垂直体区的垂直长度。
9.权利要求8的译码器，其中单晶垂直体区包含具有小于100纳米的垂直长度的一沟道。
10.权利要求8的译码器，其中单晶垂直体区具有小于10纳米的水平宽度。
11.权利要求8的译码器，其中单晶垂直体区由固相外延生长形成。
12.权利要求8的译码器，其中多条埋置的源线比第一接触层更加重掺杂并且与第一接触层整体地形成。
13.权利要求8的译码器，其中半导体衬底包含绝缘体上硅衬底。
14.权利要求1的译码器，其中译码器是可编程的，并且其中单晶垂直晶体管的表面空间电荷区随晶体管的其它尺寸比例缩小而比例缩小；浮栅面对垂直体区并在那里由栅氧化物隔离，其中该浮栅形成在多个柱体的列之间的沟槽中，并且该浮栅由在两列相邻柱体之间的沟槽中的单晶垂直浮栅晶体管共用。
15.权利要求14的译码器，其中每条地址线整体地形成一控制栅用于寻址沟槽中的浮栅并且通过绝缘层与浮栅隔离。
16.权利要求14的译码器，其中每个单晶垂直体区包含具有小于100纳米垂直长度的p型沟道。
17.权利要求14的译码器，其中多条埋置的源线与第一接触层整体地形成并通过氧化层与半导体衬底隔离。
18.权利要求14的译码器，其中每条地址线包含具有小于100纳米的垂直侧长度的水平控制线。
19.权利要求1的译码器，包括相对每个柱体的侧面形成的一对单晶超薄垂直浮栅晶体管，和面对沟槽中的垂直体区并在那里由隧穿氧化物隔离的浮栅。
20.权利要求19的译码器，其中多条地址线的每一条地址线位于浮栅之间的沟槽中，该浮栅位于相邻柱体的列中沟槽的相对侧面上，其中多条地址线的每一条地址线包含具有小于100纳米的垂直长度的垂直取向地址线。
21.权利要求19的译码器，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。
22.权利要求19的译码器，其中两个相邻沟槽中的地址线包含互补的地址线。
23.权利要求19的译码器，其中多条输出线的每一条输出线耦连到相邻柱体的列中的第二接触层。
24.权利要求1的译码器，其中所述多个单晶垂直浮栅晶体管是沿每个柱体的相对侧设置的多个单晶垂直浮栅晶体管对，并且其中多条地址线的每一条地址线设置在该柱体的行之间的沟槽中，并公用为控制栅，该控制栅用于寻址在列相邻柱体中沟槽的相对侧上的浮栅。
25.权利要求24的译码器，其中存储器地址译码器还包含多条埋置的源线，该源线由单晶半导体材料形成并设置在阵列中的柱体之下，用于与阵列中的相邻柱体列的第一接触层形成互连。
26.权利要求24的译码器，其中多条输出线的每一条输出线耦连到相邻柱体列的第二接触层。
27.权利要求24的译码器，其中多条地址线的每一条地址线包含具有小于100纳米垂直长度的一垂直取向的地址线。
28.权利要求24的译码器，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。
29.一种电子系统，包括：
一个处理器；和
耦连到处理器的一个存储器装置，其中该存储器装置包含一个可编程存储器地址译码器，该可编程存储器地址译码器包括：
多条地址线；
多条输出线；
其中该地址线和该输出线形成一阵列；
多个垂直柱体，在输出线和地址线的交叉处从半导体衬底向外延伸，其中每个柱体包含由氧化层隔离的单晶第一接触层和第二接触层；
在每个柱体的相对侧面上形成的一对单晶垂直浮栅晶体管，其中每个单晶垂直浮栅晶体管包含：
耦连到第一接触层的单晶垂直第一源/漏区；
耦连到第二接触层的单晶垂直第二源/漏区；
单晶垂直体区，其面对该氧化层并耦连第一和第二源/漏区；和
沟槽中的面对垂直体区并通过隧穿氧化物与该体区隔离的浮栅；以及
其中在该柱体的行之间设置多条地址线的每一条地址线，并且该每一条地址线共享为一个控制栅，用于寻址相邻柱体的列中的沟槽的相对侧面上的浮栅。
30.权利要求29的电子系统，其中单晶垂直晶体管的表面空间电荷区随晶体管的其它尺寸的比例缩小而比例缩小；以及
其中该浮栅形成在多个柱体的列之间的沟槽中，并且该浮栅由在两列相邻柱体之间的沟槽中的单晶垂直浮栅晶体管共用；以及
多条埋置的源线，由单晶半导体材料形成并设置在该阵列的柱体之下，用于与该阵列中的柱体的第一接触层形成互连。
31.权利要求30的电子系统，其中每条地址线整体地形成用于寻址沟槽中的浮栅的一控制栅并且由绝缘层与该浮栅隔离。
32.权利要求30的电子系统，其中每个单晶垂直体区包含小于100纳米垂直长度的p型沟道。
33.权利要求30的电子系统，其中多条埋置的源线与第一接触层整体地形成并且由氧化层与半导体衬底隔离。
34.权利要求30的电子系统，其中每条地址线包含具有小于100纳米垂直侧向长度的水平取向的控制线。
35.权利要求29的电子系统，其中多条地址线的每一条地址线位于相邻柱体的列中的沟槽的相对侧面上的浮栅之间的沟槽中，并且其中多条地址线的每一条地址线包含具有小于100纳米垂直长度的垂直取向的地址线。
36.权利要求29的电子系统，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。
37.权利要求29的电子系统，其中在两个相邻沟槽中的地址线包含互补的地址线。
38.权利要求29的电子系统，其中多条输出线的每一条输出线耦连到相邻柱体的列中的第二接触层。
39.权利要求29的电子系统，其中浮栅隧穿氧化物是栅氧化物。
40.权利要求39的电子系统，其中存储器地址译码器还包括多条埋置的源线，该源线由单晶半导体材料形成并设置在阵列中的柱体之下，用于与柱体阵列中同一行中的第一接触层柱体互连。
41.权利要求39的电子系统，其中多条输出线的每一条输出线都耦连到柱体阵列中同一行中的第二接触层柱体。
42.权利要求39的电子系统，其中多条地址线的每一条地址线包含具有小于100纳米垂直长度的垂直取向的地址线。
43.权利要求39的电子系统，其中每个单晶垂直浮栅晶体管具有小于100纳米的垂直长度和小于10纳米的水平宽度。
44.一种用于可编程译码器的逻辑阵列的形成方法，该方法包括：
形成多条地址线；
形成多条输出线；
其中该地址线和输出线形成一阵列；
形成多个垂直柱体，该垂直柱体在输出线和地址线的交叉处从半导体衬底向外延伸，其中形成每个柱体包含形成由氧化层隔离的第一导电类型的单晶第一接触层和第二接触层；
形成多个单晶垂直浮栅晶体管，相邻于多个垂直柱体选择地设置该单晶垂直浮栅晶体管，其中形成每个单晶垂直浮栅晶体管包含：
在该柱体之上淀积第二导电类型的轻掺杂多晶硅层并定向刻蚀第二导电类型的多晶硅层，以便仅在该柱体的侧壁上保留多晶硅；
加热该柱体，由此第二导电类型的轻掺杂多晶硅层再次结晶并且垂直地发生横向外延固相再生长，以形成第二导电类型的单晶垂直取向的材料；
其中所述加热使得第一导电类型的单晶第一接触层和第二接触层将第一导电类型的掺杂剂向外扩散，并且形成第一导电类型的垂直取向的第一和第二源/漏区；以及
形成面对该垂直体区并由栅氧化物从那里隔离的浮栅，其中该浮栅形成在多个柱体的列之间的沟槽中，并且在相邻柱体的列中的相邻沟槽处的单晶垂直浮栅晶体管之间共享该浮栅；
形成多个埋置的源线，该源线由单晶半导体材料形成并设置在该阵列中的该柱体之下，用于与该阵列中的柱体的第一接触层形成互连；以及
其中形成多条地址线的每一条地址线包含形成设置在该柱体的列之间并且用作控制栅的面对该单晶垂直浮栅晶体管的该浮栅的地址线。
45.权利要求44的方法，其中多条地址线通过绝缘层与浮栅隔离。
46.权利要求44的方法，其中形成多个单晶垂直浮栅晶体管包含形成具有小于100纳米垂直长度的p型沟道的单晶垂直体区。
47.权利要求44的方法，其中形成多条埋置的源线包括与第一接触层整体地形成多条埋置的源线，并用氧化层使多条源线与半导体衬底隔离。
48.权利要求44的方法，其中形成多条地址线的每一条地址线包括形成具有小于100纳米垂直侧向长度的水平取向的控制线。
49.权利要求44的方法，其中可编程译码器用于半导体存储器的电路中，并且多个单晶垂直浮栅晶体管成对形成在每个柱体的相对侧面上，该栅氧化物是隧穿氧化物。
50.权利要求49的方法，其中形成多条地址线的每一条地址线包含在列相邻柱体中沟槽的相对侧上的浮栅之间形成沟槽中的多条地址线，并且其中所述多条地址线形成在沿柱体侧的浮栅之间的沟槽中，并且垂直取向的长度小于100纳米。
51.权利要求49的方法，其中形成每个单晶垂直浮栅晶体管包含形成每个都具有小于100纳米垂直长度和小于10纳米水平宽度的单晶垂直浮栅晶体管。
52.权利要求49的方法，其中形成地址线包括在两个相邻沟槽中形成多条互补的地址线。
53.权利要求49的方法，其中形成多条输出线的每一条输出线包括将多条输出线的每一条输出线耦连到柱体阵列中同一行中的第二接触层。
54.权利要求44的方法，其中在每个柱体的相对侧上成对形成多个单晶垂直浮栅晶体管，所述多条地址线形成在柱体阵列中列之间的沟槽中，由此每一条地址线公用为一个控制栅，该控制栅用于寻址列相邻柱体中沟槽的相对侧上的浮栅。
55.权利要求54的方法，其中形成逻辑阵列还包括形成多条埋置的源线，该源线由单晶半导体材料形成并设置在阵列中的柱体之下，用于与柱体阵列中同一行中的第一接触层柱体互连。
56.权利要求54的方法，其中形成多条输出线的每一条包括将多条输出线的每一条耦连到柱体阵列中同一行中的第二接触层。
57.权利要求54的方法，其中形成多条地址线的每一条包括形成具有小于100纳米垂直长度的垂直取向的地址线。
58.权利要求54的方法，其中形成每个单晶垂直浮栅晶体管包含形成每个都具有小于100纳米垂直长度和小于10纳米水平宽度的单晶垂直浮栅晶体管。
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