CN100352037C - 制造集成半导体装置的方法、半导体装置和存储单元 - Google Patents
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Abstract
在此阐述了一种方法，其中，在基层(12)的一个面上生成和掺杂一个多晶层(14)。通过快速热氧化在多晶层(14)上如此生成一个氧化物层(16)，使得可以准确地结构化多晶层(14)。
Description
技术领域
本发明涉及一种方法，其中，一个譬如非晶形或多晶的主层安放在衬底上或在基层上。在安放时或在安放之后掺杂所述的主层。稍后则结构化主层。
背景技术
传统的方法和装置较为复杂并且无法提供对主层的良好结构化。
发明内容
本发明的任务是说明一种用于制造集成半导体装置的方法，该方法是特别简单的，并尤其是允许主层的良好结构化。此外，应说明一个所属的半导体装置和一个所属的存储单元。
通过以下技术方案中的方法步骤解决涉及本方法的任务。本发明还包括基于所述技术方案的改进方案。
根据本发明的一种用于制造集成半导体装置的方法，其中，在衬底或基层的一个面上生成一个主层，所述主层在生成时或在生成之后被掺杂，在所述主层上通过热氧化生成一个氧化物层，并且将所述主层结构化，其中，在高于900℃的温度下以小于65秒的时间实施所述的热氧化，以及，在生成主层之后的所述的热氧化是用一种处理温度的第一处理步骤，该处理温度高于或等于生成主层时的处理温度。
根据本发明的一种半导体装置，包括：一个衬底；一个淀积在所述衬底上的基层；一个结构化的多晶的主层，它淀积在所述基层上，其中所述多晶的主层在淀积处理温度下被淀积之后并且在被结构化之前在热氧化处理中以小于65秒的时间被加热到900℃以上的热氧化处理温度，该温度高于或基本上等于所述淀积处理温度；和，一个绝缘层，它淀积在所述结构化的多晶的主层上并且由所述热氧化处理生成。
根据本发明的一种存储单元，它包括上述半导体装置。
在本发明的方法中，除了文章开头所述的方法步骤之外，还在结构化主层之前在主层上通过热氧化生成一个氧化物层。在高于900℃的温度下以小于65秒的时间，即在一种所谓的RT处理(快速热处理)中实施所述的热氧化。此外，在沉积主层之后的所述的热氧化是用一种处理温度的第一处理步骤，该处理温度高于沉积主层时的处理温度，或约等于这个处理温度。如果主层原是非晶形的，则主层在RT处理之后也是多晶的。
本发明从这种思路出发，即通过跟随沉积主层之后的下一个温度步骤基本上确定主层的晶粒结构。如果这下一个温度步骤是一个RT处理步骤，则产生一个对于多晶材料的结构化、尤其是在关于晶粒大小和关于光滑的晶界方面很有利的晶粒结构。同时在本发明的方法中在这个温度步骤中实施热氧化，以便在主层上生成一个具有几个纳米厚度的氧化物层。
如果多晶层在它的安放之后被掺杂，则通过温度步骤此外达到一种退火。这意味着，RT处理则具有三个功能，即：
-生成有利的基本晶粒结构，
-在含氧气氛下实现氧化，和
-实现退火。
在本发明方法的一个改进方案中在整个主层上安放生成在主层上的氧化物层。在结构化多晶层之前同样结构化氧化物层。通过这个措施达到了，不必要在安放主层之后沉积和结构化其它的层，以便保证氧化物层的仅局部的生长。用于安放其它层的处理步骤会在多晶层中在关于这个层的稍后的结构化方面负面影响单晶晶粒的基本结构。
在另一个改进方案中基层是一个由衬底承载的氧化物层。基层譬如直接位于衬底的表面上。但是也可以在基层和衬底之间布置其它的层。
在本发明方法的另一个改进方案中在结构化时按区域暴露出衬底，而不侵蚀衬底本身。替换地在结构化时按区域暴露出基层，而不侵蚀基层本身。如果多晶层含有适合于刻蚀处理的晶粒，则只能譬如借助等离子体刻蚀处理实施这种准确的结构化。借助本发明的方法可以达到晶粒的合适的基本结构。
在观察许多元件时可以直接经元件的恶化的电子性能来验证暴露区域中的主层的残余，或暴露区域中的基层或衬底的表面侵蚀。如果观察许多元件，通过采用改进方案来改善这些性能，使得出发点必须在于，不再具有，或然而仅以对于元件电功能不显著的程度具有残余或表面侵蚀。
在本发明方法的另一个改进方案中在热氧化之后和结构化之前安放一个电介层到氧化物层上。在结构化多晶层之前的构成时同样结构化电介层。在构成时电介层由一种不同于氧化物层材料的材料制成。因此产生一个具有特别好的绝缘性能的电绝缘层的堆叠。
在下一个改进方案中电介层是一个氮化物层，尤其是一个氮化硅层。但是譬如也采用氧氮化物(Oxinitrid)层。
在本发明方法的一个改进方案中在安放电介层之后和结构化之前在电介层上沉积一个氧化物层。在结构化主层之前的构成时同样结构化氧化物层。通过这种措施产生一个由至少三个绝缘层组成的，在尽可能小的堆叠高度时具有特别好的绝缘性能的堆叠。层堆叠譬如是一个所谓的ONO堆叠(氧化物 氮化物 氧化物，或氧氮化物 氮化物 氧化物)。此外，二氧化硅层适合于作为氧化物层。
在本发明方法的另一个改进方案中将一个导电层放入在结构化主层时生成的凹处中。导电层的至少一个部分保留在凹处中，并因此变成电子元件的组成部分。
在另一个改进方案中所述导电层的一部分保留在所述的凹处之内，而所述导电层的一部分保留在所述的凹处之外。如果两个部分导电地相连接，它们则形成同一元件的组成部分。本发明的方法尤其适合于制造存储晶体管的栅极引线。此外本发明的方法尤其适合于制造所谓的分离栅极(Split-Gate)存储单元的栅极引线。各个存储单元在这些工艺技术中譬如具有在较小宽度方向上的0.5μm的单元大小。但是本发明的方法也可以采用在较小的单元大小上，譬如在0.35μm的单元大小上。
在一个改进方案中衬底是一种具有在10-4Ωcm和10+12Ωcm之间的电阻率的半导体材料，尤其是一种硅晶片。在下一个改进方案中主层由多晶硅制成。在一个改进方案中基层是一个通过热氧化在衬底上生成的氧化物层。所述的材料特别适合于简单的处理。
在下一个改进方案中热氧化的时间位于3秒和35秒之间，优选为5秒。5秒的时间是特别适合的，因为已经达到了晶粒的对于良好结构化多晶层所必要的基本结构，并且继续的热氧化导致不希望的大的氧化物层，和有时也导致多晶层中的损伤。
在本发明方法的下一个改进方案中热氧化的温度位于1000℃至1100℃的范围中。该温度优选为1050℃。所述的温度实现一种短的RT处理，而不会通过高温过强地损伤多晶结构。
在下一个改进方案中在RTP设备(快速热处理)中实施热氧化。譬如借助加热的石墨板，或借助高功率灯加热主层。从一侧，或从两侧加热是可能的。
在一个其它的特征中本发明涉及一个具有前述特征的半导体装置。在改进方案中用本发明的方法或它的改进方案中的一个来制造所述的半导体装置。因此上述的技术效果也适用于本发明的半导体装置或它的改进方案。
此外，本发明涉及一个含有本发明的半导体装置或它的改进方案的存储单元，使得上述的技术效果又适用。
附图说明
以下借助附图阐述本发明的实施例。其中所展示的：
图1为一个通过层序列的截面图，
图2为一个通过由层序列所生成的存储晶体管的截面图，和
图3为一个分离栅极存储单元的截面图。
具体实施方式
附图1展示一个通过层序列8的截面图，借助以下的方法步骤将该层序列8安放到硅半导体晶片10上：
-通过热氧化半导体晶片10已生成具有少数几个纳米厚度的，譬如7.5nm厚度的二氧化硅层12。
-在所述的二氧化硅层12上已借助低压CVD法(化学汽相淀积)约在630℃下沉积多晶层14。采用了硅烷(SiH4)和三氢化磷(PH3)作为反应产物。多晶层14譬如具有约200nm的厚度，请参阅箭头15。
-多晶层14在它的沉积时已通过三氢化磷份额用磷强烈地掺杂。磷含量譬如为每cm3 3×1020原子。
-在生成多晶层14之后以5秒在1050℃下实施快速热氧化，以便在多晶层14上生成薄的二氧化硅层16，并同时在关于多晶层14的稍后的结构化方面改善多晶层14的晶粒结构。二氧化硅层16譬如具有约6nm的厚度。
-在此之后借助CVD法在二氧化硅层上沉积薄的氮化物层18。所述的氮化物层18由氮化硅制成，并具有5nm的厚度。
-随后在氮化物层18上借助CVD法沉积薄的二氧化硅层20。所述的二氧化硅层20譬如具有7nm的厚度。
二氧化硅层16、氮化物层18、和二氧化硅层20共同形成一个ONO层堆叠(氧化物氮化物氧化物)。
附图2展示一个通过在进一步加工层序列8时所产生的存储晶体管9的截面图。附图2是存储晶体管9的TEM摄像(透射电子显微镜)的直接再现。因此说明了波形的棱边分布。存储晶体管9含有一个既位于多晶层14之上，也位于多晶层14右旁的控制电极22。
附图2是存储晶体管9的比例正确的再现。比例尺26展示，附图2中的1cm相当于存储晶体管9的25nm。附图2中仅示出了存储晶体管的通过多晶层14所形成存储器电极的边缘区域。多晶层14在它的结构化之后在横向上具有约550nm的尺寸，请参阅箭头28。
在借助附图1阐述方法步骤之后已进行以下的方法步骤：
-在层堆叠8上安放一个光刻胶层。
-按曝光掩模将光刻胶层曝光。
-将光刻胶层显影，其中，保留了多晶层14之上的光刻胶层区域。
-层20，18，16和14以这种顺序借助等离子体刻蚀处理被结构化，其中，已分别将合适的刻蚀剂用于刻蚀层20，18，16或14。用一个对二氧化硅选择性刻蚀多晶硅的刻蚀剂实施刻蚀处理的最后的阶段，刻蚀速率譬如是至少相差达系数10的。在二氧化硅层12的表面上停止刻蚀处理。
-随后借助热氧化在多晶层14的侧壁上生成侧壁氧化物30。在这种热氧化时在二氧化硅层12的暴露出的区域中，产生一个比二氧化硅层12厚的，并稍后将控制电极22与硅晶片10绝缘的二氧化硅层32。
-随后沉积和结构化一个多晶层，其中，产生控制电极22。
-此外，在区域34中沉积一个中间氧化物。
附图3展示一个通过分离栅极存储单元100的截面图，该分离栅极存储单元100布置在硅衬底110上，并象存储单元9那样构造的，但例外在于，一个控制电极从存储器电极114之上的区域向存储器电极114的左侧延伸。
在起着隧道氧化物作用的二氧化硅层112上布置了存储器电极114。控制电极122的上面部分坐落在其上的ONO层堆叠121，位于存储器电极114的背向二氧化硅层112的侧面上。一个侧壁氧化物130位于存储器电极114的侧壁和控制电极122之间。
一个起着直至16伏电压的高伏栅极氧化物作用的二氧化硅层132，位于控制电极122的更靠近衬底110的部分和衬底110之间。又用一个绝缘的中间氧化物充填了区域134。
由掺杂的源区136和由掺杂的漏区137界限控制电极122和存储器电极114，这些源区136和漏区137是已放入衬底110中的。放入在接点孔中的金属敷层138一直延伸至漏区137。
在另一个实施例中，象上面所述那样通过应用相同的方法步骤来制造一个堆叠存储单元。在所述的堆叠存储单元中控制电极仅位于存储器电极之上。漏区或源区直接界靠到存储器电极上。
通过所述的处理控制达到了，多晶层或存储器电极的多晶硅具有一种最好地适合于随后的结构化的晶粒结构。譬如产生具有约200nm直径的晶粒的晶界。甚至减小了存储器电极表面上的粗糙度。
附图标记表
8 层序列
9 存储晶体管
10，110 硅晶片
12，112 二氧化硅层
14，114 多晶层
16 二氧化硅
18 氮化物层
20 二氧化硅
21，121 ONO层堆叠
22，122 控制电极
26 比例尺
28 箭头
30，130 侧壁氧化物
32，132 二氧化硅层
34，134 区域
100 分离栅极存储单元
136 源区
137 漏区
138 金属敷层
Claims (18)
1.一种用于制造集成半导体装置(9，100)的方法，
其中，在衬底(10)或基层(12)的一个面上生成一个主层(14)，
其中，所述主层(14)在生成时或在生成之后被掺杂，
其中，在所述主层(14)上通过热氧化生成一个氧化物层(16)，
和其中，将所述主层(14)结构化，
其中，在高于900℃的温度下以小于65秒的时间实施所述热氧化，
和其中，在生成主层(14)之后的所述热氧化是用一种处理温度的第一处理步骤，该处理温度高于或等于生成主层(14)时的处理温度。
2.按权利要求1的方法，其特征在于，所述氧化物层(16)生成在所述主层(14)的整个暴露出的面上，
和在结构化所述主层(14)之前将所述氧化物层(16)结构化。
3.按权利要求1或2的方法，其特征在于，所述基层(12)是一个生成在所述衬底(10)的一个面上的氧化物层。
4.按权利要求1的方法，其特征在于，在所述结构化时按区域暴露出所述衬底(10)，而不侵蚀所述衬底本身，
或在所述结构化时按区域暴露出所述基层(12)，而不侵蚀所述基层(12)本身。
5.按权利要求1的方法，其特征在于，在所述热氧化之后，或在所述结构化之前生成一个电介层(18)，
和/或在所述主层(14)的结构化之前结构化所述电介层(18)。
6.按权利要求5的方法，其特征在于，所述电介层(18)选自氮化物层、氮化硅层和氧氮化物层组成的组。
7.按权利要求5的方法，其特征在于，在生成所述电介层(18)之后和在结构化之前生成一个氧化物层(20)，
和/或在结构化所述主层(14)之前同样结构化所述氧化物层(20)。
8.按权利要求7的方法，其特征在于，所述氧化物层(20)是一个含有二氧化硅的层，或一个二氧化硅层。
9.按权利要求1的方法，其特征在于，在一个在结构化时生成的凹处中放入一个导电层(22)。
10.按权利要求9的方法，其特征在于，所述导电层(22)的一部分保留在所述凹处之内，以及所述导电层(22)的一部分保留在所述凹处之外，
和/或两个部分是导电地相连接的，或两个部分是彼此电绝缘的，
和/或所述两个部分形成一个存储晶体管(9，100)的栅极引线(22)。
11.按权利要求10的方法，其中该栅极引线(22)是一个分离栅极连接线。
12.按权利要求1的方法，其特征在于，所述衬底(10，110)是一种半导体材料，
和/或所述主层(14)含有多晶硅，或是一个多晶硅层，
和/或所述基层是一个在所述衬底上优选通过热氧化生成的氧化物层。
13.按权利要求12的方法，其中所述半导体材料是硅，且其中在所述衬底上优选通过热氧化生成的氧化物层是一个二氧化硅层。
14.按权利要求1的方法，其特征在于，所述热氧化的时间小于35秒，
和/或所述热氧化的时间大于3秒，
和/或所述热氧化的时间为5秒。
15.按权利要求1的方法，其特征在于，所述热氧化的温度低于1150℃，
和/或所述热氧化的温度高于950℃，
和/或所述热氧化的温度为1050℃。
16.按权利要求1的方法，其特征在于，在一个RTP设备中实施所述热氧化。
17.一种半导体装置(9，100)，包括：
一个衬底(10)；
一个淀积在所述衬底上的基层(12)；
一个结构化的多晶的主层(14)，它淀积在所述基层(12)上，其中所述多晶的主层(14)在淀积处理温度下被淀积之后并且在被结构化之前在热氧化处理中以小于65秒的时间被加热到900℃以上的热氧化处理温度，该温度高于或基本上等于所述淀积处理温度；和
一个绝缘层(16)，它淀积在所述结构化的多晶的主层(14)上并且由所述热氧化处理生成。
18.一种存储单元，它包括半导体装置(9，100)，所述半导体装置(9，100)包括：
一个衬底(10)；
一个淀积在所述衬底上的基层(12)；
一个结构化的多晶的主层(14)，它淀积在所述基层(12)上，其中所述多晶的主层(14)在淀积处理温度下被淀积之后并且在被结构化之前在热氧化处理中以小于65秒的时间被加热到900℃以上的热氧化处理温度，该温度高于或基本上等于所述淀积处理温度；和
一个绝缘层(16)，它淀积在所述结构化的多晶的主层(14)上并且由所述热氧化处理产生。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6136641A (en) * | 1997-08-14 | 2000-10-24 | Samsung Electronics, Co., Ltd. | Method for manufacturing capacitor of semiconductor device including thermal treatment to dielectric film under hydrogen atmosphere |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4814291A (en) * | 1986-02-25 | 1989-03-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method of making devices having thin dielectric layers |
| US5008212A (en) * | 1988-12-12 | 1991-04-16 | Chen Teh Yi J | Selective asperity definition technique suitable for use in fabricating floating-gate transistor |
| US5017979A (en) * | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
| US5219766A (en) * | 1990-04-25 | 1993-06-15 | Oki Electric Industry Co., Ltd. | Semiconductor device having a radiation resistance and method for manufacturing same |
| JPH088318B2 (ja) * | 1990-05-09 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
| US5120670A (en) * | 1991-04-18 | 1992-06-09 | National Semiconductor Corporation | Thermal process for implementing the planarization inherent to stacked etch in virtual ground EPROM memories |
| KR970009976B1 (ko) * | 1991-08-26 | 1997-06-19 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 증착된 반도체상에 형성된 개선된 유전체 |
| EP0571692B1 (en) * | 1992-05-27 | 1998-07-22 | STMicroelectronics S.r.l. | EPROM cell with a readily scalable down interpoly dielectric |
| DE59409300D1 (de) * | 1993-06-23 | 2000-05-31 | Siemens Ag | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
| US5488579A (en) * | 1994-04-29 | 1996-01-30 | Motorola Inc. | Three-dimensionally integrated nonvolatile SRAM cell and process |
| US5665620A (en) * | 1994-08-01 | 1997-09-09 | Motorola, Inc. | Method for forming concurrent top oxides using reoxidized silicon in an EPROM |
| JP2699890B2 (ja) * | 1994-09-29 | 1998-01-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| US5460991A (en) * | 1995-03-16 | 1995-10-24 | United Microelectronics Corporation | Method of making high coupling ratio flash EEPROM device |
| JP3552846B2 (ja) * | 1995-11-20 | 2004-08-11 | 株式会社リコー | 半導体装置及びその製造方法 |
| KR100207485B1 (ko) * | 1996-07-23 | 1999-07-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US5926730A (en) * | 1997-02-19 | 1999-07-20 | Micron Technology, Inc. | Conductor layer nitridation |
| TW408351B (en) * | 1997-10-17 | 2000-10-11 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP3754234B2 (ja) * | 1998-04-28 | 2006-03-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ゲート構造側壁の酸化膜の形成方法 |
| US6063666A (en) * | 1998-06-16 | 2000-05-16 | Advanced Micro Devices, Inc. | RTCVD oxide and N2 O anneal for top oxide of ONO film |
| US6531364B1 (en) * | 1998-08-05 | 2003-03-11 | Advanced Micro Devices, Inc. | Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer |
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| US6348380B1 (en) * | 2000-08-25 | 2002-02-19 | Micron Technology, Inc. | Use of dilute steam ambient for improvement of flash devices |
| US6468915B1 (en) * | 2000-09-21 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of silicon oxynitride ARC removal after gate etching |
| US6524914B1 (en) * | 2000-10-30 | 2003-02-25 | Advanced Micro Devices, Inc. | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
| US6575153B2 (en) * | 2001-04-04 | 2003-06-10 | Martin Archery, Inc. | Archery bows, archery bow cam assemblies and methods of adjusting an eccentric profile of an archery bow cam assembly |
| US6573197B2 (en) * | 2001-04-12 | 2003-06-03 | International Business Machines Corporation | Thermally stable poly-Si/high dielectric constant material interfaces |
| KR100422565B1 (ko) * | 2001-06-12 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| US6674138B1 (en) * | 2001-12-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of high-k dielectric materials in modified ONO structure for semiconductor devices |
| US6624023B1 (en) * | 2002-05-23 | 2003-09-23 | Macronix International Co., Ltd. | Method for improving the performance of flash memory |
| US6764883B1 (en) * | 2003-01-07 | 2004-07-20 | International Business Machines Corp. | Amorphous and polycrystalline silicon nanolaminate |
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|---|---|---|---|---|
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