CN100369253C

CN100369253C - 半导体集成电路装置

Info

Publication number: CN100369253C
Application number: CNB001202537A
Authority: CN
Inventors: 小林孝; 仓田英明; 小林直树; 久米均; 木村胜高; 佐伯俊一
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Electronics Corp; Japan Display Inc
Priority date: 1999-07-14
Filing date: 2000-07-14
Publication date: 2008-02-13
Anticipated expiration: 2020-07-14
Also published as: EP1069619A2; US20020191458A1; CN1281258A; KR20010029937A; JP4012341B2; US6687156B2; EP1069619A3; JP2001028428A; TW454353B; SG118065A1; KR100650470B1; US6438028B1; SG108920A1

Abstract

一种实现微细化、提高动作速度并降低绝缘膜缺陷密度的集成电路装置具有：具备多个存储单元，该多个存储单元分别具有：在第1方向上延伸的一条字线；形成在半导体衬底上、且与上述字线交叉，并且具有在写入动作之际使热电子发生的第1功能和使上述半导体衬底表面的沟道截止的第2功能的多个辅助栅极；以及连接到上述字线、且通过由上述辅助栅极发生的热电子来进行电子注入的浮置栅极，其中，在向多个上述浮置栅极的电子注入之际，与上述字线交叉的上述辅助栅极之中第奇数个辅助栅极具有上述第1功能，第偶数个辅助栅极具有第2功能。

Description

半导体集成电路装置

技术领域

本发明涉及半导体集成电路装置及其制造方法，特别是涉及实现电可改写的非易失性半导体存储装置的高集成化、高可靠化、低压动作的技术。

背景技术

在电可改写非易失性半导体存储装置之内，作为可整体擦除的存储装置，人们熟知所谓的闪速存储器。闪速存储器由于便携性、耐冲击性优良且可整体地电擦除，故近年来作为便携式个人计算机或数字静物摄象照相机等的个人数字助理的文件(存储装置)，需求急速地扩大起来。在其市场的扩大中，因存储单元面积的缩小所带来的位(bit)价格的降低是一个重要的因素，人们提出了用来实现这种价格降低的方案，例如，1996年11月10日、应用物理学会发行、‘应用物理’第65卷11号、p1114～p1124所述的方案。

此外，例如，在特许第2694618号公报(文献1)中，讲述了使用3层多晶硅栅极的虚拟接地式的存储单元。就是说，该存储单元由在半导体衬底的阱中形成的半导体区域和3个栅极构成。3个栅极是在阱上边形成的浮置栅极、在浮置栅极上边形成的控制栅极和在相邻的控制栅极与浮置栅极之间形成的擦除栅极。3个栅极由多晶硅构成，彼此用绝缘膜隔离，浮置栅极和阱之间也用绝缘膜隔离。控制栅极在行方向上进行连接构成字线。源极和漏极扩散层在列方向上形成，是与相邻的存储单元共享扩散层的虚拟接地式。借助于此来实现行方向的节距缩小。擦除栅极与沟道平行且与字线平行地配置在字线(控制栅极)之间。

在向该文献所讲述的存储单元进行写入之际，给字线和漏极分别加上独立的正电压，使阱、源极和漏极变成为0V。借助于此，在漏极附近的沟道部分中发生热电子，电子被注入到浮置栅极中去，使存储单元的阈值上升。在擦除之际，给擦除栅极加上正电压，使字线、源极、漏极和阱变成为0V。借助于此，电子从浮置栅极放出到擦除栅极中去，使阈值下降。

此外，在例如特开平9-321157号公报(文献2)中，公开了分层栅极(split-gate)式的存储单元，提出了一种采用使扩散层与浮置栅极之间的重叠可以取得大，使浮置栅极电位借助于扩散层的电位而变大，同时给字线加上低电压的办法，提高信息写入之际的热电子的发生和注入效率的方法。

此外，在例如International Electron Devices Meeting TechnicalDigest 1989、606页-606页(文献3)中，讲述了用字线控制浮置栅极电位的同时，用与浮置栅极和控制栅极不同的第3栅极来控制分层沟道(split channel)的方法。

发明内容

但是，在上边所说的存储单元中，本发明人等认识到当进行高集成化时会发生若干问题。另外，以下的那些问题，是本发明人等所探讨的问题，并不是为了特别公告。

第1，要想实现存储单元的微细化，必须进行在与数据线延伸的方向垂直的方向上(数据线配置方向)的缩小，同时还要进行与字线延伸方向垂直的方向(字线配置方向)上的缩小。对于字线配置方向上的缩小，字线宽度和字线线间隔的缩小是有效的。但是，当字线宽度缩小时其电阻将增大，在写入或读出之际，字线电压的上升边被延迟。为此，将产生动作速度降低的问题。为防止该现象，作为字线的材料有使用多晶硅膜及其金属硅化物的叠层膜(所谓多硅化物膜)来取代多晶硅单层膜的手段。倘采用多硅化物膜，则即便是用同一膜厚的多晶硅单层膜也可以得到电阻值低的膜，可以抑制字线电阻的上升。此外，在随着今后微细化的前进字线宽度进一步缩小的情况下，有用使用多晶硅膜和金属膜的叠层膜(所谓多硅金属膜)来取代多硅化物膜的手段。倘采用多硅金属膜，则电阻值可以降低得比用同一膜厚的多硅化物膜还低，可以应付字线宽度的进一步缩小。

然而，作为字线材料若使用多硅化物膜或多硅金属膜，则将发生下述问题。就是说，在上述文献中所述的存储单元中，把擦除栅极和字线配置为使得在与数据线方向垂直的方向上延伸。在这样的存储单元中，为了使字线间隔缩小到最小加工尺寸的2倍，必须在使字线和浮置栅极连续地图形化之后，在所形成的浮置栅极的间隙内形成绝缘膜，然后形成擦除栅极。然而，在作为形成浮置栅极与擦除栅极之间的绝缘膜时的前工序的清洗工序中，使多硅化物或多硅金属中的金属向清洗液中溶出。该溶出金属再次附着于浮置栅极的侧壁上，并在然后的绝缘膜形成工序中把金属取入到绝缘膜中去。结果将产生绝缘膜的缺陷密度增大，使可靠性受损的问题。

第2，在上述文献所述的存储单元中，采用了一种在沟道部分的一部分内不存在浮置栅极的被称之为分层沟道式的存储单元构造。上述存储单元中的分层沟道的控制，可以采用控制存在于该分层沟道上边的控制栅极(字线)的电位的办法进行。因此，结果变成为字线也具有作为分层栅极的功能。

然而，在向存储单元写入数据时，必须增大热电子的发生和注入效率。为此，增大浮置栅极的电位以加大沟道部分的垂直方向的电场，同时，降低分层栅极的电位以增大沟道的水平方向的电场是有效的。

但是，在上述文献1的存储单元中，由于分层栅极的电位受字线电位控制，故不能独立地控制浮置栅极和分层栅极的电位。就是说，存在着不得不用字线的电位控制浮置栅极和分层栅极这两个电位，热电子的发生和注入效率不能同时增大的问题。因此，存在着在写入数据之际，对于注入电流将流有非常大的沟道电流，因而不能同时对多个存储单元进行写入的问题。此外，还存在着不能得到高的写入速度的问题。

此外，在分层沟道式的存储单元中，作为同时增大热电子的发生和注入效率的方法，虽然可以考虑上述文献2所述的手段，但是若用该方法，则伴随着微细化，将产生难于进行扩散层和浮置栅极的重叠的问题。

再有，根据上述文献3所述的技术，虽然可以考虑用字线控制浮置栅极电位，同时用与浮置栅极和控制栅极不同的第3栅极控制分层沟道的方法，但是在该技术中，关于微细化的研究和观点却没有描述。

本发明的目的在于提供适合于微细化、动作速度高且缺陷密度小的半导体集成电路装置及其制造方法。

本发明的上述和其它的目的和新特征，可以从本说明书的讲述和附图中了解明白。

本发明的半导体集成电路装置的构造是：与浮置栅极和控制栅极功能不同的第3栅极埋入存在于位于与字线(控制栅极、第2栅极)和沟道垂直的方向或平行的方向上的浮置栅极(第1栅极)的间隙内。

根据本发明的技术方案之一，提供一种半导体集成电路装置，具备多个存储单元，该多个存储单元分别具有：在第1方向上延伸的一条字线；形成在半导体衬底上、且与上述字线交叉，并且具有在写入动作之际使热电子发生的第1功能和使上述半导体衬底表面的沟道截止的第2功能的多个辅助栅极；以及连接到上述字线、且通过由上述辅助栅极发生的热电子来进行电子注入的浮置栅极，其中，在向多个上述浮置栅极的电子注入之际，与上述字线交叉的上述辅助栅极之中第奇数个辅助栅极具有上述第1功能，第偶数个辅助栅极具有第2功能。

根据本发明的技术方案之二，提供一种半导体集成电路装置，具有：在第1方向上延伸的一条字线，和连接到上述字线的可进行写入及擦除的多个存储单元，上述存储单元分别具有形成在半导体基板上、具有在写入动作之际使热电子发生的第1功能和使上述半导体衬底表面的沟道截止的第2功能的辅助栅极，和通过由上述辅助栅极发生的热电子来进行电子注入的浮置栅极，通过在第奇数个上述辅助栅极具有上述第1功能，而第偶数个上述辅助栅极具有上述第2功能的第1状态下进行上述写入动作，在第奇数个上述辅助栅极具有上述第2功能，而第偶数个上述辅助栅极具有上述第1功能的第2状态下进行上述写入动作，对全部上述存储单元进行写入。

根据本发明的技术方案之三，提供一种半导体集成电路装置，具有：形成在半导体衬底上的多个浮置栅极；形成在上述浮置栅极上、在第1方向上延伸的多个控制栅极；以及形成在上述半导体衬底上的在与上述第1方向相交叉的第2方同上延伸的多个辅助栅极，上述辅助栅极埋入上述浮置栅极的间隙而形成，上述辅助栅极是用于控制分层沟道的栅极。

根据本发明的技术方案之四，提供一种半导体集成电路装置，具有：形成在半导体衬底上的多个浮置栅极；形成在上述浮置栅极上、在第1方向上延伸的多个控制栅极；以及形成在上述半导体衬底上、在与上述第1方向相交叉的第2方向上延伸的多个辅助栅极，上述辅助栅极之中第奇数个辅助栅极相互电连接起来、上述辅助栅极之中第偶数个辅助栅极相互电连接起来，上述第奇数个或第偶数个辅助栅极的至少一方是控制分层沟道的栅极。

以下，讲述本发明的概要。

1.具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内在第1方向上延伸地形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜而形成的第3栅极。第3栅极被形成为在第1方向上延伸，并形成为埋入到第1栅极的间隙内。

2.上述第1方面所述的半导体集成电路装置，第1栅极形成为对于第3栅极对称，而第3栅极被对于第1栅极对称。

3.具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内在第1方向上延伸地形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；第3栅极。第3栅极的端面是在相邻的第1栅极间相向的端面，被形成为中间存在着第3绝缘膜地与平行于第1方向存在的第1栅极的端面相向。

4.具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜而形成的第3栅极。第3栅极的上表面位于比第1栅极的上表面还低的位置处。

5.上述第1～4方面中的任何一个方面所述的半导体集成电路装置，具有下述任一构成：第1栅极是浮置栅极，第2栅极是控制栅极，第3栅极是擦除栅极的第1构成；第1栅极是浮置栅极，第2栅极是控制栅极，第3栅极是控制分层沟道的栅极的第2构成；第1栅极是浮置栅极，第2栅极是控制栅极，第3栅极是具有擦除栅极和控制分层沟道的栅极这两方面功能的栅极的第3构成。

6.上述第5方面所述的半导体集成电路装置，第3栅极，其一部分位于第2导电类型的半导体区域的上边。

7.上述第1～4方面中的任何一个方面所述的半导体集成电路装置，第1栅极是浮置栅极，第2栅极是控制栅极，第3栅极是擦除栅极，第3栅极，其整个面位于第2导电类型的半导体区域上边。

8.上述半导体集成电路装置，具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜而形成的第3栅极。第3栅极具有擦除栅极和控制分层沟道的栅极这两方的功能。

9.上述第1～8方面中的任何一个方面所述的半导体集成电路装置，第3绝缘膜是掺入了氮的硅氧化膜。

10.具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜而形成的第3栅极。第1绝缘膜的膜厚与第2或第3绝缘膜中的任何一方的绝缘膜相比膜厚都厚。

11.具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜而形成的第3栅极。第2栅极由多晶硅膜和金属硅化物的叠层膜构成，并把第3栅极埋入并存在于到第1栅极间的间隙内。

12.上述第11方面所述的半导体集成电路装置，金属硅化物膜是钨硅化物膜。

13.具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜而形成的第3栅极。第2栅极由含有金属膜的叠层膜构成。

14.上述第13方面所述的半导体集成电路装置，第2栅极由多晶硅膜和势垒金属膜和金属膜的叠层膜构成。

15.上述第13或14方面所述的半导体集成电路装置，第3栅极被埋入并存在于第1栅极的间隙内。

16.上述第13、14或15方面所述的半导体集成电路装置，势垒金属膜属于钨膜、钛膜、钽膜、由单体过渡金属构成的金属膜或其氮化物膜或硅化物膜，或者铝氮化物膜、钴硅化物膜、钼硅化物膜、钛硅化物膜或它们的合金膜中的任何一种。

17.上述第11～16方面中的任何一个方面所述的半导体集成电路装置，具有下述任何一种构成：第1构成，第1栅极间的间隙，在第1栅极的端面之内平行于第2栅极的延伸方向的端面上形成；第2构成，第1栅极间的间隙，在第1栅极的端面之内垂直于第2栅极的延伸方向的端面上形成。

18.一种半导体集成电路装置，具有：在半导体衬底中形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；形成为连接半导体区域的局部源极线和局部数据线；对局部源极线和局部数据线进行选择的选择晶体管；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；和第1栅极之间存在着第2绝缘膜地形成的第2栅极；形成为连接第2栅极的字线；和第1栅极之间存在着第3绝缘膜地形成、且与第1和第2栅极功能不同的第3栅极。第3栅极的集束部分，存在于位于用选择晶体管构成的存储单元块中距选择晶体管最近的位置上的字线和选择晶体管的栅极之间。

19.上述第18方面所述的半导体集成电路装置，虚设栅极位于第3栅极的集束部分和位于距存储单元块内的选择晶体管最近的字线之间。

20.上述第18或19方面所述的半导体集成电路装置，具有下述构成中的任何一种构成：位于存储单元块内的所有的第3栅极，都在存储单元块端的任何一方或两方进行集束的第1构成；位于存储单元块内的第3栅极在存储单元块端每隔一条进行集束的第2构成。

21.上述第20方面所述的半导体集成电路装置，具有下述任何一种构成：接触孔被配置在第3栅极的集束部分上的第1构成；第3栅极和虚设栅极，通过接触孔和金属布线进行连接的第2构成。

22.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是p型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到第3栅极上的办法进行擦除。

23.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为负的负电位，加到作为第2栅极的控制栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到第3栅极上的办法进行擦除。

24.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到第3栅极上的办法进行擦除。

25.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极，第1导电类型的阱是p型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于阱的电位为负的负电位加到控制栅极上，并使第3栅极的电位变成为0V的办法进行擦除。

26.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是p型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极为正的正电位加到阱上的办法进行擦除。

27.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为负的负电位，加到作为第2栅极的控制栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于阱的电位为负的负电位加到控制栅极上，并使第3栅极的电位变成为0V的办法进行擦除。

28.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于第3栅极、阱和作为半导体区域的一方的源极的电位为负的负电位，加到作为第2栅极的控制栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到阱上的办法进行擦除。

29.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是p型，采用把对于阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到第3栅极上的办法进行擦除。

30.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是p型，采用把对于阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于阱的电位为负的负电位加到控制栅极上的办法进行擦除。

31.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是p型，采用把对于阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到阱上的办法进行擦除。

32.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是p型，采用把对于阱和作为半导体区域的一方的源极的电位为正的正电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到源极或漏极中的一方上的办法进行擦除。

33.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于阱和作为半导体区域的一方的源极的电位为负的负电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到第3栅极上的办法进行擦除。

34.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于阱和作为半导体区域的一方的源极的电位为负的负电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于阱的电位为负的负电位加到控制栅极上的办法进行擦除。

35.一种半导体集成电路装置的动作方法，该半导体集成电路装置具有：在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极。第1导电类型的阱是n型，采用把对于阱和作为半导体区域的一方的源极的电位为负的负电位，加到作为第2栅极的控制栅极、第3栅极和作为半导体区域的另一方的漏极上的办法，进行写入，采用把对于控制栅极的电位为正的正电位加到阱上的办法进行擦除。

36.上述第22～35中的任何一个方面所述的半导体集成电路装置的动作方法，在写入之际，第3栅极的电位的绝对值比控制栅极的电位的绝对值小。

37.上述第22～36中的任何一个方面所述的半导体集成电路装置的动作方法，因写入而形成的阈值的分布在4个电平以上。

38.具备(a)在半导体衬底中形成第1导电类型的阱的工序；(b)在半导体衬底上边，中间存在着第1绝缘膜地形成将成为第1栅极的带状图形的工序；(c)在阱中形成对于图形平行地延伸的第2导电类型的半导体区域的工序；(d)在由带状的图形形成的间隙内形成第3绝缘膜，再形成第3栅极使得埋入到图形的间隙内的工序；(e)形成在与带状的图形垂直的方向上延伸的第2栅极图形的工序。

39.上述第38方面所述的半导体集成电路的制造方法，进行加工使得将成为第1栅极的带状的图形，对于第3栅极对称地存在，使第3栅极对于将成为第1栅极的带状的图形对称地存在。

40.上述第39方面所述的半导体集成电路的制造方法，第3栅极对于带状的图形自对准地形成。

41.具备(a)在半导体衬底中形成第1导电类型的阱的工序；(b)在半导体衬底上边中间存在着第1绝缘膜地形成第1栅极的工序；(c)在阱中形成第2导电类型的半导体区域的工序；(d)在由第1栅极形成的间隙内形成第3绝缘膜，再形成第3栅极使得埋入到图形的间隙内的工序；(e)形成第2栅极的工序，加工第3栅极使得第3栅极的表面变成为比第1栅极的表面还低的位置。

42.上述第38～41中的任何一个方面所述的半导体集成电路装置的制造方法，具有下述任何一种方法：第3栅极其整个面被形成为使得位于第2导电类型的半导体区域的上边的第1方法；第3栅极，被形成为使得其一部分位于第2导电类型的半导体区域的上边的第2方法。

43.上述第38～41中的任何一个方面所述的半导体集成电路装置的制造方法，第3栅极被形成为使得其一部分位于第2导电类型的半导体区域的上边，用斜向离子注入法形成第2导电类型的半导体区域。

44.上述第38～41中的任何一个方面所述的半导体集成电路装置的制造方法，第3绝缘膜是掺入了氮的硅氧化膜。

45.具有在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极的半导体集成电路装置的制造方法，使第2栅极作成为多晶硅膜与金属硅化物膜的叠层膜，使第2栅极的形成变成为比第3栅极的形成还靠后的工序。

46.上述第45方面所述的半导体集成电路装置的制造方法，金属硅化物膜是钨硅化物膜。

47.具有在半导体衬底的主面上形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；和第1栅极之间存在着第3绝缘膜地形成的第3栅极的半导体集成电路装置的制造方法，第2栅极用含有金属膜的叠层膜构成。

48.上述第47方面所述的半导体集成电路装置的制造方法，第2栅极用多晶硅膜和势垒金属膜和金属膜的叠层膜构成。

49.上述第47或48方面所述的半导体集成电路装置的制造方法，第3栅极被埋入到第1栅极间的间隙内。

50.上述第47方面所述的半导体集成电路装置的制造方法，势垒金属膜属于钨膜、钛膜、钽膜、由单体过渡金属元素构成的金属膜或其氮化物膜或硅化物膜，或者铝氮化物膜、钴硅化物膜、钼硅化物膜、钛硅化物膜或它们的合金膜中的任何一种。

51.一种半导体集成电路装置，具有：在半导体衬底中形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；形成为把半导体区域连接起来的局部源极线和局部数据线；对局部源极线和局部数据线进行选择的选择晶体管；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；和第1栅极之间存在着第2绝缘膜地形成的第2栅极；形成为连接第2栅极的字线，并用用选择晶体管进行分区的局部源极线和局部数据线上边的存储单元构成存储单元块，把存储单元块在字线方向上排列起来构成存储单元阵列。具有把存储单元块夹在中间，在两侧在与字线同一方向上配置的每个一条的电源线，局部源极线和局部数据线，中间存在着选择晶体管地连接到电源线的一方和在与字线垂直的方向上布线的信号线上，或者连接到电源线的两方上。

52.上述第51方面所述的半导体集成电路装置，具有下述任何一种构成：局部数据线之内的一条局部数据线，中间存在着选择晶体管地连接到电源线和信号线这两方上的第1构成；局部数据线之内的一条局部数据线，在存储单元块的一端中间存在着选择晶体管地连接到信号线上，与一条局部数据线相邻的毗连局部数据线，在存储单元块的另一端，中间存在着选择晶体管地连接到信号线上的第2构成。

53.上述第52方面所述的半导体集成电路装置，局部数据线之内的一条局部数据线，中间存在着选择晶体管地连接到信号线上，在存储单元块的另一端中间存在着选择晶体管地连接到电源线上。

54.上述第53方面所述的半导体集成电路装置，具有：对在与字线的延伸方向垂直的方向上配置的信号线和在第n条(n为整数)上配设的局部数据线进行连接的第1选择晶体管；对在存储单元块的一端在与字线同一方向上配设的电源线和第n+1条局部数据线进行连接的第2选择晶体管；对信号线和第n+1条局部数据线进行连接的第3选择晶体管；和对在存储单元块的另一端，在与字线同一方向上配设的电源线和第n条局部数据线进行连接的第4选择晶体管。第1和第2选择晶体管的栅极信号是同一信号，第3和第4选择晶体管的栅极信号是同一信号。

55.上述第51方面所述的半导体集成电路装置，具有下述任何一种构成：连接到局部源极线和局部数据线上的选择晶体管的栅极信号是同一信号的第1构成；连接到局部源极线上的所有的选择晶体管的栅极信号是同一信号的第2构成。

56.一种半导体集成电路装置，具有：在半导体衬底中形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；形成为把半导体区域连接起来的局部源极/数据线；对局部源极/数据线进行选择的选择晶体管；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；和第1栅极之间存在着第2绝缘膜地形成的第2栅极；形成为连接第2栅极的字线。用用选择晶体管进行分区的局部源极/数据线上边的存储单元构成存储单元块，把存储单元块在字线方向上排列起来构成存储单元阵列，局部源极/数据线，在它们作为存储单元的局部源极线起作用的情况下，作为相邻的存储单元的局部数据线起作用。具有把存储单元块夹在中间，在两侧在与字线同一方向上配置的每个一条的电源线，和在垂直于字线的方向上配设的信号线。局部源极/数据线，中间存在着选择晶体管地连接到电源线之内的任何一方和信号线这两方上。

57.上述第56方面所述的半导体集成电路装置，具有下述任何一种构成：第n条(n为整数)的局部源极/数据线，在存储单元块的一端通过选择晶体管连接到信号线上，第n+1条局部源极/数据线，在存储单元块的另一端，通过选择晶体管连接到信号线上的第1构成；第n条(n为整数)的局部源极/数据线在存储单元块的一端通过选择晶体管连接到电源线上，第n+1条局部源极/数据线，在存储单元块的另一端，通过选择晶体管连接到电源线上的第2构成。

58.上述第56或第57方面所述的半导体集成电路装置，一条的局部源极/数据线，在存储单元块的一端，通过选择晶体管连接到信号线上，在存储单元块的另一端，通过选择晶体管连接到电源线上。

59.上述第58方面所述的半导体集成电路装置，具有：对在与字线的延伸方向垂直的方向上配置的信号线和第n条(n为整数)的局部源极/数据线进行连接的第1选择晶体管；对在存储单元块的一端在与字线同一方向上配设的电源线和第n+1条局部源极/数据线进行连接的第2选择晶体管；对信号线和第n+1条局部源极/数据线进行连接的第3选择晶体管；和对在存储单元块的另一端，在与字线同一方向上配设的电源线和第n条局部源极/数据线进行连接的第4选择晶体管。第1和第2选择晶体管的栅极信号是同一信号，第3和第4选择晶体管的栅极信号是同一信号。

60.上述第56～59方面中的任何一个方面所述的半导体集成电路装置，具有下述任何一种构成：在与字线垂直的方向上布线的一条信号线，被两条局部源极/数据线共享的第1构成；在通过选择晶体管连接局部源极/数据线与信号线的情况下，与选择晶体管的局部源极/数据线不同的一侧的半导体区域和信号线之间的连接部分，在2个存储单元块之间共享的第2构成；电源线在2个存储单元块之间共享的第3构成。

61.一种半导体集成电路装置，具有：在半导体衬底中形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；被形成为连接半导体区域的局部源极/数据线；选择局部源极/数据线的选择晶体管；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；和第1栅极之间存在着第2绝缘膜地形成的第2栅极；被形成为连接第2栅极的字线；和第1栅极之间存在着第3绝缘膜地形成、且与第1和第2栅极功能不同的的第3栅极，用用选择晶体管进行分区的局部源极线和局部数据线上边的存储单元构成存储单元块，存储单元块在字线方向上排列并构成存储单元阵列。第3栅极的集束部分，存在于位于在存储单元块内距选择晶体管最近的位置上的字线和选择晶体管的栅极之间，且存在于存储单元块内的第3栅极，在存储单元块端每隔一条进行集束，把存储单元块夹在中间，具有在两侧在与字线同一方向上配设的每个一条的电源线和在与字线垂直的方向上配设的信号线，且局部源极/数据线，通过选择晶体管连接到电源线之内的任何一方和信号线这两方上。

62.上述第61方面所述的半导体集成电路装置，具有下述任何一种构成：第n条(n为整数)的局部源极/数据线在存储单元块的一端通过选择晶体管连接到信号线上，第n+1条局部源极/数据线，在存储单元块的另一端，通过选择晶体管连接到信号线上的第1构成；第n条(n为整数)的局部源极/数据线在存储单元块的一端通过选择晶体管连接到电源线上，第n+1条局部源极/数据线，在存储单元块的另一端，通过选择晶体管连接到电源线上的第2构成。

63.上述第61或第62方面所述的半导体集成电路装置，一条的局部源极/数据线，在存储单元块的一端通过选择晶体管连接到信号线上，在存储单元块的另一端通过选择晶体管连接到电源线上。

64.上述第63方面所述的半导体集成电路装置，具有：对在与字线的延伸方向垂直的方向上配置的信号线和第n条(n为整数)的局部源极/数据线进行连接的第1选择晶体管；对在存储单元块的一端在与字线同一方向上配设的电源线和第n+1条局部源极/数据线进行连接的第2选择晶体管；对信号线和第n+1条局部源极/数据线进行连接的第3选择晶体管；和在存储单元块的另一端，在与字线同一方向上配设的电源线和第n条局部源极/数据线进行连接的第4选择晶体管。第1和第2选择晶体管的栅极信号是同一信号，第3和第4选择晶体管的栅极信号是同一信号。

65.上述第61～64方面中的任何一个方面所述的半导体集成电路装置，具有下述任何一种构成：在与字线垂直的方向上布线的一条信号线，被两条局部源极/数据线共享的第1构成；在通过选择晶体管连接局部源极/数据线与信号线的情况下，与选择晶体管的局部源极/数据线不同的一侧的半导体区域和信号线之间的连接部分，在2个存储单元块之间共享的第2构成；电源线在2个存储单元块之间共享的第3构成；局部源极/数据线，通过选择晶体管连接到在与字线垂直的方向上布线的信号线上，把读出放大器连接到信号线上，连接到第n条(n为整数)的信号线上的读出放大器在由多个存储单元块构成的存储单元阵列的一端进行连接，连接到第n+1条信号线上的读出放大器在存储单元阵列的另一端进行连接的第4构成；在通过选择晶体管与局部源极/数据线连接的信号线和读出放大器之间设置开关，采用切换开关的办法，由多条信号线共享1个读出放大器的第5构成。

66.一种半导体集成电路装置，具有：在半导体衬底中形成的第1导电类型的阱；在阱内形成的第2导电类型的半导体区域；形成为连接半导体区域的局部源极/数据线；选择局部源极/数据线的选择晶体管；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；和第1栅极之间存在着第2绝缘膜地形成的第2栅极；被形成为连接第2栅极的字线；和第1栅极之间存在着第3绝缘膜地形成、且与第1和第2栅极功能不同的第3栅极。用用选择晶体管进行分区的局部源极线和局部数据线上边的存储单元构成存储单元块，存储单元块在字线方向上排列并构成存储单元阵列。具有：存在于第3栅极的集束部分位于存储单元块内距选择晶体管最近的位置上的字线和选择晶体管的栅极之间，且存在于存储单元块内的第3栅极，在存储单元块端每隔一条进行集束，把存储单元块夹在中间，在两侧在与字线同一方向上配设的每个一条的电源线和在与字线垂直的方向上配设的信号线，且局部源极/数据线，通过选择晶体管连接到电源线和信号线这两方上。

67.上述第66方面所述的半导体集成电路装置，具有下述任何一种构成：局部源极/数据线通过选择晶体管连接到信号线上，且该连接完全在存储单元块的一端进行的第1构成；局部源极/数据线，在存储单元块的另一端，通过选择晶体管连接到与字线在同一方向上布线的电源线上，且该连接完全在存储单元块的一端进行的第2构成。

68.上述第66或第67方面所述的半导体集成电路装置，一条的局部源极/数据线，在存储单元块的一端，通过选择晶体管连接到信号线上，在存储单元块的另一端，通过选择晶体管连接到电源线上。

69.上述第68方面所述的半导体集成电路装置，具有：对在与字线的延伸方向垂直的方向上配置的信号线和第n条(n为整数)的局部源极/数据线进行连接的第1选择晶体管；对信号线和第n+1条局部源极/数据线进行连接的第2选择晶体管；对在存储单元块的另一端在与字线同一方向上布线的电源线和第n条局部源极/数据线进行连接的第3选择晶体管；和对电源线和第n+1局部源极/数据线进行连接的第4选择晶体管。所有的第1选择晶体管的栅极信号都是同一信号，所有的第2选择晶体管的栅极信号是同一信号，第1和第2选择晶体管的栅极信号是不同的信号，所有的第3选择晶体管的栅极信号是同一信号，所有的第4选择晶体管的栅极信号是同一信号，第3和第4选择晶体管的栅极信号是不同的信号。

70.上述第66～69方面中的任何一个方面所述的半导体集成电路装置，具有下述任何一种构成：信号线被两条局部源极/数据线共享的第1构成；在通过选择晶体管连接局部源极/数据线与信号线的情况下，选择晶体管的局部源极/数据线不同的一侧的半导体区域和信号线之间的连接部分，在2个存储单元块之间共享的第2构成；电源线在2个存储单元块之间共享的第3构成；局部源极/数据线，通过选择晶体管连接到在与字线垂直的方向上布线的信号线上，把读出放大器连接到信号线上，连接到第n条(n为整数)的信号线上的读出放大器在由多个存储单元块构成的存储单元阵列的一端进行连接，连接到第n+1条信号线上的读出放大器在存储单元阵列的另一端进行连接的第4构成；在通过选择晶体管与局部源极/数据线连接的信号线和读出放大器之间设置开关，采用切换开关的办法，由多条信号线共享1个读出放大器的第5构成。

71.具有在半导体衬底的主面上形成的第1导电类型的阱；在阱内被形成为在第1方向上延伸的第2导电类型的半导体区域；在半导体衬底上边中间存在着第1绝缘膜地形成的第1栅极；在第1栅极上边中间存在着第2绝缘膜地形成的第2栅极；被形成为连接第2栅极的字线；和第1栅极之间存在着第3绝缘膜地形成的第3栅极，且第3栅极被形成为埋入到在与字线垂直的方向上存在的第1栅极的间隙内的半导体集成电路装置，用来驱动第3栅极的译码器，被配置在字线的延伸方向上。

72.上述第71方面所述的半导体集成电路装置，具有下述任何一种构成：用来驱动第3栅极的译码器配置在存储单元块的一端的第1构成；用来驱动第3栅极的译码器，被配置为与用来选择由位于被选择晶体管围起来的多条字线上边的存储单元阵列构成的存储单元块的块译码器相邻的第2构成；用来驱动第3栅极的译码器，与用来选择存储单元块的块译码器相邻，并把存储单元阵列夹在中间配置在两端的第3构成。

73.上述第20方面所述的半导体集成电路装置，第3栅极被形成为埋入到位于与字线垂直的方向上的第1栅极的间隙内，用来驱动第3栅极的译码器则被配置在字线的延伸方向上。

74.上述第73所述的半导体集成电路装置，具有下述任何一种构成：用来驱动第3栅极的译码器配置在存储单元块的一端的第1构成；用来驱动第3栅极的译码器，被配置为与用来选择存储单元块的块译码器相邻的第2构成；用来驱动第3栅极的译码器，与用来选择存储单元块的块译码器相邻，并把存储单元阵列夹在中间配置在两端的第3构成。

75.上述第18或第19方面所述的半导体集成电路装置，位于存储单元块内的所有的第3栅极，在存储单元块端的任何一方或两方进行集束，第3栅极的选择信号，由存储单元块的选择信号产生。

76.上述第18或第19方面所述的半导体集成电路装置，具有下述任何一种构成：位于存储单元块内的所有的第3栅极，在存储单元块端的任何一方或两方进行集束，第3栅极的选择信号，由存储单元块的选择信号和用来对存储单元块再进行2分割的信号生成的第1构成；第3栅极的选择信号由选择晶体管的栅极选择信号产生的第2构成。

与下述附图结合起来阅读以下的详细说明，将会弄清楚本发明的上述和其它的目的、优点、动作方式和新颖的特点。

附图说明

图1的局部剖面图示出了作为本发明的实施例1的半导体集成电路装置的一个例子。

图2A、2B、2C分别是图1中的A-A’线、B-B’线和C-C’线剖面图。

图3A～图3E的剖面图示出了实施例1的半导体集成电路装置的制造方法的一个例子。

图4A～图4D的剖面图示出了实施例1的半导体集成电路装置的制造方法的一个例子。

图5A～图5E的剖面图示出了实施例1的半导体集成电路装置的制造方法的一个例子。

图6的电路图示出了实施例1的存储单元阵列的构成。

图7的平面图示出了第3栅极电极的取出部分的布局。

图8的平面图示出了第3栅极电极的加电压部分的布局。

图9的平面图示出了第3栅极电极的加电压部分的布局。

图10的平面图示出了第3栅极电极的加电压部分的布局。

图11的平面图示出了第3栅极电极的加电压部分的布局。

图12的平面图示出了第3栅极电极的加电压部分的布局。

图13A～图13C示出了实施例1的写入动作，图13A示出了等效电路，图13B和图13C示出了时间图。

图14A～图14B示出了实施例1的擦除动作，图14A示出了等效电路，图14B示出了时间图。

图15A～图15C示出了实施例1的读出动作，图15A示出了等效电路，图15B和图15C示出了时间图。

图16A～图16C的剖面图示出了作为本发明的实施例2的半导体集成电路装置的一个例子。

图17的剖面图示出了实施例2的半导体集成电路装置的制造方法。

图18的电路图示出了实施例2的存储单元阵列的构成。

图19A～图19G示出了实施例2的写入动作，图19A示出了等效电路，图19B～图19G示出了时间图。

图20A～图20B示出了实施例2的擦除动作，图20A示出了等效电路，图20B示出了时间图。

图21A～图21G示出了实施例2的读出动作，图21A示出了等效电路，图21B～图21G示出了时间图。

图22的局部平面图示出了作为本发明的实施例3的半导体集成电路装置的一个例子。

图23A～图23C分别是图22中的A-A’、B-B’和C-C’线的剖面图。

图24A～图24B的剖面图示出了实施例3的半导体集成电路装置的制造方法的工序顺序。

图25示出了实施例3的存储单元阵列的构成。

图26A～图26B示出了实施例3的擦除动作，图26A示出了等效电路，图26B示出了时间图。

图27A～图27E的剖面图示出了实施例4的半导体集成电路装置的制造方法的工序顺序。

图28的局部平面图示出了作为本发明的实施例5的半导体集成电路装置的一个例子。

图29A～图29C分别是图28中的A-A’、B-B’和C-C’线的剖面图。

图30A～图30C的剖面图示出了实施例5的半导体集成电路装置的制造方法的一个例子。

图31A～图31C的剖面图示出了实施例5的半导体集成电路装置的制造方法的一个例子。

图32A～图32D的剖面图示出了实施例5的半导体集成电路装置的制造方法的一个例子。

图33A～图33D的剖面图示出了实施例5的半导体集成电路装置的制造方法的一个例子。

图34示出了实施例5的存储单元阵列的构成。

图35A～图35C示出了实施例5的写入动作，图35A示出了等效电路，图35B和图35C示出了时间图。

图36A～36B示出了实施例5的擦除动作，图36A示出了等效电路，图36B示出了时间图。

图37A～图37C示出了实施例5的读出动作，图37A示出了等效电路，图37B和图37C示出了时间图。

图38的局部平面图示出了作为本发明的实施例6的半导体集成电路装置的一个例子。

图39A～图39C分别是图38中的A-A’、B-B’和C-C’线的剖面图。

图40A～图40D的剖面图示出了实施例6的半导体集成电路装置的制造方法的一个例子。

图41A～图41C的剖面图示出了实施例6的半导体集成电路装置的制造方法的一个例子。

图42A～图42C的剖面图示出了实施例6的半导体集成电路装置的制造方法的一个例子。

图43A～图43C示出了实施例6的写入动作，图43A示出了等效电路，图43B～图43C示出了时间图。

图44A～图44C示出了实施例5的擦除动作，图44A示出了等效电路的一个例子，图44B～图44C 出了时间图。

图45A～图45C示出了实施例5的读出动作，图45A示出了等效电路，图45B和图45C示出了时间图。

图46的电路图概念性地示出了本发明的实施例7的半导体集成电路装置的一个例子。

图47的电路图示出了实施例7的存储单元阵列、块译码器、子译码器等的配置。

图48的时间图示出了具有实施例7的选择晶体管构成的半导体集成电路装置中的写入动作的定时。

图49的时间图示出了具有实施例7的选择晶体管构成的半导体集成电路装置中的擦除动作的定时。

图50的时间图示出了具有实施例7的选择晶体管构成的半导体集成电路装置中的读出动作的定时。

图51是说明带辅助栅极的虚拟接地式存储单元阵列的优点的电路图。

图52A～图52B是对选择晶体管的必要性进行说明的电路图。

图53是说明读出放大器的节距缓和的电路图。

图54是说明读出放大器的节距缓和的电路图。

图55的电路图概念性地示出了作为本发明的实施例8的半导体集成电路装置的一个例子。

图56的电路图示出了实施例8的存储单元阵列、块译码器、子译码器等的配置。

图57的时间图示出了具有实施例8的选择晶体管构成的半导体集成电路装置中的写入动作的定时。

图58的时间图示出了具有实施例8的选择晶体管构成的半导体集成电路装置中的擦除动作的定时。

图59的时间图示出了具有实施例8的选择晶体管构成的半导体集成电路装置中的读出动作的定时。

图60的电路图示出了实施例9的半导体集成电路装置。

图61的电路图示出了实施例9的半导体集成电路装置的另一个例子。

图62的电路图示出了实施例9的半导体集成电路装置的再一个例子。图63是示出了实施例10的半导体集成电路装置的电路图，是示出了在实施例9中说明的可以在半导体集成电路装置中应用的辅助栅极和块的选择方式的电路框图。

图64是示出了实施例10的半导体集成电路装置的另一个例子的电路图，是示出了在实施例9中说明的可以在半导体集成电路装置中应用的辅助栅极和块的选择方式的电路框图。

图65是示出了实施例10的半导体集成电路装置的再一个例子的电路图，是示出了在实施例9中说明的可以在半导体集成电路装置中应用的辅助栅极和块的选择方式的电路框图。

图66的电路图示出了实施例11的半导体集成电路装置。

图67的电路图示出了实施例11的半导体集成电路装置的另一个例子。

图68的电路图示出了实施例11的半导体集成电路装置的再一个例子。

图69是示出了实施例12的半导体集成电路装置的电路图，是示出了在实施例11中说明的可以在半导体集成电路装置中应用的辅助栅极和块的选择方式的电路框图。

图70是示出了实施例12的半导体集成电路装置的另一个例子的电路图，是示出了在实施例12中说明的可以在半导体集成电路装置中应用的辅助栅极和块的选择方式的电路框图。

具体实施方式

以下，根据附图详细地说明本发明的实施例。另外。在用来说明实施例的全部附图中，对具有同一功能的构件赋予同一标号而省略对其重复说明。

<实施例1>

图1的局部剖面图示出了作为本发明的实施例1的半导体集成电路装置的一个例子，图2A～图2C分别是图1中的A-A’线、B-B’线和C-C’线剖面图。另外，在图1的平面图中，为了看图的方便，对各个构件都实施了加阴影的处理，一部分构件被省略。

本实施例的半导体集成电路装置，具有所谓的闪速存储器的存储单元，该存储单元具有在半导体衬底100的主面上形成的阱101中的源极/漏极扩散层105、第1栅极(浮置栅极)103b、第2栅极(控制栅极)111a和第3栅极107a。各个存储单元的控制栅极(第2栅极)111a被连接到行方向(x方向)上，形成字线WL。

浮置栅极(第1栅极)103b和阱101，用栅极绝缘膜(第1绝缘膜)102进行隔离，浮置栅极103b和第3栅极107a用绝缘膜(第3绝缘膜)106a进行隔离，浮置栅极103b和字线(控制栅极)111a，用绝缘膜(第2绝缘膜)110a进行隔离，第3栅极107a和字线111a用绝缘膜108进行隔离。

源极/漏极扩散层105被配置为在与字线111a的延伸方向(x方向)垂直的方向(y方向)上延伸，并作为连接列方向(y方向)的存储单元的源极/漏极的局部源极线和局部数据线起作用。就是说，本实施例的半导体集成电路装置，由每一个存储单元都不具有接触孔的所谓无接触孔式的阵列构成。在与该扩散层垂直的方向(x方向)上形成沟道。

第3栅极107a的2个端面，分别与上述浮置栅极103b的端面之内的与字线111a和沟道垂直的2个端面，分别通过绝缘膜106a相对。

此外，第3栅极107a被埋入到位于与字线111a和沟道垂直的方向(y方向)上的浮置栅极103b的间隙内。再有，浮置栅极103b对于第3栅极107a对称地存在，而上述第3栅极107a则对于浮置栅极103b对称地存在。

第3栅极107a被配置在扩散层105的上边，与扩散层105一样，被配置为与字线111a和沟道垂直，就是说，被配置在列方向(y方向)上。

若使用这样的构造，即便是存在着除浮置栅极103a和控制栅极111a之外的第3栅极107a的情况下，也可以使字线WL方向(x方向)和局部数据线方向(y方向)的节距变成为最小尺寸的2倍以上。因此，在交叉点式的阵列中，可以使存储单元面积缩小为4F²(F：最小加工尺寸)。

其次，用图3A～图3E、图4A～图4D、图5A～图5E示出了本存储单元的制造方法。这些图的剖面图示出了实施例1的半导体集成电路装置的制造方法的一个例子。

首先，在半导体衬底100上形成p型阱101，在阱101上边，例如用热氧化法形成12nm左右的栅极绝缘膜(第1绝缘膜)12(图3A)。

接着，依次淀积将成为浮置栅极103b的掺磷(P)多晶硅膜103和硅氮化膜104(图3B)。至于多晶硅膜103和硅氮化膜104的淀积，例如，可以使用CVD(Chemical Vapor Deposition，化学汽相淀积)法。

其次，用光刻和干法刻蚀技术使上述硅氮化膜104和多晶硅膜103图形化。借助于该图形化，硅氮化膜104和多晶硅膜103将变成为硅氮化膜104a和多晶硅膜103a(图3C)。硅氮化膜104a和多晶硅膜103a带状地图形化，使得形成为在y方向上延伸。

然后，用离子注入法注入砷(As)，形成将成为存储单元的源极/漏极的扩散层105(图3D)。扩散层105起着存储单元的源极线或数据线的作用。在进行该离子注入时，硅氮化膜104a和多晶硅膜103a起着掩模的作用，扩散层105对于多晶硅膜103a自对准地形成。另外，由于硅氮化膜104a和多晶硅膜103a在y方向上延伸形成为带状，故扩散层105被形成为在y方向上延伸。

另外，在本工序中，由于在被刻蚀的构件(硅氮化膜104a和多晶硅膜103a)中含有金属膜或金属化合物，所以在刻蚀工序后的清洗工序中金属将溶出，在被刻蚀的构件的壁面上溶出金属不会再次附着。为此，在其次的工序中要说明的绝缘膜106内就不会含有金属(杂质)，可以抑制绝缘膜106的缺陷，可以提高可靠性。

其次，用以下的方法形成用来隔离浮置栅极103b和第3栅极107a的绝缘膜106(图3E)。首先，用减压化学汽相淀积法(LPCVD：Lowpressure Chemical Vapor Deposition)淀积10.5nm左右的硅氧化膜。接着，在氨气氛中对该硅氧化膜进行热处理，向上述硅氧化膜内导入氮。然后，对已导入了氮的硅氧化膜进行湿氧化处理。这样做的目的是要借助于在氨中进行的热处理除去已导入到硅氧化膜中的氢。

用以上的工序形成的绝缘膜106膜中的电荷陷阱量小，具有高的耐改写性。就是说，假如在绝缘膜106中电荷被陷阱捕获，则被捕获的电子在放置状态下就向第3栅极移动，如果这种移动电子的量大，则引起保持不良的可能性增大。由于移动电子量随着陷阱的密度的增加而增大，故倘绝缘膜106中的陷阱量大时，引发保持不良的概率就会升高。但是，在本实施例中，由于膜中的电荷捕获量受到了抑制，故可以抑制保持不良，可以实现高的耐改写性。此外，在绝缘膜106中不含金属杂质，这与上述情况是一样的。

然后，淀积将成为第3栅极107a的掺磷(P)的多晶硅膜107，使得浮置栅极103a的间隙完全被埋起来(图4A)。在多晶硅膜107的形成中，例如使用CVD法。

然后，例如进行各向异性干法刻蚀，深刻蚀多晶硅膜107。借助于此，形成在浮置栅极图形103a的间隙内残留下规定厚度的第3栅极107a(图4B)。在这里，在上述深刻蚀后残留下来的多晶硅膜(第3栅极107a)的膜厚，理想的是比浮置栅极多晶硅103a的膜厚小。象这样地采用使第3栅极107a的膜厚比浮置栅极103b小的办法，可以减小擦除时的内部动作电压。

然后，淀积硅氧化膜108使得浮置栅极图形103a的间隙完全被添埋起来(图4C)。在硅氧化膜108的淀积中，例如使用CVD法。

其次，例如用化学机械研磨法(CMP法：Chemical MechanicalPolishing)进行研磨直到硅氮化膜104a露了出来。硅氮化膜104a和硅氧化膜106和108分别变成为104b、106a和108a(图4D)。

之后，例如用热磷酸水溶液除去硅氮化膜104b，使多晶硅103a的表面露出来(图5A)。其次，淀积掺磷(P)的多晶硅膜109(图5B)，对其进行各向异性刻蚀(多晶硅膜109变成为109a)(图5C)。本多晶硅膜109a与多晶硅103a电连，用该2层的多晶硅形成浮置栅极。多晶硅109a具有增大浮置栅极的表面面积，增大存储单元的耦合比的效果。借助于此，可以降低写入/擦除时的内部电压。

其次，用与图3E所示的方法相同的方法，形成隔离浮置栅极和字线的掺氮硅氧化膜(膜厚10.5nm左右)110(图5D)。

然后，淀积多晶硅膜、氮化钨膜、钨膜的叠层膜即淀积所谓的多硅金属(polymetal)膜，用光刻和干法刻蚀技术使之图形化，形成字线111a。该图形化应这样地进行图形化使得字线111a在x方向上延伸，就是说在与扩散层105、第3栅极107a的延伸方向(y方向)垂直的方向上(x方向)上延伸。

再对硅氧化膜110、多晶硅膜109a、103a进行刻蚀，完成浮置栅极(借助于此，硅氧化膜110变成为110a，多晶硅膜103a、109a分别变成为103b、109b)(图5E)。另外，在该刻蚀工序中，在刻蚀硅氧化膜110的阶段，虽然在可以刻蚀硅氧化膜的条件下进行刻蚀，但是在刻蚀多晶硅膜109a、103a的阶段，却使之在虽然可以刻蚀硅却不能刻蚀硅氧化膜的选择刻蚀的条件下进行刻蚀。借助于此，作为氧化膜的绝缘膜108a起着刻蚀阻挡层的作用，绝缘膜108a下部的第3栅极107a不会被刻蚀。就是说，借助于该刻蚀工序，第3栅极107a在维持形成为在y方向上延伸的带状地形体的同时，浮置栅极103b在x方向和y方向这两个方向上被分开，形成岛状的浮置栅极。

然后，虽然没有画出来，但要在形成了层间绝缘膜之后，形成字线111a、源极/漏极扩散层105、阱101、达到第3栅极107a的接触孔，接着，淀积金属膜使之图形化后当作布线，可以完成存储单元。

图6的电路图示出了存储单元阵列的构成。将成为源极/漏极扩散层105(…D_n-2、D_n-1、D_n、D_n+1、D_n+2…)在与字线WL(WL₀、WL₁…WL_n)的方向(x方向)垂直的方向(y方向)上延伸，具有连接在y方向上相邻的存储单元的布线的作用。此外，扩散层105在x方向(字线WL的延伸方向)上相邻的存储单元间共享。在该各个扩散层布线Dn的y方向的两端配置有选择源极线或数据线的选择MOS晶体管。把被该选择MOS晶体管围起来的区域叫做阵列块。第3栅极(辅助栅极)AG被配置为在y方向上延伸，在阵列块的上下端(y方向的两端)集束成一个。

图7～图12示出了第3栅极107a的加电压部分的布局。在本实施例的半导体集成电路装置中，被选择局部数据线或局部源极线的选择晶体管的栅极113围起来的部分构成存储单元阵列块。不论是哪一种方法，第3栅极107a对于浮置栅极多晶硅图形103a(103a在被刻蚀后将变成为浮置栅极103b)自对准地形成。

在图7～图9所示的半导体集成电路装置中，在阵列块的两侧，多晶硅103a被图形化为使得在列方向(y方向)上延伸的所有的第3栅极107a集束成一个。对此，在图10～图12所示的半导体集成电路装置中，多晶硅103a被图形化为使得在列方向(y方向)上延伸的第3栅极107a每隔一条地在阵列块的一侧(上侧或下侧的每一侧)进行集束。不论在哪一种情况下，第3栅极的集束部分114都被配置在块端的字线111z和选择晶体管的栅极113之间。另外，在字线111z和第3栅极的集束部分114之间，也可以配置与字线111a同一材质的虚设图形112。

采用形成上边所说的深达第3栅极107a的集束部分114的接触孔115，并使金属布线116连接到其上的办法对第3栅极107a进行供电。作为接触孔115和金属布线116的配置方法有下述的方法。

首先第1方法，如图7和图10所示，把一个或多个接触孔115配置到第3栅极107a的集束部分114的端部上，用金属布线116把它引出到存储阵列的外部。本方法的优点在于易于进行存储阵列上边的金属布线布局。

第2方法，如图8和图11所示，在第3栅极107a的集束部分114的几乎整个区域上，配置接触孔115，用金属布线116把它连接起来并引出。本方法的优点在于可以抑制因第3栅极的集束部分114的电阻引起的电压降。

第3方法，如图9和图12所示，与第2方法同样在第3栅极的集束部分114的几乎整个区域上，隔以某一间隔配置接触孔115的同时，在虚设图形上也几乎是在整个区域上隔以某一间隔配置接触孔118。然后，用金属布线116把接触孔115和118连接起来。在本方法中，由于结果变成为用电阻低的多硅金属膜连接各个第3栅极107a，故与第2方法一样，可以抑制起因于第3栅极的集束部分114的电阻的电压降。此外，由于接触孔115和118的距离近，故可以使金属布线116形成得短，与第2方法一样，使存储阵列上边的金属布线布局变得容易起来。即，具有同时具有第1方法和第2方法的各自的优点的特征。可以根据作为半导体集成电路装置的目标的技术要求，选择从图7到图12的不论哪一种方法。

其次，对用上述方法形成的存储单元的写入时、擦除时和读出时的电压施加条件和动作方法，用图13A～13C、14A～14、15A～15C进行说明。图13A～13C、14A～14、15A～15C分别示出了写入动作、擦除动作和读出动作的例子，图13A、14A、15A是等效电路，13B、14B、15B、13C、15C示出了时间图。

在图13A、14A、15A中，用被虚线围起来的单元选择性地进行各自的动作。

首先，说明写入动作。设现被选存储单元为单元M。如图13A所示，给被选单元M的字线WLn(被选字线)加上例如12V左右的正电压，给将成为被选单元M的漏极的扩散层Dn加上例如5V左右的正电压。此外使将成为被选单元M的源极的扩散层Dn-1保持0V。采用象这样地使源漏极和字线维持上述规定的电压的办法，就可以在存储单元M的沟道区域内产生热电子，并把它注入到浮置栅极中去。

这时，所有的第3栅极AG、阱、未被选字线WLn+1都保持0V，扩散层Dn-2、Dn+1、Dn+2分别变成为0V、5V和浮置状态。借助于此，扩散层Dn-2和扩散层Dn-1保持同一电位(0V)，此外，扩散层Dn和Dn+1保持同一电位(5V)，扩散层Dn+1和Dn+2间的电位差，由于扩散层Dn+2浮置，故几乎不产生电位差。因此，在存储单元M-1、M+1、M+2的沟道内不产生热电子，因而可以防止向相邻的存储单元M-1、M+1、M+2中的误写入。借助于此，仅仅在存储单元M中发生热电子注入，使得因电子积蓄在选择存储单元M的浮置栅极内而使存储单元的阈值上升，得以进行写入。如上所述，在本实施例的半导体集成电路装置中，以相邻的4个存储单元为一个单位，可选择其中的一个单元进行写入。因此，要想向一条字线上的所有的单元内写入，最低要实施4次写入动作。

图13B和图13C的时间图示出了向被选字线WLn和扩散层Dn、Dn+1上加电压的定时的一个例子。有两个例子，在图13B中示出了一个例子，在图13C中示出了另一个例子。

如图13B所示，在时刻t0的那一时刻给被选字线WLn加上+12V后，在时刻t1(t0＜t1)的那一时刻给扩散层Dn、Dn+1加上+5V。在使上述电压恰好维持规定的写入时间t(t＝t2-t1)之后，在时刻t2使扩散层Dn、Dn+1的电位回到0V。在用这样的定时进行写入的情况下，由于漏极加电压的时间短，故具有可以缓和漏极干扰的效果。

或者，如图13C所示，在时刻t0的那一时刻给扩散层Dn、Dn+1加上+5V之后，在时刻t1(t0＜t1)的时刻，给被选字线WLn加上+12V。在使上述电压恰好维持规定的写入时间t(t＝t2-t1)之后，在时刻t2使被选字线WLn的电位回到0V。然后在时刻t3(t2＜t3)使扩散层Dn、Dn+1回到0V。在用这样的定时进行写入的情况下，由于字线加电压的时间短，故具有可以缓和字干扰量的效果。

其次，说明擦除动作。如图14A所示，给被选字线WLn例如加上-13.5V的负电压，给所有的第3栅极AG加上例如3.3V这种比较小的正电压。各个扩散层Dn-2～Dn+2、阱、未被选字线WLn+1为0V。借助于此，在字线WLn上边的所有的存储单元中都将借助于Fowler-Nordheim型隧道现象发生从浮置栅极向第3栅极的电子放出，使存储单元的阈值降低，因而得以进行擦除。

另外，在擦除之际，也可以同时给多条字线加上例如-13.5V，给所有的第3栅极AG例如都加上3.3V这样的比较小的正电压，使各个扩散层D、阱变成为0V。在这种情况下，可以在已加上了负电压的字线上边的单元中进行擦除。

此外，也可以给所有的第3栅极AG加上比较大的电压，例如加上17V，使所有的字线、各个扩散层D、阱变成为0V。在这种情况下，可以在块内的所有的存储单元中进行擦除

在本实施例中相对于擦除速度强烈地依赖于氧化膜电场，写入速度则不怎么依赖于氧化膜电场。因此，就象在存储单元的制造方法的说明时所讲述的那样，使浮置栅极103b和半导体衬底100隔离的栅极绝缘膜102的膜厚，与使浮置栅极103b和控制栅极111a进行隔离的硅氧化膜110或使浮置栅极103b与第3栅极107a进行隔离的硅氧化膜106的膜厚比变大。

另外，在现有技术中，作为浮置栅极和擦除栅极间的隧道膜，有时候使用使浮置栅极多晶硅膜热氧化而形成的硅氧化膜。但是，由于多晶硅上边的热氧化膜具有许多的陷阱，随着改写次数的增加电子被捕获于氧化膜中，故存在着加在氧化膜上的电场从实效上看会降低，因而擦除速度会降低的问题。为此，人们提出了随着改写次数的增加加在擦除栅极上的电压也增加的手法。用本实施例的方法形成的硅氧化膜，膜中的陷阱量和阱上边的氧化膜是同等的，即便是反复改写也不会产生擦除速度的降低。

图14B的时间图示出了向被选字线WLn和第3栅极AG加电压的定时的一个例子。

如图14B所示，在时刻t0的那一时刻，在给被选字线WLn加上了-13.5V之后，在时刻t1(t0＜t1)的那一时刻给第3栅极AG加上+3.3V。在恰好使上述电压维持了规定的擦除时间t(t＝t2-t1)后，在时刻t2使第3栅极AG回到0V。然后，在时刻t3(t2＜t3)使被选字线WLn的电位回到0V。若用这样的擦除动作，结果变成为擦除时间可以受第3栅极AG的电位控制。在这种情况下，由于第3栅极AG的电压这一方与字线电压比，要切换的电压幅度小，故可以缩短切换时间。因此，直接用第3栅极AG控制擦除时间的本擦除动作，具有擦除时间的控制性优良的效果。此外，还具有可以降低由第3栅极AG引起的加往非选择存储单元的干扰的效果。

其次，说明读出动作。如图15A所示，给被选单元M的字线WLn加上例如3.3V的正电压，给将成为被选单元M的漏极的扩散层Dn加上例如1V的正电压。使将成为被选单元M的源极的扩散层Dn-1、所有的第3栅极AG、阱、未被选字线WLn+1保持0V。再使扩散层Dn-2、Dn+1、Dn+2分别变成为0V、1V和浮置状态，与写入的情况下一样，防止误读出。这样一来，若用本半导体集成电路装置，则与写入一样，以相邻的4个存储单元为一个单位选择其中的一个单元进行读出。因此，要想在一条字线上边的所有的单元中进行读出，就要实施最低4次的读出动作。

图15B和图15C的时间图示出了加往被选字线WLn和扩散层Dn、Dn+1的加电压的定时的一个例子。有在同图图15B和图15C中所示的2个例子。

如图15B所示，在时刻t0的那一时刻给被选字线WLn加上+3.3V后，在时刻t1(t0＜t1)的那一时刻给扩散层Dn、Dn+1加上+1V。在使上述电压恰好维持规定的写入时间t(t＝t2-t1)之后，在时刻t2使扩散层Dn、Dn+1的电位回到0V。然后，在时刻t3(t2＜t3)使被选字线WLn的电位回到0V。在用这样的定时进行写入的情况下，由于漏极加电压的时间短，故具有可以缓和漏极干扰的效果。

或者，如图15C所示，在时刻t0的那一时刻给扩散层Dn、Dn+1加上了+1V之后，在时刻t1(t0＜t1)的时刻，给被选字线WLn加上+3.3V。在使上述电压恰好维持规定的写入时间t(t＝t2-t1)之后，在时刻t2使被选字线WLn的电位回到0V。然后在时刻t3(t2＜t3)使扩散层Dn、Dn+1回到0V。在用这样的定时进行写入的情况下，由于漏极加电压的时间短，故具有可以缓和漏极干扰的效果。

倘采用本实施例的半导体集成电路装置，尽管存储单元M具有除浮置栅极和控制栅极之外的第3栅极，仍可以使局部数据线方向和字线方向的尺寸分别变成为最小加工尺寸F的2倍。因此，可以使存储单元面积缩小到4F²。此外，由于作为字线使用多硅金属构造，故缩小写入和读出动作时的字线的上升边的延迟时间是可能的。此外，由于在第3栅极形成后，才形成多硅金属构造的字线，故降低第3栅极间的硅氧化膜的缺陷密度是可能的。此外，使写入/读出时的内部动作电压的绝对值的最大值降低到13.5V是可能的。

另外，与本实施例不同，还可以考虑另外一种方法：在形成了浮置栅极图形后，在由浮置栅极图形形成的间隙内形成第3栅极，之后，对于浮置栅极图形垂直地形成字线，以之为掩模使浮置栅极再次图形化，然后形成将成为源极/漏极的扩散层。在这种情况下，结果变成为沟道和字线相互垂直，第3栅极在浮置栅极端面之内与沟道平行的面上，与浮置栅极相向。但是，若用该方法，由于结果变成为在形成了第3栅极后要进行扩散层的离子注入，故在第3栅极的下部形成扩散层是困难的。因此，为要连接扩散层，就必须对每一个存储单元配备接触孔以连接导电体，与本实施例比，将产生单元面积增大的问题。因此，为了求得存储单元微细化和缺陷密度降低的两立，第3栅极的配置方向，如本实施例所述，就必然要使其2个端面分别与上述浮置栅极的端面之内位于分别和字线及沟道垂直的方向上的2个端面相向地存在。

<实施例2>

图16A～图16C的剖面图示出了作为本发明的实施例2的半导体集成电路装置的一个例子。本实施例的半导体集成电路装置的平面图与实施例1的图1是一样的，图16A～图16C分别是图1中的A-A’、B-B’、C-C’线剖面图。

本实施例的半导体集成电路装置与实施例1的半导体集成电路装置，仅仅在源极/漏极扩散层205处不同，其它的构件的材料、构造、配置等与实施例1是一样的。因此仅仅对与实施例1不同的部分进行说明，其它的部分的说明则予以省略。

源极/漏极扩散层205被配置为与字线111a垂直，作为连接列方向(x方向)的存储单元的源极/漏极的局部源极线和局部数据线而存在。这一点，与实施例1是一样的，由每一个存储单元都不具有接触孔的所谓无接触孔式的阵列构成，可以提高存储单元的形成密度这一点也与实施例是1一样的。因此，本实施例的半导体集成电路装置也与实施例1一样，可以使存储单元面积缩小到4F²(F：最小加工尺寸)。

另一方面，本实施例的源极/漏极扩散层205，与实施例1不同，形成源极/漏极的一对的扩散层205对于浮置栅极图形103a处于非对称的位置关系，一方的扩散层将变成为不与浮置栅极重叠的偏移(offset)构造。此外，在实施例1中，将成为擦除栅极的第3栅极其整个面都位于扩散层105上边，但在本实施例中，第3栅极107a和扩散层205的存在变成为各自的一部分进行重叠。借助于此，在本实施例中，在第3栅极107a下边的阱中也会形成沟道，本实施例的第3栅极107a不仅作为擦除栅极发挥作用，还作为对存在于其下部的沟道进行控制的栅极发挥作用。借助于此，写入时的热电子的发生和注入效率可以增大，在沟道电流小的区域中的写入变成为可能。因此，用具有与现有技术同等程度的电流供给能力的内部电源，使进行千字节量级以上的多个存储单元的并行写入成为可能。

其次，说明本实施例在半导体集成电路装置的制造方法。本实施例的制造方法，直到实施例1中的图3C所示的工序为止，与实施例1是一样的。

如实施例1的图3C所示，在形成了硅氮化膜104a和多晶硅膜103a之后，如图17所示，用斜向离子注入法向阱101内注入砷(As)离子，形成将成为存储单元的源极/漏极的扩散层205。扩散层205由于用斜向离子注入法形成，故照射离子被硅氮化膜104a和多晶硅膜103a遮挡，不能在多晶硅膜103a间的整个区域上形成扩散层205。此外，由于从斜向照射离子，故在多晶硅膜103a的下部，在一部分上也将形成扩散层205。借助于此，上述那样的第3栅极107a和扩散层205被形成为使得各自的一部分进行重叠，变成为在第3栅极107a的下边的阱101中也能形成沟道。

然后实施与实施例1的图3E、图5E所示的工序同样的工序，就可以完成存储单元。

图18电路图示出了本实施例的存储单元阵列的构成。对于将成为源极/漏极扩散层105(…D_n-2、D_n-1、D_n、D_n+1、D_n+2…)、字线WL(WL₀、WL₁…WL_n)选择源极线或数据线的选择MOS晶体管、阵列块来说，与实施例1是一样的。在本实施例中，与在实施例1中所示的一样，使第3栅极(AG)作成为使得在列方向上延伸的第3栅极107a每隔一条地在阵列块的一侧(上侧或下侧)进行集束，使多晶硅103a图形化为使得每隔一条地集束起来的第3栅极107a(AG)可以加上各自的电位。另外，第3栅极的集束部分114可以配置在块端的字线111z与选择晶体管的栅极113之间，这与实施例1是一样的。此外，至于第3栅极107a的集束部分114、接触孔115、金属布线116与实施例1也是一样的。

其次，用图19A～图19G、20A～20B、21A～21G说明用上述方法形成的存储单元的写入时、擦除时和读出时的加电压条件和动作方法。图19A～19G示出了写入动作，图20A～20B示出了擦除动作，图21A～21G示出了读出动作，图19A、20A、21A示出了等效电路，图19B～19G、20B、21B～21G示出了时间图。在图19A、20A、21A中在用虚线围起来的单元中进行各自的动作。

在写入之际，如图19A所示，给被选单元M的字线WLn加上例如12V左右的正电压，给将成为被选单元M的漏极的扩散层Dn加上例如5V左右的正电压。此外，给被选单元M和M+2的第3栅极AGe加上由第3栅极构成的MOS晶体管的阈值那种程度的电压，例如加上2V左右的电压。使将成为被选单元M的源极的扩散层Dn-1、阱、未被选字线WLn+1保持0V。借助于上述偏置条件，在浮置栅极和第3栅极的交界部分下边的沟道内将形成大的横向和纵向电场。借助于此，热电子的发生和注入效率会增大，尽管沟道电流小，高速的写入是可能的。借助于此，即便是使用具有1mA左右的电流供给能力的内部电源，千字节以上的存储单元的并行写入也是可能的。

另外，在与被选单元M相邻的存储单元M-1、M+1中，使第3栅极AGo变成为0V。借助于此，即便是存储单元M和M+2中的至少一个处于写入状态，在与之相邻的存储单元M-1和M+1中，第3栅极AGo也会起到开关的作用，沟道变成为OFF，在沟道中不会有电流流动。因此，由于不发生热电子，故不会进行写入。

如上所述，在本半导体集成电路装置中可以使相邻的2个存储单元为一个单位，选择其中的一个单元进行写入。因此，要想对一条字线上边的所有的单元进行写入，用比实施例1少的最低2次的写入动作就完成了。

借助于由以上的第3栅极AG(AGe、AGo)所带来的高效率的热电子注入和相邻的单元的误写入防止，写入单位的增大是可能的，因而可以谋求大容量的闪速存储器所不可或缺的写入速度的提高。

图19B～19G、20B、21B～21G的时间图示出了给被选字线WLn和扩散层Dn、第3栅极AGe加电压的定时的一个例子。如图19B～19G、20B、21B～21G所示，有6个例子。

如图19B所示，在时刻t0的那一时刻给被选字线WLn加上+12V后，在时刻t1(t0＜t1)的那一时刻，给第3栅极AGe加上+2V。然后，在时刻t2(t1＜t2)的那一时刻，给扩散层Dn加上+5V。在使上述电压恰好维持规定的写入时间t(t＝t3-t2)之后，在时刻t3使扩散层Dn的电位回到0V，在时刻t4(t3＜t4)，使第3栅极AGe的电位回到0V，再在时刻t5(t4＜t5)被选字线WLn的电位回到0V。或者，如图19D所示，在时刻t0的那一时刻给第3栅极AGe加上+2V后，在时刻t1(t0＜t1)的那一时刻，给被选字线WLn加上+12V。然后，在时刻t2(t1＜t2)的那一时刻，给扩散层Dn加上+5V。在使上述电压恰好维持规定的写入时间t(t＝t3-t2)之后，在时刻t3使扩散层Dn的电位回到0V，在时刻t4(t3＜t4)，使被选字线WLn的电位回到0V，再在时刻t5(t4＜t5)使第3栅极AGe的电位回到0V。在用这些的定时进行写入的情况下，由于漏极加电压的时间短，故具有可以缓和漏极干扰的效果。

如图19C所示，在时刻t0的那一时刻给被选字线WLn加上+12V后，在时刻t1(t0＜t1)的那一时刻，给扩散层Dn加上+5V。然后，在时刻t2(t1＜t2)的那一时刻，给第3栅极AGe加上+2V。在使上述电压恰好维持规定的写入时间t(t＝t3-t2)之后，在时刻t3使第3栅极AGe的电位回到0V，在时刻t4(t3＜t4)，使扩散层Dn的电位回到0V，再在时刻t5(t4＜t5)被选字线WLn的电位回到0V。或者，如图19E所示，在时刻t0的那一时刻给扩散层Dn加上+5V后，在时刻t1(t0＜t1)的那一时刻，给被选字线WLn加上+12V。然后，在时刻t2(t1＜t2)的那一时刻，给第3栅极AGe加上+2V。在使上述电压恰好维持规定的写入时间t(t＝t3-t2)之后，在时刻t3使第3栅极AGe的电位回到0V，在时刻t4(t3＜t4)，使被选字线WLn的电位回到0V，再在时刻t5(t4＜t5)使扩散层Dn的电位回到0V。在用这些的定时进行写入的情况下，结果就变成为用第3栅极AGe的电位控制写入时间t。在这种情况下，由于第3栅极AGe这一方与字线电压或扩散层电压比进行切换的电压幅度小，故得以缩短切换时间，因此，用第3栅极AGe直接控制写入时t的本动作，具有优良的写入时间的控制性的效果。

此外，如图19F所示，在时刻t0的那一时刻给扩散层Dn加上+5V后，在时刻t1(t0＜t1)的那一时刻，给第3栅极AGe加上+2V。然后，在时刻t2(t1＜t2)的那一时刻，给被选字线WLn加上+12V。在使上述电压恰好维持规定的写入时间t(t＝t3-t2)之后，在时刻t3使被选字线WLn的电位回到0V，在时刻t4(t3＜t4)，使第3栅极AGe的电位回到0V，再在时刻t5(t4＜t5)使扩散层Dn的电位回到0V。或者，如图19G所示，在时刻t0的那一时刻给第3栅极AGe加上+2V后，在时刻t1(t0＜t1)的那一时刻，给扩散层Dn加上+5V。然后，在时刻t2(t1＜t2)的那一时刻，给被选字线WLn加上+12V。在使上述电压恰好维持规定的写入时间t(t＝t3-t2)之后，在时刻t3使被选字线WLn的电位回到0V，在时刻t4(t3＜t4)，使扩散层Dn的电位回到0V，再在时刻t5(t4＜t5)使第3栅极AGe的电位回到0V。在用这些的定时进行写入的情况下，由于字线加电压的时间短，故具有可以缓和字干扰的效果。

其次，说明擦除动作。如图20A所示，给被选字线WLn例如加上-13.5V的负电压，给所有的第3栅极AGe、AGo加上例如3.3V这种比较小的正电压。使各个扩散层Dn-2～Dn+2、阱、未被选字线WLn+1为0V。借助于此，在字线WLn上边的所有的存储单元中都将归因于Fowler-Nordheim型隧道现象发生从浮置栅极向第3栅极的电子放出，使存储单元的阈值降低，因而得以进行擦除。

另外，也可以给多条字线同时加上负电压，例如加上-13.5V，给所有的第3栅极AGe、AGo加上例如3.3V这种比较小的正电压。使各个扩散层D、阱变成为0V，此外也可以，给所有的第3栅极AG加上比较大的正电压，例如加上17V，使所有的字线、各个扩散层D、阱变成为0V，这与实施例1是一样的。

此外，也可以给字线WLn例如加上-9V的负电压，给各个扩散层D加上例如4V的正电压，使所有的第3栅极AG、阱、未被选字线WLn+1都变成为0V。借助于此，在字线WLn上边的所有的存储单元中，都将归因于Fowler-Nordheim型隧道现象发生从浮置栅极向第3栅极的电子放出，使存储单元的阈值降低，因而得以进行擦除。

图20B的时间图示出了给被选字线WLn和第3栅极AGe、AGo加电压的定时的一个例子。擦除的定时与实施例1是一样的，就象在实施例1中说明的那样。

其次，在读出之际，如图21A所示，给被选单元M的字线WLn加上例如3.3V的正电压，给被选单元M的将成为漏极的扩散层Dn加上例如1V的正电压。此外给被选单元M和单元M+2的第3栅极AGe，加上例如3.3V左右的电压，使第3栅极下边的沟道完全变成为ON状态。使被选单元M的将成为源极的扩散层Dn-1、阱、未被选字线WLn+1保持0V。另一方面，在与被选单元M相邻的存储单元M-1、M+1中，使第3栅极AGo变成为0V。借助于此，即便是存储单元M和M+2中的至少不论哪一个处于读出状态，也不会形成沟道，从而可以防止误读出。

如上所述，在本存储单元中，与写入一样，可以使相邻的2个存储单元为一个单位，选择其中的一个单元进行读出。因此，要想对一条字线上边的所有的单元进行读出，要实施比实施例1少的2次的读出动作。

图21B～图21G的时间图示出了给被选字线WLn和扩散层Dn、第3栅极AGe加电压的定时的一个例子。如图21B～图21G所示，有6个例子。

如图21B所示，在时刻t0的那一时刻给被选字线WLn加上+3.3V后，在时刻t1(t0＜t1)的那一时刻，给第3栅极AGe加上+3.3V。然后，在时刻t2(t1＜t2)的那一时刻，给扩散层Dn加上+1V。在使上述电压恰好维持规定的读出时间t(t＝t3-t2)之后，在时刻t3使扩散层Dn的电位回到0V，在时刻t4(t3＜t4)，使第3栅极AGe的电位回到0V，再在时刻t5(t4＜t5)使被选字线WLn的电位回到0V。或者，如图21D所示，在时刻t0的那一时刻给第3栅极AGe加上+3.3V后，在时刻t1(t0＜t1)的那一时刻，给被选字线WLn加上+3.3V。然后，在时刻t2(t1＜t2)的那一时刻，给扩散层Dn加上+1V。在使上述电压恰好维持规定的读出时间t(t＝t3-t2)之后，在时刻t3使扩散层Dn的电位回到0V，在时刻t4(t3＜t4)，使被选字线WLn的电位回到0V，再在时刻t5(t4＜t5)使第3栅极AGe的电位回到0V。在用这些的定时进行写入的情况下，由于漏极加电压的时间短，故具有可以缓和漏极干扰的效果。

如图21C所示，在时刻t0的那一时刻给被选字线WLn加上+3.3V后，在时刻t1(t0＜t1)的那一时刻，给扩散层Dn加上+1V。然后，在时刻t2(t1＜t2)的那一时刻，给第3栅极AGe加上+3.3V。在使上述电压恰好维持规定的读出时间t(t＝t3-t2)之后，在时刻t3使第3栅极AGe的电位回到0V，在时刻t4(t3＜t4)，使扩散层Dn的电位回到0V，再在时刻t5(t4＜t5)使被选字线WLn的电位回到0V。或者，如图21E所示，在时刻t0的那一时刻给扩散层Dn加上+1V后，在时刻t1(t0＜t1)的那一时刻，给被选字线WLn加上+3.3V。然后，在时刻t2(t1＜t2)的那一时刻，给第3栅极AGe加上+3.3V。在使上述电压恰好维持规定的读出时间t(t＝t3-t2)之后，在时刻t3使第3栅极AGe的电位回到0V，在时刻t4(t3＜t4)，使被选字线WLn的电位回到0V，再在时刻t5(t4＜t5)使扩散层Dn的电位回到0V。

此外，如图21F所示，在时刻t0的那一时刻给扩散层Dn加上+1V后，在时刻t1(t0＜t1)的那一时刻，给第3栅极AGe加上+3.3V。然后，在时刻t2(t1＜t2)的那一时刻，给被选字线WLn加上+3.3V。在使上述电压恰好维持规定的读出时间t(t＝t3-t2)之后，在时刻t3使被选字线WLn的电位回到0V，在时刻t4(t3＜t4)，使第3栅极AGe的电位回到0V，再在时刻t5(t4＜t5)使扩散层Dn的电位回到0V。或者，如图21G所示，在时刻t0的那一时刻给第3栅极AGe加上+3.3V后，在时刻t1(t0＜t1)的那一时刻，给扩散层Dn加上+1V。然后，在时刻t2(t1＜t2)的那一时刻，给被选字线WLn加上+3.3V。在使上述电压恰好维持规定的读出时间t(t＝t3-t2)之后，在时刻t3使被选字线WLn的电位回到0V，在时刻t4(t3＜t4)，使扩散层Dn的电位回到0V，再在时刻t5(t4＜t5)使第3栅极AGe的电位回到0V。在用这些的定时进行写入的情况下，由于字线加电压的时间短，故具有可以缓和字干扰的效果。

另外，如上所述，在本实施例中，在写入和读出之际，对于第3栅极，每隔一条地加上同一电压。因此作为第3栅极的加电压部分的布局，如上述那样，必须是这样的构造：在阵列块的上下，使在列方向上延伸的第3栅极(擦除栅极)107a每隔一条地进行集束。

倘采用本实施例，除去在实施例1中说明的效果外，还可以增大写入单位，可以增大写入速度。就是说，在本实施例中，由于构成为使得每个一条地配置第3栅极107(AGe、AGo)，并可以分别加不同的电压，故可以减少写入和读出所必要的动作次数。此外，由于在第3栅极107a下部的一部分上也形成沟道区域，故不仅具有把第3栅极107a作为擦除栅极的功能，还可以使之具有作为进行控制的控制栅极的功能。为此，可以用第3栅极107a，与控制栅极111a独立地控制沟道内的电场，可以提高写入效率。其结果是可以实现用少的沟道电流进行的高效率、高速的写入。

<实施例3>

图22的局部平面图示出了作为本发明的实施例3的半导体集成电路装置的一个例子，图23A～图23C分别是图22中的A-A’、B-B’和C-C’线的剖面图。另外，在图22的平面图中，为便于观看附图，给各个构件都施行了加斜线处理，一部分的构件已省略。图23A～图23C分别是图22中的A-A’、B-B’和C-C’线的剖面图。

本实施例的半导体集成电路装置的构成，除去使浮置栅极103b和第3栅极107a之间的绝缘膜606a的膜厚厚膜化这一点之外，与实施例2的半导体集成电路装置大体上是一样的，其它的构件的材料、构造、配置等与实施例2是一样的。因此仅仅对与实施例2的不同之处进行说明，其它的说明则予以省略。

本实施例的绝缘膜606a是把其膜厚加厚到约30nm的绝缘膜。其结果是，在本实施例中，使擦除之际的电子放出变成为从浮置栅极103b向衬底(阱101)放出。为此，使浮置栅极103b和衬底(阱101)之间的绝缘膜102的膜厚变成为10nm。这一点也与实施例2不一样。

本实施例的半导体集成电路装置的制造方法，到实施例2中的图17的工序为止与实施例2是一样的(图24A)。但是，在实施例2中引用的实施例1的图3A所示的栅极绝缘膜102，如上所述，要形成为使得其膜厚变成为10nm左右。然后，如图24B所示，用与实施例1同样的方法，形成用来隔离浮置栅极和第3栅极的掺氮的硅氧化膜606。在本实施例中，为使积蓄在浮置栅极中的电子向半导体衬底放出，使硅氧化膜606的膜厚变成为比较厚的30nm。另外，与实施例2一样，采用使用掺氮的硅氧化膜606的办法，在写入之际，可以抑制电子向本硅氧化膜中的注入/被捕获。

然后，与实施例2一样，实施与实施例1的图4A～4D、5A～5E所示的工序同样的工序，就可以完成存储单元。另外，硅氧化膜606在上述工序的途中被刻蚀，变成为硅氧化膜606a。

图25示出了存储单元阵列的构成。将成为源极/漏极的扩散层Dn(Dn-2～Dn+2)、字线WL(WL0～WLm)和选择MOS晶体管、和阵列块与实施例1、2是一样的。至于第3栅极AG，与实施例2是一样的。

其次，说明用上述方法形成的存储单元的写入时、擦除时、和读出时的加电压条件和动作方法。图26A、26B示出了擦除动作的例子，图26A示出了等效电路，图26B示出了时间图。在图26A中，在用虚线围起来的单元中选择性地进行擦除动作。另外，至于写入和读出动作，由于和实施例2是一样的，故省略说明。

擦除动作之际，如图26A所示，给WLn加上例如-16V的负电压，使所有的第3栅极AGe、AGo、各个扩散层D、未被选字线WLn+1变成为0V。借助于此，在字线WLn上边的所有的存储单元中，都将归因于Fowler-Nordheim型隧道现象，产生从浮置栅极向阱内的电子放出，使存储单元的阈值降低，因而得以进行擦除。如上所述，擦除动作可以对以字线为单位的每一个存储区段(sector)进行。

另外，在擦除之际，也可以给多条字线同时加上正电压，例如加上-16V，使所有的第3栅极AG、各个扩散层D、阱变成为0V。在这种情况下，可以在已加上了负电压的字线上边的所有的单元中进行。

此外，在擦除之际，也可以给字线WLn例如加上-9V的负电压，给各个扩散层D例如加上4V的正电压，使所有的底栅极AG、阱、未被选字线WLn变成为0V。借助于此，在字线WLn上边的所有的存储单元中，都将归因于Fowler-Nordheim型隧道现象，产生从浮置栅极向阱内的电子放出，使存储单元的阈值降低，因而得以进行擦除。

图26B的时间图示出了给被选字线WLn加电压的定时的一个例子。在本实施例中，由于第3栅极AG不作为擦除栅极发挥作用，故仅仅可以用被选字线WLn的操作进行擦除动作。如图26B所示，在时刻t0的那一时刻在给被选字线WLn加上-16V之后，在时刻t3(t1＜t3)使被选字线WLn回到0V。

倘采用本实施例，则可以得到与在实施例1、2中说明的效果同样的效果。

<实施例4>

图27A～27E的局部剖面图示出了作为本发明的实施例4的半导体集成电路装置的制造方法的一个例子。本实施例的半导体集成电路装置的构造、第3栅极的取出方法、阵列构造和动作方式都和实施例2是一样的。因此，在这里省略其说明。另一方面，本实施例的制造方法与实施例2不同。以下，用图27A～27E按工序顺序对其不同之处进行说明。

首先，在半导体衬底100上边形成p型阱101(图7A)。至于阱101的形成，可以使用杂质扩散法、离子注入法等等。

接着，在半导体衬底100上边使例如光刻胶膜(未画出来)图形化，以该光刻胶膜为掩模，借助于离子注入注入砷(As)。该砷离子对于半导体衬底100大体上垂直地注入。借助于此，形成将成为源极/漏极的扩散层205(图7B)。

其次，与实施例1一样，用例如热氧化法形成12nm左右的栅极绝缘膜102，接着，依次淀积将成为第1栅极的掺磷的多晶硅膜103和硅氮化膜104(图27C)。

其次，与实施例1一样，用例如光刻和干法刻蚀技术使上述硅氮化膜104和多晶硅膜103图形化(硅氮化膜104和多晶硅膜103分别变成为104a、103a)(图27D)。该图形化要在进行掩模对准，使得多晶硅膜103a的一方的端面来到扩散层205的中央附近之后进行。即，图形化为使得跨接多晶硅膜103a和后边要形成的第3栅极这两方配置扩散层205。

其次，用与实施例1的图3E同样的方法形成10.5nm的掺入了氮的硅氧化膜106，用来隔离浮置栅极和第3栅极(图27E)。

之后的工序与实施例2一样，由于与实施例1的图3E、5E所示的工序是一样的，故省略其说明。

倘采用本实施例，由于在形成了扩散层205之后形成栅极绝缘膜102，故具有提高栅极绝缘膜102的可靠性，以实现半导体集成电路装置的成品率的提高的效果。此外，还具有可以增大写入速度的效果。

另外，也可以给字线WLn加上比较高的负电压，例如加上-17V，使所有的第3栅极AG、各个扩散层、阱、未被选字线WLn+1都变成为0V来进行擦除动作。借助于此，在字线WLn上边的所有的存储单元中，都将归因于Fowler-Nordheim型隧道现象，产生从浮置栅极向阱内的电子放出，使存储单元的阈值降低，因而得以进行擦除。

<实施例5>

图28的局部平面图示出了作为本发明的实施例5的半导体集成电路装置的一个例子，图29A～图29C分别是图28中的A-A’、B-B’和C-C’线的剖面图。另外，在图28的平面图中，为了便于观看，给各个构件都加上了阴影，并省略了一部分构件。

如图28和图29A～图29C所示，本实施例的存储单元具有阱301中的源极/漏极扩散层306、第1栅极304b和301b(浮置栅极)、第2栅极312a(控制栅极)和第3栅极308a。各个存储单元的控制栅极312a连接到行方向(x方向)上，形成字线。浮置栅极304b和阱301借助于绝缘膜303进行隔离，浮置栅极304b和310b和第3栅极308a借助于绝缘膜307进行隔离，浮置栅极304b和字线(控制栅极)312a借助于绝缘膜311a进行隔离，第3栅极308a和字线312a借助于绝缘膜309a进行隔离。

源极/漏极扩散层306被配置为与字线312a垂直，并作为连接列方向(y方向)的存储单元的源极/漏极的局部源极线和局部数据线而存在。

就是说，本实施例的半导体集成电路装置，由每一个存储单元都不具有接触孔的所谓无接触孔式的阵列构成。在与该扩散层306垂直的方向(x方向)上形成沟道。

第3栅极308a的2个端面，与上述浮置栅极304b的端面之内，在分别与字线312a和沟道垂直的方向上存在的2个端面，中间分别存在着绝缘膜面对面地存在。

第3栅极308a被埋入到与字线312a和沟道垂直的方向(y方向)上存在的浮置栅极304b间隙内。此外，浮置栅极304b对于第3栅极308a对称地存在，而上述第3栅极308a则对于浮置栅极304b对称地存在。

在本实施例中，与实施例1和2不同，在字线方向上相邻的存储单元的扩散层306，用由硅氧化膜构成的器件隔离区域302进行隔离。第3栅极被配置为使得其整个面都重叠到器件隔离区域302和扩散层306上。

其次，用图30A～30C、31A～31C、32A～32D、33A～33D示出本实施例的存储单元的制造方法。

首先，在半导体衬底300上边形成了p型阱301之后，用例如光刻和刻蚀技术进行的沟形成，用利用CVD法的例如硅氧化膜的淀积进行的上述沟的填埋，之后，用例如CMP法除去在半导体衬底300上边的上述硅氧化膜的技术，形成例如由硅氧化膜构成的器件隔离区域302(图30A)。

其次，与实施例1一样，用热氧化法形成栅极绝缘膜303，接着依次淀积将成为浮置栅极的掺磷的多晶硅膜304和硅氮化膜305(图30B)。

其次，与实施例1一样，使上述硅氮化膜305和多晶硅膜304图形化(硅氮化膜和多晶硅膜将分别变成为305a、304a)(图30C)。

然后用离子注入法注入砷离子，形成将成为存储单元的源极/漏极的扩散层306(图31A)。

其次用与实施例1的图3E所示的方法同样的方法形成用来隔离浮置栅极和第3栅极的绝缘膜307(图31B)，然后淀积将成为第3栅极的掺磷的多晶硅膜308，使得完全填埋浮置栅极图形304a的间隙(图31C)。

此外，与实施例1一样，深刻蚀多晶硅膜308形成在浮置栅极图形304a的间隙内残留下规定的厚度的多晶硅108a(图32A)。在这里，使多晶硅膜108a的膜厚比浮置栅极多晶硅104a的膜厚小，以便可以降低擦除时的内部动作电压，这一点与实施例1是一样的。然后，与实施例1一样，淀积硅氧化膜309，使得完全填埋浮置栅极图形304a的间隙(图32B)，用化学机械研磨法(CMP法)对之进行研磨，一直到硅氮化膜305a露出来为止(硅氮化膜305a和硅氧化膜309将分别变成为305b和309a(图32C))，然后，用热磷酸水溶液除去硅氮化膜305b使多晶硅304a的表面露出来(图32D)。

此外，与实施例1一样，淀积掺磷的多晶硅膜310(图33A)，使之图形化形成多晶硅膜310a(图33B)。本多晶硅膜310a与多晶硅304a电连，用该2层的多晶硅形成浮置栅极。多晶硅310a具有增大浮置栅极的表面面积，增大存储单元的耦合比的效果。借助于此，可以降低写入/擦除时的内部电压。

其次，用与实施例1的图3E所示的方法相同的方法，形成隔离浮置栅极和字线的掺氮硅氧化膜311(图33C)。然后，淀积多晶硅膜、氮化钨膜、钨膜的叠层膜即淀积所谓的多硅金属膜312(图33D)。此外，与实施例1一样，用例如光刻和干法刻蚀技术使多硅金属膜312图形化，形成字线(多硅金属膜312将变成为312a)。然后，刻蚀硅氧化膜311、多晶硅膜310a、304a，完成浮置栅极(借助于此，多晶硅304a、310a分别变成为304b和310b)。然后，图中虽然没有画出来，在形成了层间绝缘膜之后，形成字线312a、源极/漏极扩散层306、阱301、和深达第3栅极308a的接触孔，接着淀积金属膜，使之图形化后当作布线，完成存储单元。

图34示出了存储单元阵列的构成。源极/漏极扩散层Sn和Dn在与字线的延伸方向(x方向)垂直的方向(y方向)上延伸，具有对在x方向上相邻的存储单元的布线进行连接的作用。在本实施例中，与实施例1～4不同，在x方向上相邻的单元间形成器件隔离区域。为此，不实行在y方向上相邻的单元间的扩散层的共享，源极线和数据线的功能被固定于各个扩散层Sn(源极线)和扩散层Dn(数据线)上。就是说，不是虚拟接地式。在该各个扩散层布线Sn和Dn的y方向的两端上配置选择源极线的选择MOS晶体管。选择源极线的选择MOS晶体管，在图中被配置在上侧，选择数据线的选择MOS晶体管，在图中则被配置在下侧。这样一来，在本实施例中，由于在扩散层的上下两端不形成选择MOS，而是在各个扩散层上每隔一条地上下互不相同地进行配置，故可以缓和用来形成选择MOS的面积。把被该选择MOS围起来的区域叫做阵列块。第3栅极(辅助栅极)AG被配置为在y方向上延伸，在阵列块的上下端(y方向的两端)集束成一个。

其次，对在用上述方法形成的存储单元的写入时、擦除时和读出时的电压施加条件和动作方法，用图35A～35C、36A～36B、37A～37C进行说明。图35A～35C、36A～36、37A～37C分别示出了写入动作、擦除动作和读出动作的例子，图35B、35C、36B示出了时间图。在图35A、36A、37A中，用被虚线围起来的单元选择性地进行各自的动作。

在写入之际，如图35A所示，给被选单元M的字线WLn(被选字线)加上例如12V左右的正电压，给将成为被选单元M的漏极的扩散层Dn加上例如5V左右的正电压。此外使将成为被选单元M的源极的扩散层Sn保持0V。采用象这样地使源漏极和字线维持上述规定的电压的办法，就可以在存储单元M的沟道区域内产生热电子，并把它注入到浮置栅极中去。、未被选单元的源极和漏极(扩散层Dn-2、Dn+1、Dn+2，Sn-2、Sn+1、Sn+2)、所有的第3栅极AG、阱、未被选字线WLn+1保持0V。借助于此，仅仅在被选单元M中才产生热电子注入，在浮置栅极中积蓄电子使存储单元的阈值上升，得以进行写入。在本半导体集成电路装置中，由于在字线方向(x方向)上的相邻的存储单元间存在着器件隔离区域302，故在相邻的存储单元间不共享扩散层。因此可以同时写入在字线方向上相邻的存储单元。

图35B、35C的时间图示出了给被选字线WLn和漏极扩散层Dn加电压的定时的一个例子。如图35B和图35C所示，有两个例子。图35B和图35C所示的定时，与实施例1中的图13B、13C所示的定时几乎是一样的。但是给本实施例的漏极扩散层加电压的定时，作成为与图13B、13C中的扩散层Dn、Dn+1的定时进行置换。因此加电压定时的说明和效果与实施例1是一样的，因而省略在此进行的说明。

其次，在擦除之际，如图36A所示，给WLn加上例如-13.5Vd的负电压，此外，给所有的第3栅极AG加上例如3.3V这样的比较小的正电压。此外，各个扩散层(Dn-1～Dn+2、Sn-1～Sn+2)、阱、未被选字线WLn+1为0V。借助于此，在字线WLn上边的所有的存储单元中都将归因于Fowler-Nordheim型隧道现象发生从浮置栅极向第3栅极的电子放出，使存储单元的阈值降低，因而得以进行擦除。

图36B的时间图示出了给被选字线WLn和第3栅极AG加电压的定时的一个例子。该加电压定时，由于与实施例1中的图14B的情况下是一样的，故省略其说明。

另外在擦除之际，，也可以同时给多条字线加上例如-13.5V，给所有的第3栅极AG例如都加上3.3V这样的比较小的正电压，使各个扩散层D、S、阱变成为0V。在这种情况下，可以在已加上了负电压的字线上边的单元中进行擦除。

其次，在读出之际，如图37A所示，给被选单元M的字线WLn加上例如3.3V的正电压，给被选单元M的将成为漏极的扩散层Dn加上例如1V左右的正电压，使将成为被选单元M的源极的Sn保持0V的电位。另一方面。未被选单元的源极和漏极极(扩散层Dn-1～Dn+2、Sn-1～Sn+2)、所有的第3栅极AG、阱、未被选字线WLn+1保持0V。采用维持于这样的电压的办法，就可以检测因浮置栅极内的电子的有无而形成的沟道的ON或OFF，就可以读出信息。

图37B和37C的时间图示出了给被选字线WLn和第3栅极AG加电压的定时的一个例子。有在图37B和37C中所示的两个例子。图37B和37C所示的定时，与实施例1中的图15B、15C所示的定时是一样的。但是，给本实施例的漏极扩散层Dn加电压的定时，与图15B、15C中的扩散层Dn、Dn+1的定时进行置换。因此，加电压定时的说明和效果与实施例1是一样的，因而省略在此进行的说明。

倘采用本实施例，由于用上述方法形成的存储单元作为字线使用多硅金属构造，故缩小写入和读出动作时的字线的上升边的延迟时间是可能的。此外，由于在第3栅极形成后，才形成多硅金属构造的字线，故降低第3栅极间的硅氧化膜的缺陷密度是可能的。此外，使写入/读出时的内部动作电压的绝对值的最大值降低到13.5V是可能的。

再有，在本实施例中，由于在浮置栅极的一部分中具有多晶硅310b，故浮置栅极与控制栅极的相向面积增加，两个栅极的耦合增大。为此，擦除电压的容限增加，擦除电压的降低余裕增加。

<实施例6>

图38的局部平面图示出了作为本发明的实施例6的半导体集成电路装置的一个例子，图39A～图39C分别是图38中的A-A’、B-B’和C-C’线的剖面图。另外，在图38的平面图中，为便于观看，对各个构件都进行了加阴影处理，一部分的构件已被省略。

如图38和图39A～图39C所示，本实施例的存储单元具有阱401中的源极/漏极扩散层405、第1栅极(浮置栅极)404a第2栅极(控制栅极)409a和第3栅极407a。各个存储单元的控制栅极409a连接到行方向(x方向)上，形成字线。浮置栅极404a和阱401借助于绝缘膜403进行隔离，浮置栅极404a和第3栅极407a借助于绝缘膜406进行隔离，浮置栅极404和字线(控制栅极)409a借助于绝缘膜408进行隔离。

源极/漏极扩散层405被配置为与字线409a垂直，并作为连接列方向(y方向)的存储单元的源极/漏极的局部源极线和局部数据线而存在。在与该扩散层405垂直的方向上形成沟道。

第3栅极407a，以埋入到浮置栅极图形404a间的形式，而且，在浮置栅极404a的端面之内，在与字线409a和沟道平行的端面上，中间存在着绝缘膜406a地连接到浮置栅极上。本实施例的第3栅极407a被配置在场氧化膜402的上边，与实施例1～5不同，被配置为与字线409a和沟道平行，就是说配置在行方向上。

其次，用图40A～40D、41A～41C、42A～42C示出本实施例的存储单元的制造方法。

首先，在半导体衬底400中形成p型阱401。在其上边，用例如LOCOS(Local Oxidation of Silicon，硅局部氧化)法形成将成为器件隔离区域的场氧化膜402(图40A)。

其次，例如用热氧化法形成栅极绝缘膜403(图40B)，接着淀积将成为浮置栅极的掺磷的多晶硅膜404(图40C)。然后，用例如光刻和干法刻蚀技术使上述多晶硅膜404图形化，形成浮置栅极404a(图40D)。然后，例如用离子注入法注入砷(As)离子，形成将成为存储单元的源极/漏极的扩散层405(未画出来)。

其次，用在实施例1的图3E中所示的方法形成用来隔离浮置栅极和第3栅极的绝缘膜406(图41A)。然后，用例如CVD法淀积将成为第3栅极的掺磷的多晶硅膜407(图41B)。然后，用例如光刻和干法刻蚀技术使多晶硅膜407图形化加工第3栅极(多晶硅膜407将变成为407a)(图41C)。

然后，用与图3E中所示的方法相同的手法，形成隔离浮置栅极和字线的掺氮的硅氧化膜408(图42A)。然后，淀积多晶硅膜、氮化钨膜、钨膜的叠层膜，即淀积所谓的多硅金属膜409(图42B)，用光刻和干法刻蚀技术使之图形化，形成字线409a(图42C)。

然后，虽然没有画出来，但可以在形成了层间绝缘膜之后，形成字线409a、源极/漏极扩散层405、阱401、达到第3栅极407a的接触孔，接着，淀积金属膜使之图形化后当作布线，完成存储单元。

其次，对在用上述方法形成的存储单元的写入时、擦除时和读出时的电压施加条件和动作方法，用图43A～43C、44A～44C、45A～45C进行说明。图43A～43C、44A～44C、45A～45C分别示出了写入动作、擦除动作和读出动做的例子，图43A、44A、45A是等效电路，43B、43C、44B、44C、45B、45C示出了时间图。在图43A、44A、45A中，用被虚线围起来的单元选择性地进行各自的动作。

首先，在写入之际，如图43A所示，给被选单元M的字线WLn加上例如12V的正电压，给将成为被选单元M的漏极的扩散层Dn加上例如5V的正电压。使将成为被选单元M的源极的扩散层Dn-1保持0V。借助于此，与实施例1一样，可以防止误写入。借助于此，仅仅在存储单元M中才产生热电子注入，在浮置栅极中积蓄电子，使存储单元的阈值上升，得以进行写入。另一方面，使所有的第3栅极AG、阱、WLn+1都保持0V。再使扩散层Dn-2、Dn+1、Dn+2分别变成为0V、5V和浮置状态，借助于此，与实施例1一样，可以防止误写入。这样一来，若用本半导体集成电路装置，则可以以相邻的4个存储单元为一个单位选择其中的一个单元进行读出。因此，要想在一条字线上边的所有的单元中进行读出，就要实施最低4次的读出动作。

图43B和图43C的时间图示出了向被选字线WLn和扩散层Dn、Dn+1上加电压的定时的一个例子。有在图43B和图43C中示出的两个例子。图43B和图43C所示的定时与在实施例1中的图13B、13C的定时是一样的。

其次，说明擦除动作。如图44A所示，选择第3栅极AGn+1，给它例如加上16V的正电压，使各个扩散层D、阱、所有的字线保持0V。借助于此，在与第3栅极AGn+1平行且相邻的2行的存储单元M-1～M+2、M-1’～M+2’(用虚线围起来的部分)中，都将归因于Fowler-Nordheim型隧道现象发生从浮置栅极向第3栅极的电子放出，使存储单元的阈值降低，因而得以进行擦除。就是说，若用本方法，则可以用2条字线为单位进行擦除。这时，进行选择的第3栅极AG也可以是多条。

作为擦除的另外的方法，如图44B所示，给被选字线WLn加上例如-13.5V的负电压，给相邻的第3栅极AG加上例如3.3V这样的比较小的正电压。各个扩散层D、阱、未被选字线WLn+1为0V。借助于此，在字线WLn上边的所有的存储单元中，都产生从浮置栅极下第3栅极的电子放出，得以进行擦除。图44C的时间图示出了给被选字线WLn和第3栅极AG加电压的定时的一个例子。该加电压定时，由于与实施例中的图14B的情况下是一样的，故省略说明。

再有，作为擦除的另外的方法，也可以给多条字线同时加上负电压，例如加上-13.5V，给所有的第3栅极AG加上例如3.3V这样的比较小的正电压。使各个扩散层D、阱变成为0V。在这种情况下，可以在已经加上了负电压的字线上边的单元中进行擦除。

其次，说明读出动作。如图45A所示，给被选单元M的字线WLn加上例如3.3V的正电压，给将成为被选单元M的漏极的扩散层Dn加上例如1V的正电压。使将成为被选单元M的源极的扩散层Dn-1、所有的第3栅极AG、阱、未被选字线WLn+1保持0V。再使扩散层Dn-2、Dn+1、Dn+2分别变成为0V、1V和浮置状态，与实施例1一样，防止误读出。这样一来，若用本半导体集成电路装置，则与写入一样，可以以相邻的4个存储单元为一个单位选择其中的一个单元进行读出。因此，要想在一条字线上边的所有的单元中进行读出。

图45B和图45C的时间图示出了向被选字线WLn和扩散层Dn、Dn+1上施加电压的定时的一个例子。有在图45B和图45C中示出的两个例子。图45B和图45C所示的定时与在实施例1中的图15B、15C的定时是一样的。

倘采用本实施例，由于作为字线使用多硅金属构造，故缩小写入和读出动作时的字线的上升边的延迟时间是可能的。此外，由于在第3栅极形成后，才形成多硅金属构造的字线，故降低第3栅极间的硅氧化膜的缺陷密度是可能的。此外，使写入/读出时的内部动作电压的绝对值的最大值降低到13.5V是可能的。

<实施例7>

如图46所示，存储单元85被配置成矩阵状，构成存储单元阵列。在图46中，示出的是被分割成块的一个存储单元阵列。对于存储单元85，可以应用在实施例1～5中说明的存储单元。在存储单元阵列中，形成使各个存储单元85的列方向(y方向)相互连接的扩散层布线D00～D04，把源极线SS连接到扩散层布线D00上，在扩散层布线D01～D04的上下端，每端一个地配置选择晶体管(选择MOS)70。选择晶体管的源极被连接到全局数据线DLn或源极线SS中的任何一方上。但是，在选择晶体管70的源极在扩散层布线Dn(D01～D04)的上端被连接到全局数据线DLn上的情况下，下端的选择晶体管70的源极就被连接到源极线SS上。反之，在扩散层布线Dn(D01～D04)的上端被连接到源极线SS上的情况下，在下端则连接到全局数据线DLn上。这种连接方法对每一条扩散层布线Dn交互地反复进行。借助于这样的配置，可以构成虚拟接地式的存储单元阵列。

字线WLn(WL00～WL0j)被配置在行方向(x方向)上，并作为在x方向上相邻的存储单元85的控制栅极来共享。

向字线方向上(x方向)上相邻的选择晶体管70的栅极输入同一信号，每个块配置2条栅极布线ST00、ST01。此外一条全局数据线DLn由2条扩散层布线Dn共享。

在这样的选择晶体管的构成中，具有下述优点：送往字线方向的相邻的选择晶体管的栅极信号，由于每个块只有2条，故可以阻止选择晶体管部分的面积增加，可以把芯片面积抑制到最小限度。此外，由于一条全局数据线由2条扩散层布线共享，故具有下述优点：全局数据线和连接到其上边的读出放大器的配置将变得容易，就是说可以缓和全局数据线及读出放大器的节距。再有，还具有这样的优点：在写入或读出存在于一条字线上边的所有的存储单元的情况下，在虚拟接地式存储单元阵列中用变成为最低限度需要的2次动作就可结束。

以下，用更为详细的电路图和动作时间图，说明本实施例的半导体集成电路装置。图47的电路图示出了实施例7的存储单元阵列、块译码器、子译码器等的配置。在图47中，存储单元的构成，示出了使用也作为第3栅极107a(AG)控制分层栅极的沟道的辅助栅极发挥作用的实施例2～4的存储单元的情况。此外，图48～50是用来说明本实施例的具有选择晶体管构成的半导体集成电路装置中的写入·擦除·读出动作的时间图。另外，在图47中，为简化说明起见，示出了2个块存储单元阵列，1块内的字线WL定为2条，全局数据线DL定为2条。此外，子译码器60虽然作成为反相器构成，但是不需要限定于反相器构成。

本实施例的半导体集成电路装置具有存储单元阵列80、辅助栅极译码器40、块译码器50、子译码器60、栅极译码器20、选择晶体管70和读出放大器30。字译码器，为了谋求高速化，阶层化为块译码器50、子译码器60和栅极译码器20。

在这里，虽然为了使说明简化起见，把子译码器60仅仅配置在存储单元阵列80的左侧，但是，实际上却配置为使得分割存储单元阵列80，并把存储单元阵列80夹在中间。这是因为在采用增大存储器容量使字线WL的长度延长的办法增加字线WL的负荷时，分割存储单元阵列80缩短字线WL的长度，降低字线WL的负荷的缘故。借助于此，可以实现高速化。

此外，采用把子译码器60配置在存储单元阵列80的两侧的办法，具有两个效果。一个是在字线WL和子译码器60(在本图中是反相器)的连接部分处，可以缓和节距这一点。每一条字线肯定需要一个子译码器60。因此，在把子译码器60配置在存储单元阵列80的单侧的情况下，就必须与一条字线的节距一致起来连接字线WL和子译码器60。对此，在把子译码器60配置在存储单元阵列80的两侧的情况下，例如，象把偶数的字线连接到配置在存储单元阵列80的右侧的子译码器60上，把奇数的字线连接到配置在存储单元阵列80的左侧的子译码器60上这样地连接到子译码器60上的字线，可以在存储单元阵列80的左右分开来且每隔一条地连接到子译码器60上。因此，字线WL与子译码器60的连接部分的布局设计就变得容易起来。

另一个效果，是可以缓和子译码器60的配置节距这一点。如上所述，子译码器必须每一条字线一个。因此，在把子译码器60配置在存储单元阵列80的单侧的情况下，在一条字线的区域内必须配置一个子译码器60。对此，在把子译码器60配置在存储单元阵列80的两侧的情况下，只要在使用2条字线的区域配置一个子译码器60即可，子译码器60的布局设计也会变得容易起来。

此外，在本实施例中，2条的扩散层布线(例如D01和D02)共享一条全局数据线DL(例如DL0)来缓和数据线的节距。为此，全局数据线和连接到其上边的读出放大器30，只要使用在字线WL方向上排列的2个存储单元的区域配置一条全局数据线布线，或者配置读出放大器即可。

此外，在本实施例中，在字线WL方向上排列的选择晶体管70的栅极信号全都是同一信号。为此，一个块中的选择晶体管70的栅极信号数可以只用2条构成。因此，可以抑制选择晶体管70部分的面积增加，可以把芯片面积抑制到最小限度。

此外，虽然以下还要详细讲述，在本实施例中，在写入或读出存在于一条字线上边的所有的存储单元的情况下，在虚拟接地式存储单元阵列中用最低限度需要的2次的动作结束动作。

其次，说明写入动作。图48的时间图示出了写入动作的定时。

将成为写入对象的存储单元，假定是M01和M03。首先，使全部信号的初始电压变成为0V。其次，在t0的定时使栅极译码器20的G0和G1变成为12V，使所有的字线WL00～WL11都确实地变成为0V。

其次，在t1的定时，使被选块中的子译码器60的PMOS电源BOP变成为0V。

其次，在t2的定时，使栅极译码器20的输出信号G0变成为0V。

借助于此，被选块内的被选字线WL00变成为12V，未被选字线WL01变成为0V，未被选块内的字线WL10和WL11变成为0V。

其次，在t3的定时，使辅助栅极译码器40的输出信号AG01变成为2V，给将成为写入对象的存储单元的辅助栅极(第3栅极AG)加上2V。

其次，在t4的定时，用想要写入的数据，由读出放大器30给全局数据线DL0和DL1加上电压。例如，在要向存储单元M01中写入写入数据的情况下，使全局数据线DL1变成为5V，在不写入数据的情况下则使之变成为0V。此外在要向存储单元M03中写入写入数据的情况下，使全局数据线DL1变成为5V，在不写入的情况下则变成为0V。

其次，t5的定时，使选择晶体管70的栅极信号ST00变成为8V。借助于此，给将成为写入对象的存储单元M01和M03的源极D01和D03加上0V，但给漏极D02和D04则加上与所要写入的数据相应的电压。例如，在要向存储单元M01中写入写入数据的情况下，就给漏极D02加上5V，在不写入数据的情况下则加上0V。此外，在要向存储单元M03中写入写入数据的情况下，就给漏极D04加上5V，在不写入数据的情况下则加上0V。在该状态下，可以给将成为写入对象的存储单元M01和M03加上写入电压，写入任意的数据。

在写入动作结束之际，首先，在t6的定时，使选择晶体管70的栅极信号ST00变成为0V。借助于此，使成为写入对象的存储单元M01和M03的漏极D02和D04变成为0V。

其次，在t7的定时，使全局数据线DL0和DL1变成为0V。

其次，在t8的定时，使辅助栅极译码器40的输出信号AG01变成为0V，使将成为写入对象的存储单元的辅助栅极变成为0V。

其次，在t9的定时，使栅极译码器20的输出信号G0变成为12V。借助于此，使被选块内的被选字线WL00变成为0V。

其次，在t10的定时，使被选块中的子译码器60的PMOS电源BOP变成为0V。

最后，在t11的定时，使栅极译码器20的输出信号G0和G1变成为0V，结束写入动作。

在本实施例的写入动作中，在对存储单元M01和M03进行写入之际，在选择晶体管70的栅极信号ST00将变成为8V的t5～t6之间加上写入电压。该选择晶体管70的栅极信号ST00是用来控制存储单元的漏极电压的信号。因此，在本实施例中，在加在被选单元上的字线电压、辅助栅极电压、漏极电压之内，由于漏极电压的加电压时间最短，故可以说在缓和漏极干扰时是最佳方式。但是，至于加在选择存储单元上的字线电压、辅助栅极电压、漏极电压的定时，就如已经在实施例1～6中所说明的那样，被认为有各种各样的变形且各自都具有自己的特征。因此，没有必要限定于本方式。

此外，在对于存储单元M00和M02也进行写入且要写入一条字线上边的全部存储单元的情况下，可以与对于M01和M03一样地重复上边所说的写入动作。这样一来，在本方式中，为了对存在于一条字线上边的所有的存储单元进行写入，用2次的动作就可以完成。因此，采用2次重复进行写入动作的办法，意识到写入单位＝擦除单位＝读出单位的存储区段(一条字线)的动作成为可能。此外，使写入单位变成为1/2存储区段(1/2条字线)的页动作而不必重复进行写入动作，也是可能的。

另外，在本说明中使用的电压值是一个例子，并不受限于此。

其次，说明擦除动作，图49的时间图示出了擦除动作的定时。

将成为擦除对象的存储单元假定为是存在于字线WL00上边的M01～M03。首先，使初始电压全部为0V。

其次，在t0的定时，使栅极译码器20的输出信号G0和G1变成为-13.5V，使所有的字线WL00～WL11确实地变成为0V。

其次，在t1的定时，使选择晶体管70的栅极信号ST00和ST01变成为3.3V，使将成为擦除对象的存储单元M01～M03的漏极/源极D00～D04确实地变成为0V。

其次，在t2的定时，使被选块中的子译码器60的NMOS电源BON变成为-13.5V。

其次，在t3的定时，使栅极译码器20的输出信号G0变成为3.3V。借助于此，使被选块内的被选字线WL00变成为-13.5V，使未被选字线WL01变成为0V，使未被选块内的字线WL10和WL11变成为0V。

其次，在t4的定时，使辅助栅极译码器40的输出信号AG00和AG01变成为3.3V，给将成为擦除对象的存储单元的辅助栅极加上3.3V。在该状态下，给将成为擦除对象的存储单元M01～M03加上擦除电压，擦除数据。

在擦除动作结束时，首先，在t5的定时，使辅助栅极译码器40的输出信号AG00和AG01变成为0V。使成为擦除对象的存储单元的辅助栅极变成为0V。

其次，在t6的定时，使栅极译码器20的输出信号G0变成为-13.5V。借助于此，使字线WL00～WL11全都变成为0V。

其次，在t7的定时，使被选块中的子译码器60的NMOS电源BON变成为0V。

其次，在t8的定时，使选择晶体管70的栅极信号ST00和ST01变成为0V。

最后，在t9的定时，使栅极译码器20的输出信号G0和G1变成为0V，结束擦除动作。

在本实施例中，在对存储单元M01和M03进行擦除之际，在辅助栅极信号AG00和AG01将变成为3.3V的t4～t5之间加上擦除电压。在本方式中，在加在选择存储单元上的字线电压、辅助栅极电压之内，由于辅助栅极电压的加电压时间变短，故可以说对在缓和由辅助栅极引起的、连接到未被选字线上的存储单元的干扰时是最佳方式。

此外，在本实施例中，由于在辅助栅极信号AG00和AG01将变成为3.3V的t4～t5之间加上擦除电压，故擦除时间由辅助栅极信号的电压上升、下降时间决定。由于该辅助栅极信号的电压切换宽度小到3.3V，故上升、下降时间快。因此，本方式可以说是擦除时间的控制性优良的方式。但是，至于加在选择存储单元上的字线电压、辅助栅极电压的定时，就如已在实施例1～6中所说明的那样，被认为有各种各样的变形且各自都具有自己的特征。因此，没有必要限定于本方式。

此外，在本方式中，在对存储单元M01～M03进行擦除之际，分别使选择晶体管70的栅极信号ST00和ST01，及辅助栅极信号AG00和AG01同时动作。为此，要想对存在于一条字线上边的所有的存储单元进行擦除，一次的动作就可以结束，意识到写入单位＝擦除单位＝读出单位的存储区段(一条字线)的动作成为可能。

其次，说明读出动作，图50的时间图示出了读出动作的定时。

将成为读出对象的存储单元假定为是M01～M03。首先，使初始电压全部为0V。

其次，在t0的定时，使栅极译码器20的输出信号G0和G1变成为3.3V，使所有的字线WL00～WL11确实地变成为0V。

其次，在t1的定时，使被选块内的子译码器60的PMOS电源BOP变成为3.3V。

其次，在t2的定时，使栅极译码器20的输出信号G0变成为0V。借助于此，使被选块内的被选字线WL00变成为3.3V，使未被选字线WL01变成为0V，使未被选块内的字线WL10和WL11变成为0V。

其次，在t3的定时，使辅助栅极译码器40的输出信号AG01变成为3.3V，给将成为读出对象的存储单元的辅助栅极加上3.3V。

其次，在t4的定时，由读出放大器30给全局数据线DL0和DL1加上1V。

其次，在t5的定时，使选择晶体管70的栅极信号ST00变成为3.3V。在该状态下，给将成为读出对象的存储单元M01和M03加上读出电压，读出数据。就是说，在这时在将成为读出对象的存储单元M01的阈值低的情况下，存储单元M01变成为ON(导通)状态，电流流动。其结果是存储单元M01的漏极电压D02和连接到它上边的全局数据线DL0将变成为0V。此外，在将成为读出对象的存储单元M01的阈值高的情况下存储单元M01将变成为OFF(截止)状态，电流不流动。为此，存储单元M01的漏极电压D02和连接到它上边的全局数据线DL0保持1V的状态不变。同时，在将成为读出对象的存储单元M03中，在存储单元的阈值低的情况下，存储单元M03也变成为ON(导通)状态，电流流动。其结果是，存储单元M03的漏极电压D04和连接到它上边的全局数据线DL1将变成为0V。此外，在将成为读出对象的存储单元M03的阈值高的情况下，存储单元M03也将变成为OFF(截止)状态，电流不流动。为此，存储单元M03的漏极电压D04和连接到它上边的全局数据线DL1保持1V的状态不变。可以采用用读出放大器30对该全局数据线DL的电压变化，或电流变化进行判明的办法，进行读出。

在读出动作结束之际，首先，在t6的定时，使选择晶体管70的栅极信号ST00变成为0V。借助于此，成为读出对象的存储单元M01和M03的漏极D02和D04被读出放大器30隔开。

其次，在t7的定时，使全局数据线DL0和DL1变成为0V。

其次，在t8的定时，使辅助栅极译码器40的输出信号AG01变成为0V，使将成为读出对象的存储单元的辅助栅极变成为0V。

其次，在t9的定时，使栅极译码器20的输出信号G0变成为3.3V。借助于此，被选块内的被选字线WL00变成为0V。

最后，在t11的定时，使栅极译码器20的输出信号G0和G1变成为0V，结束读出动作。

在本实施例中，在对存储单元M01和M03进行读出之际，在选择晶体管70的栅极信号ST00将变成为8V的t5～t6之间加上读出电压。该选择晶体管70的栅极信号ST00是用来控制存储单元的漏极电压的信号。因此，在本方式中，在加在被选单元上的字线WL电压、辅助栅极电压、漏极电压之内，由于漏极电压的加电压时间最短，故可以说在缓和漏极干扰时是最佳方式。但是，至于加在选择存储单元上的字线电压、辅助栅极电压、漏极电压的定时，就如已经在实施例1～6中所说明的那样，被认为有各种各样的变形且各自都具有自己的特征。因此，没有必要限定于本方式。

此外，在对于存储单元M00和M02也进行读出且要读出一条字线WL上边的全部存储单元的情况下，可以与对于M01和M03一样地重复上边所说的读出动作。这样一来，在本方式中，要想对存在于一条字线上边的所有的存储单元进行读出，用2次的动作就可以完成。因此，采用2次重复进行读出动作的办法，意识到写入单位＝擦除单位＝读出单位的存储区段(一条字线)的动作成为可能。此外，使写入单位变成为1/2存储区段(1/2条字线)的页动作而不必重复进行写入动作，也是可能的。另外，在本说明中使用的电压值是一个例子，并不受限于此。

另外，用图51说明带辅助栅极的虚拟接地式存储单元阵列的优点。图51所示的半导体集成电路装置具有共享在字线方向上相邻的存储单元的漏极/源极的虚拟接地式存储单元阵列，具有用来把扩散层布线的电压切换成漏极电压VDn和源极电压SS的选择晶体管。扩散层布线，通过选择晶体管连接到全局数据线和源极线上，且具有进行控制的辅助栅极，使得在给一个存储单元的漏极加上漏极电压时不会给在字线方向上相邻的别的存储单元的源极加上漏极电压。辅助栅极在字线方向上每隔一个存储单元在被选择晶体管围起来的块的上下进行集束。

在这样的半导体集成电路装置中，在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，在虚拟接地式存储单元阵列中用最低限度需要的2次动走就可以使动作结束。

以下说明该半导体集成电路装置的动作。就是说，在虚拟接地式存储单元阵列中，由于共享在字线方向上相邻的存储单元的漏极和源极，故就象写入或读出动作那样，在给漏极和源极加上不同的电压使之动作的情况下，必须借助于开关(选择晶体管)对漏极电压VD和源极电压SS进行切换。因此，在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，最低需要2次的动作。假如，假定没有辅助栅极(AG00、AG01)，则在例如给D02加上了漏极电压的情况下，就会给处于D02的左方的存储单元的漏极加上电压，同时给处于右方的存储单元的源极也加上漏极电压。要想使已给源极加上了漏极电压的存储单元变成为非选择状态，就必须给漏极一侧(D03)也加上同一电压。因此，在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，就必须进行4次以上的动作，对于高速化是不合适的。然而，在该半导体集成电路装置中，具有辅助栅极(AG00和AG01)。辅助栅极(AG00和AG01)，在例如给D02加上了漏极电压的情况下，进行开关之类的动作，使得仅仅位于D02的左边的单元才被加上漏极电压。就是说，在给D02加上漏极电压之际，使位于D02的右边的单元的辅助栅极(AG00)变成为OFF，以便不给位于D02右边的单元加上漏极电压。借助于此，在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，在虚拟接地式存储单元阵列中用最低限度需要的2次动走就可以使动作结束。

这样的辅助栅极的机构，是对本实施例的半导体集成电路装置也适用的机构。

此外，用图52A、52B对选择晶体管的必要性进行说明。图52A示出了已设置了选择晶体管的情况，图52B示出了未设选择晶体管的情况下的电路图。在图52A所示的半导体集成电路装置中，存储单元的漏极/源极(D00～D11)是扩散层布线，在图52A中，具有用来隔开被选块的扩散层布线和未被选块的扩散层布线的选择晶体管。在具有这样的选择晶体管的情况下(图52A)，可以降低扩散层布线的负荷，可以高速化，由于可以加上漏极电压的存储单元数减少，而与是非选择存储单元(位于未被选字线上的存储单元)也没有关系，故具有可以减小漏极干扰的效果。如上所述，在本实施例(在其它的实施例中也)中，配置选择晶体管，得到了上述那样的效果。另外，在这里，虽然是用共享在字线方向上相邻的存储单元的漏极/源极的虚拟接地式存储单元阵列进行的说明，但是在其它的阵列中，不言而喻情况也是一样的。

此外，在本实施例中，虽然可以实现全局数据线的节距缓和，但是借助于此可以实现读出放大器的节距缓和这件事，如前所述。这一点用图53和图54进行说明。

就是说，在图53所示的半导体集成电路装置中，连接到全局数据线DL上的读出放大器30，不仅在存储单元阵列的单侧，每隔一条全局数据线地在存储单元阵列的上下也交互地配置。借助于此，连接到全局数据线DL上的读出放大器30可以在存储单元4位的量那么大的区域中配置。

此外，如图54所示，在半导体集成电路装置中，在连接到全局数据线DL上的读出放大器30之间设置开关MOS晶体管YS，2条全局数据线可以共享一个读出放大器。借助于此，连接到全局数据线DL上的读出放大器30可以在存储单元4位的量那么大的区域中配置。

此外，借助于上述图53和图54的组合，连接到全局数据线DL上的读出放大器30可以在存储单元8位的量那么大的区域中配置。

<实施例8>

本实施例的半导体集成电路装置，在选择晶体管的配置和动作这两点上与实施例7不一样，至于存储单元则与实施例7是一样的。

因此，由于对于存储单元阵列80、存储器块、扩散层布线D00～D04、字线WLn来说，由于与实施例7是一样的，故省略说明。在各个扩散层布线D01～D40的上下各个配置一个选择晶体管(选择MOS)70，选择晶体管70的漏极与实施例7一样，连接到扩散层布线D11～D04上。但是，在选择晶体管70的源极在扩散层布线Dn(D01～D04)的上端连接到在扩散层布线Dn(D01～D04)的上端连接到全局数据线DLn上的情况下，下端的选择晶体管70的源极，则连接到源极线SS上，在在扩散层布线Dn(D01～D04)的上端连接到源极线SS上的情况下，在下端则连接到全局数据线DLn上，使它们在块内统一而不是象实施例7那样对每一条扩散层布线Dn交互地重复，这一点与实施例7是不同的。

向在字线方向(x方向)上相邻的选择晶体管70的栅极，每隔一条扩散层布线输入同一信号，在相邻的扩散层布线间加上不同的信号。每一个块都配置4条栅极布线ST00～ST03。此外，2条扩散层布线Dn共享一条全局数据线DLn。

在这样的选择晶体管的构成中，可以采用用每块4条构成选择晶体管的栅极信号的办法，任意地设定源极电压的加电压定时和漏极电压的加电压定时。就是说，由于可以在源极电压确实地变成为0V之后再加漏极电压，故稳定的动作是可能的。此外，由于2条扩散层布线共享一条全局数据线，故全局数据线和连接到其上边的读出放大器的配置变得容易起来(可以缓和节距)。再有，在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，在虚拟接地式存储单元阵列中用最低限度需要的2次动作，就可以使动作结束。

以下，用更为详细的电路图和动作时间图，说明本实施例的半导体集成电路装置。图56的电路图示出了实施例8的存储单元阵列、块译码器、子译码器等的配置。在图56中，存储单元的构成，示出了使用了第3栅极107a(AG)也作为辅助栅极发挥作用的实施例2～4的存储单元的情况。此外，图57～59是用来说明本实施例的具有选择晶体管构成的半导体集成电路装置中的写入·擦除·读出动作的时间图。另外，在图56中，为简化说明起见，示出了2个块存储单元阵列80，1块内的字线WL定为2条，全局数据线DL定为2条。此外，子译码器60虽然作成为反相器构成，但是不需要限定于反相器构成。

在图56所示的本实施例的半导体集成电路装置中，对于存储单元阵列80、辅助栅极译码器40、块译码器50、子译码器60、栅极译码器20、选择晶体管70和读出放大器30，与实施例7是一样的。此外，子译码器60可以配置为把存储单元阵列80夹在中间以及由此得到的可以缓和子译码器的节距这些点与实施例7是一样的。再有，2条扩散层布线共享一条全局数据线DL，数据线的节距可以缓和这一点也与实施例7是一样的。另外，借助于在图53、图54中说明的方法，连接到全局数据线DL上的读出放大器30还可以进一步地缓和节距。

本实施例中的各个块的配置，对于X轴(字线形成方向)对称地配置。借助于此，在2个块间可以共享一条源极线SS，可以减小存储单元阵列80的形成面积。

此外，在本实施例中，在字线方向上排列的选择晶体管70的栅极信号，每隔一条扩散层布线就变成为不同的信号，每一个块用4条构成。为此，可以任意地设定源极电压的加电压定时和漏极电压的加电压定时。因此，由于可以在源极电压确实地变成为0V之后再加漏极电压，故稳定的动作是可能的。此外，在动作说明的地方已经说明过了，在本方式中，在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，在虚拟接地式存储单元阵列80中用最低限度需要的2次动作，就可以使动作结束。

图57示出了写入动作的定时，以说明写入动作。将成为写入对象的存储单元假定是M01和M03。首先，使全部信号的初始电压都变成为0V。

其次，在t0的定时，使栅极译码器20的输出信号G0和G1变成为12V，使所有的字线WL00～WL11都确实地变成为0V。

其次，在t1的定时，使被选块中的子译码器60的PMOS电源BOP变成为12V。

其次，在t2的定时，使栅极译码器20的输出信号G0变成为0V。借助于此，使被选块内的被选字线WL00变成为12V，使未被选字线WL01变成为0V，使未被选块内的字线WL10和WL11变成为0V。

其次，在t3的定时，使辅助栅极译码器40的输出信号AG01变成为2V，给将成为读出对象的存储单元的辅助栅极加上2V。

其次，在t4的定时，借助于想要写入的数据，从读出放大器30给全局数据线DL0和DL1加上电压。例如，在要向存储单元M01中写入写入数据的情况下，使全局数据线DL1变成为5V，在不写入数据的情况下则使之变成为0V。此外，在要向存储单元M03中写入写入数据的情况下，使全局数据线DL1变成为5V，在不写入的情况下则变成为0V。

其次，在t5的定时，使选择晶体管70的栅极信号ST00变成为8V。使将成为写入对象的存储单元M01和M03的源极D01和D03确实地变成为0V。

其次，在t6的定时，使选择晶体管70的栅极信号ST00变成为8V。借助于此，给将成为写入对象的存储单元M01和M03的源极D02和D04加上与要写入的数据相应的电压。例如，在要向存储单元M01中写入写入数据的情况下，使全局数据线DL2变成为5V，在不写入数据的情况下则使之变成为0V。此外在要向存储单元M03中写入写入数据的情况下，使全局数据线DL4变成为5V，在不写入的情况下则变成为0V。在该状态下，可以给将成为写入对象的存储单元M01和M03加上写入电压，写入任意的数据。

在写入动作结束之际，首先，在t7的定时，使选择晶体管70的栅极信号ST00变成为0V。借助于此，使将成为写入对象的存储单元M01和M03的漏极D02和D04变成为0V。

其次，在t8的定时，使选择晶体管70的栅极信号ST00变成为0V。

其次，在t9的定时，使全局数据线DL0和DL1变成为0V。

其次，在t10的定时，使辅助栅极译码器40的输出信号AG01变成为0V，使将成为写入对象的存储单元的辅助栅极变成为0V。

其次，在t11的定时，使栅极译码器20的输出信号G0变成为12V。借助于此，使被选块内的被选字线WL00变成为0V。

其次，在t12的定时，使被选块中的子译码器60的PMOS电源BOP变成为0V。

最后，在t13的定时，使栅极译码器20的输出信号G0和G1变成为0V，结束写入动作。

在本实施例中，在对存储单元M01和M03进行写入之际，由于在选择晶体管70的栅极信号ST02上升之后ST00才上升，故要在存储单元M01和M03的源极电压确实地变成为0V之后再加上漏极电压。为此，稳定的动作是可能的。

此外，在本实施例中，在对存储单元M01和M03进行写入之际，在选择晶体管70的栅极信号AG00和AG01将变成为8V的t6～t7之间加上写入电压。该选择晶体管70的栅极信号ST00是用来控制存储单元的漏极电压的信号。因此，在本方式中，在加在被选单元上的字线电压、辅助栅极电压、漏极电压之内，由于漏极电压的加电压时间最短，故可以说在缓和漏极干扰时是最佳方式。但是，至于加在选择存储单元上的字线电压、辅助栅极电压、漏极电压的定时，就如已经在实施例1～6中所说明的那样，被认为有各种各样的变形且各自都具有自己的特征。因此，没有必要限定于本方式。

此外，在对于存储单元M00和M02也进行写入且要写入一条字线WL上边的全部存储单元的情况下，可以与对于M01和M03一样地重复上边所说的写入动作。这样一来，在本方式中，要想对存在于一条字线上边的所有的存储单元进行写入，用2次的动作就可以完成。因此，采用2次重复进行写入动作的办法，意识到写入单位＝擦除单位＝读出单位的存储区段(一条字线)的动作成为可能。此外，使写入单位变成为1/2存储区段(1/2条字线)的页动作而不必重复进行写入动作，也是可能的。

其次，图58的时间图示出了擦除动作的定时，说明擦除动作。将成为擦除对象的存储单元假定为是存在于字线WL00上边的M01～M03。首先，使初始电压全部为0V。

在擦除动作结束时，首先，在t5的定时，使辅助栅极译码器40的输出信号AG00和AG01变成为0V。使将成为擦除对象的存储单元的辅助栅极变成为0V。

在本实施例中，在对存储单元M01和M03进行擦除之际，在辅助栅极信号AG00和AG01将变成为3.3V的t4～t5之间加上擦除电压。在本方式中，在加在选择存储单元上的字线WL电压、辅助栅极电压之内，由于辅助栅极电压的加电压时间变短，故可以说对在缓和由辅助栅极引起的、连接到未被选字线上的存储单元的干扰时是最佳方式。

此外，在本实施例中，在对存储单元M01～M03进行擦除之际，分别使选择晶体管70的栅极信号ST00～ST03，及辅助栅极信号AG00和AG01同时动作。为此，要想对存在于一条字线上边的所有的存储单元进行擦除，一次的动作就可以结束，意识到写入单位＝擦除单位＝读出单位的存储区段(一条字线)的动作成为可能。

其次，说明读出动作，图59的时间图示出了读出动作的定时。将成为读出对象的存储单元假定为是M01～M03。

首先，使初始电压全部为0V。其次，在t0的定时，使栅极译码器20的输出信号G0和G1变成为3.3V，使所有的字线WL00～WL11确实地变成为0V。

其次，在t5的定时，使选择晶体管70的栅极信号ST00变成为3.3V，使将成为读出对象的存储单元M01和M03的源极D01和D03确实地变成为0V。

其次，在t6的定时，使选择晶体管70的栅极信号ST00变成为3.3V，在该状态下，给将成为读出对象的存储单元M01和M03加上读出电压，读出数据。就是说，在这时在将成为读出对象的存储单元M01的阈值低的情况下，存储单元M01变成为ON(导通)状态，电流流动。其结果是存储单元M01的漏极电压D02和连接到它上边的全局数据线DL0将变成为0V。此外，在将成为读出对象的存储单元M01的阈值高的情况下，存储单元M01将变成为OFF(截止)状态，电流不流动。为此，存储单元M01的漏极电压D02和连接到它上边的全局数据线DL0保持1V的状态不变。同样，在将成为读出对象的存储单元M03中，在存储单元的阈值低的情况下，存储单元M03也变成为ON(导通)状态，电流流动。其结果是，存储单元M03的漏极电压D04和连接到它上边的全局数据线DL1将变成为0V。此外，在将成为读出对象的存储单元M03的阈值高的情况下，存储单元M03也将变成为OFF(截止)状态，电流不流动。为此，存储单元M03的漏极电压D04和连接到它上边的全局数据线DL1保持1V的状态不变。可以采用用读出放大器30对该全局数据线DL的电压变化，或电流变化进行判明的办法，进行读出。

在读出动作结束之际，首先，在t7的定时，使选择晶体管70的栅极信号ST00变成为0V。借助于此，成为读出对象的存储单元M01和M03的漏极D02和D04被读出放大器30隔开

其次，在t8的定时，使选择晶体管70的栅极信号ST02变成为0V。

其次，在t9的定时，使全局数据线DL0和DL1变成为0V。

其次，在t10的定时，使辅助栅极译码器40的输出信号AG01变成为0V，使将成为读出对象的存储单元的辅助栅极变成为0V。

其次，在t11的定时，使栅极译码器20的输出信号G0变成为3.3V。借助于此，被选块内的被选字线WL00变成为0V。

最后，在t13的定时，使栅极译码器20的输出信号G0和G1变成为0V，结束读出动作。

在本实施例中，在对存储单元M01和M03进行读出之际，由于在选择晶体管70的栅极信号ST02上升之后ST00才上升，故要在存储单元M01和M03的源极电压确实地变成为0V之后再加上漏极电压。为此，稳定的动作就成为可能。

此外，在本实施例中，在对存储单元M01和M03进行读出之际，在选择晶体管70的栅极信号ST00将变成为8V的t5～t6之间加上读出电压。该选择晶体管70的栅极信号ST00是用来控制存储单元的漏极电压的信号。因此，在本方式中，在加在被选单元上的字线电压、辅助栅极电压、漏极电压之内，由于漏极电压的加电压时间最短，故可以说在缓和漏极干扰时是最佳方式。但是，至于加在选择存储单元上的字线电压、辅助栅极电压、漏极电压的定时，就如已经在实施例1～6中所说明的那样，被认为有各种各样的变形且各自都具有自己的特征。因此，没有必要限定于本方式。

此外，在对于存储单元M00和M02也进行读出且要读出一条字线WL上边的全部存储单元的情况下，可以与对于M01和M03一样地重复上边所说的读出动作。

这样一来，在本实施例中，要想对存在于一条字线上边的所有的存储单元进行读出，用2次的动作就可以完成。因此，采用2次重复进行读出动作的办法，意识到写入单位＝擦除单位＝读出单位的存储区段(一条字线)的动作成为可能。此外，使写入单位变成为1/2存储区段(1/2条字线)的页动作而不必重复进行写入动作，也是可能的。另外，在本说明中使用的电压值是一个例子，并不受限于此。

<实施例9>

图60的电路图示出了本实施例9的半导体集成电路装置。在本实施例中，说明译码器配置的一个例子。另外，存储单元阵列80、辅助栅极译码器40、块译码器50、子译码器60、栅极译码器20、选择晶体管70和读出放大器30与实施例7、8是一样的。省略它们的说明。

在本实施例中，在存储单元阵列80的单侧，各配置一个块译码器50和分辅助栅极译码器40。由于在一个块内有两条辅助栅极信号，故在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，用2次的动作就可以使动作结束。

为使说明简化起见，在图60中，示出了2个块的电路图。在本实施例的半导体集成电路装置中，对1块内的存储单元阵列80进行了2分割，并把子译码器60配置为使得把存储单元阵列80夹在中间，存储单元阵列80的分割数当然不需要限定于2分割。子译码器60配置在存储单元阵列的两侧，辅助栅极译码器40、块译码器50、子译码器60则在字线的延长方向上配置。

一个块内的辅助栅极信号有两条，它们是AG00和AG01或AG10和AG11。此外，一个块内的选择晶体管70的栅极信号是ST00和ST01或ST10和ST11这么两条。

将成为块译码器50的输出信号的、子译码器的PMOS电源信号BOP或BIP和NMOS电源信号BON或BIN，以用来选择快的地址选择信号ABDi为输入信号来产生。

选择晶体管70的栅极信号ST00和ST01或ST10和ST11，以用来被选块的地址选择信号ABDi和把用来对块再次进行2分割的地址选择信号ABDST或ABDSB为输入信号来产生。

辅助栅极信号AG00和AG01或AG10和AG11，以块选择信号BD0或BD1和对用来块再次进行2分割的地址选择信号ABDST或ABDSB为输入信号来产生。辅助栅极译码器40的输入信号，使用在块译码器50内发生的块选择信号BD0或BD1，辅助栅极译码器40被配置为与块译码器50毗邻。

辅助栅极译码器40和块译码器50，配置在存储单元阵列的左右的不论哪一方(在图60中配置在左侧)，辅助栅极译码器40和块译码器50的位置关系也可以倒过来。

另外，如后所述，辅助栅极译码器40和块译码器50的选择方法有各种各样的变形，故各个信号的信号流没必要限定于此。

倘采用本实施例，采用对一个块内的存储单元阵列80进行2分割，并配置为使得把存储单元阵列夹在之间的办法，由于可以缩短字线的长度，可以减少字线的负荷，故可以实现半导体集成电路装置的高速化。

此外，采用把子译码器60配置在存储单元阵列80的两侧的办法，连接到子译码器60上的存储单元阵列80的字线，在存储单元阵列80的左右分开，每隔一条地取出即可。为此，字线和子译码器60的连接部分的布局设计变得容易起来(可以缓和字线的节距)。

此外，采用把子译码器60配置在存储单元阵列80的两侧的办法，就可以在2条字线的量的区域上配置子译码器，使子译码器60的布局设计变得容易起来。

此外，由于辅助栅极译码器40和块译码器50毗邻，故不必把将成为辅助栅极译码器40的输入的块译码器50的输出信号BD0和BD1拉绕到远方即可。

此外，由于一个块内的辅助栅极信号有2条，故在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，在虚拟接地式存储单元阵列中用变成为最低限度需要的2次动作就可结束。

另外，译码器的配置，除去上边所说的配置外，还有图61或图62所示的构成。

图61所示的半导体集成电路装置，是把存储单元阵列80夹在中间，在相反一侧各配置一个块译码器50和辅助栅极译码器40的半导体集成电路装置，其它的构成，与图60所示的半导体集成电路装置是一样的。

倘采用这样的半导体集成电路装置，除去上边所说的效果外还具有以下的效果。就是说，辅助栅极译码器40的输出信号(AG00～AG11)必须向存储单元阵列80进行布线，块译码器的输出信号(ST00～ST11)必须向选择晶体管进行布线。但是，由于将存储单元阵列80夹在中间在相反一侧配置辅助栅极译码器40和块译码器50，故不会在辅助栅极译码器40上边进行块译码器50的输出信号(ST00～ST11)的布线，或在块译码器50上边进行辅助栅极译码器40的的输出信号(AG00～AG11)的布线。

另外，辅助栅极译码器40和块译码器50的位置关系也可以倒过来。

此外，图62所示的半导体集成电路装置，具有在存储单元阵列80的两侧各配置一个块译码器50和辅助栅极译码器40的构成。其它的构成与图60所示的半导体集成电路装置是一样的。

在这样的半导体集成电路装置的情况下，除去上边所说的效果外，采用把辅助栅极译码器40和块译码器50配置到存储单元阵列80的两侧的办法，块译码器50的输出信号(ST00～ST11、BOP、BIP、BON、BIN)或辅助栅极译码器40的输出信号(AG00～AG11)的布线长度将变成为一半，负荷减小，因而半导体集成电路装置得以高速化。

<实施例10>

图63～图65的的电路框图示出了在实施例9中说明的可以在半导体集成电路装置中应用的辅助栅极和块的选择方式。可以例示出在图63～图65中示出的3种方式。另外，在图63～图65中为使说明简单起见，示出了1块的信号。

首先，说明图63所示的选择方式。借助于AGij发生电路，使块选择信号、和被用来再次对块进行2分割的信号ABDST/ABDSB选择的信号进行电压变换，发生辅助栅极信号(AG00、AG01)。由于一个块内的辅助栅极信号有两条，故在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，用2次动作就可使动作结束。

就是说，辅助栅极译码器40的输入信号，使用在块译码器50内产生的块选择信号BD0。借助于AGij发生电路，使被ABDi进行块选择的信号BD0、和被用来再次对块进行2分割的信号ABDST/ABDSB选择的信号进行电压变换，产生辅助栅极信号AG00和AG01。

由于信号BD0和信号ABDST/ABDSB是电源电压Vcc系的信号，故在辅助栅极信号AG00和AG01所需要的电压接近于电源电压Vcc的情况下，这样的方式将变成为有效的方式。此外，由于一个块内的辅助栅极信号有两条，故在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，用2次动作就可使动作结束。

其次，说明图64所示的选择方式。借助于AGij发生电路，使选择晶体管的栅极信号(ST00、ST01)进行电压变换，产生辅助栅极信号(AG00、AG01)。由于在一个块内有两条辅助栅极信号，故在对存在于一条字线上边的所有的存储单元进行写入或读出的情况下，用2次动作就可使动作结束。

就是说，对借助于STij，使被ABDi进行块选择的信号BD0、和被用来再次对块进行2分割的信号ABDST/ABDSB选择的信号进行电压变换所产生的ST00和ST01(选择晶体管的栅极信号)，再次借助于AGij产生电路进行电压变换以产生辅助栅极信号AG00和AG01。

在这样的方式中，将成为用来产生辅助栅极信号AG00和AG01的基准的电压，将变成为选择晶体管的栅极信号ST00和ST01。因此，在辅助栅极信号AG00和AG01所需要的电压，与选择晶体管的栅极信号ST00和ST01接近的情况下将成为有效的方式。此外，由于有两条辅助栅极信号，故在写入或读出存在于一条字线上边的所有的存储单元的情况下，在虚拟接地式存储单元阵列中用变成为最低限度需要的2次动作就可使动作结束。

其次，对图65所示的选择方式进行说明。借助于STij产生电路使辅助栅极信号(AG00、AG01)进行电压变换，产生选择晶体管的栅极信号(ST00、ST01)。由于在一个块内有两条辅助栅极信号，故在写入或读出存在于一条字线上边的所有的存储单元的情况下，在虚拟接地式存储单元阵列中用变成为最低限度需要的2次动作就可使动作结束。

就是说，与上述图64的情况相反，对借助于AGij，使被ABDi进行块选择的信号BD0、和被用来再次对块进行2分割的信号ABDST/ABDSB选择的信号进行电压变换所产生的AG00和AG01(辅助栅极信号)，再次借助于STij产生电路进行电压变换以产生选择晶体管的栅极信号ST00和ST01。

在这样的情况下，将成为用来产生选择晶体管的栅极信号ST00和ST01的基准的电压，将变成为辅助栅极信号AG00和AG01。因此，在选择晶体管的栅极信号ST00和ST01所需要的电压，与辅助栅极信号AG00和AG01接近的情况下将成为有效方式。此外，由于有两条辅助栅极信号，故在写入或读出存在于一条字线上边的所有的存储单元的情况下，在虚拟接地式存储单元阵列中用变成为最低限度需要的2次动作就可使动作结束。

另外，在本实施例中说明的3种选择方式，可以任意地应用到实施例9中去。

<实施例11>

图66的电路图示出了本实施例11的半导体集成电路装置。在本实施例中，说明译码器配置的另外的例子。另外，存储单元阵列80、辅助栅极译码器40、块译码器50、子译码器60、栅极译码器20、选择晶体管70和读出放大器30与实施例7、8是一样的。省略它们的说明。

在存储单元阵列80的单侧各配置一个块译码器50和辅助栅极译码器40。一个块内的辅助栅极信号只有一条，故辅助栅极仅仅作为擦除栅极使用。

为使说明简单起见，在图66中示出了2个块。对一个块内的存储单元阵列进行2分割，并把子译码器60配置为使得把存储单元阵列80夹在中间。另外，存储单元阵列80的分割数没必要限定于2分割。

子译码器60配置在存储单元阵列80的两侧，辅助栅极译码器40、块译码器50、子译码器60配置在字线的延长方向上。

一个块内的辅助栅极信号只有一条，是AG00或AG10，故辅助栅极仅仅作为擦除栅极使用。

一个块内的选择晶体管的栅极信号有两条，是ST00和ST01或ST10和ST11，成为块译码器50的输出信号。

子译码器的PMOS电源信号BOP或BIP和NMOS电源信号BON或BIN，以用来选择快的地址选择信号ABDi为输入信号来产生。

选择晶体管的栅极信号ST00和ST01或ST10和ST11，以用来被选块的地址选择信号ABDi和把用来对块再次进行2分割的地址选择信号ABDST或ABDSB为输入信号来产生。

辅助栅极信号AG00和AG02或AG10和AG11，以块选择信号BD0或BD1为输入信号来产生。

辅助栅极译码器40的输入信号，使用在块译码器50内发生的块选择信号BD0或BD1，辅助栅极译码器40配置为与块译码器50毗邻。

辅助栅极译码器40和块译码器50，虽然配置在存储单元阵列的左右的不论哪一方(在图60中配置在左侧)，但辅助栅极译码器40和块译码器50的位置关系也可以倒过来。

倘采用这样的译码器配置，则有以下的效果。

就是说，采用对一个块内的存储单元阵列80进行2分割，并配置为使得把存储单元阵列夹在之间的办法，由于可以缩短字线的长度，可以减少字线的负荷，故可以实现半导体集成电路装置的高速化。

采用把子译码器60配置在存储单元阵列80的两侧的办法，连接到子译码器60上的存储单元阵列80的字线，在存储单元阵列80的左右分开，每隔一条地取出即可。为此，字线和子译码器60的连接部分的布局设计变得容易起来(可以缓和字线的节距)

采用把子译码器60配置在存储单元阵列80的两侧的办法，就可以在2条字线的量的区域上配置子译码器器件，使子译码器60布局设计变得容易起来。

由于对于一个块只能各有一个辅助栅极译码器40和块译码器50，故可以把译码器的面积抑制到最小限度。

由于辅助栅极译码器40和块译码器50毗邻，故不必把将成为辅助栅极译码器40的输入的块译码器50的输出信号BD0和BD1拉绕到远方即可。

另外，译码器的配置，除了上边所说的配置外，还有图67或图68所示的构成。

图67所示的半导体集成电路装置，是把存储单元阵列80夹在中间，在相反一侧各配置一个块译码器50和辅助栅极译码器40的半导体集成电路装置，其它的构成，与图66所示的半导体集成电路装置是一样的。

倘采用这样的半导体集成电路装置，除去上边所说的效果外还具有以下的效果。就是说，辅助栅极译码器40的输出信号(AG00～AG11)必须向存储单元阵列80进行布线，块译码器的输出信号(ST00～ST11)必须向选择晶体管进行布线。但是，由于将存储单元阵列80夹在中间在相反一侧配置辅助栅极译码器40和块译码器50，故不会在辅助栅极译码器40上边进行块译码器50的输出信号(ST00～ST11)的布线，或在块译码器50上边进行辅助栅极译码器40的的输出信号(AG00～AG11)的布线。为此，使辅助栅极译码器40或块译码器50的布局设计变得容易起来。

此外，图68所示的半导体集成电路装置，具有在存储单元阵列80的两侧各配置一个块译码器50和辅助栅极译码器40的构成。其它的构成与图66所示的半导体集成电路装置是一样的。

<实施例12>

图69和图70的电路框图示出了可以在在实施例11中说明的半导体集成电路装置中应用的辅助栅极和块的选择方式。可以例示出在图69、图70中示出的2种方式。另外，在图69、图70中为使说明简单起见，示出了1个块的信号。

首先，说明图69所示的选择方式。借助于AGij发生电路，使块选择信号BD0进行电压变换，产生辅助栅极信号(AG00、AG01)。由于一个块内的辅助栅极信号有1条，故辅助栅极仅仅作为擦除栅极使用。就是说，在辅助栅极译码器40的输入信号，使用在块译码器50内产生的块选择信号BD0。借助于AGij发生电路，使被ABDi进行块选择的信号BD0进行电压变换，产生辅助栅极信号AG00。

倘采用这样的选择方式，由于信号BD0是电源电压Vcc系的信号，故在辅助栅极信号AG00所需要的电压接近于电源电压Vcc的情况下，将变成为有效的方式。

其次，说明图70所示的选择方式。借助于AGij发生电路使子译码器60的PMOS电源信号进行电压变换产生辅助栅极信号。由于一个块内的辅助栅极信号有1条，故辅助栅极仅仅作为擦除栅极使用。就是说，使借助于BiP发生电路使已被用ABDi进行了块选择的信号BD0选择的信号进行电压变换所产生的BOP(子译码器60的PMOS电源信号)，再次借助于AGij发生电路进行电压变换一产生辅助栅极信号AG00。

倘采用这样的选择方式，则将成为用来产生辅助栅极信号AG00的基准的电压，将变成为子译码器60的PMOS电源信号BOP。因此，在辅助栅极信号AG00所需要的电压与子译码器60的PMOS电源信号接近的情况下将成为有效的方式。

以上，根据实施例对本发明人等所完成的发明具体地进行了说明，但本发明并不受上述实施例的限制，不言而喻，在不偏离其要旨的范围内可以有种种的变形。

例如在从实施例1到实施例6中，作为字线WL的材料，虽然使用的是多晶硅膜、氮化钨膜、钨膜的叠层膜，但是，也可以用其它的势垒金属膜，例如钨、钛、钽等的过渡金属元素单体或其化合物或者其硅化物(Silicide)或铝氮化物、钴硅化物、钼硅化物来取代氮化钨膜，此外，用钛钨等的合金膜也可以得到同等的效果。此外，即便是多晶硅膜和金属硅化物的叠层膜即所谓的多硅化物膜也可以得到同样的效果。

此外，在从实施例1到实施例6中，作为字线WL材料虽然使用的是多晶硅膜、氮化钨膜、钨膜的叠层膜，但是使用多晶硅膜与金属硅化物的叠层膜来取代之也可以得到同样的效果。作为金属硅化物的代表例子有钨硅化物膜。

此外，在从实施例1到实施例6中，作为使浮置栅极和第3栅极隔离的绝缘膜虽然使用的是掺氮硅氧化膜，但是在把本半导体集成电路装置应用到改写次数少的产品中去的情况下，也可以使用用需要的热氧化法或CVD法形成的硅氧化膜。

此外，在从实施例1到实施例5中，虽然对于使浮置栅极和第3栅极隔离的绝缘膜也使用了掺氮硅氧化膜，但是，在改写时的内部动作或改写速度不太重要的那样的目的下使用的情况下，也可以使用以前广为使用的硅氧化膜/硅氮化膜/硅氧化膜的叠层膜即ONO膜。

此外，在从实施例1到实施例6中，虽然是以在p型阱中形成了n型扩散层的n沟型的存储单元为例进行的说明，但是即便是阱为n型，扩散层为p型的p沟型的存储单元也可以得到同样的效果。在这种情况下，在实施例2、3和4中，写入时的控制栅极、第3栅极、和漏极的电位，对于阱电位将变成为相对负的值。在实施例1、5和6中，写入时的控制栅极和漏极的电位，对于阱电位将变成为相对负的值。在这些情况下，将产生因热电子而引起的电子注入。

此外，在实施例1、5和6中，在存储单元为p沟型的情况下，在写入时，控制栅极电位，对于阱电位，也可以变成为相对正的值，此外，漏极电位对于阱电位也可以变成为相对负的值。在这种情况下，借助于能带间隧道现象电子向浮致栅极中注入。

此外，不论在哪一个实施例中，在写入时，积蓄在浮致栅极中的电子也都需要最低2个状态，但是也可以应用于形成4状态以上的电平(level)且在一个存储单元中存储2位以上的数据的所谓的多值存储中去。在需要的多值存储中，存在着这样的问题：即便是高精度地控制积蓄在浮致栅极中的电子的量以压缩各个电平的阈值分布，与2值存储比较，最低的阈值状态和最高的阈值状态的电压差将变高。为此，在Fowler-Nordheim型的改写中，将产生或者是改写速度减慢，或者是写入电压增高的问题。倘采用本发明，由于写入和擦除都可以低电压化到13.5V以下，换句话说，可以使改写高速化，故对于多值存储是极其有效的。

此外，在擦除时，在实施例2和4中，虽然是给第3栅极加上对控制栅极来说为正的电位，进行从浮置栅极向第3栅极的电子放出，此外，在实施例3中，对于第1导电类型的阱加上对于控制栅极来说为负的电位，进行电子放出，但是也可以把源极或漏极扩散层与浮置栅极的重叠取得大些，进行从辅助栅极向源极漏极的电子放出。

此外，本发明，并不是适用于仅仅具有所谓的闪速存储器的半导体集成电路装置，例如，也可以适用于具备具有非易失性半导体存储器件(闪速存储器)的存储单元阵列80的单片微处理器(半导体装置)。

如果简单地说明在本申请所公开的发明之内，由代表性的发明得到的效果，则效果如下。

可以缩小半导体集成电路装置的存储单元面积。

可以实现半导体集成电路装置的动作速度的提高。

可以减少对半导体集成电路装置的存储单元内的各个栅极间进行隔离的绝缘膜的缺陷密度，可以实现半导体集成电路装置的成品率的提高。

可以实现半导体集成电路装置的内部动作电压的降低。

Claims

1.一种半导体集成电路装置，其特征在于，具备多个存储单元，

该多个存储单元分别具有：

在第1方向上延伸的一条字线；

形成在半导体衬底上、且与上述字线交叉，并且具有在写入动作之际使热电子发生的第1功能和使上述半导体衬底表面的沟道截止的第2功能的多个辅助栅极；以及

连接到上述字线、且通过由上述辅助栅极发生的热电子来进行电子注入的浮置栅极，

其中，在向多个上述浮置栅极的电子注入之际，与上述字线交叉的上述辅助栅极之中第奇数个辅助栅极具有上述第1功能，第偶数个辅助栅极具有第2功能。

2.按照权利要求1所述的半导体集成电路装置，其特征在于：

在上述电子注入之际，通过上述第奇数个辅助栅极发挥上述第1功能，而上述第偶数个辅助栅极发挥上述第2功能，对上述字线上所连接的多个浮置栅极进行写入，通过上述第奇数个辅助栅极发挥上述第2功能，而上述第偶数个辅助栅极发挥上述第1功能，对上述字线上所连接的可进行写入及擦除的全部存储单元进行写入。

3.按照权利要求1所述的半导体集成电路装置，其特征在于：

在擦除之际，对上述字线上所连接的全部浮置栅极进行擦除。

4.按照权利要求3所述的半导体集成电路装置，其特征在于：

上述擦除通过从上述浮置栅极向上述半导体衬底侧发射电子来进行。

5.按照权利要求1所述的半导体集成电路装置，其特征在于：

用上述字线、上述浮置栅极以及上述辅助栅极所构成的存储单元阵列是虚拟接地式存储单元阵列。

6.一种半导体集成电路装置，其特征在于，具有：

在第1方向上延伸的一条字线，和连接到上述字线的可进行写入及擦除的多个存储单元，

上述存储单元分别具有形成在半导体衬底上、具有在写入动作之际使热电子发生的第1功能和使上述半导体衬底表面的沟道截止的第2功能的辅助栅极，和通过由上述辅助栅极发生的热电子来进行电子注入的浮置栅极，

通过在第奇数个上述辅助栅极具有上述第1功能，而第偶数个上述辅助栅极具有上述第2功能的第1状态下进行上述写入动作，在第奇数个上述辅助栅极具有上述第2功能，而第偶数个上述辅助栅极具有上述第1功能的第2状态下进行上述写入动作，对全部上述存储单元进行写入。

7.按照权利要求6所述的半导体集成电路装置，其特征在于：

擦除通过从上述浮置栅极向上述半导体衬底侧发射电子来进行。

8.按照权利要求6所述的半导体集成电路装置，其特征在于：

用上述存储单元所构成的存储单元阵列是虚拟接地式存储单元阵列。

9.一种半导体集成电路装置，其特征在于，具有：

形成在半导体衬底上的多个浮置栅极；

形成在上述浮置栅极上、在第1方向上延伸的多个控制栅极；以及

形成在上述半导体衬底上的在与上述第1方向相交叉的第2方向上延伸的多个辅助栅极，

上述辅助栅极埋入上述浮置栅极之间的间隙而形成，

上述辅助栅极是用于控制分层沟道的栅极。

10.按照权利要求9所述的半导体集成电路装置，其特征在于：

上述浮置栅极相对于上述辅助栅极对称，上述辅助栅极相对于上述浮置栅极对称而形成。

11.按照权利要求9所述的半导体集成电路装置，其特征在于：

在上述半导体衬底内具有在上述第2方向上延伸的半导体区域。

12.按照权利要求11所述的半导体集成电路装置，其特征在于：

上述半导体区域仅与上述辅助栅极的与上述第1方向相交叉的两个端面中的一方重叠。

13.按照权利要求9所述的半导体集成电路装置，其特征在于：

上述辅助栅极的上面存在于比上述浮置栅极的上面低的位置。

14.按照权利要求9所述的半导体集成电路装置，其特征在于：

上述浮置栅极和上述控制栅极通过绝缘膜而形成，在沿上述第2方向的截面上，在上述浮置栅极的上面形成凹槽，上述控制栅极的一部分形成在上述凹槽内。

15.按照权利要求9所述的半导体集成电路装置，其特征在于：

在上述浮置栅极和上述辅助栅极之间具有添加了氮的绝缘膜。

16.按照权利要求9所述的半导体集成电路装置，其特征在于：

上述控制栅极是多晶硅膜与金属硅化物膜的叠层膜。

17.一种半导体集成电路装置，其特征在于，具有：

形成在半导体衬底上的多个浮置栅极；

形成在上述半导体衬底上、在与上述第1方向相交叉的第2方向上延伸的多个辅助栅极，

上述辅助栅极之中第奇数个辅助栅极相互电连接起来、上述辅助栅极之中第偶数个辅助栅极相互电连接起来，上述第奇数个或第偶数个辅助栅极的至少一方是控制分层沟道的栅极。

18.按照权利要求17所述的半导体集成电路装置，其特征在于：

上述第奇数个辅助栅极利用在上述第1方向上延伸的第1集束部连接起来、上述第偶数个辅助栅极利用在上述第1方向上延伸的第2集束部连接起来。

19.按照权利要求18所述的半导体集成电路装置，其特征在于：

20.按照权利要求19所述的半导体集成电路装置，其特征在于：

在上述半导体区域的上述第2方向的两端具有选择源极线或者数据线的选择晶体管，上述第1集束部配置在一方的上述选择晶体管和上述控制栅极之间，上述第2集束部配置在另一方的上述选择晶体管与上述控制栅极之间。

21.按照权利要求20所述的半导体集成电路装置，其特征在于：

在上述控制栅极与上述第1集束部之间、以及上述控制栅极与上述第2集束部之间分别配置有虚设图形。