CN100394603C - 相变存储装置 - Google Patents

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Abstract

一种相变存储器装置，具有半导体衬底；多个堆叠在半导体衬底上的单元阵列，每个单元阵列具有存储器单元，其以矩阵方式安置以便存储电阻值作为由存储器单元相变确定的数据，每个位线都共同连接多个存储器单元的一端，该多个存储器单元沿矩阵的第一方向安置，且每个字线都共同连接多个存储器单元的另一端，该多个存储器单元沿矩阵的第二方向安置；在半导体衬底上和单元阵列下面形成的读取/写入电路，以便读取和写入单元阵列的数据；安置在第一和第二边界外部的第一和第二垂直布线，该边界在第一方向上限定单元阵列的单元布局区域以将各个单元阵列的位线连接到读取/写入电路；和安置在第三和第四边界中一个的外部的第三垂直布线，该边界在第二方向上限定单元布局区域以便将各个单元阵列的字线连接到读取/写入电路。

Description

相变存储装置
技术领域
本发明涉及电可擦写相变存储装置，其存储由于存储器材料在晶态和非晶态之间的相变决定的电阻值作为信息，如非易失方式中那样。
背景技术
EEPROM闪存是现有技术中公认的作为大容量和多功能非易失的半导体存储器。这种半导体存储器中，带有100纳米或更小的最小尺寸的微型电路已经在存储板中实现。为了进一步增加存储器容量，要求进一步最小化以便增加单位面积上的单元数目。然而，进一步的最小化并不容易。
已经实验了某些方法以增加存储器容量，而不最小化如，堆叠封装多个存储器芯片，或形成三维存储器芯片，其中存储单元堆叠排列在硅衬底上，等等。然而，传统上提出的单元排列堆叠方法是这样的，平面单元阵列简单堆叠。在这些情形中，虽然N倍容量可通过N层堆叠获得，单元存取必须独立地对各单元阵列执行。因此，同时存取多个单元阵列不容易。
作为未来下一代的高级存储器技术，相变存储器已被提出，其利用基于硫族化物的玻璃材料在晶态和非晶态之间相变(例如日本应用物理杂质2000年11月刊第一部分第39卷第6157到6161页，KazuyaNakayama等的“基于硫族化物可逆相变的亚微米非易失性存储器单元”)。该类型的存储器利用这样一个事实，即硫族化物非晶态的电阻对晶态电阻的比值大到100∶1或更大以将这些不同电阻值存储为信息。这样的相变是可逆的，且任何变化可通过适当的设计加热方式控制，其中加热技术可由材料中流过的电流量控制。
为了增加这类相变存储器的容量，如何集成地形成单元阵列和读/写电路称为重要的技术问题。此外，如何设计能够执行高速数据输入/输出的读/写电路也成为重要的技术问题。
发明内容
按照本发明一个实施方式的相变存储器装置具有：
半导体衬底；
多个堆叠在半导体衬底上的单元阵列，每个单元阵列具有以矩阵方式布置的存储器单元，以便将电阻值存储为数据，这些数据由存储器单元的相变确定，每个位线共同连接多个布置在矩阵第一方向上的存储器单元的一个末端，而每个字线共同连接多个布置在矩阵第二方向上的存储器单元的另一个末端；
在半导体衬底上单元阵列的下面形成的用于读取和写入单元阵列数据的读/写电路；
在第一和第二边界外部布置的第一和第二垂直布线，该第一和第二边界在第一方向上限定单元阵列的单元布局区域以连接各个单元阵列的位线至读/写电路；和
在第三和第四边界外部布置的第三垂直布线，该第三和第四边界在第二方向上限定单元阵列的单元布局区域以连接各个单元阵列的字线至读/写电路。
本发明提供一种相变存储器装置，其包括：半导体衬底；多个堆叠在所述半导体衬底上的单元阵列，每个单元阵列具有以矩阵方式安置的存储器单元以便存储作为数据的电阻值，其由所述存储器单元的相变确定，每个位线都共同连接到安置在所述矩阵的第一方向上的多个存储器单元的一端，而每个字线都共同连接到安置在所述矩阵的第二方向上的多个存储器单元的另一端；读取/写入电路，其在所述半导体衬底上所述单元阵列下面形成以便读取和写入所述单元阵列的数据；第一和第二垂直布线，安置在第一和第二边界外部以将各个单元阵列的所述位线连接至所述读取/写入电路，该边界在所述第一方向上限定所述单元阵列的单元布局区域；和第三垂直布线，安置在第三和第四边界之一的外部以将各个单元阵列的所述字线连接至所述读取/写入电路，该边界在所述第二方向上限定所述单元布局区域。
根据本发明的所述相变存储器装置，其中每个所述存储器单元具有硫族化物和二极管堆叠结构，安置在各个单元阵列中所述位线和字线的交叉部分。
根据本发明的所述相变存储器装置，其中所述存储器单元的二极管串联连接到所述硫族化物，且所述位线侧的极作为负极，所述字线侧的极作为正极，所述位线和字线电势被固定成使得在未选择的状态反偏所述二极管，同时在数据读取和写入模式中，所选择的位线和所选择的字线分别在负方向和正方向上是脉冲驱动的。
根据本发明的所述相变存储器装置，其中所述单元阵列被堆叠成使得邻近的两个单元阵列共享位线和字线。
根据本发明的所述相变存储器装置，其中所述第一到第三垂直布线是连接插头，它们掩埋在包围所述单元阵列的中间层介电膜中。
根据本发明的所述相变存储器装置，其中每个所述单元阵列中邻近的两个存储器单元构成一对用于存储互补数据的单元，其中一个是高电阻值状态，另一个是低电阻值状态，所述对单元的所述互补数据被读出到位线对作为一比特数据。
根据本发明的所述相变存储器装置，其中选择所述对单元以便另一个位线被安置在所述位线对之间，所述互补数据被读出到该位线对。
根据本发明的所述相变存储器装置，其中所述读取/写入电路包括：全局总线区域，其具有多个数据线，读取的数据被转移到该数据线上，以及多个写入脉冲信号线用于将写入脉冲转移到所述位线上，所述数据线和所述写入脉冲信号线被安置成使得在所述第二方向上横跨所述单元布局区域的中央部分；第一和第二位线选择电路，其分别沿所述单元布局区域的所述第一和第二边界安置，邻近的两个单元阵列的各个位线连接到该两个位线选择电路上；第一和第二感测放大阵列，其分别用于感测由所述第一和第二位线选择电路选择的位线数据，所述第一和第二感测放大阵列被分别安置在所述第一、第二位线选择电路和所述全局总线区域之间；字线选择电路，其沿所述单元布局区域的所述第三和第四边界中的一个安置，所述邻近的两个单元阵列共享的字线连接到其上；和写入电路，其沿所述单元布局区域的所述第三和第四边界中的另一个安置以便发生所述写入脉冲，该写入脉冲供应到所述写入脉冲信号线。
根据本发明的所述相变存储器装置，其中所述共享字线在一定范围内被同时激活，该范围由所述字线选择电路选择，且对特定的范围内所述邻近的两个单元阵列的各个位线被同时选择，该各个范围是由所述第一和第二位线选择电路分别选择的，从而同时存取所述邻近的两个单元阵列中多个存储器单元中每个。
根据本发明的所述相变存储器装置，其中所述第一和第二感测器放大阵列具有用于同时感测多个存储器单元中每个单元数据的感测放大器，该多个存储器单元由所述邻近的两个单元阵列同时选择，其感测的数据被同时转移到所述全局总线区域中的所述数据线。
根据本发明的所述相变存储器装置，其中所述写入电路经配置同时输出写入脉冲，这些写入脉冲被转移到在所述邻近的两个单元阵列中同时选择的多个位线中的每一个，和所述全局总线区域中的所述写入脉冲信号线。
根据本发明的所述相变存储器装置，其中每个所述单元阵列中邻近的两个存储器单元构成一对用于存储互补数据的单元，其中一个是高电阻值状态，而另一个是低电阻值状态，每个所述第一和第二感测放大器阵列包括安置在其中的不同类型电流感测放大器，每个所述电流感测放大器连接到位线对，所述对单元被连接到该位线对以便感测由于所述互补数据导致的电流差。
根据本发明的所述相变存储器装置，其中所述写入电路包括：用于发生正逻辑脉冲和负逻辑脉冲的逻辑脉冲发生电路，该正逻辑脉冲和负逻辑脉冲被分别供应至每个所述单元阵列中所选的字线和所选的位线，所述正逻辑脉冲和负逻辑脉冲被控制以具有与写入数据相应的交叠宽度；和写入脉冲发生电路，其用于按照写入数据选择性地提升来自所述逻辑脉冲发生电路的所述负逻辑脉冲输出，从而输出所述写入脉冲信号线。
根据本发明的所述相变存储器装置，其中所述逻辑脉冲发生电路包括：脉冲发生电路，其用于发生两个相同脉冲宽度的脉冲，这两个脉冲彼此相移；和逻辑门电路，其用于输出具有交叠时间的所述负逻辑脉冲和正逻辑脉冲，该交叠时间通过组合根据写入数据确定的逻辑决定。
根据本发明的所述相变存储器装置，其中所述多个单元阵列包括：第一单元阵列，其具有多个互相平行的第一位线，该位线在覆盖所述读取/写入电路的中间层介电膜上形成，多个存储器单元，该多个存储器单元以规定的间距布局在每个第一位线上，以及多个第一字线，该多个第一字线被布局在所述存储器单元上使得将多个存储器单元连接到一起，该多个存储器单元在与第一位线交叉的方向上对齐；第二单元阵列，其在所述第一单元阵列上形成，同时与所述第一单元阵列共享所述第一字线，并具有多个存储器单元，该多个存储器单元以与所述第一单元阵列相同的布局排列，以及多个第二位线上，该第二位线位于存储器单元之上使得将多个存储器单元连接到一起，该多个存储器单元在与所述第一字线交叉的方向上对齐；第三单元阵列，其在所述第二单元阵列上形成，同时与所述第二单元阵列共享所述第二位线，并具有多个存储器单元，该多个存储器单元以与所述第二单元阵列相同的布局排列，以及多个第二位线，该第二位线位于存储器单元之上使得将多个存储器单元连接到一起，该多个存储器单元在与所述第二位线交叉的方向上对齐；第四单元阵列，其在所述第三单元阵列上形成，同时与所述第三单元阵列共享所述第二字线，并具有多个存储器单元，该多个存储器单元以与所述第三单元阵列的存储器单元相同的布局安置，以及多个第三位线，该第三位线位于存储器单元之上使得将多个存储器单元连接到一起，该多个存储器单元在与所述第二字线交叉的方向上对齐。
根据本发明的所述相变存储器装置，其中每个所述单元阵列的所述存储器单元具有硫族化物和二极管，它们在所述第一到第三位线与所述第一和第二字线的每个相应的交叉部分堆叠。
根据本发明的所述相变存储器装置，其中所述硫族化物和二极管的层压顺序在上部和下部邻近的单元阵列之间颠倒，且形成所述二极管以具有这样的极性，即所述第一到第三位线的侧边作为阴极。
根据本发明的所述相变存储器装置，其中所述读取/写入电路包括：全局总线区域，其具有读出的数据转移到其上的多个数据线，和多个用于将写入脉冲转移到所述位线的写入脉冲信号线，所述数据线和所述写入脉冲信号线被安置成使得横跨所述第二方向上的所述单元布局区域的中央部分；第一位线选择电路，其沿所述单元布局区域的所述第一边界安置，所述第一和第三位线都连接到该第一边界；第二位线选择电路，其沿所述单元布局区域的所述第二边界安置，所述第二位线连接到该第二边界；第一和第二感测放大器阵列，其用于感测分别由所述第一和第二位线选择电路选择的位线的数据，所述第一和第二感测放大器阵列分别被安置在所述第一，第二位线选择电路和所述全局总线区域之间；字线选择电路，其沿所述单元布局区域的所述第三和第四边界中的一个安置，所述第一和第二字线被连接到所述第三和第四边界中的一个；和写入电路，其沿所述单元布局区域的所述第三和第四边界中的另一个安置以便发生所述写入脉冲，该写入脉冲被供应至所述写入脉冲信号线。
根据本发明的所述相变存储器装置，其中所述字线选择电路经配置以同时激活所述第一和第二字线中的一个，所述第一和第二位线选择电路经配置以同时选择所述第一和第三位线中的一个，并同时分别选择所述第二位线。
根据本发明的所述相变存储器装置，其中所述第一和第二感测放大器阵列具有感测放大器，以便同时感测所述第一和第二单元阵列或所述第三和第四单元阵列中多个被同时选择的存储器单元中每个单元的数据，这些单元阵列中感测的数据被同时转移到所述全局总线区域中所述数据线。
根据本发明的所述相变存储器装置，其中所述写入电路经配置以同时输出写入脉冲至所述全局总线区域中所述写入脉冲信号线，这些脉冲被转移到所述第一和第二单元阵列或所述第三和第四单元阵列中同时选择的多个位线中的每个。
根据本发明的所述相变存储器装置，其中邻近的两个存储器单元共享所述第一到第四单元阵列中每个单元阵列的所述第一或第二字线，这两个存储器单元构成一对用于存储互补数据的单元，其中一个数据是高电阻值状态，而另一个是低电阻值状态，所述对单元的所述互补数据被读出到位线对作为一比特数据。
根据本发明的所述相变存储器装置，其中选择所述对单元以便另一个位线被安置在所述位线对之间，所述互补数据被读出到该位线对。
附图说明
图1是按照本发明实施例的单元阵列的等效电路。
图2是四层堆叠单元阵列的平面视图。
图3是沿图2中I-I’线的截面图，其中存储器单元中使用Schottky二极管。
图4是沿图2中I-I’线的截面图，其中存储器单元中使用PN结二极管。
图5是单元阵列的三维等效电路。
图6是透视图，其示出单元块和其中读/写电路的布局关系。
图7是截面图，其示出位线和读/写电路之间的互连关系。
图8是截面图，其示出字线和读/写电路之间的互连关系。
图9是示意图，其示出四层堆叠单元阵列的单元配置。
图10示出读/写电路的布局。
图11是示意图，其示出字线选择电路部分。
图12是示意图，其示出位线选择电路部分。
图13是示意图，其示出字线选择电路部分和位线选择电路部分的布局。
图14是透视图，其示出位线形成过程。
图15是透视图，其示出存储器单元形成过程。
图16是透视图，其示出字线形成过程。
图17A到17C是截面图，其示出字线形成过程的细节。
图18是截面图，其示出读/写电路的电容器和二极管与单元阵列之间的关系。
图19是示意图，其示出写入脉冲发生电路，其用于发生应用到位线上的负逻辑写入脉冲。
图20是示意图，其示出用于解释写入脉冲发生电路的工作波形。
图21是示意图，其示出用于激活两个单元阵列的写入脉冲发生电路的输入/输出关系。
图22是逻辑脉冲发生电路，其用于发生图21的输入逻辑脉冲。
图23示出用于两对单元的写入脉冲的波形。
具体实施方式
参考附图，本发明实施例将说明如下。
图1示出关于3×3单元矩阵的按照实施例的相变存储器的单元阵列。多个字线WL平行提供，且多个位线BL交叉字线WL提供。存储器单元MC在这些线的各个交叉点提供。存储器单元MC是可变电阻元件VR和二极管SD的串联电路。可变电阻元件VR由硫族化物形成并可操作以将电阻值存储在其中，该电阻值由晶态和非晶态之间的相变以非易失方式确定为二进制数据。虽然在本实施例的优选情形中二极管SD是Schottky二极管，可替换地可使用PN结二极管。存储器单元MC的一端连接至位线BL，而另一端连接至字线WL。虽然在附图中，二极管SD是这样的，即字线WL侧是正极，也可以颠倒二极管SD的极性，因为这里所要求的是获得基于字线WL对位线BL的电压电势的关系的单元选择性。
如前面所陈述的，数据按每个存储器单元MC的电阻元件VR电阻值的显著性被存储。例如，在非选择状态，使所有字线WL被设定为“L”电平，同时设定所有位线BL为“H”电平。一个例子是“H”电平等于1.8V而“L”是0V。在该非选择状态，所有存储器单元MC的二极管SD处于反偏状态且因此处于断开状态；因此，无电流流过电阻元件VR。考虑选择图1中单元阵列居中存储器单元MC的情形中，该单元阵列被虚线包围，使选择的字线WL处于“H”电平，同时设定所选择的位线BL为“L”。从而，在所选择的单元处，其二极管SD变成正偏，从而允许电流流过其中。
此时流进所选单元的电流的量由构成电阻元件VR的硫族化物的相确定；因此，可以通过检测是否电流量大或小而读取双值或二进制数据。同时注意，例如，通过使所选择的字线的“H”电平电势较高，或使所选择的位线的“L”电平比读取模式中的较低，可以允许电阻元件VR的硫族化物中相变的产生，从而类似地增加电流量并然后利用单元部分由于该电流的加热。因此，可以选择单元阵列中特定的单元并改写这样单元的信息。
在该方式，在实施例的单元阵列中，存取可仅通过单个字线WL和单个位线BL的电平的建立而执行。虽然，在为单元选择提供的晶体管的情形中，用于选择晶体管栅极的信号线要求在单元阵列内，本实施例中不要求这样的信号线。此外，考虑到二极管在结构上比晶体管要简单，单元阵列在配置上由于减小了必要的信号线的数目并结合简单的二极管结构的优势而变得更简化，因此，使得更高的单元集成能够实现。
虽然上面说明了基本的单元阵列配置，本实施例中利用三维单元阵列结构，其中多个单元阵列是堆叠在半导体衬底上的。这样的三维单元阵列将揭示如下。
图2和3示出沿三维(3D)单元阵列中I-I’线的布局和横截面，该三维单元阵列包括四层堆叠单元阵列MA0到MA3。在这些图中，相同的标识号被用于各个单元阵列的相同元件，其中各个单元阵列之间的标识号通过附加后缀“a”，“b”而区分，且每两个单元阵列共享的部分通过附加后缀“ab”，“bc”和“cd”而区分。
硅衬底10覆盖有绝缘膜如，二氧化硅膜。衬底上，多个位线(BL)12a彼此平行布置。柱型存储器单元MC以一定的间距布置在每个位线12a上，它们每个都具有堆叠在其上的由硫族化物层13a形成的可变电阻装置VR和Shottky二极管SD。形成字线(WL)18ab以在垂直于位线12a的方向上共同连接存储器单元MC的上端，从而形成第一个单元阵列MA0。
详细地，存储器单元MC是通过图案化由硫族化物13a，欧姆电极14a，n+型硅层15a和n型硅层16a组成的层叠结构而形成。中间介电膜17绕存储器单元MC掩埋以平坦化单元阵列MA0。
应该理解，除了为形成更优选的Shottky二极管形成字线18ab，可为Shottky二极管形成金属膜以连接到n型硅层16a。
形成第二单元阵列MA1以与第一单元阵列MA0共享字线(WL0)18ab。详细地，柱型存储器单元MC以一定间距布置在每个字线18ab上，它们每个具有Shottky二极管SD和可变电阻装置VR，通过图案化由n型膜16b，n+型硅膜15b，欧姆电极14b和硫族化物膜13b组成的层叠结构，该可变电阻装置由堆叠其上的硫族化物层形成。该单元布局和第一单元阵列MA0一样。Shottky结在字线18ab和n型硅16b之间形成。位线(BL1)12ab被图案化以公共连接硫族化物层13b，该硫族化物沿垂直于字线18ab的方向布置。中间层介电膜19绕存储器单元MC掩埋以平坦化单元阵列MA1。
第三和第四单元阵列MA2和MA3的堆叠结构是周期形成的，类似于第一和第二单元阵列MA0和MA1。位线(BL1)12bc是在第二单元阵列MA1和第三单元阵列MA2之间共享的。第三单元阵列MA2和第四单元阵列MA3彼此共享字线(WL1)18cd。最低单元阵列MA0的位线(BL0)12a和最高单元阵列MA3的位线(BL3)12d是分别独立制备的。
如前面所述，PN结二极管可用来取代Shottky二极管以便构成存储器单元MC。相应于图3，另一个具有PN结二极管Di的3D单元阵列示于图4中。如图4所示，每个存储器单元中布置在位线和字线之间的PN结二极管Di由n型硅层25a-25d和p型硅层26a-26d形成。其它的类似于图3。
图5示出如上述那样形成的3D单元阵列的三维等效电路。为了防止位线相互干扰，每两个位线构成一对，而另一个位线被安置在该对位线之间。BL00，/BL00，BL01，/BL01，...是第一单元阵列MA0的位线对；BL10，/BL10，BL11，/BL11，...是第二和第三单元阵列MA1和MA2之间共享位线对；BL20，/BL20，BL21，/BL21，...是第三和第四单元阵列MA2和MA3之间共享位线对。进一步，WL0(WL00，WL01，...)是第一和第二单元阵列MA0和MA1之间的共享字线；WL1(WL10，WL11，...)是第三和第四单元阵列MA2和MA3之间共享的字线。
在上述3D单元阵列中集成了许多相变单元，单元在不同特性之间的转换很困难。详细地，使用硫族化物相变的单元的数据状态由于历史，环境等而改变。例如，数据“0”(高电阻状态)是通过使硫族化物层富含非晶而写入的。然而，数据“1”(低电阻状态)是通过使硫族化物层富含晶体而写入的。在该状态，各个单元的初始状态由于历史和位置而彼此不同。
考虑到上述观点，该实施例中，邻近布置的两个单元构成一对用于存储互补数据的单元，其方式为数据“0”被存储在一个单元中而数据“1”被存储在另一个单元中。读取操作是通过检测构成一对的两个单元之间的单元电流的差。通过使用该方法，即使在整个3D单元阵列中高电阻状态分布和低电阻分布之间有部分交叠，可以精确地读取/写入单元数据。
在图5中，单元对通常如下示出：两个连接到一对位线BL00和/BL00的单元在单元阵列MA0中共享一个字线WL00，构成一对单元，其中一个是真单元(true cell)“T-cell0”，而另一个是互补单元“C-cell0”；且两个连接到一对位线BL10和/BL10的单元分别共享单元阵列MA1中的字线WL10，构成另一对单元，其中一个是真单元T-cell，而另一个是互补单元C-cell。在每对单元中，二进制数据的正逻辑值存储在真单元中，而负逻辑值被存储在互补单元中。单元阵列MA2和MA3中类似的单元对的单元也被选择。在图5中，每次选择的单元电流以箭头示出。
到目前为止，已经描述了单元阵列配置。在本发明中，读/写电路是先前形成的用于读取和写入(或编程)硅衬底10上的单元数据，在该硅衬底上，要形成上述3D单元阵列。详细地，在读取/写入电路上堆叠形成3D单元阵列。
图6是示意性透视图，其示出单元块100的堆叠状态和读取/写入电路200以及其中互连关系。每个单元块100相应于上述3D单元阵列。也就是，必要时3D单元阵列被划分成多个具有预定容量的单元块100。在图6中，两个单元块100沿位线方向安置。
如图6所示，用于数据读取和写入单元块100的读取/写入电路200在单元块100的下面。读取/写入电路200以这样的状态形成，其中的主要部分被安置在矩形单元布局区域210内，该矩形单元布局区域210限定在衬底10上，而单元块100堆叠在该衬底10上。单元布局区域210在沿位线的方向上由两个边界A1和A2限定，且在沿字线的方向上由两个边界B1和B2限定。
第一单元阵列MA0的一组位线BL0和第四单元阵列MA3的一组位线BL2被牵引至第一边界A1侧以连接至位线选择电路201，其通过垂直布线(即，垂直地延伸到衬底的通道)101沿边界A1在读取/写入电路200上安置，该垂直布线101沿边界A1安置。由第二和第三单元阵列MA1和MA2共享的一组位线BL1被牵引到第二边界A2侧以连接至位线选择电路202，其通过垂直布线102沿边界A2在读取/写入电路200上安置。
位线BL0和BL2通过垂直布线101牵引到同一侧以共同连接到位线选择电路201的原因是这样的，即这些组位线不是同时被激活的。详细地，单元阵列MA0和MA1被同时激活，因为它们具有共享的字线WL0。类似于此，单元阵列MA2和MA3被同时激活，因为它们具有共享的字线WL1。然而，因为单元阵列MA2和MA3共享位线BL1，下部单元阵列(MA0，MA1)和上部单元阵列(MA2，MA3)不是被同时激活。位线选择电路201，202包括位线解码器/多路器(BL-DEC/MUX)。
字线WL0和WL1被牵引到第三边界B1侧以连接到字线选择电路208，其沿边界B1分别通过垂直布线103和104在读取/写入电路200中安置，该垂直布线103和104沿边界B1安置。字线选择电路208具有字线解码器/多路器(WL-DEC/MUX)。
读取/写入电路200的中央部分用作全局总线区域207，其中I/O数据线和写入脉冲信号线横跨该区域在沿字线的方向上安置。感测放大器阵列203和204被分别安置在该全局总线区域207和位线选择电路201和202之间。在全局纵向区域207处形成的信号线被感测放大器阵列203和204共享。感测放大器阵列203和204中感测放大器通过被分别安置在局部总线205和206处的信号线连接到位线选择电路201和202。因此，由位线选择电路201从位线BL0或BL2选择的某些位线被连接至感测放大阵列203。类似地，由位线选择电路202从位线BL1选择的某些位线被连接至感测放大阵列204。
安置在全局总线区域207的I/O数据线和写入脉冲信号线被牵引至单元布局区域210的第四边界B2侧。沿该边界B2，安置写入电路209用于施加写入脉冲至选择的单元。如下所述，该写入电路209包括通过单元阵列形成下同一步骤在硅衬底10上形成的晶体管电路209a和在衬底上形成的二极管电路209b电路。
如上参考图6所述，通过垂直互连线101到104，单元阵列的位线和字线被连接至在衬底10上形成的读取/写入电路200。实际上，这些互连101到104是掩埋在中间层介电膜中的连接插头，这些中间层介电膜绕单元阵列形成。互连的结构性例子在图7和图8中示出。图7示出沿单元阵列位线的横截面上位线和读取/写入电路200之间的连接状态。图8示出沿单元阵列的字线横截面上的字线和读取/写入电路200的连接状态。
如图7和图8所示，读取/写入电路200具有必要的晶体管和金属互连，它们形成在覆盖晶体管的中间层介电膜11a上。读取/写入电路200被中间层介电膜11b覆盖，且四层单元阵列形成于其上。因此，中间层介电膜11a和11b构成适于图3和图4中的绝缘体膜11。
如图7所示，垂直布线101由掩埋在中间介电膜17，19，20和21中的连接插头101a到101e组成，垂直布线101被用来将向单元布局区域210的边界A1牵引的位线BL0，BL2和位线选择电路201连接。类似地，垂直布线102由掩埋在中间层介电膜11，17和19中的连接插头102a到102c组成，该垂直布线102用于将向单元布局区域的边界A2的牵引位线BL1连接到位线选择电路202。如图8所示，垂直布线103由掩埋在中间层介电膜11和17中的连接插头103a和103b组成，该垂直布线103用于将向单元布局区域的边界B1牵引的字线WL0连接到字线选择电路208。垂直布线104由掩埋在中间层介电膜11，17和20中的连接插头104a到104d组成，该垂直布线104用于将向字线WL0同一侧牵引的字线WL1连接到字线选择电路208。
虽然图7和图8中层压的单元阵列的最低连接插头101a，102a，103a和104a被连接到读取/写入电路200的金属布线，但是可以直接将它们连接到晶体管的源极/漏极扩散层。图7和图8示出一个例子，其中连接插头由用于位线和字线的金属膜形成。制造步骤将说明如下。此外，注意到连接插头可由不同于位线和字线的其它金属膜或多晶硅膜形成。
图6中的一个单元块100包括，例如用于一个单元阵列的512个位线(BL)和128个字线(WL)。如上所述，该实施例中，两个存储器单元存储一比特数据。在该情形中，一个单元块具有256列(Col)×128行(Row)的存储器空间。存储器容量可通过增加要布置的单元块的数目而增加。为了在这样大容量的存储器中实现高速存取，必须对多比特数据执行平行存取。例如，为了执行32比特平行存取，如图9所示，一个单元块将在字线方向上被分成两个部分，并在位线方向上分成32个部分，从而获得64个单元单位(cell units)UC(UC0到UC63)块。作为结果，每个单元单位UC具有32IO×4Col×4Row×4的容量。在全局总线区域207上，数据线和写入脉冲信号线为64IO数据输入/输出安置。
图10示出使用上述单元块构造的情形中，关于图6中一个单元块100的示意的读取/写入电路200的布局。在字线选择电路(WL-DEC/MUX)208上安置的是行地址(RA)信号线301，该字线选择电路被安置在图10中的右侧，该信号线301垂直延伸以便从单元块100中128×2个字线中选择一个(即，上部和下部信号线)。安置在图10中左侧的写入电路209输出写入脉冲，在写入模式其被供应至选择的位线。写入脉冲信号线(WP)305被安置以便在全局总线区域207上横向延伸，该写入脉冲信号线(WP)305传递写入脉冲。主数据线304和全局总线区域207上的写入脉冲信号线305平行安置，读出的数据在主数据线304上传递。一个单元单位是在一个单元块中选择的，且每个单元单位中邻近的两个层的单元数据被同时激活。因此，数据线304是为32IO×2＝64IO制备的。写入脉冲信号线相同。
在读取/写入电路200的较低端和较上端上安置的分别是位线选择电路201和202，且列地址(CA)信号线302和303被安置以在各个区域上横向延伸。一个位线选择电路，即，电路201，从上部两个单元阵列的512个位线对(＝64IO×4Col)中选择32个位线对，且其它的从下部两个单元阵列中512个位线对中选择32个位线对。因此，各个局部总线区域205和206上，为公共的4列(＝8个位线)数据安置四对导流线BP，/BP以便横跨感测发动器阵列203和204的区域，从而施加写入脉冲信号线305的写入脉冲至由各个位线选择电路201和202选择的位线。此外，用于4列数据的64对局部数据线DL，/DL被安置在各个局部总线区域205和206上；且这些连接至感测放大器阵列203和204中各个感测放大器。
一个将连接至4Row×2(＝8个字线)的电路部分310，和一个将连接至4Col×2(＝8个位线)的电路部分312，它们每个被图10中虚线包围，将分别休息在图11和12中示出。
两个多路器MUX0和MUX1是选择门电路，它们用于选择分别被单元阵列MA2和MA3共享的下部字线WL0。输入到多路器MUX0的8个字线相应于图9中用于两个单元单位的下部字线。解码器DEC由用于选择32个单元单位中一个单元单位的解码门G(G1，G2，...)组成。多路器MUX0具有由PMOS晶体管QP(QP11到QP14，QP15到QP18，...)组成的选择门电路401，这些PMOS晶体管由选择信号S10到S13驱动以便从四个字线中选择一个。高电平(正逻辑脉冲)被施加到所选择的字线以便正偏单元二极管和所选择的位线。多路器MUX0具有由NMOS晶体管QN(QN11到QN14，QN15到QN18，...)组成的复位电路402，这些NMOS晶体管用于将未选择的字线保持在低电平Vss。多路器MUX1的组成类似于多路器MUX0。
图12中示出的感测放大器SA是图10所示的感测放大器阵列203中32个感测放大器中的一个。连接到感测放大器SA的8个位线BL0，/BL0到BL3，/BL3的4对是从图6中位线组BL0或BL2中选择的。如前面所述，因为下部两个单元阵列MA0和MA1及上部两个单元阵列MA2和MA3不是同时激活的，所以感测放大器SA是为下部单元阵列MA0，MA1和上部单元阵列MA2，MA3共用的。
感测放大器SA是CMOS触发器类电流感测放大器，其带有激活PMOS晶体管QP30。其上两个结N1和N2分别直接连接至全局数据线304中GBi，/GBi中的一对。感测NMOS晶体管QN61和QN62的漏极经NMOS晶体管QN31和QN32分别选择性地连接至数据线DL和/DL，晶体管QN31和QN32由读取控制信号R控制以在读取操作时导通。在数据感测操作开始时，结点N1和N2经晶体管QN73彼此连接。在单元电流被转移以感测晶体管QN61和QN62时，其漏极通过NMOS晶体管QN71和QN72被钳制在Vss，这两个晶体管被时钟CLK控制导通。数据线DL，/DL被连接至一对由位线解码器/多路器(BL-DEC/MUX)选择的位线。
位线解码器/多路器BL-DEC/MUX具有选择门403，该选择门403由NMOS晶体管QN51到QN54，和Q55到Q58组成，这些晶体管由解码的信号S20到S23控制以便从4对位线选择一对以将它们分别连接至数据线DL和/DL。此外，位线解码器/多路器BL-DEC/MUX具有复位电路404，该复位电路由PMOS晶体管QP51到QP54，和QP55到QP58组成以便将未选择的位线保持在高电平Vdd。
数据线对DL，/DL在数据读取操作中经NMOS晶体管QN41，QN42和信号线BP，/BP连接至写入脉冲信号线30S中的一对信号线WP1，WPi，该NMOS晶体管由写入控制信号W驱动导通。
在上述配置中，当执行数据读取操作时，由选择门电路401选择的字线变为“H”，且由选择门电路403选择的字线对变成“L”。此时，来自所选位线对上所选互补单元的单元电流经数据线DL，/DL并经NMOS晶体管QN31，QN32转移到感测放大器SA的NMOS晶体管的漏极。在该操作过程中，NMOS晶体管QN71，QN72被保持在断开状态。然后，时钟CLK变为“H”以导通NMOS晶体管QN71，QN72，从而感测NMOS晶体管QN61，QN62的漏极被钳制在Vss。作为结果，由于单元电流的差而发生在结N1和N2之间的微分电压被正反馈，从而将一个结放大到Vdd而另一个放大至Vss。如上述放大的单元数据被输出至主数据线GB1，/GB1。
在数据写入模式中，电平为Vdd的正逻辑写入脉冲被输入到选择性的字线。同时，经写入脉冲信号线WP1，/WPi，电平为Vss或提升电平的负逻辑写入脉冲被应用至所选的位线对。这些正的和负的逻辑写入脉冲被控制以在其间和其中相应于要写入数据的电平具有一定的交叠状态，从而完成写入操作。写入电路和操作将在下面详细说明。
因为一个字线是公共连接至许多对单元的，所以要求字线供应大电流至该对单元。考虑到这样的电流值，要求设计字线解码器，字线本身的电阻，晶体管尺寸等的操作灵活性。应该理解用于图11中所示的8个字线的字线多路器MUX0和用于图12中所示的8个位线的位线解码器/多路器DEC/MUX具有相同的电路配置。因此，可实现这些电路区域以具有和图13中所示相同的布局。在图13中，示出了晶体管QP11到QP18，QN11到QN18选择信号S10到S13和图11的电路中低电平电源Vss，且相应于此，也示出了晶体管QN51到QN58，QP51到QP58，选择信号S20到S23和图12的电路中高电平电源Vdd。虽然相应于彼此的各个晶体管具有不同导电类型，但是对于这些电路可以使用相同的布局。
图13中垂直延伸的布线410是晶体管的门极线，其用作选择线和Vdd及Vss的电源线。这些可通过图案化多晶硅膜而同时形成。因为电源线Vss，Vdd被要求是电势固定，这是保持未选择位线和字线不浮置所必须的，所以不要求它们是低电阻的。因此，可以为这些线使用相同的多晶硅膜，该多晶硅用作门电极。虽然横向延伸的布线411是以示意的直线示出的，但这些是连接到晶体管源极和漏极的金属布线。连接部分412用来将金属布线411连接至位线和字线，图6中示出的垂直互连线(即，接触插头)101到104连接到这些位线和字线。
优选上述单元阵列中的位线和字线的线/空间为1F/1F(F：最小装置特征尺寸)。在保持线间距的同时将这些位线和字线连接至衬底上读取/写入电路200，如图6所示。在该情形中，所形成的图13中所示的金属布线411具有相同的1F/1F的线/空间。于此相反，安置在金属布线411线路上的晶体管具有为供应所需电流必须的大面积。考虑到该观点，在图13中，形成的每个晶体管具有金属布线411三倍间距的门极宽度。
当晶体管尺寸和金属布线间距是如上述确定的，为了有效地安置晶体管，选择信号线S10(S20)，S11(S21)，S12(S22)和S13(S23)以S10(S20)，S12(S22)，S11(S21)和S13(S23)的顺序安置，它们按照地址顺序0，1，2和3添加后缀。作为结果，在由选择信号线S10(S20)选择的QP11(QN51)，QP13(QN53)晶体管阵列，和由选择信号线S11(S21)选择的QP12(QN52)，QP14(QN54)晶体管阵列之间，安置的是由选择信号线S12(S22)选择的QP15(QN55)，QP17(QN57)晶体管阵列。通过采用这样的晶体管排列，可以在金属布线区域内安置大尺寸的晶体管，其中布线以小间距排列而没有闲置空间。
然后，参考图14到图16，可以解释位线，字线和其上连接到读取/写入电路200的部分是通过使用双重镶嵌方法而同时形成的。图14示出这样的状态，位线BL0是在覆盖衬底10的中间层介电膜11上形成的，在该衬底10上形成有读取/写入电路200。
通过双重镶嵌工艺与这些位线BL0同时形成的接触插头103a，104a。它们用于将要堆叠到其上的字线WL0，WL1和读取/写入电路200连接。虽然没有在图14中示出，其它用于将位线BL0的端部连接到读取/写入电路200的插头是与连接插头103a，104a同时形成的。
然后，如图15所示，它们中的每一个是由硫族化物组成的，且彼此堆叠的二极管是以预定的间距在位线BL0上形成的。然后，如图16所示，沉积中间层介电膜17以覆盖存储器单元MC，且然后通过双重镶嵌工艺，字线WL0在膜17上形成。在该工艺中，接触插头103b和104b分别被掩埋，该接触插头将被连接到接触插头103a和随后形成的字线WL1上。
图17A到17C沿字线WL0方向的横截面视图详细示出掩埋字线WL0和接触插头103b，104b的工艺。图17A示出这样一个状态，即安置中间层介电膜17以覆盖存储器单元MC，且然后平坦化。其后，如图17B所示，布线掩埋沟道501在中间层介电膜17中通过RIE(反应性离子蚀刻)工艺形成，以便掩埋字线，从而暴露存储器单元MC的上端。进一步，接触孔502是在接触插头103a，104a已经掩埋的位置处形成，以便比沟道501更深。然后，沉积布线材料金属层并由CMP(化学机械抛光)方法处理。作为结果，如图17C所示，字线WL0和接触插头103b，104b是同时掩埋和形成的。
连续地，周期应用双重镶嵌方法执行存储器单元形成，中间层介电膜沉积，布线和接触插头的形成。通过使用这样的工艺，如图7和图8所示，4层单元阵列可以这样的方式堆叠，每层的位线和字线被连接到衬底上的读取/写入电路。
图18示出读取/写入电路200中电路部分209b的结构，它们和单元阵列同时形成。如下面所述，写入电路209必须包括用于脉冲提升的电容器和二极管。在单元阵列二极管形成工艺中也形成这些二极管，然后获得图18的结构。该工艺将详细说明。如上所述，在单元阵列形成工艺之前在衬底10上形成晶体管电路。图18中所示的MOS电容器510是在晶体管电路形成工艺中形成的。二极管511是作为上面的MOS电容器510用第一单元阵列MA0中的二极管SD的形成工艺形成的。类似地，二极管512是用第二单元阵列MA1中的二极管SD的形成工艺形成的。
在图18的例子中，一个二极管511是这样形成的以便正极连接到二极管511上面的MOS电容器510上，且其它二极管512是这样形成的，即负极连接到二极管512上面的MOS电容器510上。如上所述，可以用如上述MOS电容器的任意极形成二极管。在二极管511，512和MOS电容器510之间，掩埋的是中间层介电膜513，514。注意，如果需要，可以在中间膜513，514中保留用在单元阵列形成工艺中的金属膜。
通过使用图18中示出的这样的结构，即使要求占据大面积用于MOS电容器，二极管堆叠在MOS电容器区域上面，从而可以降低写入电路209的芯片占据面积。
图19示出写入脉冲发生电路600，其用在上述写入电路209中用于经脉冲信号线WPi供应负逻辑写入脉冲至选择的位线。在图19中，H和/L是正逻辑脉冲和负逻辑脉冲，它们将分别被供应至所选的字线和所选的位线。这些正逻辑脉冲H和负逻辑脉冲/L被按照要写入的数据控制在其间的交叠状态，且负逻辑脉冲在负方向上根据交叠状态提升，从而获得写入脉冲。正逻辑脉冲H和负逻辑脉冲/L的交叠状态通过NAND门G12检测。NAND门G12的输出通过延迟电路605延迟一定时间从而供应至OR门G11的一个输入端。延迟电路605的延迟时间τ1近似等于T/2，其中T是正逻辑脉冲H和负逻辑脉冲/L的脉冲宽度。负逻辑脉冲/L通过另一个延迟电路606延迟一定时间从而供应至OR门G11的另一个输入端。和延迟电路605的延迟时间τ1相比，延迟电路606的延迟时间τ2足够小。
电容器601以这样的方式安置，即一个结Nb连接至OR门G11的输出端，而另一个结Na连接到脉冲信号线WPi。二极管602连接到结Na以便由负逻辑脉冲/L驱动将电容器601充电至负逻辑脉冲/L(如Vss)的电平。进一步，PMOS晶体管603也连接至结Na以便将信号线WPi保持在高电平未选择状态。也就是，晶体管603由逆变器604驱动，负逻辑脉冲/L被输入到该逆变器604以在未选择状态保持导通。从而将脉冲信号线WPi保持在Vdd。当负逻辑脉冲发生时，晶体管603关断。
参考图20，写入脉冲发生电路600的操作将在下面说明。在未选择状态，结Nb由OR门G11保持在“H”(＝Vdd)，且结Na由晶体管603保持在“H”(＝Vdd)。因此，在该状态，写入脉冲信号线WP1被保持在“H”。当“1”写入被执行时，正和负逻辑脉冲H和/L同时发生。此时，NAND门G12保持输出“H”电平，从而结Nb保持在“H”。同时，因为晶体管603关断，结Na通过二极管602放电，负逻辑脉冲/L供应至该二极管602以变成“L”(＝Vss)。
与此相比较，当“0”写入被执行时，负逻辑脉冲/L以校对正逻辑脉冲H延迟时间τ1(约等于T/2)。此时，当结Nb保持在“H”时，结Na由二极管602放电至“L”电平。然后，当结Nb接收到负逻辑脉冲/L经延迟电路606延迟τ2的结果时变成“L”，在负方向上于约T/2的周期内提升的负逻辑写入脉冲可在结Na获得。
通过使用这样脉冲控制的数据写入的原理如下。在“1”写入时，在交叠时间T中写入电流流进所选单元，该交叠时间T中正逻辑脉冲H和负逻辑脉冲/L彼此交叠。作为结果，所选单元的硫族化物通过自诱导加热退火变成富含晶体的低电阻状态。在“0”写入时，写入电流流进所选的单元，与“1”写入相比在较短时间内流入较大量的电流。作为结果，所选单元的硫族化物变成熔化状态并然后快速冷却成为富含非晶的高电阻状态。
图19中的写入脉冲发生电路600被示出，并强调了一个写入脉冲信号线WPi。实际上，该实施例中，如上所述，四个单元阵列MA0到MA3中下部两个单元阵列MA0和MA1被同时激活，上部两个单元MA2和MA3在不同于单元阵列MA0，MA1的周期中被同时激活。进一步，单元阵列中连接到不同位线的两个单元构成一对用于存储互补数据的单元。
图21示出写入脉冲发生电路600a到600d，其供应写入脉冲至同时激活的两个单元阵列中的两队位线，和其中的输入/输出关系。写入脉冲发生电路600a到600d的输出是通过图11中所示的多路器MUX0，MUX1选择供应至上部两个单元阵列或下部两个单元阵列。图21中，WPi@ist和WPi@2nd是写入脉冲信号线，它们将分别连接到同时激活的两个单元阵列中第一和第二层的位线(如，图5中的BL00和BL10)。/WPi@ist和/WPi@2nd是写入脉冲信号线，它们将连接到其它与上述位线(如，BL00和BL10)构成对的位线。H是要供应到两个单元阵列共享字线的正逻辑脉冲，且/L0n，/l1n，/L0n’，和/L1n’是供应到位线的负逻辑脉冲。详细地，/L0n和/L0n’被供应到两个单元阵列的下部单元阵列的位线对(如BL00和/BL00)，且/L1n和/L1n’被供应到两个单元阵列的上部单元阵列的位线对(如BL10和BL10)。如图19所示，正逻辑脉冲和负逻辑脉冲的交叠状态是基于要写入的数据确定的，并响应该要写入数据，负逻辑写入脉冲被选择性地提升供应到写入脉冲信号线WPi。
图22示出逻辑脉冲发生电路700以便发生图21所示的正逻辑脉冲和负逻辑脉冲。逻辑脉冲发生电路700经配置具有脉冲发生器710以便发生两个脉冲P0和P1，它们彼此相移并具有相同的脉冲宽度，和用于通过这两个脉冲组合发生所需写入脉冲的逻辑门电路720。
原始脉冲发生电路711发生脉冲宽度T的脉冲P0，和延迟电路712延迟脉冲P0以发生脉冲P1，其被延迟约T/2。由原始脉冲发生电路711发生的输出脉冲P0变成正逻辑脉冲H，其经驱动器供应至字线。
输入到逻辑门电路720的比特数据B0和B1是要被写入的数据比特，它们将分别被写入到两个单元阵列中下部单元阵列和上部单元阵列的对单元。注意图5中两个单元阵列MA0和MA1的对单元，详细的例子将解释如下：B0是将写入到由单元阵列MA0中T-cell0和C-cell0构成的对单元的写入数据；B1是将写入到由单元阵列MA1中T-cell1和C-cell1构成的对单元的写入数据。
一组AND门G21，G22和一组AND门G31，G32准备响应是否比特数据B0是“0”或“1”而选择原始脉冲发生电路711的脉冲P0输出或延迟电路712的脉冲P1输出。在接收到选择后，NAND门G23和G33的输出/L0n和/L0n’中的一个变成负逻辑写入脉冲以便写入“1”，其相位与正逻辑脉冲H相同，且其它的变成另一个负逻辑写入脉冲以便写入“0”，其相位相对正逻辑脉冲H被延迟。换句话说，按照比特数据B0，输出/L0n和/L0n’变成负逻辑写入脉冲以便将一个T-cell0和C-cell0写为“0”，而另一个被写为“1”。
类似地，一组AND门G41，G42和一组AND门G51，G52准备选择脉冲P0或P1。因此，NAND门G43和G53的输出/L1n和/L1n’变成负逻辑写入脉冲以便按照比特数据B1将T-cell1和C-cell1中的一个写为“0”，而另一个被写为“1”。
图23示出通过图22中所示的正和负逻辑脉冲获得的负逻辑写入脉冲波形，其被供应至位线BL00，/BL00，BL10和/BL10，如图5所示，两对单元T-cell0，C-cell0和T-cell1，C-cell1连接到其上以便写入数据。如信号波形组上方所示的四比特数据是这样的，第一比特相应于T-cell1，第二比特相应于C-cell1，第三比特相应于T-cell0，而第四比特相应于C-cell0。图21和图22中所示的正逻辑脉冲H被供应至字线WL0作为正逻辑写入脉冲。该正逻辑写入脉冲变成基准脉冲，而供应到各个位线的负逻辑写入脉冲是按照数据“0”，“1”脉宽控制的并被提升。结果，“0”写入单元的硫族化合物被熔化，然后快速冷却成为高电阻状态，且“1”写入单元的硫族化物被晶化成低电阻状态，如上所述。因此，可以同时执行写入以同时激活两个单元阵列中的单元对。
[工业适用性]
按照本发明，可以提供这样的相变存储器，三维单元阵列和读取/写入电路在小芯片区域上集成形成，且可执行高速读取/写入操作。

Claims (23)

1.一种相变存储器装置，其包括：
半导体衬底；
多个堆叠在所述半导体衬底上的单元阵列，每个单元阵列具有以矩阵方式安置的存储器单元以便存储作为数据的电阻值，其由所述存储器单元的相变确定，每个位线都共同连接到安置在所述矩阵的第一方向上的多个存储器单元的一端，而每个字线都共同连接到安置在所述矩阵的第二方向上的多个存储器单元的另一端；
读取/写入电路，其在所述半导体衬底上所述单元阵列下面形成以便读取和写入所述单元阵列的数据；
第一和第二垂直布线，安置在第一和第二边界外部以将各个单元阵列的所述位线连接至所述读取/写入电路，该边界在所述第一方向上限定所述单元阵列的单元布局区域；和
第三垂直布线，安置在第三和第四边界之一的外部以将各个单元阵列的所述字线连接至所述读取/写入电路，该边界在所述第二方向上限定所述单元布局区域。
2.如权利要求1所述的相变存储器装置，其中
每个所述存储器单元具有硫族化物和二极管堆叠结构，安置在各个单元阵列中所述位线和字线的交叉部分。
3.如权利要求2所述的相变存储器装置，其中
所述存储器单元的二极管串联连接到所述硫族化物，且所述位线侧的极作为负极，所述字线侧的极作为正极，所述位线和字线电势被固定成使得在未选择的状态反偏所述二极管，同时在数据读取和写入模式中，所选择的位线和所选择的字线分别在负方向和正方向上是脉冲驱动的。
4.如权利要求1所述的相变存储器装置，其中
所述单元阵列被堆叠成使得邻近的两个单元阵列共享位线和字线。
5.如权利要求1所述的相变存储器装置，其中
所述第一到第三垂直布线是连接插头，它们掩埋在包围所述单元阵列的中间层介电膜中。
6.如权利要求1所述的相变存储器装置，其中
每个所述单元阵列中邻近的两个存储器单元构成一对用于存储互补数据的单元，其中一个是高电阻值状态，另一个是低电阻值状态，
所述对单元的所述互补数据被读出到位线对作为一比特数据。
7.如权利要求6所述的相变存储器装置，其中
选择所述对单元以便另一个位线被安置在所述位线对之间，所述互补数据被读出到该位线对。
8.如权利要求1所述的相变存储器装置，其中
所述读取/写入电路包括：
全局总线区域，其具有多个数据线，读取的数据被转移到该数据线上，以及多个写入脉冲信号线用于将写入脉冲转移到所述位线上，所述数据线和所述写入脉冲信号线被安置成使得在所述第二方向上横跨所述单元布局区域的中央部分；
第一和第二位线选择电路，其分别沿所述单元布局区域的所述第一和第二边界安置，邻近的两个单元阵列的各个位线连接到该两个位线选择电路上；
第一和第二感测放大阵列，其分别用于感测由所述第一和第二位线选择电路选择的位线数据，所述第一和第二感测放大阵列被分别安置在所述第一、第二位线选择电路和所述全局总线区域之间；
字线选择电路，其沿所述单元布局区域的所述第三和第四边界中的一个安置，所述邻近的两个单元阵列共享的字线连接到其上；和
写入电路，其沿所述单元布局区域的所述第三和第四边界中的另一个安置以便发生所述写入脉冲，该写入脉冲供应到所述写入脉冲信号线。
9.如权利要求8所述的相变存储器装置，其中
所述共享字线在一定范围内被同时激活，该范围由所述字线选择电路选择，且对特定的范围内所述邻近的两个单元阵列的各个位线被同时选择，该各个范围是由所述第一和第二位线选择电路分别选择的，从而同时存取所述邻近的两个单元阵列中多个存储器单元中每个。
10.如权利要求9所述的相变存储器装置，其中
所述第一和第二感测器放大阵列具有用于同时感测多个存储器单元中每个单元数据的感测放大器，该多个存储器单元由所述邻近的两个单元阵列同时选择，其感测的数据被同时转移到所述全局总线区域中的所述数据线。
11.如权利要求9所述的相变存储器装置，其中
所述写入电路经配置同时输出写入脉冲，这些写入脉冲被转移到在所述邻近的两个单元阵列中同时选择的多个位线中的每一个，和所述全局总线区域中的所述写入脉冲信号线。
12.如权利要求8所述的相变存储器装置，其中
每个所述单元阵列中邻近的两个存储器单元构成一对用于存储互补数据的单元，其中一个是高电阻值状态，而另一个是低电阻值状态，
每个所述第一和第二感测放大器阵列包括安置在其中的不同类型电流感测放大器，每个所述电流感测放大器连接到位线对，所述对单元被连接到该位线对以便感测由于所述互补数据导致的电流差。
13.如权利要求8所述的相变存储器装置，其中
所述写入电路包括：
用于发生正逻辑脉冲和负逻辑脉冲的逻辑脉冲发生电路，该正逻辑脉冲和负逻辑脉冲被分别供应至每个所述单元阵列中所选的字线和所选的位线，所述正逻辑脉冲和负逻辑脉冲被控制以具有与写入数据相应的交叠宽度；和
写入脉冲发生电路，其用于按照写入数据选择性地提升来自所述逻辑脉冲发生电路的所述负逻辑脉冲输出，从而输出所述写入脉冲信号线。
14.如权利要求13所述的相变存储器装置，其中
所述逻辑脉冲发生电路包括：
脉冲发生电路，其用于发生两个相同脉冲宽度的脉冲，这两个脉冲彼此相移；和
逻辑门电路，其用于输出具有交叠时间的所述负逻辑脉冲和正逻辑脉冲，该交叠时间通过组合根据写入数据确定的逻辑决定。
15.如权利要求1所述的相变存储器装置，其中
所述多个单元阵列包括：
第一单元阵列，其具有多个互相平行的第一位线，该位线在覆盖所述读取/写入电路的中间层介电膜上形成，多个存储器单元，该多个存储器单元以规定的间距布局在每个第一位线上，以及多个第一字线，该多个第一字线被布局在所述存储器单元上使得将多个存储器单元连接到一起，该多个存储器单元在与第一位线交叉的方向上对齐；
第二单元阵列，其在所述第一单元阵列上形成，同时与所述第一单元阵列共享所述第一字线，并具有多个存储器单元，该多个存储器单元以与所述第一单元阵列相同的布局排列，以及多个第二位线上，该第二位线位于存储器单元之上使得将多个存储器单元连接到一起，该多个存储器单元在与所述第一字线交叉的方向上对齐；
第三单元阵列，其在所述第二单元阵列上形成，同时与所述第二单元阵列共享所述第二位线，并具有多个存储器单元，该多个存储器单元以与所述第二单元阵列相同的布局排列，以及多个第二位线，该第二位线位于存储器单元之上使得将多个存储器单元连接到一起，该多个存储器单元在与所述第二位线交叉的方向上对齐；
第四单元阵列，其在所述第三单元阵列上形成，同时与所述第三单元阵列共享所述第二字线，并具有多个存储器单元，该多个存储器单元以与所述第三单元阵列的存储器单元相同的布局安置，以及多个第三位线，该第三位线位于存储器单元之上使得将多个存储器单元连接到一起，该多个存储器单元在与所述第二字线交叉的方向上对齐。
16.如权利要求15所述的相变存储器装置，其中
每个所述单元阵列的所述存储器单元具有硫族化物和二极管，它们在所述第一到第三位线与所述第一和第二字线的每个相应的交叉部分堆叠。
17.如权利要求16所述的相变存储器装置，其中
所述硫族化物和二极管的层压顺序在上部和下部邻近的单元阵列之间颠倒，且形成所述二极管以具有这样的极性，即所述第一到第三位线的侧边作为阴极。
18.如权利要求15所述的相变存储器装置，其中
所述读取/写入电路包括：
全局总线区域，其具有读出的数据转移到其上的多个数据线，和多个用于将写入脉冲转移到所述位线的写入脉冲信号线，所述数据线和所述写入脉冲信号线被安置成使得横跨所述第二方向上的所述单元布局区域的中央部分；
第一位线选择电路，其沿所述单元布局区域的所述第一边界安置，所述第一和第三位线都连接到该第一边界；
第二位线选择电路，其沿所述单元布局区域的所述第二边界安置，所述第二位线连接到该第二边界；
第一和第二感测放大器阵列，其用于感测分别由所述第一和第二位线选择电路选择的位线的数据，所述第一和第二感测放大器阵列分别被安置在所述第一，第二位线选择电路和所述全局总线区域之间；
字线选择电路，其沿所述单元布局区域的所述第三和第四边界中的一个安置，所述第一和第二字线被连接到所述第三和第四边界中的一个；和
写入电路，其沿所述单元布局区域的所述第三和第四边界中的另一个安置以便发生所述写入脉冲，该写入脉冲被供应至所述写入脉冲信号线。
19.如权利要求18所述的相变存储器装置，其中
所述字线选择电路经配置以同时激活所述第一和第二字线中的一个，所述第一和第二位线选择电路经配置以同时选择所述第一和第三位线中的一个，并同时分别选择所述第二位线。
20.如权利要求19所述的相变存储器装置，其中
所述第一和第二感测放大器阵列具有感测放大器，以便同时感测所述第一和第二单元阵列或所述第三和第四单元阵列中多个被同时选择的存储器单元中每个单元的数据，这些单元阵列中感测的数据被同时转移到所述全局总线区域中所述数据线。
21.如权利要求19所述的相变存储器装置，其中
所述写入电路经配置以同时输出写入脉冲至所述全局总线区域中所述写入脉冲信号线，这些脉冲被转移到所述第一和第二单元阵列或所述第三和第四单元阵列中同时选择的多个位线中的每个。
22.如权利要求15所述的相变存储器装置，其中
邻近的两个存储器单元共享所述第一到第四单元阵列中每个单元阵列的所述第一或第二字线，这两个存储器单元构成一对用于存储互补数据的单元，其中一个数据是高电阻值状态，而另一个是低电阻值状态，
所述对单元的所述互补数据被读出到位线对作为一比特数据。
23.如权利要求22所述的相变存储器装置，其中
选择所述对单元以便另一个位线被安置在所述位线对之间，所述互补数据被读出到该位线对。
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