CN100399541C - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，其可以改善带有阻挡金属膜的Cu膜的可靠性以及电气特性等，同时，可以高效并容易地制造提高了可靠性以及电气特性等的半导体器件。在形成于基板(1)上的凹部(5)内，依次地叠层设置第1阻挡金属膜(6)、第2阻挡金属膜(7)和第3阻挡金属膜(8)。各阻挡金属膜(6)、(7)、(8)分别包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素。第2阻挡金属膜(7)通过CVD法和ALD法中至少一方的方法形成。在不朝大气开放的状态下在第3阻挡金属膜(8)上设置Cu膜(9)、(10)而埋入凹部(5)。

Description

半导体器件的制造方法
技术领域
本发明涉及具有Cu膜的半导体器件的制造技术，特别涉及具有埋入阻挡金属膜以及绝缘膜中的Cu膜的半导体器件的制造方法。
背景技术
通常，在半导体器件的内部设置布线的情况下，为了使布线难于劣化而在布线的周围设置阻挡金属膜(例如参照专利文献1和2)。下面就一般的Cu布线的形成方法进行简单的说明。
首先，在要设置Cu布线的层的层间绝缘膜中形成布线用的沟。在将Cu布线连接到其下层的布线层或扩散层等的导电层的情况下，使连接插塞用的孔与布线用的沟连通而进行开孔。例如，布线用的沟与连接插塞用的孔贯通该层间绝缘膜而形成为一体，并使导电层的表面露出。然后，覆盖布线用的沟与连接插塞用的孔的内壁面以及导电层的表面，通过PVD法设置阻挡金属膜。接着，在该阻挡金属膜上，设置在设置作为Cu布线的主要部的Cu膜(Cu层)时作为基底层的籽晶铜膜(seed-Cu层)。然后，在该籽晶Cu膜上通过镀铜技术使Cu膜生长，从而埋入布线用的沟与连接插塞用的孔内部。接着，通过CMP法对层间绝缘膜上的阻挡金属膜和Cu膜进行研磨而将其除去，从而形成由Cu构成的所希望的埋入式布线(镶嵌布线)。当要在Cu布线的上面还要形成上层布线的情况下，覆盖该Cu布线而设置层间绝缘膜后，在该层间绝缘膜上通过与上述方法相同的方法形成所希望的上层布线。
专利文献1：特开平8-17920号公报
专利文献2：特开平2001-244265号公报
一般地，为了防止Cu的凝聚而在25℃(室温)以下的低温形成籽晶Cu膜。而且，在室温下通过镀敷而生长籽晶Cu膜上的Cu膜。但是，如此在低温下形成的Cu膜(Cu布线、Cu插塞)由于晶粒较小，所以对应力迁移或电迁移等的缺陷的可靠性(耐性)较低。此时，为了提高Cu布线(Cu插塞)对所述缺陷的可靠性，通常是在镀Cu之后在100℃以上的高温进行退火处理(anneal)。如此，可以促进Cu膜的晶粒生长，提高Cu布线的可靠性。
如上所述，在镀Cu之后的退火处理在100℃以上的高温进行。此外，在Cu布线上设置上层布线的情况下，形成上层布线用的层间绝缘膜的温度一般也是350℃以上的高温。在Cu布线和阻挡金属膜之间的密合性低的情况下，当将Cu布线置于这种高温环境下时，Cu布线中的Cu原子和空位(vacancy)沿阻挡金属膜和籽晶Cu膜之间的界面移动。此外，在与Cu布线连接的下层布线为Cu布线的情况下，当设置在Cu通路插塞周围的阻挡金属膜和下层Cu布线之间的密合性低的情况下，在阻挡金属膜和下层Cu布线之间的界面中会发生同样的现象。其结果是，在Cu布线或下层Cu布线中形成空隙(void)，所述各Cu布线的可靠性、品质、以及电气特性降低。从而半导体器件的可靠性、品质、性能及成品率降低。
此外，如上所述，由于籽晶Cu膜是在将基板在室温以下的低温进行冷却的同时形成的，所以在形成籽晶Cu膜时不能利用表面扩散现象。因此，通过籽晶Cu膜的连接插塞用孔的内部被覆率(覆盖率)降低、或者布线用沟的开口部中通过籽晶Cu膜的悬伸部(OVERHANG)生长得较大。所有这些在形成籽晶Cu膜后会对通过电镀生长Cu膜而埋入连接插塞用孔和布线用沟时产生障碍。此时，为了抑制被覆率的低下或悬伸部的生长，试用了使用CVD膜或ALD膜作为阻挡金属膜的技术。但是，CVD膜或ALD膜与籽晶Cu膜的密合性低，所以在Cu布线的形成过程(加热过程)中在Cu布线中易于发生空隙。此外，CVD膜或ALD膜对成为其基底层的绝缘膜的种类或状态较敏感。即，难以将CVD膜或ALD膜直接而稳定地形成在绝缘膜上。因此，当在阻挡金属膜上单独使用CVD膜或ALD膜时，很可能会使Cu布线的可靠性或品质显著地降低。
发明内容
本发明是为了解决上述问题而作出的，其目的在于提供可以高效并容易地制造半导体器件的这样一种半导体器件的制造方法，其中，可通过改善覆盖Cu膜而埋入绝缘膜内的阻挡金属膜的膜质和成膜性、以及Cu膜和阻挡金属膜的密合性，来提高Cu膜的可靠性以及电气特性等，同时，由于具有这种Cu膜而提高了可靠性以及电气特性等的半导体器件。
为了解决上述问题，根据本发明的一实施例的半导体器件的制造方法，其特征在于，在设置于基板上的至少1层绝缘膜中形成的凹部内，通过PVD法设置包含属于4-A族(类)、5-A族和6-A族中任一族的至少一种金属元素的第1阻挡金属膜；在所述第1阻挡金属膜上面，通过CVD法和ALD法中至少一方的方法在不朝大气开放的状态下连续地设置包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素的第2阻挡金属膜；在所述第2阻挡金属膜上面，通过PVD法在不朝大气开放的状态下连续地设置包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素的第3阻挡金属膜；在所述第3阻挡金属膜上面在不朝大气开放的状态下连续地设置第1Cu膜；并对所述第1Cu膜进行加热处理。
根据该发明的一实施例的半导体器件的制造方法，可以改善覆盖Cu膜而埋入绝缘膜内的阻挡金属膜的膜质和成膜性、以及Cu膜和阻挡金属膜的密合性。结果，可提高Cu膜的可靠性以及电气特性等，同时，可以高效并容易地制造由于具有这种Cu膜而提高了可靠性以及电气特性等的半导体器件。
附图说明
图1为示出第1实施方式的半导体器件的制造方法的工序截面图；
图2为示出第1实施方式的半导体器件的制造方法的工序截面图；
图3为示出第1实施方式的半导体器件的制造方法的工序截面图；
图4为示出第1实施方式的半导体器件的制造方法的工序截面图；
图5为示出通过第1实施方式的半导体器件的制造方法所设置的Cu籽晶(Cu seed)层的表面状态的温度依赖性的照片；
图6为示出通过作为第1实施方式的比较例的背景技术的一实例的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片；
图7为示出通过作为第1实施方式的比较例的背景技术的另一实例的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片；
图8为分别示出第1实施方式的Cu布线与背景技术的Cu布线的烧结试验后的电阻值的曲线图；
图9为分别示出第1实施方式的Cu通路插塞与背景技术的Cu通路插塞的烧结试验后的电阻值的曲线图；
图10为分别示出作为第2阻挡金属膜使用CVD膜的第1实施方式的Cu布线与下层Cu布线的组合、以及背景技术的Cu布线与下层Cu布线的组合的SIV耐性的布线宽度依赖性的曲线图；
图11为分别示出作为第2阻挡金属膜使用ALD膜的第1实施方式的Cu布线与下层Cu布线的组合、以及背景技术的Cu布线与下层Cu布线的组合的SIV耐性的布线宽度依赖性的曲线图；
图12为分别示出通过第1实施方式的Cu布线与背景技术的Cu布线的电迁移耐性试验的TTF的曲线图；
图13为示出第2实施方式的半导体器件的制造方法的工序截面图；
图14为示出第2实施方式的半导体器件的制造方法的工序截面图；
图15为示出第2实施方式的半导体器件的制造方法的工序截面图；
图16为示出第3实施方式的一实例的半导体器件的截面图；
图17为示出第3实施方式的另一实例的半导体器件的截面图；
图18为示出第3实施方式的又一实例的半导体器件的截面图；
图19为示出第3实施方式的另外一实例的半导体器件的截面图；
图20为示出第3实施方式的另外又一实例的半导体器件的截面图；
图21为示出第4实施方式的半导体器件的截面图；
图22为示出通过第4实施方式的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片；
图23为示出通过作为第4实施方式的比较例的背景技术的一实例的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片；
图24为分别示出作为阻挡金属膜使用PVD-Ti膜的第4实施方式的Cu布线与下层Cu布线的组合、以及背景技术的Cu布线与下层Cu布线的组合的SIV耐性的布线宽度依赖性的曲线图；
图25为以不同的烧结退火(sinter anneal)温度分别示出第4实施方式的Cu布线内的Ti浓度和Ti的扩散深度关系的曲线图；
图26为分别示出第4实施方式的Cu布线与背景技术的Cu布线的烧结试验后的电阻值的曲线图。
符号说明：
1......半导体基板(基板)2、2a、2b、2c、21、21a、21b、32、42、42a、63、74......层间绝缘膜(绝缘膜)3......下层Cu布线(导电层)
5......导电层用凹部(凹部)5a......布线沟(布线用凹部)5b......通路孔(插塞用凹部)6、23、28......PVD-Ti膜(第1阻挡金属膜)7、24、29......CVD-TiSiN膜(第2阻挡金属膜)8、25、30......PVD-Ti膜(第3阻挡金属膜)9......籽晶铜膜(Cu基底膜、第1铜膜)10......镀铜膜(第2铜膜)11、26、31......阻挡金属膜12、27、62、72、73......Cu导电层(Cu膜、上层Cu膜)12a、27a、73a......Cu布线(Cu膜)2b、27b、73b......Cu通路插塞(Cu导通插塞、Cu膜)13、33、41、51、61、71、81、91......半导体器件42b层间绝缘膜(上层绝缘膜)43......扩散层(导电层)82......Cu虚拟(ダミ，dummy)布线(Cu虚拟导电层、Cu膜)
具体实施方式
下面参照附图说明本发明的各实施方式。
(第1实施方式)
首先参照图1-图12说明本发明的第1实施方式。图1-图4分别为示出该第1实施方式的半导体器件的制造方法的工序截面图。图5为示出通过该实施方式的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片。图6和图7分别为示出通过作为该实施方式的比较例的背景技术的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片。图8为分别示出该实施方式的Cu布线与背景技术的Cu布线的烧结试验后的电阻值的曲线图。图9为分别示出该实施方式的Cu通路插塞(plug)与背景技术的Cu通路插塞的分别进行烧结试验后的电阻值的曲线图。图10为分别示出作为第2阻挡金属膜使用CVD膜的该实施方式的Cu布线与下层Cu布线的组合、以及背景技术的Cu布线与下层Cu布线的组合的SIV耐性的布线宽度依赖性的曲线图。图11为分别示出作为第2阻挡金属膜使用ALD膜的该实施方式的Cu布线与下层Cu布线的组合、以及背景技术的Cu布线与下层Cu布线的组合的SIV耐性的布线宽度依赖性的曲线图。图12为分别示出通过该实施方式的Cu布线与背景技术的Cu布线的电(迁)移耐性试验的TTF的曲线图。
在该实施方式中，使用通过CVD(化学气相沉积)或ALD(原子层沉积)法的阻挡金属膜的成膜技术、籽晶铜膜的成膜技术、和通过镀敷法的Cu膜的成膜技术，设置由阻挡金属膜覆盖的Cu布线。此时，通过将由CVD法或ALD法成膜的阻挡金属膜夹在中间，在其两侧通过PVD(物理气相沉积)法形成由金属单质构成的阻挡金属膜。如此，可提高相对于应力诱发空隙形成(Stress induced voiding：SIV)或电迁移(electromigration：EM)的Cu布线的耐性、即Cu布线的可靠性。从而可以提高具有包含这种Cu布线的Cu多层布线结构的半导体器件相对于SIV或EM的耐性、即具有Cu多层布线结构的半导体器件的可靠性。
首先，参照图1至图4说明本实施方式的半导体器件及其制造方法。
如图1(a)所示，在半导体基板(硅晶片)1上，通过CVD法叠层成多层地设置有例如由SiQ2等构成的层间绝缘膜(inter level dielectric：ILD)2。在半导体基板1上设置有未示出的元件分离区或有源区、或各种半导体元件等。在各层间绝缘膜2中，在第n-1层(n为2或以上的整数)的层间绝缘膜(下层绝缘膜)2a上，至少设置有一根作为下导电层的第n-1层的下层Cu布线3。该下层Cu布线3例如由Ti的单层膜构成的阻挡金属膜4覆盖。此外，该下层Cu布线3还通过未示出的层间连接布线与设置在半导体基板1中的有源区或各种半导体元件电连接。在第n-1层的层间绝缘膜2a上面设置有第n层的层间绝缘膜2b。以下，说明第n层以上的制造工序。
首先，如图1(a)所示，在第n层的层间绝缘膜2b上，形成用于设置后面所述的各个第1-第3阻挡金属膜6、7、8和第n层的Cu膜(Cu层)12的凹部5。如后面所述，该Cu膜12由通过互相不同的成膜方法形成的第1Cu膜9和第2Cu膜10构成。但是，该第2Cu膜10与第1Cu膜9一体地形成。此外，在本实施方式中，该Cu膜12形成为由第n层的Cu布线12a、和将该Cu布线12a与下层Cu布线3电连接的Cu通路插塞12b构成的Cu导电层12。即，该Cu布线12a与下层Cu布线3电连接地通电，从而实际上起到布线的功能，作为所谓的有效布线而设置。此时，将该Cu膜12形成为Cu布线12a与Cu通路插塞12b一体的、即所谓的双镶嵌(dualdamascene)结构。
因此，导电层用凹部5由用于设置Cu布线12a的布线用凹部(布线沟)5a、和用于设置Cu通路插塞12b的插塞用凹部(通路孔)5b构成。而且，使插塞用凹部5b与布线沟5a连通地形成为一体。
具体地，首先，在第n层的层间绝缘膜2b上设置未示出的形成通路孔用的抗蚀剂掩模，在该层间绝缘膜2b的表面上形成预定的Cu通路插塞12b的插塞图形。接着，例如通过RIE法，沿着该插塞图形对层间绝缘膜2b进行蚀刻，直到露出下层Cu布线3的表面。如此，沿层间绝缘膜2b的厚度方向使其贯通，从而形成具有规定的图形的通路孔5b。随后，将用于形成通路孔用的抗蚀剂掩模从层间绝缘膜2b上剥离而除去。然后，在形成了通路孔5b的层间绝缘膜2b上设置未示出的形成布线沟用的抗蚀剂掩模，在该层间绝缘膜2b的表面上形成预定的Cu布线12a的布线图形。接着，例如通过RIE法，沿着该布线图形对层间绝缘膜2b进行蚀刻，直到露出其厚度方向的中间部。如此，如通路孔5b连通地形成具有规定的图形的布线沟5a。随后，将用于形成布线沟用的抗蚀剂掩模从层间绝缘膜2b上剥离而除去。如此，在第n层的层间绝缘膜2b内以规定的图形形成了其中通路孔5b与布线沟5a连通而一体地制成的第n层的导电层用凹部5。
然后，在该第n层的导电层用凹部5内设置阻挡金属膜11和Cu导电层12。如背景技术中所说明的，传统地，通过PVD法阻挡金属膜和籽晶Cu膜在真空中连续地成膜。而且，在形成籽晶Cu膜后，通过镀敷法在该籽晶Cu膜上形成镀铜膜。此后，对层间绝缘膜或Cu膜进行退火处理或CMP处理。而且，根据需要，可在覆盖Cu膜后进一步设置层间绝缘膜。对此，在本实施方式中，在由PVD膜构成的第1和第3阻挡金属膜6、8之间设置有由CVD膜构成的第2阻挡金属膜7。下面进行具体的说明。
首先，如图1(b)所示，覆盖第n层的层间绝缘膜2b的表面以及下层Cu布线3的露出面，在导电层用凹部5内设置由Ti单质构成的作为金属层(导电层)的第1阻挡金属膜(下层阻挡金属层)6。该Ti膜6通过作为PVD法的一种方法的溅射法在不朝大气开放(不暴露于大气)的情况下形成约3nm的膜厚。
然后，如图2(a)所示，在该第1阻挡金属膜(Ti膜)6的表面上，设置由作为金属氮化物的TiSiN构成的第2阻挡金属膜(中间阻挡金属层)7。该TiSiN膜7通过CVD法在不朝大气开放的情况下与Ti膜6连续地形成约3nm的膜厚。该TiSiN膜7与Ti膜6同样地也为导电层。
然后，如图2(b)所示，在该第2阻挡金属膜(TiSiN膜)7的表面上，设置由Ti单质构成的第3阻挡金属膜(上层阻挡金属层)8。该Ti膜8通过PVD法(溅射法)在不朝大气开放的情况下与TiSiN膜7连续地形成约3nm的膜厚。
通过这些工序，在导电层用凹部5内依次地叠层而设置了构成本实施方式的3层结构的阻挡金属膜11的第1-第3阻挡金属膜6、7、8。具体地，各阻挡金属膜6、7、8是在真空中连续地形成。因此，在各阻挡金属膜6、7、8上未形成有氧化物层。
然后，如图3(a)所示，在作为金属层的第3阻挡金属膜(Ti膜)8的表面上设置第1Cu膜9。该第1Cu膜9为用于设置后面所述的第2Cu膜10的籽晶层(基底层)。该第1Cu膜(籽晶Cu膜，Cu基底膜)9通过PVD法(溅射法)在不朝大气开放的情况下与Ti膜8连续地形成薄膜形状。即，该第1Cu膜9与第1-第3阻挡金属膜6、7、8连续地在真空中形成。而且，如后面所述，在形成该第1Cu膜9时，也可以将半导体基板1的温度设定为25℃或以上。
然后，如图3(b)所示，在该第1Cu膜9的表面上设置第2Cu膜10。该第2Cu膜10成为作为Cu导电层的主要部分的Cu导电层本体。该第2Cu膜10是以其基底层即第1Cu膜9作为籽晶层(seed layer)而在其表面上通过镀敷法形成的。具体地，作为第2Cu膜的Cu镀膜10与籽晶Cu膜9一体地通过镀敷法生长，直到与籽晶Cu膜9的膜厚成为约800nm为止。如此，在由布线沟5a和通路孔5b构成的导电层用凹部5的内侧，埋入第1-第3阻挡金属膜6、7、8以及籽晶Cu膜9和Cu镀膜10。在导电层用凹部5的埋入工作完成后，对层间绝缘膜2b以及各膜6-10等设定加热温度为约150℃、加热时间为约60分钟而进行退火处理。
其次，如图4(a)所示，除去导电层用凹部5外侧的不需要的第1-第3阻挡金属膜6、7、8以及籽晶Cu膜9和Cu镀膜10。具体地，通过对层间绝缘膜2b上的各膜6-10进行CMP处理，对层间绝缘膜2b上的各膜6-10进行研磨而将其除去。如此，仅在导电层用凹部5的内侧残留有第1-第3阻挡金属膜6、7、8以及籽晶Cu膜9和Cu镀膜10。即，用由第1-第3阻挡金属膜6、7、8的3层结构构成的阻挡金属膜11覆盖由Cu布线12a和Cu通路插塞12b一体地形成的双镶嵌结构的Cu导电层12，而设置在导电层用凹部5内。在以下的说明中，将Cu导电层12称为Cu双镶嵌布线12。
其次，如图4(b)所示，覆盖阻挡金属膜11和Cu双镶嵌布线12，在第n层的层间绝缘膜2b的表面上通过CVD法设置第n+1层的层间绝缘膜(上层绝缘膜)2c。之后，经过预定的规定工序，获得具有图4(b)所示布线结构的所希望的半导体器件13。即，获得作为Cu多层布线结构的、具有由下层Cu布线3和Cu双镶嵌布线12构成的2层的Cu叠层布线结构的本实施方式的半导体器件13。
下面，参照图5-图12，说明为了调查由上述实施方式的半导体器件的制造方法所制造的半导体器件的可靠性、品质、以及电气特性、而由本发明人所进行的一些实验及其结果。
第一方面，参照图5-图7，说明调查在籽晶Cu膜中Cu凝聚的实验及其结果。该实验是为了调查阻挡金属膜和设置在其表面上的籽晶Cu膜(籽晶Cu层)的密合性而进行的。具体地，对在形成籽晶Cu膜之前，阻挡金属膜对大气开放的情况下与阻挡金属膜对大气不开放的情况下，在阻挡金属膜上籽晶Cu膜中Cu的凝聚状态进行比较。在进行该Cu的凝聚试验时，本发明人等制备了下面所述的第1-第3样本14、101、102共3个样本。
首先，如图5(a)-(c)所示的第1样本14是通过与上述实施方式的半导体器件的制造方法相同的方法形成直到籽晶Cu膜9的样本。具体地，首先，在真空中，在相当于层间绝缘膜的SiO2膜的整面膜上，连续地设置相当于第1阻挡金属膜的PVD-Ti膜的整面膜、相当于第2阻挡金属膜的CVD-TiSiN膜的整面膜、相当于第3阻挡金属膜的PVD-Ti膜的整面膜。接着，在真空中在PVD-Ti膜上连续地设置PVD-籽晶Cu膜(PVD-seed-Cu膜)9的整面膜。如此，第1样本14具有在不暴露于大气(朝大气开放)的情况下连续地形成的PVD-Ti膜、CVD-TiSiN膜、PVD-Ti膜、以及PVD-seed-Cu膜9的各整面膜在SiO2膜的整面膜上叠层地设置的结构。这种结构记作：SiO2膜/PVD-Ti膜/CVD-TiSiN膜/PVD-Ti膜/PVD-seed-Cu膜9。而且，在上文中“/”表示在形成其前后的膜时未暴露于大气。在图5(a)-(c)所示的照片中，拍摄了上述结构中的PVD-Ti膜/CVD-TiSiN膜/PVD-Ti膜一体地形成的阻挡金属膜11和PVD-seed-Cu膜9，而未拍摄SiO2膜。该第1样本14用作本实施方式的第1实施例。
如图6(a)-(c)所示的第2样本101是通过与上述实施方式的半导体器件的制造方法相同的方法形成直到作为第3阻挡金属膜的PVD-Ti膜的样本。具体地，首先，在真空中，在相当于层间绝缘膜的SiO2膜的整面膜上，连续地设置相当于第1阻挡金属膜的PVD-Ti膜的整面膜、相当于第2阻挡金属膜的CVD-TiSiN膜的整面膜、相当于第3阻挡金属膜的PVD-Ti膜的整面膜。接着，在形成PVD-seed-Cu膜103之前，将相当于第3阻挡金属膜的PVD-Ti膜暴露于大气中，在其表层部上形成氧化物层。其后，在真空中，在该形成了氧化物层的PVD-Ti膜上设置PVD-seed-Cu膜103的整面膜。即，除了在已暴露于大气中的PVD-Ti膜上形成PVD-seed-Cu膜103以外，该第2样本101具有与第1样本14大致相同的结构。将该结构记作：SiO2膜/PVD-Ti膜/CVD-TiSiN膜/PVD-Ti膜//PVD-seed-Cu膜103。而且，在上文中“//”表示在形成其前后的膜时曾暴露于大气。在图6(a)-(c)所示的照片中，拍摄了上述结构中的PVD-Ti膜/CVD-TiSiN膜/PVD-Ti膜一体地形成的阻挡金属膜105和PVD-seed-Cu膜103，而未拍摄SiO2膜。该第2样本101用作本实施方式的第1实施例即第1样本14的比较例。
图7(a)-(c)所示的第3样本102是通过与背景技术中所说明的半导体器件的制造方法大致相同的方法形成的样本。具体地，首先，在真空中，在相当于层间绝缘膜的SiO2膜的整面膜上，设置相当于阻挡金属膜的PVD-Ta膜104的整面膜。接着，不朝大气开放地在真空中将PVD-seed-Cu膜106的整面膜设置在PVD-Ta膜104上。如此，第3样本102具有在不暴露于大气的情况下连续地形成的PVD-Ta膜104以及PVD-seed-Cu膜106的各整面膜在SiO2膜的整面膜上叠层地设置的结构。这种结构记作：SiO2膜/PVD-Ta膜104/PVD-seed-Cu膜106。而且，在图7(a)-(c)所示的照片中，拍摄了上述结构中的PVD-Ta膜104和PVD-seed-Cu膜106，而未拍摄SiO2膜。该第3样本102用作本实施方式的第1实施例即第1样本14的第2比较例。
在该试验中，首先，将上述第1-第3样本14、101、102分别在约200℃和约300℃进行约1小时的退火。此后，通过SEM对退火后的各样本14、101、102的各PVD-seed-Cu膜9、103、106的表面进行观察。同时，通过SEM对未经退火的各样本14、101、102的各PVD-seed-Cu膜9、103、106的表面进行观察。一般地，随着各阻挡金属膜(PVD-Ti膜、PVD-Ta膜)与各PVD-seed-Cu膜9、103、106的密合性变弱，各PVD-seed-Cu膜9、103、106的Cu通过退火而易于凝聚。图5-图7中，示出了通过SEM对退火处理前、约200℃的退火处理后、和约300℃的退火处理后的各样本14、101、102的表面进行观察的结果。
如图5(a)-(c)所示，在通过与本实施方式的半导体器件的制造方法作成的第1样本14中，在退火处理前、约200℃的退火处理后、和约300℃的退火处理后的任一状态中基本没有观察到在PVD-seed-Cu膜9上的Cu的凝聚。
此外，如图6(a)所示，在PVD-Ti膜暴露于大气后形成PVD-seed-Cu膜103的第2样本101中，在退火处理前的情况下基本没有观察到在PVD-seed-Cu膜103上的Cu的凝聚。但是，如图6(b)所示，在约200℃的退火处理后的情况下观察到了在PVD-seed-Cu膜103上的Cu的部分的凝聚。而且，如图6(c)所示，在约300℃的退火处理后的情况下观察到了在PVD-seed-Cu膜103上的大致全面地散乱的Cu的凝聚107。而且，由该约300℃的退火处理所发生的Cu的凝聚部分107比由所述约200℃的退火处理所发生的Cu的凝聚部分107大。
如图7(a)和(b)所示，在通过背景技术的半导体器件的制造方法形成的第3样本102中，在退火处理前和约200℃的退火处理后的情况下基本没有观察到在PVD-seed-Cu膜106上的Cu的凝聚。但是，如图7(c)所示，在约300℃的退火处理后的情况下观察到了在PVD-seed-Cu膜106上的大致全面地散乱的Cu的凝聚108。由该第3样本102的约300℃的退火处理所发生的Cu的凝聚部分108比如图6(c)所示的第2样本101的由所述约300℃的退火处理所发生的Cu的凝聚部分107大很多。
通过上述Cu的凝聚试验，可以得出如下所述的结论。如图5(c)所示，当在不暴露于大气的情况下连续地形成PVD-Ti膜(第3阻挡金属膜)以及PVD-seed-Cu膜9时，即使在约300℃下对PVD-seed-Cu膜9实施退火处理，也不发生Cu的凝聚(凝集)。而且，虽然在图中省略了，根据本发明人等追加的试验，当在不暴露于大气的情况下连续地形成PVD-Ti膜以及PVD-seed-Cu膜9时，即使在约450℃下对PVD-seed-Cu膜9实施退火处理，也不发生Cu的凝聚。
此外，对如图5(a)-(c)所示的在不暴露于大气的情况下连续地形成PVD-Ti膜以及PVD-seed-Cu膜9的第1样本14、和如图7(a)-(c)所示的在不暴露于大气的情况下连续地形成PVD-Ta膜以及PVD-seed-Cu膜106的第3样本102进行比较。如图5(a)和(b)以及图7(a)和(b)所示，第1样本14和第3样本102在进行直到约200℃的退火处理的情况下都没有发生Cu的凝聚。但是，当在约300℃对第1样本14和第3样本102实施退火处理时，如图5(c)所示，在第1样本14中没有发生Cu的凝聚，但是，如图7(c)所示，在第3样本102中发生了Cu的凝聚108。即，由此得出：即使在不暴露于大气的情况下通过PVD法连续地形成PVD-seed-Cu膜及其基底层时，由于基底层的材质的不同，也会造成Cu的凝聚的发生温度的不同。该基底层的材质或成膜工序的差异，与用于调查相对于后面所述的烧结、SIV、或EM的Cu布线(Cu导电层)的可靠性(耐性)的各种试验的结果的差异有关。
此外，由图6(a)-(c)可以得知，当在PVD-Ti膜上形成PVD-seed-Cu膜103的情况下，若在形成PVD-seed-Cu膜103之前将PVD-Ti膜暴露于大气，则会从约200℃开始慢慢发生Cu的凝聚。根据该结果，可以知道，当在PVD-Ti膜的表层部上形成氧化物时，会使PVD-Ti膜和PVD-seed-Cu膜103的密合性劣化(降低)。由此，可推知具有在其表层部上形成了氧化物层的Ti膜上形成Cu膜而制成的布线的半导体器件的可靠性会降低。
在背景技术的上述专利文献2中，公开了一种为了改善Cu布线与CVD膜或ALD膜的密合性的较低问题，而在CVD膜或ALD膜和籽晶Cu膜之间设置Ti氧化层的技术。该技术通过与上述第2样本相同的方法形成阻挡金属膜和籽晶Cu膜。具体地，在形成籽晶Cu膜之前，在CVD膜或ALD膜上形成Ti膜。接着，通过使Ti膜暴露于大气，在Ti膜的表层部上形成Ti氧化层。此后，在Ti氧化层上形成籽晶Cu膜。如此，可以提高由CVD膜或ALD膜构成的阻挡金属膜和籽晶Cu膜的密合性，可以改善Cu布线的可靠性从而可以改善半导体器件的可靠性。
但是，根据本发明人所进行的本实验，如可从图6(a)-(c)所得知的，当在Ti膜与籽晶Cu膜的界面上存在由于朝大气开放而产生的氧化层时，基本上不可能抑制Cu的凝聚。即，可以得知非常难以改善半导体器件的可靠性劣化的程度。
在图5-图7中，记述了将各PVD-seed-Cu膜9、103、106的退火温度设定为约200℃和约300℃时的试验结果(数据)。另一方面，如背景技术中所说明的，在形成成为Cu布线的PVD-seed-Cu膜后的退火处理一般都是在350℃以上的高温进行。对此，如上所述，本实施方式的第1样本14在退火处理温度上升到约450℃时也不发生Cu的凝聚，可以在即使是约450℃高温下进行退火处理。即，该第1样本14具有即使是约450℃高温下也可以将PVD-seed-Cu膜的膜质保持在适当状态下的耐性(可靠性)。
此外，在上述第1-第3样本14、101、102中，在各PVD-seed-Cu膜9、103、106中都采用了由以大约10nm的膜厚构成的Cu的整面膜。这些各PVD-seed-Cu膜9、103、106的约10nm的膜厚并不是以使用实际的半导体器件为目的而设定的。一般地，Cu的凝聚随着Cu膜变薄而更易于发生。因此，为了使Cu的凝聚加速而使得各PVD-seed-Cu膜9、103、106间的Cu的凝聚状态的比较变得较容易，而将各PVD-seed-Cu膜9、103、106形成其膜厚为大约10nm的薄体形状。
如此，该第1实验为在一直将各PVD-seed-Cu膜9、103、106形成为薄膜，而使Cu易于凝聚的状态(加速状态)下进行的加速实验。即，以可以容易地对通过各种材质或成膜方法所形成的各种阻挡金属膜上所设置的各PVD-seed-Cu膜9、103、106的Cu的凝聚状态进行比较为目的。
第二方面，参照图8和图9，说明调查Cu导电层的电气特性的实验及其结果。该实验是为了验证即使不在与Cu导电层直接接触的Ti膜的表层部上形成氧化物层，也基本上不会造成由Ti/Cu的反应而造成在Cu导电层的主要部位上的电阻值的上升。具体地，例如，将为了使由形成Cu导电层时的CMP对设置有Cu导电层的层间绝缘膜造成的损伤/破坏恢复的退火处理的温度、即烧结处理的温度由通常的约370℃上升到约400℃来进行处理。如此，通过使Ti膜与Cu导电层之间发生反应(Ti/Cu反应)，来评估该反应对Cu导电层的主要部位的电阻值会有如何影响。在进行该烧结处理(烧结试验)时，本发明人等制备了如下所述的第4和第5两个样本。
首先，虽然在图中未示出，该第4样本与上述Cu凝聚试验中所使用的第3样本102相同，也是由背景技术的半导体器件的制造方法所形成的样本。即，首先，在真空中，在层间绝缘膜中所形成的凹部内设置相当于下层阻挡金属膜的PVD-TaN膜。接着，不朝大气开放地在真空中使作为上层阻挡金属膜的PVD-Ta膜连续地叠层在PVD-TaN膜上。而且，不朝大气开放地在真空中通过PVD法连续地在PVD-Ta膜上叠层设置籽晶Cu膜。如此，第4样本具有在不暴露于大气的情况下连续形成的PVD-TaN膜/PVD-Ta膜形成的2层结构的阻挡金属膜。而且，PVD-TaN膜和PVD-Ta膜的膜厚皆形成为约10nm。该第4样本用作本实施方式的第2实施例即后面所述的第5样本的第3比较例。
其次，第5样本与上述Cu凝聚试验中所使用的第1样本14相同，也是通过上述实施方式的半导体器件的制造方法形成的样本。即，首先，在真空中，在层间绝缘膜中所形成的凹部内设置相当于下层阻挡金属膜的PVD-Ti膜。接着，不朝大气开放地在真空中将作为中间阻挡金属膜的CVD-TiSiN膜连续地叠层设置在PVD-Ti膜上。接着，不朝大气开放地在真空中将作为上层阻挡金属膜的PVD-Ti膜连续地叠层设置在CVD-TiSiN膜上。而且，还不朝大气开放地在真空中通过PVD法在PVD-Ti膜上连续地叠层设置籽晶Cu膜。如此，第5样本具有在不暴露于大气的情况下连续形成的PVD-Ti膜/CVD-TiSiN膜/PVD-Ti膜形成的3层结构的阻挡金属膜。而且，上层和下层各PVD-Ti膜的膜厚皆形成为约6nm。同时，CVD-TiSiN膜的膜厚形成为约3nm。通过将各PVD-Ti膜的膜厚设定为比通常情况厚的约6nm，可以良好的灵敏度对Ti/Cu反应进行测定。该第5样本用作本实施方式的第2实施例。
而且，在上述的第4样本和第5样本中，为了能容易地比较试验结果，采用了相同的Cu导电层结构。具体地，第4样本和第5样本的Cu导电层结构采用与如图4(b)所示的半导体器件13相同的双镶嵌结构。同时，Cu导电层12与下层Cu导电层电气连接，构成2层布线结构。在Cu导电层12中，图4(b)中实线箭头W2所示的Cu布线12a的宽度设定为约0.42μm。此外，Cu布线12a的长度设定为约1.7mm。此外，在Cu导电层12中，图4(b)中实线箭头W3所示的Cu通路插塞12b的直径设定为约0.14μm。
在该试验中，对上述第4样本在约370℃下进行规定时间的烧结处理。将该试验记作(A)。对上述第5样本在约370℃和约400℃的两个温度下进行规定时间的烧结处理。在此，将对第5样本在约370℃下进行的烧结处理记作(B)。将对第5样本在约400℃下进行的烧结处理记作(C)。该约400℃的加热温度为用于使Ti膜与Cu导电层之间的反应活性化的即所谓加速条件。如此，在对第4样本和第5样本进行约370℃或约400℃的烧结处理后，测定各样本的布线部及通路插塞的电阻值。而且进行多次这种处理。将其结果示出于图8和图9中。
如图8所示，布线电阻的最大值中，(A)的为最大。而且，布线电阻的测定值的偏移也是(A)的为最大。相对地，布线电阻的最大值中，(B)的为最小。而且，布线电阻的测定值的偏移也是(B)的为最小。(C)的布线电阻的最大值和布线电阻的测定值的偏移都位于(A)和(B)中间。
此外，如图9所示，通路插塞的电阻的最大值中，(A)的为最大。但是，(A)的通路插塞的电阻的测定值的偏移位于(B)和(C)中间。
相对地，通路插塞的电阻的最大值中，(C)的为最小。而且，通路插塞的电阻的测定值的偏移也是(C)的为最小。(B)的通路插塞的电阻的最大值位于(A)和(C)中间。
由此可知，根据本实施方式，通过将实施Cu导电层和阻挡金属膜的加热处理时的温度(履热历)设定为约400℃或以下，可以将布线部和通路插塞的电阻值抑制成与传统的相比充分低的值。即，通过在不暴露于大气的情况下连续地形成PVD-Ti膜/CVD-TiSiN膜/PVD-Ti膜/籽晶Cu膜，可以不在与Cu导电层直接接触的Ti膜的表层部上形成氧化物层，而抑制Ti/Cu的反应。结果，在Cu布线部或Cu通路插塞等Cu导电层的主要部位上基本上不会发生由Ti/Cu的反应导致的电阻值的上升。
第三方面，参照图10，就调查对Cu导电层中应力导致的空隙的发生(stress induced voiding：SIV)的耐性(可靠性)的实验及其结果进行说明。在进行该SIV试验时，本发明人等大致地制备了如下所述的第6和第7两种样本。
首先，虽然在图中未示出，该第6样本为通过背景技术的半导体器件的制造方法而形成的具有与上述烧结试验中所使用的第4样本基本相同的2层布线结构的样本。即，在该第6样本中，PVD-TaN膜和PVD-Ta膜的各阻挡金属膜皆不朝大气开放地其膜厚形成为约10nm。此外，图4(b)中实线箭头W3所示的Cu通路插塞的直径设定为约0.14μm。但是，图4(b)中实线箭头W1所示的下层Cu布线的宽度以及图4(b)中实线箭头W2所示的Cu布线的宽度分别设定成约0.42μm、约1μm、约2μm、约5μm、约10μm、和约25μm的6种而进行组合。具体地，如图10所示，通过改变下层Cu布线的宽度W1和Cu布线的宽度W2的组合，而预备(1)-(7)所示的7种第6样本。这7种第6样本用作本实施方式的第3实施例即后面所述的第7样本的第4比较例。
其次，第7样本为通过与上述实施方式的半导体器件的制造方法，使用作为中间阻挡金属膜的CVD-TiSiN膜，形成为与上述烧结试验中所使用的第5样本基本相同的2层布线结构的样本。例如，Cu通路插塞12b的直径W3设定为约0.14μm。但是，在第7样本中，PVD-Ti膜、CVD-TiSiN膜、和PVD-Ti膜皆不朝大气开放地其膜厚形成为约3nm。此外，与上述第7样本同样地，下层Cu布线3的宽度W1以及Cu布线12a的宽度W2分别设定成约0.42μm、约1μm、约2μm、约5μm、约10μm、和约25μm共6种不同的大小而进行组合。具体地，如图10所示，通过改变下层Cu布线的宽度W1和Cu布线的宽度W2，而预备(8)-(14)所示的7种第7样本。这7种第7样本用作本实施方式的第3实施例。
在该SIV试验中，通过将上述第6样本和第7样本的通路插塞的直径W3固定为约0.14μm，而改变下层Cu布线的宽度W1以及Cu布线的宽度W2，来调查由于应力产生的次品(缺陷)发生率的倾向。此时，首先将第6和第各7样本在未示出的恒温槽中在约225℃下保持约1000小时。此后，对由分别被设定在约0.42μm-约25μm范围内的布线的宽度W1和W2构成的、下层Cu布线和Cu布线的组合评价图形进行测定。在此，将对(1)-(7)的7种第6样本进行的SIV试验记作(D)。而将对(8)-(14)的7种第7样本进行的SIV试验记作(E)。在图10中示出了该SIV试验(D)和(E)的试验结果。
一般地，已公知布线宽度越宽，则应力的施加就越大，缺陷发生率就会上升。如图10所示，在样本(6)和(13)以及样本(7)和(14)中，与其它样本不同，特意将下层Cu布线的宽度W1以及Cu布线的宽度W2设定成相互差别较大。通过这种设定，来验证由于SIV造成的缺陷是由下层Cu布线的宽度W1以及Cu布线的宽度W2中的哪一方所造成的。
如图10所示的曲线图可知，在SIV(D)试验中，在下层Cu布线的宽度W1以及Cu布线的宽度W2皆为25μm的样本(5)中，缺陷发生率增加。与此相对地，在SIV(E)试验中，即使是在下层Cu布线的宽度W1以及Cu布线的宽度W2皆为25μm的样本(12)中，缺陷发生率也非常低。此外，在SIV(D)试验中，在样本(1)-(7)中，样本(3)、(4)和(7)的缺陷发生率基本上为0。与此相对地，在SIV(E)试验中，在样本(8)-(14)中，除了样本(12)以外全部的样本的缺陷发生率基本上为0。该结果表明，根据本实施方式，与下层Cu布线的宽度W1以及Cu布线的宽度W2各自的大小无关地，与传统技术相比，可以大大降低由于电阻上升而造成的缺陷发生率。即，根据本实施方式，与以往相比可大大地提高SIV可靠性(耐性)。
此外，在SIV试验(D)中，在特意将下层Cu布线的宽度W1以及Cu布线的宽度W2设定成相互差别较大的样本(6)和(7)中，样本(7)的缺陷发生率基本上为0。与此相对地，在SIV(E)试验中，在同样地特意将下层Cu布线的宽度W1以及Cu布线的宽度W2设定成相互差别较大的样本(13)和(14)中，任一样本的缺陷发生率都基本上为0。该结果表明，与下层Cu布线的宽度W1的大小相比，显然是因为Cu布线的宽度W2的大小而导致的由于SIV造成的缺陷。此外，根据本发明人等追加的试验表明，当在形成籽晶Cu膜之前使与该籽晶Cu膜直接接触的阻挡金属膜暴露于大气时，在(1)-(7)的全部第6样本和(8)-(14)的全部第7样本中，缺陷发生率大幅增加。即表明，当在形成籽晶Cu膜之前使与该籽晶Cu膜直接接触的阻挡金属膜暴露于大气时，与阻挡金属膜的结构或膜材质无关地，由于SIV造成的缺陷发生率将大幅增加。
第四方面，与上述第3试验相同地，参照图11，就调查对Cu导电层中SIV的耐性的实验及其结果进行说明。在进行该SIV试验时，本发明人等大致地制备了如下所述的第8和第9两种样本。
首先，虽然在图中未示出，该第8样本为通过背景技术的半导体器件的制造方法而形成的具有与上述SIV试验中所使用的第6样本完全相同的2层布线结构的样本。即，如图11所示，在该第8样本中，也将下层Cu布线的宽度W1以及Cu布线的宽度W2分别设定成约0.42μm、约1μm、约2μm、约5μm、约10μm、和约25μm共6种不同的大小而进行组合。即，通过使下层Cu布线的宽度W1和Cu布线的宽度W2分别在约0.42μm-约25μm的范围内改变而进行组合，从而制备由和上述第6样本相同的设定而构成的(15)-(21)的7种第8样本。在该(15)-(21)7种第8样本中，并分别将Cu通路插塞的直径W3设定成与上述第6样本相同的约0.14μm。这7种第8样本用作本实施方式的第4实施例即后面所述的第9样本的第5比较例。
其次，第9样本为通过与上述实施方式的半导体器件的制造方法，使用作为中间阻挡金属膜的ALD-TaN膜，形成为与上述SIV试验中所使用的第7样本基本相同的2层布线结构的样本。即，在第9样本中，PVD-Ti膜、ALD-TaN膜、和PVD-Ti膜皆不朝大气开放地连续形成。此外，如图11所示，在该第9样本中，下层Cu布线的宽度W1以及Cu布线的宽度W2分别设定成约0.42μm、约1μm、约2μm、约5μm、约10μm、和约25μm共6种不同的大小而进行组合。即，通过使下层Cu布线的宽度W1和Cu布线的宽度W2分别在约0.42μm-约25μm的范围内改变而进行组合，从而制备由和上述第7样本相同的设定而构成的(22)-(28)的7种第9样本。而且，在该(22)-(28)的7种第9样本中，分别将Cu通路插塞12b的直径W3设定成与上述第7样本相同的约0.14μm。但是，与第7样本不同地，在该第9样本中，仅将中间阻挡金属膜即ALD-TaN膜形成为约0.1nm的厚度。这7种第9样本用作本实施方式的第4实施例。
以与上述第3SIV试验大致相同的设定进行该第4SIV试验。但是，加热时间设定为第3SIV试验的一半约500小时。在此，将对(15)-(21)的7种第8样本进行的SIV试验记作(F)。而将对(22)-(28)的7种第9样本进行的SIV试验记作(G)。在图11中示出了该SIV试验(F)和(G)的试验结果。
如图11所示的曲线图表明，即使是在使用ALD-TaN膜作为中间阻挡金属膜的情况下，也可以获得与上述使用CVD-TiSiN膜的情况下相同的效果。即，即使是在使用ALD-TaN膜作为中间阻挡金属膜的情况下，与传统技术相比也可以大幅地提高SIV可靠性。而且，根据本发明人等追加的试验表明，当在形成籽晶Cu膜之前使与该籽晶Cu膜直接接触的阻挡金属膜暴露于大气时，在(15)-(21)的全部第8样本和(22)-(28)的全部第9样本中，缺陷发生率大幅增加。即表明，当在形成籽晶Cu膜之前使与该籽晶Cu膜直接接触的阻挡金属膜暴露于大气时，与阻挡金属膜的结构或膜材质无关地，由于SIV造成的缺陷发生率将大幅增加。
如此，第3SIV试验和第4SIV试验的结果表明根据本实施方式可以将SIV耐性提高至背景技术的同等水平以上。
第五方面，参照图12，就调查对Cu导电层的电迁移(electromigration：EM)的耐性的实验及其结果进行说明。在进行该EM试验时，本发明人等制备了如下所述的第10和第11两种样本。
首先，虽然在图中未示出，该第10样本为通过与背景技术的半导体器件的制造方法相同的方法而形成阻挡金属膜的样本。其它部分与图4(b)所示的本实施方式的半导体器件13相同。该第10样本用作本实施方式的第5实施例即后面所述的第11样本的第6比较例。其次，第11样本为通过上述实施方式的半导体器件的制造方法所制造的样本。该第11样本用作本实施方式的第5实施例。在该第10样本和第11样本将各自的Cu布线的宽度W2和Cu通路插塞的直径W3都设定为约0.15μm
在将该第10和第11各样本的保持温度设定为约325℃的同时将通过该第10和第11各样本的Cu布线的电流强度设定为约2MA/cm2的条件下实施第5EM试验。在图12中示出了在该条件下的布线宽度为约0.15μm的评价图形的EM试验的结果。
图12所示的曲线图表明，与背景技术的第10样本相比较，本实施方式的第11样本的通过EM的TTF(出现故障时间，time to failure)延长至约10倍以上。即表明，根据本实施方式，与背景技术相比，可以将EM耐性(TTF)提高一位数。根据本发明者等进行的研究表明，这样大幅度的TTF的延伸，是提高Cu膜和最上层的金属阻挡层Ti膜的密合性产生的效果。而且，根据本发明人等追加的试验表明，当在形成籽晶Cu膜之前使与该籽晶Cu膜直接接触的阻挡金属膜暴露于大气时，在该第10样本和第11样本中，图12所示曲线图朝左侧移动。即表明，当在形成籽晶Cu膜之前使与该籽晶Cu膜直接接触的阻挡金属膜暴露于大气时，与阻挡金属膜的结构或膜材质无关地，由于EM造成的TTF变短。
如以上所说明的，根据该第1实施方式，在形成于半导体基板1的第n层的层间绝缘膜2b上的导电层用凹部5内，在不朝大气开放的情况下连续地叠层形成第1阻挡金属膜(PVD-Ti膜)6、第2阻挡金属膜(CVD-TiSiN膜)7、和第3阻挡金属膜(PVD-Ti膜)8。同时，在不朝大气开放的情况下连续地在第3阻挡金属膜8上设置籽晶Cu膜(PVD-seed-Cu膜)9。之后，在籽晶Cu膜9上通过镀敷法生长Cu镀膜10而埋入凹部5。如此，将由第1-第3阻挡金属膜6、7、8的3层结构构成的阻挡金属膜11覆盖的双镶嵌结构的Cu导电层12，形成在第n层的层间绝缘膜2b中。
根据这种结构，由于在层间绝缘膜2b和对基底的材质或种类敏感的CVD-TiSiN膜7之间设置有PVD-Ti膜6，所以可以稳定地形成均质的CVD-TiSiN膜7。而且，由于在CVD-TiSiN膜7和Cu导电层12(PVD-seed-Cu膜9)之间设置有PVD-Ti膜8，所以可以提高Cu导电层12和阻挡金属膜11(PVD-Ti膜8)之间的密合性。即，可以改善覆盖Cu导电层12并埋入层间绝缘膜2b中的阻挡金属膜11的膜质和成膜性、以及Cu导电层12和阻挡金属膜11之间的密合性。结果，可以提高Cu导电层12的可靠性或电气特性。同时，可以高效并容易地制造由于具有这种Cu导电层12而提高了可靠性或电气特性的半导体器件13。同样地，在使用由ALD法形成的ALD-TaN膜用作为中间阻挡金属膜的本实施方式的第4实施例的第9样本中也是如此。
具体地，由于提高了Cu导电层12和阻挡金属膜11之间的密合性，所以，即使是对Cu导电层12实施高温的加热处理，也基本上不会发生Cu导电层12或下层Cu布线3中的Cu原子和空位(vacancy)沿Cu布线3或Cu导电层12和阻挡金属膜11之间的界面移动的现象。即，在Cu导电层12或下层Cu布线3中形成空隙(void)，而基本上不会发生Cu导电层12或下层Cu布线3的可靠性、品质和电气特性的降低。从而，基本上不存在由于在Cu导电层12或下层Cu布线3中形成空隙而造成的半导体器件13的可靠性、品质、性能和生产率的降低。
此外，由于提高了Cu导电层12(籽晶Cu膜9)和阻挡金属膜11之间的密合性，所以即使是将设置籽晶Cu膜9时半导体基板1的温度保持在约25℃或以上，也基本上不会发生Cu的凝聚。因此，在设置籽晶Cu膜9时的半导体基板1的温度保持在约25℃或以上，可以利用Cu的表面扩散现象而高效地形成品质优良的籽晶Cu膜。如此，可以提高由于该籽晶Cu膜9对通路孔5b内部的被覆率(覆盖率)，同时，基本上不存在位于布线沟5a的开口部的由籽晶Cu膜9造成的悬伸部的生长。结果，基本上可避免通过镀敷生长Cu镀膜10而埋入导电层用凹部5(布线沟5a、通路孔5b)时的故障。
此外，如上所述，由于即使是对Cu导电层12实施高温的加热处理，也基本上不会在Cu导电层12发生空隙或Cu的凝聚，所以可以对形成后的Cu导电层12实施高温的退火处理。如此，可以促进Cu导电层12内的晶粒生长，提高Cu导电层12相对于应力迁移或电迁移等的缺陷的可靠性(耐性)。
此外，在本实施方式中，在Cu导电层12(籽晶Cu膜9)、和与其直接接触的上层阻挡金属膜即第3阻挡金属膜(PVD-Ti膜)8之间，不存在通过朝大气开放而形成的金属氧化物层。因此，基本上不存在因金属氧化物层的存在而造成的Cu的凝聚。即，基本上不会由于金属氧化物层的存在而导致半导体器件13的可靠性的劣化。此外，本实施方式的阻挡金属膜11在上层和下层的各阻挡金属膜(PVD-Ti膜)6、8之间设置有由CVD-TiSiN膜构成的中间阻挡金属膜7。如此，一般地，Cu的扩散阻挡性可以对和CVD膜或ALD膜相比较差的Ti膜的阻挡性能进行加强(补充)。即，本实施方式的阻挡金属膜11与由单层Ti膜形成阻挡金属膜的情况下相比，其Cu的扩散阻挡性得到了提高。
此外，在本实施方式中，将全部的热处理工序设定为在约400℃以下实施。如此，可以抑制在Cu导电层12和PVD-Ti膜8的界面中的Ti-Cu合金化。同时，可以抑制由于Cu导电层12中的Ti扩散而导致的、Cu布线12a与Cu通路插塞12b的电阻值的上升。
(第2实施方式)
下面参照图13-图15说明本发明的第2实施方式。图13-图15为分别示出本实施方式的半导体器件的制造方法的工序截面图。与上述第1实施方式的相同部分标以相同的符号，并省略具体说明。
在本实施方式中，将Cu导电层与Cu布线和Cu通路插塞分别地形成，即所谓的单镶嵌结构，这一点与上述第1实施方式中不同。其它方面与上述第1实施方式相同。下面进行简单说明。
首先，如图13(a)所示，用与上述第1实施方式相同的方法，沿第n层的第1层间绝缘膜(第n层的下层层间绝缘膜)21a的厚度方向使其贯通，直到露出下层Cu布线3的表面，形成具有规定的图形的通路孔22b。
然后，如图13(b)所示，在通路孔22b内，在不朝大气开放的情况下连续地形成第1阻挡金属膜(PVD-Ti膜)23、第2阻挡金属膜(CVD-TiSiN膜)24、和第3阻挡金属膜(PVD-Ti膜)25。接着，在不朝大气开放的情况下连续地在第3阻挡金属膜25上面设置未示出的籽晶Cu膜。接着，在籽晶Cu膜上通过镀敷法生长未示出的Cu镀膜而埋入通路孔22b。此后，对第1-第3阻挡金属膜23、24、25和Cu膜实施CMP处理。如此，将由第1-第3阻挡金属膜23、24、25的3层结构构成的阻挡金属膜26覆盖的Cu通路插塞27b，形成在第n层的下层层间绝缘膜21a中。
其次，如图14(a)所示，在由阻挡金属膜26和Cu通路插塞27b构成的第n层的下层层间绝缘膜21a上设置第n层的第2层间绝缘膜(第n层的上层层间绝缘膜)21b。接着，沿第n层的上层层间绝缘膜21b的厚度方向使其贯通，直到露出阻挡金属膜26和Cu通路插塞27b的表面，形成具有规定的图形的布线沟22a。
然后，如图14(b)所示，在布线沟22a内，在不朝大气开放的情况下连续地形成第1阻挡金属膜(PVD-Ti膜)28、第2阻挡金属膜(CVD-TiSiN膜)29、和第3阻挡金属膜(PVD-Ti膜)30。接着，在不朝大气开放的情况下连续地在第3阻挡金属膜30上设置未示出的籽晶Cu膜。接着，在籽晶Cu膜上通过镀敷法生长未示出的Cu镀膜而埋入布线沟22a。此后，对第1-第3阻挡金属膜28、29、30和Cu膜实施CMP处理。如此，将由第1-第3阻挡金属膜28、29、30的3层结构构成的阻挡金属膜31覆盖的Cu布线27a，形成在第n层的上层层间绝缘膜21b中。
通过上述工序，在第n层的层间绝缘膜21内，形成了具有由Cu布线27a和Cu通路插塞27b分别地形成的单镶嵌结构所形成的Cu导电层27。
其次，如图15所示，覆盖阻挡金属膜31和Cu布线27a，在第n层的上层层间绝缘膜21b的表面上设置第n+1层的层间绝缘膜(上层绝缘膜)32。之后，经过预定的规定工序，获得具有图15所示布线结构的所希望的半导体器件33。即，获得作为Cu多层布线结构的、具有由下层Cu布线3和Cu单镶嵌布线27构成的2层的Cu叠层布线结构的本实施方式的半导体器件33。
如上所述，根据该第2实施方式，可以获得与上述第1实施方式相同的效果。而且，由于在Cu布线27a和Cu通路插塞27b之间设置有PVD-Ti膜28、CVD-TiSiN膜29、和PVD-Ti膜30的3层结构构成的阻挡金属膜31，所以在Cu布线27a和Cu通路插塞27b之间基本上不会发生背景技术中所说明的问题。
(第3实施方式)
下面参照图16-图20说明本发明的第3实施方式。图16-图20为分别示出本实施方式的半导体器件的截面图。与上述第1实施方式和第2实施方式的相同部分标以相同的符号，并省略具体说明。
在本实施方式中，对适用上述第1实施方式和第2实施方式的至少一方的半导体器件的制造方法而制造的、具有多层布线结构的半导体器件和具有虚拟布线结构的半导体器件，举出一些具体例子进行说明。
首先，如图16所示的半导体器件14，适用上述第1实施方式的半导体器件的制造方法而制造。具体地，首先，对设置在半导体基板1的表面上的最下层(第1层)的形成在层间绝缘膜42a(42)上所形成的凹部5，用第1阻挡金属膜6、第2阻挡金属膜7、第3阻挡金属膜8和Cu膜12埋入。之后，覆盖埋入凹部5的第1层的Cu膜12，在第1层的层间绝缘膜42a上设置作为上层绝缘膜的第2层的层间绝缘膜42b(42)。接着，在该第2层的层间绝缘膜42b内露出第1层的Cu膜12表面地形成第2层的凹部5。接着，通过PVD法，使第1阻挡金属膜6与第1层的Cu膜12接触而设置在第2层的凹部5内。接着，通过CVD法和ALD法中至少一方的方法，在第1阻挡金属膜6上设置第2阻挡金属膜7。接着，通过PVD法，在第2阻挡金属膜7上设置第3阻挡金属膜8。这些第1-第3阻挡金属膜6、7、8通过不朝大气开放而连续地形成。接着，在第2层的第3阻挡金属膜8上，在不朝大气开放的条件下设置作为Cu膜的第2层的Cu膜12，埋入该第2层的层间绝缘膜42b内的凹部5内。
随后，进行1次以上的上述处理。如此，可以获得在通过第1-第3阻挡金属膜6、7、8的3层结构构成的阻挡金属膜11覆盖的同时，由Cu布线12a和Cu通路插塞12b一体地形成的双镶嵌结构的Cu导电层12多层叠置地设置的结构的半导体器件41。各Cu导电层12通过阻挡金属膜11而相互地电气连接。同时，最下层的Cu导电层12(Cu导通插塞12b)通过阻挡金属膜11而与形成在半导体基板1的表层部的下层导电层即扩散层43相互地电气连接。
其次，如图17所示的半导体器件51，适用上述第2实施方式的半导体器件的制造方法而制造。即，具有多层叠置由Cu布线27a和Cu通路插塞27b分别地形成的单镶嵌结构的Cu导电层27而形成的结构，其中，Cu通路插塞27b由第1-第3阻挡金属膜23、24、25的3层结构构成的阻挡金属膜26所覆盖，Cu布线27a由第1-第3阻挡金属膜28、29、30的3层结构构成的阻挡金属膜31所覆盖。各Cu导电层27通过阻挡金属膜26、31而相互地电气连接。同时，最下层的Cu导电层27(Cu导通插塞27b)通过阻挡金属膜26、31而与形成在半导体基板1的表层部的下层导电层即扩散层43相互地电气连接。
其次，图18所示的半导体器件61适用上述第1实施方式和第2实施方式的半导体器件的制造方法而制造。即，Cu导电层62仅作为Cu布线而形成。同时，Cu导电层62设置在由单层膜形成的、叠层成多个层的各个层间绝缘膜63内。各层的Cu导电层62通过由第1-第3阻挡金属膜28、29、30的3层结构构成的阻挡金属膜31覆盖。
其次，图19所示的半导体器件71也适用上述第1实施方式和第2实施方式的半导体器件的制造方法而制造。即，除了最上层以外，各层的Cu导电层72仅作为Cu通路插塞而形成。同时，最上层的Cu导电层73形成为Cu布线73a和Cu通路插塞73b一体地形成的双镶嵌结构。各Cu通路插塞72和Cu导电层73设置在由单层膜形成的、叠层成多个层的各个层间绝缘膜74内。各层的Cu通路插塞72由第1-第3阻挡金属膜23、24、25的3层结构构成的阻挡金属膜26所覆盖。此外，最上层的Cu导电层73通过第1-第3阻挡金属膜6、7、8的3层结构构成的阻挡金属膜11覆盖。而且，最下层的Cu通路插塞(Cu导通插塞)72通过阻挡金属膜26而与形成在半导体基板1的表层部的扩散层43相互地电气连接。
图20所示的半导体器件81适用上述第1实施方式的半导体器件的制造方法而制造。即，在制造如图4(b)所示的第1实施方式的半导体器件13时，与形成第n层的Cu导电层和阻挡金属膜11并列地，在距Cu导电层12的规定距离处还设置有Cu虚拟导电层(Cu虚拟膜)82。该Cu虚拟导电层82作为仅由不伴随有通路插塞的布线形成的Cu虚拟布线82而形成。这种结构的Cu虚拟导电层82可以通过与Cu导电层12大致相同的工序而容易地获得。但是，该Cu虚拟导电层82与Cu导电层12不同，不是作为实际上有电流流动的有效布线而设置的导电层。该Cu虚拟导电层82是为了降低由于CMP工序或层间绝缘膜2的热收缩和热膨胀等造成在Cu导电层12中产生应力(外力)而设置的。
Cu导电层12如上述通过第1-第3阻挡金属膜6、7、8的3层结构构成的阻挡金属膜11覆盖。因此，Cu导电层12和阻挡金属膜11之间的密合性很高。因此，该Cu导电层12其本身对Cu导电层12中加上的应力的耐性高。通过在这种Cu导电层12的周围，还配置有与Cu导电层12同样地通过阻挡金属膜11覆盖的Cu虚拟导电层82，可以大幅地提高Cu导电层12对应力的耐性。
如上所述，根据该第3实施方式，可以获得与上述第1实施方式和第2实施方式相同的效果。而且，对应于半导体器件的规格等，可以提供各种结构或性能的半导体器件。
(第4实施方式)
下面参照图21-图26说明本发明的第4实施方式。图21为示出本实施方式的半导体器件的截面图。图22为示出通过本实施方式的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片。图23为示出通过作为本实施方式的比较例的背景技术的一实例的半导体器件的制造方法所设置的Cu籽晶层的表面状态的温度依赖性的照片。图24为分别示出作为阻挡金属膜使用PVD-Ti膜的本实施方式的Cu布线与下层Cu布线的组合、以及背景技术的Cu布线与下层Cu布线的组合的SIV耐性的布线宽度依赖性的曲线图。图25为以不同的烧结退火温度分别示出本实施方式的Cu布线内的Ti浓度和Ti的扩散深度关系的曲线图。图26为分别示出本实施方式的Cu布线与背景技术的Cu布线的烧结试验后的电阻值的曲线图。与上述第1-第3实施方式的相同部分标以相同的符号，并省略具体说明。
在本实施方式中，在上述第1-第3实施方式中分别使用的第1和第3阻挡金属膜6、8中，至少第3阻挡金属膜8实质上形成为由Ti构成的单层膜。同时，对埋入导电层用凹部5的第1-第3阻挡金属膜6、7、8、以及由第1和第2Cu膜9、Cu膜10构成的Cu布线12在约420℃或以下实施退火处理。由此，通过退火处理将从第3阻挡金属膜8扩散至Cu布线12中的Ti的浓度抑制为不足约1.2原子％。如此，在不会使Cu布线的电阻值上升的同时，可以提高相对于由热应力导致的空隙的发生或电迁移的耐性等的Cu布线的电气可靠性。
首先，参照图21就本实施方式的半导体器件及其制造方法进行说明。除了对埋入导电层用凹部5的第1-第3阻挡金属膜6、7、8、以及由第1和第2Cu膜9、10构成的Cu布线12实施退火处理的处理的温度以外，本实施方式的半导体器件的制造方法与上述的第1实施方式的半导体器件的制造方法基本上相同。
首先，如图21所示，用与上述第1实施方式相同的方法，沿第n层的层间绝缘膜2b的厚度方向使其贯通，直到露出下层Cu布线3的表面，形成具有规定的图形的布线沟5a和通路孔5b。
其次，在覆盖第n层的层间绝缘膜2b的表面和下层Cu布线3的露出面的状态下，将由Ti单层膜构成的第1阻挡金属膜(下层阻挡金属膜)6设置在导电层用凹部5内。该Ti膜6通过PVD法(溅射法)在不朝大气开放(不暴露于大气)的情况下形成约3nm的膜厚。接着，在该第1阻挡金属膜(Ti膜)6的表面上，设置由作为金属氮化物的TiSiN构成的第2阻挡金属膜(中间阻挡金属层)7。该TiSiN膜7通过CVD法在不朝大气开放的情况下与Ti膜6连续地形成约3nm的膜厚。然后，在该第2阻挡金属膜(TiSiN膜)7的表面上，设置由Ti单层膜构成的第3阻挡金属膜(上层阻挡金属层)8。在本实施方式中，该Ti膜8通过PVD法(溅射法)在不朝大气开放的情况下与TiSiN膜7连续地形成约15nm的膜厚。
然后，在第3阻挡金属膜(Ti膜)8的表面上由PVD法设置第1Cu膜9(seed-Cu膜)，该第1Cu膜9为用于设置第2Cu膜10的籽晶层(基底层)。在本实施方式中，该第1Cu膜9在不朝大气开放的情况下与Ti膜8连续地形成约60nm的膜厚。然后，将成为Cu布线的主要部分即Cu布线体部的第2Cu膜10通过镀敷法设置在作为其基底层的该第1Cu膜(籽晶Cu膜)9的表面上。与第1实施方式相同地，作为该第2Cu膜的Cu镀膜10与籽晶Cu膜9一体地生长，直到与籽晶Cu膜9一起的膜厚成为约800nm为止。如此，在由布线沟5a和通路孔5b构成的导电层用凹部5的内侧，埋入3层结构的阻挡金属膜11以及籽晶Cu膜9和Cu镀膜10。在导电层用凹部5的埋入工作完成后，对层间绝缘膜2b以及各膜6、7、8、9、10等设定加热温度为约150℃、加热时间为约60分而进行退火处理。
其次，通过CMP处理进行研磨而除去导电层用凹部5外侧的不需要的第1-第3阻挡金属膜6、7、8以及籽晶Cu膜9和Cu镀膜10。如此，用由第1-第3阻挡金属膜6、7、8的3层结构构成的阻挡金属膜11覆盖由Cu布线12a和Cu通路插塞12b一体地形成的Cu双镶嵌布线12，而设置在导电层用凹部5内。
其次，在覆盖阻挡金属膜11和Cu双镶嵌布线12的状态下，在第n层的层间绝缘膜2b的表面上通过CVD法设置第n+1层的层间绝缘膜(上层绝缘膜)2c。接着，对层间绝缘膜2b、2c、阻挡金属膜11和Cu双镶嵌布线12等设定加热温度为约370℃、加热时间为约60分钟而进行退火处理。之后，经过预定的规定工序，获得具有图21所示布线结构的所希望的半导体器件91。即，获得作为Cu多层布线结构的、具有由下层Cu布线3和Cu双镶嵌布线12构成的2层的Cu叠层布线结构的本实施方式的半导体器件91。
下面，参照图22-图26，说明为了调查由上述实施方式的半导体器件的制造方法所制造的半导体器件91的可靠性、品质、以及电气特性、而由本发明人所进行的一些实验及其结果。
第一方面，参照图22和图23，说明调查在籽晶Cu膜中Cu凝聚的实验及其结果。该实验是为了调查阻挡金属膜和设置在其表面上的籽晶Cu膜(籽晶Cu层)的密合性而进行的。具体地，对在形成籽晶Cu膜之前，阻挡金属膜对大气开放的情况下与阻挡金属膜对大气不开放的情况下的在阻挡金属膜上籽晶Cu膜中Cu的凝聚状态进行比较。在进行该Cu的凝聚试验时，本发明人等制备了下面所述的第12、第13样本15、109共2个样本。
首先，如图22(a)-(c)所示的第12样本15是通过与上述实施方式的半导体器件的制造方法相同的方法形成直到籽晶Cu膜9的样本。具体地，首先，在真空中，在相当于层间绝缘膜2的SiO2膜的整面膜上，连续地设置相当于第3阻挡金属膜(Ti阻挡金属膜)8的PVD-Ti膜8的整面膜，并使其形成为膜厚度至约10nm为止。接着，在真空中在PVD-Ti膜8上连续地设置PVD-籽晶Cu膜(PVD-seed-Cu膜)9的整面膜，直到其膜厚度为约10nm为止。如此，第12样本15具有在不暴露于大气(不朝大气开放)的情况下连续地形成的PVD-Ti膜8、PVD-seed-Cu膜9的各整面膜在SiO2膜的整面膜上叠层地设置的结构。这种结构记作：SiO2膜/PVD-Ti膜8/PVD-seed-Cu膜9。
而且，与第1实施方式相同地，“/”表示在形成其前后的膜时未暴露于大气。此外，在图22(a)-(c)所示的照片中，仅拍摄了上述结构中的PVD-Ti膜8和PVD-seed-Cu膜9，而未拍摄SiO2膜。该第12样本15用作本实施方式的第1实施例。
其次，如图23(a)-(c)所示的第13样本109是通过与上述实施方式的半导体器件的制造方法不同的方法，即在形成PVD-Ti膜8的整面膜之后，在其上形成PVD-seed-Cu膜9的整面膜之前，使PVD-Ti膜8朝大气开放而制成的样本。具体地，首先，在真空中，在SiO2膜的整面膜上，设置相当于第3阻挡金属膜(Ti阻挡金属膜)的PVD-Ti膜8的整面膜，并使其形成为膜厚度至约10nm为止。接着，在PVD-Ti膜8的整面膜之上形成PVD-seed-Cu膜110之前，将PVD-Ti膜8的整面膜暴露于大气中，在其表层部上形成氧化物层。其后，在真空中，在该表层部上形成了氧化物层的PVD-Ti膜8的整面膜上设置PVD-seed-Cu膜110的整面膜，并使其形成为膜厚度至约10nm为止。即，除了在已暴露于大气的PVD-Ti膜8的整面膜上形成PVD-seed-Cu膜110的整面膜以外，具有与第12样本15基本相同的结构。将该结构记作：SiO2膜/PVD-Ti膜8//PVD-seed-Cu膜110。
而且，与第1实施例相同地，“//”表示在形成其前后的膜时曾暴露于大气。在图23(a)-(c)所示的照片中，仅拍摄了上述结构中的PVD-Ti膜8和PVD-seed-Cu膜110，而未拍摄SiO2膜。该第13样本109用作本实施方式的第1实施例即第12的样本15的第1比较例。
在该试验中，首先，对上述第12和第13的各样本15、109分别在约370℃和约450℃进行约1小时的退火。此后，通过SEM对退火处理后的各样本15、109的各PVD-seed-Cu膜9、110的表面进行观察。同时，通过SEM对未经退火处理的各样本15、109的各PVD-seed-Cu膜9、110的表面进行观察。图22(a)-(c)和图23(a)-(c)中，分别示出了通过SEM对退火处理前、约370℃的退火处理后、和约450℃的退火处理后的各样本15、109的表面进行观察的结果。
如图22(a)-(c)所示，在通过与本实施方式的半导体器件的制造方法作成的第12的样本15中，在退火处理前、约370℃的退火处理后、和约450℃的退火处理后的任一状态中基本没有观察到在PVD-seed-Cu膜9上的Cu的凝聚。
此外，如图23(a)所示，在PVD-Ti膜8暴露于大气后形成PVD-seed-Cu膜110的第13的样本109中，在退火处理前的情况下基本没有观察到在PVD-seed-Cu膜110上的Cu的凝聚。但是，如图23(b)所示，在约370℃的退火处理后的情况下观察到了在PVD-seed-Cu膜110上的Cu的部分的凝聚111。而且，如图23(c)所示，在约450℃的退火处理后的情况下观察到了在PVD-seed-Cu膜110上的大致全面地散乱的Cu的凝聚111。
通过上述Cu的凝聚试验，可以得出如下所述的结论。如图22(c)所示，当在不暴露于大气的情况下连续地形成PVD-Ti膜8以及PVD-seed-Cu膜9时，即使在约450℃对PVD-seed-Cu膜9实施退火处理，也不发生Cu的凝聚。相反，当在已暴露于大气中的PVD-Ti膜8上形成PVD-seed-Cu膜110时，表明：由存在于PVD-Ti膜8和PVD-seed-Cu膜110之间的界面(PVD-Ti膜8的表层部)的氧化物层对PVD-Ti膜8和PVD-seed-Cu膜110之间的密合性产生阻碍，从而使各膜8和膜110之间的密合性劣化(降低)。从而可以推定具有在其表层部上形成了氧化物层的Ti膜上形成Cu膜而制成的布线的半导体器件的可靠性会发生劣化。而且，通过如上述实施方式的半导体器件的制造方法所作成的第12样本15即使在将退火处理温度升至约450℃时也不发生Cu的凝聚，即便是在约450℃的高温下也可以进行退火处理。即，该第12样本15具有即使是约450℃的高温也可以将PVD-seed-Cu膜的膜质保持在适当状态下的耐性(可靠性)。
而且，该实验与第1实施方式中所说明的Cu的凝聚实验相同地，为一直在将各PVD-seed-Cu膜9、110形成为薄膜，而使Cu易于凝聚的状态(加速状态)下进行的加速实验。即，以可以容易地对通过各种材质或成膜方法所形成的各种阻挡金属膜上所设置的各PVD-seed-Cu膜9、110等的Cu的凝聚状态进行比较为目的。但是，根据本发明人等的追加试验表明，在本实施实施方式和上述第1-第3实施方式中的3层结构的阻挡金属膜11、26、31中，得到与上述第12样本15同样的结果。
第二方面，参照图24，就调查对Cu导电层中应力导致的空隙的发生的耐性(可靠性)的实验及其结果进行说明。在进行该SIV试验时，本发明人等大致地制备了如下所述的第14和第15两种样本。
首先，虽然在图中未示出，该第14样本为通过背景技术的半导体器件的制造方法而形成的样本。即，在该第14样本中，PVD-Ta膜构成的阻挡金属膜不朝大气开放地其膜厚形成为约10nm。此外，图21中实线箭头W3所示的Cu通路插塞12b的直径设定为约0.14μm。但是，图21中实线箭头W1所示的下层Cu布线3的宽度以及图21中实线箭头W2所示的Cu布线12a的宽度分别设定成约0.42μm、约1μm、约2μm、约5μm、约10μm、和约25μm共6种不同的大小而进行组合。具体地，如图24所示，通过改变下层Cu布线3的宽度W1和Cu布线12a的宽度W2的组合，而制备(29)-(35)所示的7种第14样本。这7种第14样本用作本实施方式的第2实施例即后面所述的第15样本的第2比较例。
其次，第15样本为通过本实施方式的半导体器件的制造方法，将阻挡金属膜形成为具有PVD-Ti膜(第1阻挡金属膜)/CVD-TiSiN膜(第2阻挡金属膜)/PVD-Ti膜(第3阻挡金属膜)的3层结构的阻挡金属膜的样本。在该第15样本中，作为第3阻挡金属膜(上层阻挡金属膜)的PVD-Ti膜不朝大气开放地其膜厚形成为约10nm。此外，与上述第14样本同样地，在该第15样本中，Cu通路插塞12b的直径W3设定为约0.14μm，同时，下层Cu布线3的宽度W1以及Cu布线12a的宽度W2分别设定成约0.42μm、约1μm、约2μm、约5μm、约10μm、和约25μm共6种不同的大小而进行组合。具体地，如图24所示，通过改变下层Cu布线3的宽度W1和Cu布线12a的宽度W2的组合，而制备(36)-(42)所示的7种第15样本。这7种第15样本用作本实施方式的第2实施例。
在该SIV试验中，通过将上述第14样本和第15样本的通路插塞的直径W3固定为约0.14μm，而改变下层Cu布线3的宽度W1以及Cu布线12a的宽度W2，来调查由于应力产生的缺陷发生率。此时，首先将第14样本和第15样本在未示出的恒温槽中在约225℃下保持约1000小时。此后，对由分别被设定在约0.42μm-约25μm范围内的布线的宽度W1和W2的、下层Cu布线3和Cu布线12a的组合评价图形进行测定。在此，将对(29)-(35)的7种第14样本进行的SIV试验记作(H)。而将对(36)-(42)的7种第15样本进行的SIV试验记作(I)。在图24中示出了该SIV试验(H)和(I)的试验结果。
如图24所示的曲线图可知，在SIV(H)试验中，在下层Cu布线3的宽度W1以及Cu布线12a的宽度W2皆为25μm的样本(33)中，缺陷发生率增加。与此相对地，在SIV(I)试验中，即使是在下层Cu布线3的宽度W1以及Cu布线12a的宽度W2皆为25μm的样本(40)中，缺陷发生率也非常低。此外，在SIV(H)试验中，在样本(29)-(35)中，样本(34)的缺陷发生率基本上为0。与此相对地，在SIV(I)试验中，在样本(36)-(42)中，3个样本(36)、(41)、(42)的缺陷发生率基本上为0。该结果表明，根据本实施方式，与下层Cu布线3的宽度W1以及Cu布线12a的宽度W2各自的大小无关地，与传统技术相比，可以降低由于电阻上升而造成的缺陷发生率。即，根据本实施方式表明，可以提高SIV可靠性(SIV耐性)使其与传统技术的半导体器件同等地或更好。
第三，参照图25和图26，就调查Cu布线内的Ti浓度对布线电阻的影响的实验及其结果进行说明。在进行该实验时，本发明人等制备了下面所述的第16-第18样本的共3个样本(J)、(K)、(L)，这在图中未示出。这3个第16-第18样本(J)、(K)、(L)都是通过上述实施方式的半导体器件的制造方法形成的样本。具体地，这3个第16-第18样本(J)、(K)、(L)为在上述实施方式的半导体器件91中将Cu布线12a的宽度W2设定成约0.2μm的评价图形。
首先，第16样本(J)是在包含上述实施方式的半导体器件的制造方法的烧结退火处理中经过约370℃的温度下约60分钟的退火处理而形成的。如此，如图25中曲线图的虚线所示，第16样本(J)的Cu布线12a的表层部的Ti浓度设定为约0.07原子％。此外，第17样本(K)是在包含上述实施方式的半导体器件的制造方法的烧结处理中经过约420℃的温度下约60分钟的退火处理而形成的。如此，如图25中曲线图的实线所示，第17样本(K)的Cu布线12a的表层部的Ti浓度设定为约0.9原子％。而第18样本(L)是在包含上述实施方式的半导体器件的制造方法的烧结退火处理中经过约450℃的温度下约60分钟的退火处理而形成的。如此，如图25中曲线图的细实线所示，第18样本(L)的Cu布线12a的表层部的Ti浓度设定为约1.2原子％。在图25的曲线图中，横轴的深度(a.u.)表示以本实施方式的半导体器件91的3个第16-第18样本(J)、(K)、(L)所具有的Cu布线12a的表面作为0，并从该处朝向半导体基板1侧进行测量时所得到的深度。
本发明人等分别就这3个第16-第18样本(J)、(K)、(L)的布线电阻(a.u.)进行了调查。其结果在图26中示出。
图26中示出的曲线图表明，Cu布线12a中的Ti浓度设定为约0.9原子％的第17样本(K)的布线电阻，与Cu布线12a中的Ti浓度设定为约0.07原子％的第16样本(J)的布线电阻，基本上没有发生变化。具体地，该第16样本(J)和第17样本(K)的布线电阻皆为约1(a.u.)，处于适当的范围内。与此相对地，图26中示出的曲线图表明，Cu布线12a中的Ti浓度设定为约1.2原子％的第18样本(L)的布线电阻，为第16样本(J)和第17样本(K)的布线电阻的约2倍以上。具体地，该第18样本(L)的布线电阻为约2.25(a.u.)，完全处于规格以外。
由此表明，通过将Cu布线12a中的Ti浓度设定为不足约1.2原子％，可以抑制Cu布线12a中的电阻值的上升，而将其设定在适当的范围内。同时还表明，为了将Cu布线12a中的Ti浓度设定为不足约1.2原子％，优选的是将对Cu布线12a和Ti阻挡金属膜8施加的退火处理的温度设定在约420℃或以下。而且，虽然在图中省略了，根据本发明人等追加的试验表明，通过将Cu布线12a中的Ti浓度设定为至少约0.05原子％或以上，可以提高Cu布线12a的电气可靠性。在本实验中，通过SIMS方法测定Cu布线12a中的Ti浓度。根据该SIMS测定法，Ti和Cu的二次离子强度比(Ti/Cu)为约0.5E-2或以上至不足约0.7E-1的范围，相当于Cu布线12a中的Ti浓度为约0.05原子％或以上至不足约1.2原子％的范围。
此外，在具有图21所示结构的本实施方式的半导体器件91中，第1阻挡金属膜(下层阻挡金属层)即阻挡金属膜6也与下层Cu布线3的表面相连接。因此，在对Cu布线12a进行加工的烧结退火工序中，Ti原子也可能从阻挡金属膜6扩散至下层Cu布线3的表层部。但是，Ti阻挡金属膜6与下层Cu布线3的接触面积，和第3阻挡金属膜(上层阻挡金属膜)即Ti阻挡金属膜8与Cu布线12a的接触面积相比十分地小，所以基本上可以不考虑由于从Ti阻挡金属膜6扩散至下层Cu布线3中的Ti原子所造成的下层Cu布线3的电阻值的上升。
如上所述，根据该第4实施方式，可以获得与上述第1-第3实施方式相同的效果。
此外，本发明的半导体器件的制造方法并不受上述第1-第4实施方式的制约。在不脱离本发明的主旨的范围内，可以对其结构或制造工序等的一部分进行各种设定变更，或者对各种设定适当地进行合适的组合而实施本发明。
例如，作为第1和第3阻挡金属膜使用的Ti膜的膜厚并不限于在第1实施方式和第2实施方式中所列举的值。只要Ti膜具有至少为约1nm或以上的膜厚，就可以获得与上述第1-第4实施方式相同的结构。同时，上述第1和第3阻挡金属膜也不限于Ti膜。第1和第3阻挡金属膜只要是由包含属于4-A族、5-A族、6-A族中任一族的至少一种金属元素的膜形成就可以。Ti、Zr和Hf属于4-A族元素。V、Nb和Ta属于5-A族元素。Cr、Mo和W属于6-A族元素。因此，第1和第3阻挡金属膜只要是由包含Ti、Zr、Hf、V、Nb、Ta、Cr、Mo和W中的至少一种金属元素的膜形成就可以。在将包含这些种金属元素的膜作为第1和第3阻挡金属膜使用时，也可以获得与上述第1-第3各个实施方式相同的结构。
此外，第2阻挡金属膜不限于在第1实施方式中所使用的TiSiN膜或TaN膜。第2阻挡金属膜只要是由包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素的膜形成就可以。即，第2阻挡金属膜也是只要是由包含Ti、Zr、Hf、V、Nb、Ta、Cr、Mo和W中的至少一种金属元素的膜形成就可以。具体地，作为第2阻挡金属膜，优选地使用由例如TiN、TiSiN、Ta、TaN、TaSiN、WN、和WsiN中任一种材料制成的单层膜、或将该各种单层膜组合成2层或以上的叠层膜。将这些膜作为第2阻挡金属膜使用时，也可以获得与上述第1-第4各个实施方式相同的结构。同时，形成第2阻挡金属膜的方法只要是使用CVD法和ALD法中的至少一方就可以。而且，在将多个金属膜叠层而设置第2阻挡金属膜时，并不必通过全部相同的成膜方法来形成各个膜。例如，即使是通过CVD法和ALD法交互地设置各个膜来叠层设置也是可以的。
此外，Cu导电层(第1Cu膜、第2Cu膜)不必设置在半导体基板上的全部层间绝缘膜中。只要设置在各层间绝缘膜中规定层的层间绝缘膜内就可以。此外，Cu导电层也不必在所有的层间绝缘膜中都设置成相同的个数。Cu导电层的个数也可以因各层间绝缘膜而不同。此外，Cu导电层也不必在所有的层间绝缘膜中都形成相同的形状。Cu导电层的形状也可以因各层间绝缘膜而不同。此外，当在1层的层间绝缘膜中设置有多个Cu导电层时，在同一层间绝缘膜中各Cu导电层的形状也可以各不相同。即，可以将由3层结构的阻挡金属膜覆盖的Cu导电层按照所希望的半导体器件的规格，分别地作成仅为布线的结构、仅为通路插塞(导通插塞)的结构、以及具有布线和通路插塞(导通插塞)的结构。同时，可以将这些Cu导电层分别以规定的个数而混合设置在基板上的规定的层间绝缘膜内。或者，将这些Cu导电层以各层间绝缘膜为单位地分别地设置。
此外，在将Cu导电层设置成多层时，也不必将所有层的Cu导电层在叠层方向上电气连接。只要是按照所希望的半导体器件的规格等将各Cu导电层中规定的Cu导电层电气连接就可以。
此外，Cu导电层不一定要如上述第1-第4各个实施方式中设置在由背景技术的半导体器件的制造方法而形成的导电层的上方。例如，可以将Cu导电层设置在一形成于基板的表层部上的扩散层与一设置在基板上的规定层上的背景技术的导电层之间。而且，在该情况下，Cu导电层不必与扩散层和背景技术的导电层两方电气连接。Cu导电层可以与扩散层和背景技术的导电层中的任一方电气连接，或者以不与扩散层和背景技术的导电层中的任一方电气连接。而且，当然也可以使Cu导电层夹持设置在基板上的规定层上的背景技术的导电层，从而设置在其上方和下方的双方。此外，Cu导电层所电气连接的背景技术的导电层也可以不由Cu形成。例如，Cu导电层所电气连接的背景技术的导电层可以不由Al形成。
此外，Cu导电层不一定要如上述第1和第2实施方式中作为起实际布线功能的有效布线而设置。如在第3实施方式中参照图20所说明的，由于Cu膜其密合性以及对应力的耐性提高，因此也可以将Cu导电层分别地作成有效布线和Cu虚拟导电层(Cu虚拟布线)。此外，例如在上述第1实施方式和第2实施方式中，通过SiO2膜形成各层间绝缘膜2，但是也可以通过低相对介电常数膜(low-k膜)形成各层间绝缘膜。在该情况下，一般地，low-k膜比SiO2膜的强度差，对通过CMP处理等所受到的应力的耐久性低。在该情况下，与形成Cu有效布线并列地，可在low-k膜的指定的部位设置Cu虚拟导电层。由此，可以抑制比SiO2膜脆弱的low-k膜或设置在其内部的Cu有效布线的劣化。即，可以进一步提高半导体器件的品质、可靠性和电气特性等。
此外，Cu虚拟导电层的结构与上述Cu导电层同样地也不限于图20所示的Cu虚拟布线。例如，Cu虚拟导电层也可以为图4(b)所示的双镶嵌结构、图15和图17所示的单镶嵌结构、或者图19所示的不带有布线的仅为通路插塞(导通插塞)的结构。此外，Cu虚拟导电层的设置位置或个数等也与上述Cu导电层同样地，可以按照所希望的半导体器件的规格等在规定的位置上设置规定的个数。此外，还可只形成Cu虚拟导电层而将其设置在基板上。
此外，Cu膜的成膜方法不限于PVD法或镀敷法，例如也可以通过CVD法或ALD法来形成第1Cu膜。此外，也可以在进行设置了Cu膜后加热处理时进行Cu膜的软熔(重熔)，而基本上不会造成因该Cu膜的软熔而使Cu膜的品质、可靠性或者电气特性劣化的问题。即，即使是进行Cu膜的软熔，基本上不会使半导体器件的品质、可靠性或者电气特性发生劣化。
此外，上述第1-第4各个实施方式还可容易地适用于以逻辑大规模集成电路LSI、动态随机存储器DRAM、静态随机存储器SRAM为代表的存储器LSI或双极晶体管等各种半导体器件。

Claims (5)

1.一种半导体器件的制造方法，其特征在于，
在设置于基板上的至少1层绝缘膜中形成的凹部内，通过PVD法设置包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素的第1阻挡金属膜，
在所述第1阻挡金属膜上，通过CVD法和ALD法中至少一方的方法在不朝大气开放的状态下连续地设置包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素的第2阻挡金属膜，
在所述第2阻挡金属膜上，通过PVD法在不朝大气开放的状态下连续地设置包含属于4-A族、5-A族和6-A族中任一族的至少一种金属元素的第3阻挡金属膜，
在所述第3阻挡金属膜上在不朝大气开放的状态下连续地设置第1Cu膜，
对所述第1Cu膜进行加热处理。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在进行所述加热处理之前，以所述第1Cu膜作为籽晶层，通过镀敷法在所述第1Cu膜上生长第2Cu膜而埋入所述凹部。
3.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，将由TiN、TiSiN、Ta、TaN、TaSiN、WN和WsiN中任一种材料构成的单层膜、或将该各种单层膜组合成2层或2层以上的叠层膜设置为所述第2阻挡金属膜，将实质上为由Ti构成的单层膜设置为所述第1阻挡金属膜和所述第3阻挡金属膜。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第1Cu膜在基板温度为25℃或25℃以上的状态下形成。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，通过至少1层所述绝缘膜覆盖所述基板的表层部和设置在所述基板的上方的一方上的至少1层导电层，使该导电层的表面露出地在所述绝缘膜中形成所述凹部，并使所述第1阻挡金属膜与所述导电层的表面接触地设置在所述凹部内。
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