CN100418245C - 制造熔丝相变随机存取存储器的方法 - Google Patents

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Abstract

一种制造一存储器元件的方法，包括在一基材上形成一电极层，其包含以前端工艺制造的电路。为形成每一相变存储器单元，电极层包含一第一电极、一第二电极及介于第一及第二电极间的绝缘部。为形成每一相变存储器单元，在电极层的顶表面、跨越绝缘部形成一存储器材料桥。藉由在该桥上形成图案化导电层，及在该第一电极及该图案化导电层间形成一接触，以在该电极层上形成一存取结构。

Description

制造熔丝相变随机存取存储器的方法
技术领域
本发明关于一种以相变式存储器材料为主的高密度存储器元件及其制造方法，而相变式存储器材料包含硫属化合物(chalcogenide)的材料及其他材料。
背景技术
相变式存储器材料广泛地应用在读写的光碟机，其至少包含二种固相，一般如包含非晶固相及结晶固相，而激光脉冲在读写光碟机中，用于在二种固相间转换，且在相转换后读取材料上的光学特征。
在制造集成电路时，若提供一定程度的电流，亦有可能导致硫属化含物等或其他材质记忆基材的相变化。一般非晶状态具有比一般结晶状态的电阻率高的特征，因而可较易于被检测以显示数据。这些特性有利于使用可控式电阻材料来形成非易失性存储器电路，而可被随机存取的读和写。
从非晶状态转变成结晶状态一般是在一较低电流操作，而从结晶状态转变成非晶状态(在此称之重设)一般则是在一较高电流操作，包含用一短且高的电流密度脉冲去熔化或破坏结晶结构，当相变材料快速冷却之后，淬熄相变过程，让至少一部份的相变结构在非晶状态下稳定。所期望的是能使相变材料从结晶状态转变成非晶状态时的重设电流强度最小化，可藉由减少单元中相变材料元件的大小以及电极和相变材料间接触面积的大小，来降低所需的重设电流的强度，以达成电流绝对值小且密度较高的电流流经相变化材料元件。
现今之一发展方向乃于集成电路中形成较小孔洞，并且使用少量的可控式电阻材料来填充这些小孔洞。发展这些小孔洞的专利有：公告于1997年11月11日的Ovshinsky的美国专利号5,687,112，专利名称为具有渐减接触的多位元单单元存储器元件(Multibit Single Cell Memory ElementHaving Tapered Contact)；公告于1998年8月4日的Zahorik等的美国专利号5,789,277，专利名称为制造硫属化合物存储器元件的方法(Method ofMaking Chalogenide[sic]Memory Device)；公告于2000年11月21日的Doan等的美国专利号6,150,253，专利名称为可控的相变材料半导体元件及其制造方法(Controllable Ovonic Phase-Change Semiconductor Memory Device andMethod of Fabricating the Same)」。
欲制造这种极小尺寸的元件，且欲符合大规模存储器元件严谨规格的工艺变化时会有问题产生。因此希望能有小尺寸且重设电流低的存储器单元结构，以及能符合大规模存储器元件所需的严谨工艺变化规格的此种结构的制造方法，更进一步期望能提供一制造程序和结构，使其与同一集成电路的周边电路的制造可相容。
发明内容
在此所述的相变随机存取存储器(PCRAM)元件，适于使用于大规格的集成电路中。在此所述的技术包括：一存储器元件，包含一有一顶端的第一电极、有一顶端的第二电极以及在第一电极和第二电极间的一绝缘部，绝缘部在第一电极顶端与第二电极顶端附近、在第一电极和第二电极间有一厚度。一薄膜桥跨越绝缘部，在第一电极和第二电极间、跨越绝缘部形成一电极间路径。此跨越绝缘部的电极间路径，路径长度由绝缘部的宽度所定义。为易于说明，可将此桥想象成类似保险丝的结构，但对相变存储器来说，这个桥不像保险丝在于它包含了有至少两种固相的存储器材料，像以硫属化合物为主的材料或其他相关的材料，以一电流流经材料或于第一和第二电极实施电压，以在这两种固相间转换。
相变存储器材料的体积可以非常小，由绝缘部的厚度(x方向的路径长度)、形成桥之薄膜的厚度(y方向)、以及与路径长度垂直的桥的宽度(z方向)来决定。绝缘部的厚度，和用来形成桥之存储器材料的薄膜的厚度，由薄膜厚度技术的具体实施来决定，薄膜厚度不限于制造存储器单元时所使用的两方向工艺。桥的宽度也比一最小特征尺寸F小，在本发明的具体实施例中，这个尺寸F在微影图案化材料层时使用的微影过程中会详细说明。在一具体实施例中，使用光阻削减技术定义桥的宽度，其中使用光罩图案以在晶片上定义具有最小特征尺寸的微影光阻结构，且以等向性蚀刻来削减光阻结构以获得小于F的特征尺寸。此削减后的光阻结构之后便被用来以微影的方式将更窄的图案转移到存储器材料层上。同样地，也可使用其他技术以在集成电路上形成窄的材料线。于是，便可获得具有简单结构的相变存储器单元，可达成具有极小重设电流和低电力消耗量，并且易于制造。
在此所叙述之技术的具体实施例中，提供一存储器单元阵列，在此阵列中，多个电极部和其间的绝缘部在集成电路上含一电极层。电极层有一顶表面，在本发明的几个实施例中，其实质上为平面。多个对应的薄膜桥跨越一对电极部间的绝缘部，在电极层的顶表面上含有存储器元件。在阵列中的每一个存储器单元建造一电流路径，使其经由电极层顶表面的薄膜桥，自电极层中的第一电极流向第二电极。
可将已知技术中作为逻辑电路或存储器阵列电路，例如互补金氧半导体技术(CMOS)，实施于在此所述集成电路上电极层下方的电路。在一实施例中，一隔离元件，例如晶体管，在一对电极中至少一个第二电极的下方有一终端，且在阵列中的存储器单元中，一导体在此晶体管终端和第二电极间形成连接。根据示例实施例，电极层下方的电路包含多个偏压线，如一般源极导体，及多个隔离元件。隔离元件具有与多个偏压线之一耦合的一第一终端，以及一第二终端，以及在第二终端和存储器阵列电极层中的第一电极间延伸的一导体。此外，存储器单元中的字元线，分别沿着阵列里每列的绝缘元件连接，因此字元线上的信号控制可以控制沿着每列存储器单元，到任一偏压线间的连接。在一阵列实施例中，偏压线被配置与阵列中的一对列前后相接，并且在多个隔离元件中的一对隔离元件与前述之一对存储器单元相连接，耦合成多个偏压线中的一共有偏压线。
同样地，在一阵列实施例中，电极层上方的电路包含多个偏压线。在所述偏压线位于电极层上方的实施例中，电极层中作为存储器单元之第一电极的电极部被共用，使一单独电极部成为阵列中一纵列上的两个存储器单元之第一电极。同样地，在一具体实施例中，偏压线被配置沿着阵列中的纵列，和两个前后相接的存储器单元，共用一接触结构与前述之第一电极接触。
同时也披露一制造存储器元件的方法。此方法包含在含有电路之基材上形成电极层，此电路使用前端工艺所制造。此方法所制之电极层有一顶表面。为形成每一个相变存储器单元，电极层含有一个第一电极和一个第二电极，以及第一电极和第二电极间的一绝缘部。第一、第二电极和绝缘部，延伸至电极层的顶表面，且绝缘部在顶表面、第一和第二电极间有一宽度，如上所述与相变存储器单元结构相连接。此方法也包含在电极层顶表面、跨越绝缘部形成一存储器材料桥。桥包含一存储器材料膜，有第一端和第二端，并以第一端与第一、第二电极接触，桥定义了第一和第二电极间的路径，跨越绝缘部且其路径长度由绝缘部的宽度所定义。在此方法的实施例中，藉由于前述桥上形成一微影图案化导电层，制造一位于电极层上的存取结构，并且在前述之第一电极和图案化导电层间形成接点。
在一制造方法的实施例中，该电极层由包含下列几个步骤的工艺来制造：
在基材上形成一介电层；
在介电层上形成一第一导电层；
在第一导电层中蚀刻一图案，图案包含暴露基材的堆叠间区域，且基材上的堆叠包含介电层的留存部及第一导电层的留存部，堆叠有侧壁；
在堆叠上形成一侧壁介电层，并且蚀刻侧壁介电层以在堆叠之侧壁上形成侧壁间隙壁；
在堆叠间的区域、侧壁间隙壁和堆叠上形成一第二导电层；并且
用化学机械研磨或其他方式研磨第二导电层，以定义第二电极，其中，侧壁间隙壁于顶表面暴露且作为绝缘部，堆叠中第一导电层的部分在顶表面暴露则作为第一电极，堆叠中第二导电层的部分在顶表面暴露则作为第二电极。
在一制造方法的实施例中，存储器材料桥，由包含下列几个步骤的工艺来制造：
在电极层顶表面形成一存储器材料层；
在存储器材料层上形成一光阻材料层；
使用一微影工艺，图案化光阻材料层，以定义一带；
削减带的宽度，以在存储器材料层上定义一更窄的光阻材料带；
蚀刻未被更窄的光阻材料层带所保护的存储器材料层，以形成一存储器材料带；以及
图案化存储器材料带以定义桥。
此所述之相变存储器中存储器单元所使用的形成桥的方法，在其他用途亦可被用来制造极小桥。纳米科技元件的极小桥结构除了使用相变材料，还有使用如金属、介电质、有机材料、半导体等材料。
附图说明
图1揭示一薄膜桥相变存储器元件的具体实施；
图2揭示图1的薄膜桥相变存储器元件中的电流路径；
图3揭示图1的薄膜桥相变存储器元件中的相变主动区；
图4揭示图1的薄膜桥相变存储器元件的尺寸；
图5揭示一对相变存储器元件的结构，其在电极层下方有存取电路，在电极层上方有位元线；
图6揭示图5结构的布局平面图；
图7为包含相变存储器元件的存储器阵列的示意图；
图8为包含薄膜熔丝相变存储器阵列及其他电路的集成电路元件的方块图；
图9为包含由前端工艺形成的存取电路的结构剖面图，其在制造以图5所示结构为主的相变存储器元件的过程中产生；
图10为揭示图5所示结构的电极层组成的初始步骤的剖面图；
图11A和图11B揭示图10图案化结构的布局剖面图，在图5的电极层结构形成电极堆叠；
图12揭示在图11B的电极堆叠上，形成侧壁绝缘层的对应步骤剖面图；
图13揭示在图12结构上，形成一导电材料层的对应步骤剖面图；
图14揭示研磨图13结构中导电材料和侧壁绝缘体的对应步骤剖面图；
图15揭示在图14结构上，形成一相变材料薄膜层及保护罩层的对应步骤剖面图；
图16A至图16B揭示图案化图15的相变材料薄膜层的布局剖面图，在相变材料上形成光阻带；
图17A至图17B揭示图案化图15的相变材料薄膜层的布局剖面图，蚀刻图16A至图16B的光阻带后，形成光阻窄带；
图18A至18B揭示，依据图17A至图17B所示之光阻图案，经过蚀刻相变材料薄膜层后的相变材料带之布局剖面图；
图19A至19B揭示图案化图图18A至18B的相变材料带之布局剖面图，用来形成电极层上的相变材料桥；
图20A至20B揭示，依据图图19A至19B之模型，经过蚀刻后的相变材料桥之布局剖面图；
图21揭示在图20A至20B所示结构上，形成一介电填充层的对应步骤剖面图，包含电极层和相变材料桥；
图22A至22B揭示在介电填充层中形成导电插塞后的布局剖面图，其与图21所示结构之相变材料桥连接；
图23在图22A至22B所示结构上，形成一图案化导电层的对应步骤剖面图；
图24A至24E说明一研磨电极层之另一工艺，对应参照图14说明的工艺；
图25A至25B说明一制造自我对准存储器桥，以及以光罩削减为主之电极结构步骤的第一步；
图26A至26B说明一制造自我对准存储器桥，以及以光罩削减为主的电极结构步骤的第二步；
图27A至27B说明一制造自我对准存储器桥，以及以光罩削减为主的电极结构步骤的第三步；
图28A至28B说明一制造自我对准存储器桥，以及以桥侧壁光罩为主的电极结构步骤的第一步；
图29A至图29B说明一制造自我对准存储器桥，以及以桥侧壁光罩为主之电极结构步骤的第二步；
图30A至图30B说明一制造自我对准存储器桥，以及以桥侧壁光罩为主的电极结构步骤的第三步；
图31A至图31B说明一制造自我对准存储器桥，以及以桥侧壁光罩为主的电极结构步骤的第四步；
图32A至图32B说明一制造自我对准存储器桥，以及以桥侧壁光罩为主的电极结构步骤的第五步；
图33说明一制造自我对准存储器桥，以及以桥侧壁光罩为主的电极结构步骤的第六步；
图34A至图34B说明一使用镶嵌工艺来制造存储器材料桥之步骤的第一步；
图35A至图35B说明一使用镶嵌工艺来制造存储器材料桥之步骤的第二步；
图36说明一使用镶嵌工艺来制造存储器材料桥之步骤的第三步；
图37说明一使用镶嵌工艺来制造存储器材料桥之步骤的第四步；
图38说明一使用镶嵌工艺来制造存储器材料桥之步骤的第五步；
图39A至图39B说明一使用镶嵌工艺来制造存储器材料桥之步骤的第六步；
图40说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第一步；
图41A至图41B说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第二步；
图42A至图42B说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第三步；
图43A至图43B说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第四步；
图44A至图44B说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第五步；
图45说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第六步；
图46说明一使用另一镶嵌工艺的方法来制造存储器材料桥之步骤的第七步；
图47说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第一步；
图48说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第二步；
图49说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第三步；
图50说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第四步；
图51说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第五步；
图52说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第六步；
图53说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第七步；
图54A至图54B说明以双面侧壁光罩工艺为主，形成材料窄桥之工艺的第八步；
图55说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第一步；
图56说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第二步；
图57说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第三步；
图58说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第四步；
图59说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第五步；
60图说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第六步；
图61说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第七步；
图62说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第八步；
图63说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第九步；
64图说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第十步；
图65说明在一双镶嵌工艺中，用来形成上述存储器元件之电极层的第十一步；
图66提供图65所示结构之另一透视图；
图67说明形成与上述完成之存储器架构自我对准接触的前端工艺之第一步；
图68说明形成与上述完成之存储器架构自我对准接触的前端工艺之第二步；
图69说明形成与上述完成之存储器架构自我对准接触的前端工艺之第三步；
图70说明形成与上述完成之存储器架构自我对准接触的前端工艺之第四步；
图71说明形成与上述完成之存储器架构自我对准接触的前端工艺之第五步；
图72揭示一使用图71结构之存储器元件的阵列架构。
实施方式
本发明提供的薄膜保险丝相变存储器单元及其阵列及其形成方法的详细说明，参照图1至图72。
图1说明一存储器单元10的基本结构，包含位于电极层上的存储器材料桥11，而电极层包含一第一电极12、一第二电极13及介于第一电极及第二电极间的绝缘部14。第一电极12及第二电极13分别具有顶表面12a及13a，同样地，绝缘部14具有顶表面14a。在说明的实施例中，电极层中各结构的顶表面12a、13a及14a定义电极层的一实质平坦的顶表面，而存储器材料桥11则在电极层之平坦的顶表面之上，因此，第一电极12及桥11间的接触，以及第二电极13及桥11间的接触位于桥11的底部。
图2揭示存储器单元结构所形成的第一电极12、桥11及第二电极13的电流路径。为了控制存储器单元的操作，可以在不同组态下使第一电极12及第二电极13接触，来执行存取电路，以此可程序化设置桥11，并利用记忆材料的逆转，使之可留于两固相中的一相。举例来说，使用一硫属化合物(chalcogenide)为主的相变存储器材料，此存储器单元可以设定在一相对高的电阻状态以及设定在一相对低的电阻状态，在相对高的电阻状态中，电流路径中至少一部份的桥是非晶状态，而在相对低的电阻状态中，电流路径中大部分的桥是结晶状态。
图3揭示位于桥11中的主动通道(active channel)16为材料导入的区域，以改变此至少两种固相。在说明的结构中，将此主动通道16制成相当小，以降低诱发相变所需的电流大小。
图4揭示存储器单元10的重要尺寸，主动通道16的长度L(在x方向)，由第一电极12及第二电极13间绝缘部14(在图中称为通道介电质)的厚度所定义。在存储器单元的实施例中，可以控制绝缘部14的厚度以控制长度L。在另一实施例中，可使用薄膜沉积技术来建构绝缘部14的宽度，以在一电极堆叠的侧边形成一薄侧壁介电质。因此，在存储器单元的实施例中，其具有小于100纳米的通道长度L；于其他实施例中，其具有约40纳米或更少的通道长度L；在其他实施例中，其具有小于20纳米的通道长度。可以了解的是，若依其他特定应用所需，可以使用如原子层沉积及类似的薄膜沉积技术，使通道长度L甚至小于20纳米。
同样地，在存储器单元的说明实施例中，桥的厚度T(在y方向)可以非常小，可以使用薄膜沉积技术在第一电极12、绝缘部14及第二电极13的顶表面建构桥的厚度。因此，在存储器单元的实施例中，桥的厚度T约50纳米或更少；于其他实施例中，桥的厚度T约20纳米或更少；在其他实施例中，桥的厚度T约10纳米或更少。可以了解的是，若依其他特定应用所需，可以使用如原子层沉积及类似的薄膜沉积技术，使桥的厚度T甚至小于10纳米，只要桥的厚度足够执行其作为存储器元件的目的-具有至少两种固相，可藉由在第一电极12及第二电极13施加电流或电压而转换。
如图4所示，桥的宽度W(z方向)同样地非常小。在最佳的实施例中桥的宽度W小于100纳米。于一些实施例中，桥的宽度W约40纳米或更小。
存储器单元的实施例包含桥11的相变式存储器材料，有硫属化合物为主的材料及其他材料。硫属化合物包含形成周期表中VI族部分的四种元素：氧(O)、硫(S)、硒(Se)及碲(Te)中的任何一种。硫属化合物含有多正电或自由基的硫属元素(chalcogen)的化合物。硫属化合物合金包含硫属化合物与其他材料如过渡金属的组合物。硫属化合物合金通常含有元素周期表第六栏，如锗(Ge)及锡(Sn)的一或多种元素。硫属化合物合金常常包含锑(Sb)、镓(Ga)、铟(In)及银(Ag)的一或多种。许多相变式材料为主的存储器材料已述于技术文献中，其包含镓/锑(Ga/Sb)、铟/锑(In/Sb)、铟/硒(In/Se)、锑/碲(Sb/Te)、锗/碲(Ge/Te)、锗/锑/碲(Ge/Sb/Te)、铟/锑/碲(In/Sb/Te)、镓/硒/碲(Ga/Se/Te)、锡/锑/碲(Sn/Sb/Te)、铟/锑/锗(In/Sb/Ge)、银/铟/锑/碲(Ag/In/Sb/Te)、锗/锡/锑/碲(Ge/Sn/Sb/Te)、锗/锑/硒/碲(Ge/Sb/Se/Te)及碲/锗/锑/硫(Te/Ge/Sb/S)。在锗/锑/碲(Ge/Sb/Te)合金一族中，广范的合金组合物是可以使用的，此组成物可以是TeaGebSb100-(a+b)，一研究员曾述及最好用的合金中，碲(Te)的平均浓度为小于70％，典型小于60％，范围在23％以上至约58％，且较佳为具有48％至58％的碲(Te)。锗(Ge)的浓度约5％以上，且在材料中的范围从约8％至30％，一般仍会低于50％。最佳的情况是锗(Ge)的浓度从约8％至的40％。在此组成物中的其余主要建构元件为锑(Sb)。这些比例为在建构元件的原子总100％中原子所占的比例(见Ovshinsky专利号′112，第10-11栏)。由另一研究员所估计的特定合金包含Ge2Sb2Te5、GeSb2Te4、GeSb4Te7(Noboru Yamada发表于SPIE第3109期，第28-37页(1997)的高数据记录速度的锗-锑-碲相变光碟机的潜能(″Potential ofGe-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording″)。一般而言，一过渡金属，如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)及铂(Pt)及其混合物或合金可以与锗/锑/碲(Ge/Sb/Te)组合，以形成具有可编程的电阻特性的相变合金，其可用的存储器材料的例子揭示于Ovshinsky专利号′112，第11-13栏中，在此将之并入作为参考。
相变合金可以在材料一般为非晶固相的第一状态及存储器单元的主动区域中局部区域的材料一般为结晶固相的第二状态间转换，这些合金至少是双稳定(bistable)。「非晶」一词在此指一相对不整齐的结构，较单一结晶无次序，其可知的特征如相较于结晶状态具有较高的电阻。「结晶」在此指一相对整齐的结构，较非晶结构整齐，其可知的特征如相较于非晶状态具有较低的电阻。相变材料典型地可在跨越完全非晶及结晶的状态间光谱的局部区域，以电性的方式在不同而可侦测的状态间转换。受非晶相及晶相变化影响的其他材料的特征包含原子价数、自由电子密度及活化能。材料可能转换至不同的相或转换为两种或多种固相的混合态中，形成介于完全非晶相及完全晶相间的灰色地带，而材料的电性也可能因此而变化。
相变合金可以藉由电子脉冲而从某一相状态变为另一相状态。已经可以观察到较短、较高振幅脉冲倾向将相变材料变为一般非晶状态，而较长、较低振幅的脉冲倾向将相变材料变为一般结晶状态。对于较短、较高振幅脉冲，其能量高到足够使结晶结构之键结断裂，且短到足以避免原子重新编组成结晶状态。可以决定适当的脉冲轮廓，无须过度的实验，特别适于特定的相变合金。在以下所揭示的段落，相变材料称为GST，而且将可轻易了解的是，亦可使用其他相变材料。描述于此且用于相变存储器(PCRAM)执行的可用材料为Ge2Sb2Te5。
图5揭示一种相变存储器单元的结构。相变存储器单元形成于半导体基材20之上。隔离区域，如浅沟渠隔离区域(STI)介电层(未显示)，隔离同一列的一对存储器单元存取晶体管，此存取晶体管由p型基材20中作为共用源极区域的n型电极26及作为漏极区域的p型电极25及27所形成。多晶硅字元线23及24形成存取晶体管的栅极。一介电填充层(未述及)形成于多晶硅字元线上，此层为图案化且导电的结构，包含共用源极线28及形成的插塞结构29及30。此导电材料可以是钨或其他材料，及适于插塞及线结构的组合物。共用源极线28与源极区域26接触，且作为沿阵列的列的共用源极线。此插塞结构29及30分别与漏极电极25及26接触。填充层(未揭示)、共用源极线28及插塞结构29及30具有大致平坦的顶表面，适于形成电极层31。
电极层31包含电极部32、33及34，各自以绝缘部分隔，绝缘部包含如下描述的侧壁工艺所形成的栅栏(fence)35a及35b及底部39。在一实施例中，底部39可较栅栏35a及35b厚，且分隔电极部33与共用源极线28。举例来说，底部39可以具有如80至140纳米厚，而栅栏35a及35b则窄许多，以如所需地降低源极线28及电极部33间的电容耦合。在一实施例中，栅栏35a及35b包含位于电极部32、34侧壁的薄膜介电材料，其在电极层31之表面有一厚度，其将由侧壁上的薄膜厚度决定之。
存储器材料如GST的一薄膜桥36，覆盖在横跨栅栏部35a的一侧上的电极31上，形成一第一存储器单元，而存储器材料如GST的一薄膜桥37，覆盖在横跨栅栏部35b的另一侧上的电极31上，形成一第二存储器单元。
介电填充层(未显示)覆盖在薄膜桥36、37上，此介电填充层包含二氧化硅、一聚亚醯氮、氮化硅或其他介电填充材料。在实施例中，此填充层包含对于热及电性而言相对佳的绝缘体，提供桥的热及电绝缘。钨插塞38与电极部33接触。一图案化的导电层40包含金属或其他导电材料，此图案化导电层40包含在一阵列结构中的位元线，且覆盖于介电填充层上，且与插塞38接触，以对应于薄膜桥36及薄膜桥37，建构存取存储器单元。
图6显示上述图5的半导体层20的结构的布局设计图。字元线23及24配置为沿着那些阵列中的存储器单元，实质平行于共用源极线28。插塞29及30分别接触半导体基材中的存取晶体管的电极及电极32及34。存储器材料的薄膜桥36及37覆盖在电极部32、33及34上，且绝缘栅栏35a、35b分隔电极部。插塞38接触桥36及37间的电极部33及图案化导电层40中的金属位元线41下方(图6中透明部分)。金属位元线42(非透明部分)亦说明于图6中，以强调本结构的阵列布局。
在操作时，可藉由对字元线23施加一可控信号以完成对应于桥36存取存储器单元，字元线23透过电极25、插塞及电极部32，而耦合共用源极线28及薄膜桥36。电极部33藉由接触插塞而与图案化的导电层40耦合。同样地，藉由对字元线24施加一可控信号以完成对应于桥37存取存储器单元。
可了解的是有多种材料可用于实施说明于图5及图6中的结构。举例来说，可以使用金属化铜。另一金属化的类型，亦可使用包含铝、氮化钛及钨为主的材料。也可以使用非金属、导电材料，如掺杂的多晶硅。在说明的实施例中，较佳的电极材料为氮化钛(TiN)或氮化钽(TaN)。电极也可能是氮化铝钛(TiAlN)或氮化铝钽(TiAlN)，或可能包含进一步的例式：选自钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、钌(Ru)及其合金所组成的群组的元素。电极间的栅栏部35a、35b可能为氧化硅、氮氧化硅、氮化硅、三氧化二铝或其他低介电常数(low K)的介电质。同样地，电极间的绝缘层可能包含选自硅(Si)、钛(Ti)、铝(Al)、钽(Ta)、氮(N)、氧(O)、碳(C)的一或多种元素。
图7为存储器阵列的示意说明，其可一并参照前述之图5及图6来实施。因此，图7的元件的元件代号与图5及图6的结构的元件相对应。可以了解的是图7所述的阵列结构可以使用其他存储器单元结构来实施。在图7的示意说明中，共用源极线28、字元线23及字元线24大致在y方向平行排列。位元线41及42大致在x方向平行排列。因此，在方块45中的一Y解码器及一字元线驱动器与字元线23、24耦合，在方块46中的一X解码器及一组检测放大器与位元线41及42相耦合。共用源极线28与存取晶体管50、51、52及53的源极电极耦合。存取晶体管50的栅极与字元线23耦合。存取晶体管51的栅极与字元线24耦合。存取晶体管52的栅极与字元线23耦合。存取晶体管53的栅极与字元线24耦合。存取晶体管50的漏极与桥36的电极部32耦合，其之后将与电极部34耦合。相同地，存取晶体管51的漏极与桥36的电极部33耦合，其之后将与电极部34耦合。电极部34与位元线41耦合。为了概略示图，电极部34在位元线的分开位置予以说明。可以了解的是在其他实施例中，分开的电极部可以用于分开的存储器单元桥。存取晶体管52及53对应于存储器单元及在线42上耦合。可见到共用源极线28由两列的存储器单元所共用，其中一列配置于说明示意图中的Y方向。相同地，电极部34由阵列中一行的两个存储器单元所共用，其中一行配置于说明示意图中的X方向。
图8为根据本发明的一实施例，一集成电路的简单方块图。集成电路74包含位于一半导体基材、使用薄膜熔丝相变存储器单元所实行的一存储器阵列60。一列解码器61与多个字元线62耦合，且沿存储器阵列60的列排列。一行解码器63与多个位元线64耦合，且沿存储器阵列60的行排列，以读取及程序化来自阵列60中多个栅极存储器单元的数据。在汇排流65上提供位址至行解码器63及列解码器61。在方块66中的检测放大器及数据输入(data-in)藉由数据汇排流67而与行解码器63耦合。从集成电路75上之输入/输出埠通过数据输入线71，或从其他数据来源内部或外部至集成电路75，而将数据提供至方块66的数据输入结构。在说明的实施例，在集成电路上也可以包含其他电路，如一般目的的处理器或特定目的的应用电路，或提供系统单晶片功能的模组的结合，其中系统单晶片功能由薄膜熔丝相变存储器单元阵列所提供。将数据方块66的检测放大器数据经由数据输出(data-out)线72提供给集成电路75上的输入/输出埠，或给其他数据目标内部或外部至集成电路75。
实施在本例中的控制器系使用偏压配置状态机器69，以控制施加偏压配置供应电压68，如读取、程序化、抹除、抹除确认及程序化确认电压。可以使用已知技术中所知之特定目的逻辑电路来实施此控制器。在另一实施例中，此控制器包含一般目的处理器，可能可以实施于同一集成电路上，其可执行一电脑化程式以控制元件的操作。于另一实施例中，将特定目的的逻辑电路与一般目的的处理器结合，可以用于实施控制器。
图9说明在一实施例中，前端工艺(front-end-of-line process)后的结构99，对应于图7所揭示阵列中的位元线、源极线及存取晶体管，形成标准互补式金氧半导体(CMOS)。在图9中，源极线106覆盖在半导体基材中的掺杂区域103上，其中掺杂区域103对应于图中左侧第一存取晶体管的源极电极及图中右侧的第二存取晶体管。在此实施例中，此源极线106延伸至结构99的顶表面。在另一实施例中，此源极线并未延伸至表面的各个方向。掺杂区域104对应于第一存取晶体管的漏极电极。包含多晶硅107及硅化金属罩盖108的字元线作为第一存取晶体管的栅极。介电层109覆盖在多晶硅107及硅化金属罩盖108上。插塞110与掺杂区域104接触，且提供至结构99的表面的一导电途径，供与下述的存储器单元电极接触。藉由掺杂区域105来提供第二存取晶体管之漏极电极。包含多晶硅111及硅化金属罩盖(未标示)的字元线作为第二晶体管的栅极。插塞112与掺杂区域105接触，且提供至结构99的顶表面的一导电途径，供与下述的存储器单元电极接触。隔离沟渠101及102将耦合至插塞110及112的两晶体管结构从相邻的两晶体管结构分隔。在左侧显示字元线多晶硅117及插塞114。在右侧，显示字元线多晶硅118及插塞113。说明于图9的结构99提供一基材供形成存储器单元组件，其包含第一及第二电极，及存储器材料桥，将于下详细描述。
图10说明此工艺的下一个阶段，其中在结构99的表面形成包含氮化硅(SiN)或其他材料的薄介电层120。之后导电电极材料121，如氮化钛(TiN)的层形成于介电层120之上。
图11A及图11B说明此工艺的下一个阶段，图案化导电电极层121及介电层120，以在结构99的表面定义电极堆叠130、131及132。在此实施例中，定义电极堆叠藉由一光罩微影步骤，包含产生一图案化光阻层，后续进行已知技术的尺寸测量及确认步骤，以及之后蚀刻氮化钛及氮化硅，以形成层121及120。此堆叠结构具有侧壁133及134。
图12说明此工艺的下一个阶段，在堆叠130、131、132的侧壁形成介电侧壁140、141、142及143，此步骤藉由在堆叠及堆叠的侧壁形成一薄膜介电层(未显示)，之后进行非等向性蚀刻此薄膜介电层，以移除堆叠间及堆叠表面的薄膜介电层，残留位于侧壁上的薄膜介电层。在此工艺的实施例中，用于形成侧壁140、141、142及143的材料包含氮化硅及其他介电材料，如二氧化硅、氮氧化硅、氧化铝及类似者。
图13说明此工艺的下一个阶段，在堆叠130、131、132及侧壁140、141、142、143上形成一第二电极材料层150。此电极材料层150由氮化钛或其他适当的导电材料，如氮化钽、铝合金、铜合金、掺杂的多晶硅等所组成。
图14说明此工艺的下一个阶段，蚀刻并平坦化第二电极材料层150、侧壁140、141、142、143及堆叠130、131、132，以在结构99提供的基材上定义一电极层。供研磨工艺的实施例包含化学机械研磨工艺，之后进行已知技术中的擦拭清洁及液体且或气体清洁步骤。此电极层包含电极部160、161、162，以及介于其中的绝缘部163及164。在此说明的实施例中，电极层具有实质上平坦的顶表面。如所揭示的实施例，绝缘部163及164包含在电极部161下方延伸的部份结构，将电极部161与源极线隔离。在其他实施例中，电极部及绝缘部可能使用其他材料。
图15说明此工艺的下一个阶段，在电极层的实质上平坦的顶表面上形成相变式存储器材料的薄膜层170。此存储器材料在约摄氏250度使用无须瞄准的溅镀沉积。如此当使用Ge2Sb2Te5作为相变存储器材料，将产生具有约60纳米或更少的薄膜层。实施例包含溅镀整个晶圆至平坦的表面上形成40纳米的厚度。在一些实施例中，此薄膜层170具有小于100纳米的厚度，且较佳为40纳米或更少。在存储器元件的实施例中，薄膜层170具有小于20纳米的厚度，如10纳米。在形成薄膜层170之后，形成一保护罩盖171。此保护罩盖171包含在薄膜层170上低温沉积的二氧化硅或形成其他介电材料。此保护罩盖171较佳为良好电绝缘体及良好热绝缘体，且保护存储器材料以免于之后的步骤的损害，如可能损害材料的光阻剥除步骤。此工艺包含使用工艺温度低于约摄氏200度，形成低温内衬介电层，如氮化硅层或氧化硅层。亦可使用其他适当的步骤如使用电浆加强式化学气相沉积(PECVD)形成二氧化硅。在形成保护罩盖层171之后，可以使用较高温的工艺，如高密度电浆(HDP)化学气相沉积(CVD)来形成一介电填充层于存储器材料上。
图16A及图16B说明此工艺的下一个阶段，在一光罩微影工艺中形成且图案化一光阻层180，以在薄膜层170及保护罩盖层171上定义带(strip)180a、180b。如图16A所示，绝缘部163及164在光阻带180a、180b间露出。根据欲实施的微影工艺，将形成尽可能窄的光阻带。举例来说，带的宽度与微影工艺所用的最小特征尺寸F相等，其中在目前光罩微影工艺中，工艺的最小特征尺寸可能在0.2微米(200纳米)、0.14微米或0.09微米的等级。显而易见的是当微影工艺升级时，工艺的实施例可能适于更小的最小特征尺寸。
图17A及图17B说明此工艺的下一个阶段，将图16A中的光阻带180a、180b削减，以形成更窄的光阻带190a、190b。如图17B所示，此削减的光阻190较图16B中的光阴层180薄。在一实施例中，使用反应性离子蚀刻工艺或其他方法的非等向性蚀刻来削减光阻带。蚀刻削减光阻带为更窄的线宽。更窄的光阻带190a、190b的实施例为少于100纳米宽。在其他实施例中，更窄的光阻带190a、190b为40纳米或更窄的宽度。光阻的削减系藉由使用一氧化电浆来进行非等向性蚀刻此光阻，如在0.09微米(90纳米)的最小特征尺寸微影工艺环境下，削减光阻的宽度及厚度至约为40纳米。在另一实施例中，将一硬遮罩层，如氮化硅或二氧化硅的低温沉积层置于光阻图案的底部，以避免在光阻剥除的工艺期间，蚀刻损害存储器材料。
图18A及图18B说明此工艺的下一个阶段，将更窄的光阻带190a、190b作为蚀刻遮罩，蚀刻存储器材料的薄膜层，以微影的方式定义存储器材料带200a、200b，在此可能有或没有保护遮罩层201。如所示，带200a、200b跨越绝缘部163、164及电极层的电极部。存储器材料的工艺的实施例包含一GST硫属化合物为主的材料，且以如氯为主(chlorine-based)或氟为主(fluorine-based)的反应性离子蚀刻工艺予以蚀刻。
图19A及图19B说明此工艺的下一个阶段，形成且图案化另一光阻层210、211，以定义光阻结构210a、210b、211a、211b、212a及212b。此单元结构对应于存储器单元，将在下面详述。此单元结构较存储器材料的带200a、200b宽，这是因为其宽度等同于在工艺中使用微影工艺，如光罩式微影工艺所达到的，且无削减的宽度。因此，在一些实施例中，此宽度等同于形成此层所使用的微影工艺的最小特征尺寸F。
图20A及图20B说明此工艺的下一个阶段，光阻结构210a、210b、211a、211b、212a及212b作为蚀刻遮罩，藉由蚀刻沟渠225、226至结构99中的绝缘介电结构，以定义单元结构220a、220b、221a、221b、222a及222b，且在单元的行间的沟渠227垂直于字元线。此单元结构220a包含第一电极部215、第二电极部216及第三电极部217。绝缘部163分隔第一电极部215及第二电极部216。绝缘部164分隔第一电极部215及第三电极部217。存储器材料桥218覆盖电极部215、216及217及绝缘部163、164，以在结构220上建构两个存储器单元。
图21说明此工艺的下一个阶段，有平坦的顶表面的介电填充层230在电极结构上形成，且将其间的缝隙及沟渠填充。在一实施例中，此填充层230由高密度电浆(HDP)化学气相沉积(CVD)所形成，之后以化学机械研磨及清洗。此介电填充层可能包含硅的氧化物、硅的氮化物及其他绝缘材料，较佳微具有良好的热绝缘及电绝缘特性。
在一些实施例中，提供一结构供桥的热绝缘，而非或取代介电填充层。在一实施例中，在介电层填充前，藉由在桥(218)上及选择性地在电极层上提供一热绝缘材料的罩盖层以形成热绝缘结构。热绝缘材料层代表性的材料包含元素硅(Si)、碳(C)、氧(O)、氟(F)及氢(H)的组合物。可用于热绝缘罩盖层的热绝缘材料的候选者包含二氧化硅、硅碳氧化物(SICOH)、聚醯胺及碳氟聚合物。其他可用于热绝缘罩盖层的热绝缘材料的候选者包含氟化二氧化硅(fluorinated SiO2)、倍半硅氧烷(silsesquioxane)、聚亚芳香醚(Polyarylene ether)、聚对二甲苯(Parylene)、氟聚合物(fluoro-polymer)、氟化非晶硅碳(fluorinated amorphous carbon)、类钻碳(diamond like carbon)、中孔径硅土、多孔倍半硅氧烷、多孔聚亚醯胺及多孔聚亚芳香醚。在其他实施例中，此热绝缘结构包含在桥218上的介电填充层中的一气体填充(gas-filled)的缝隙，可供热绝缘。单层或多层皆可作为热绝缘及电绝缘。
图22A及图22B说明此工艺的下一个阶段，通过存储器材料及填充材料，蚀刻介电层230至电极材料以形成介层洞(via未显示)。此介层洞蚀刻工艺可能为对填充及存储器材料进行单一非等向性蚀刻，或分为两步骤，先以第一蚀刻化学蚀刻填充材料，再以第二蚀刻化学蚀刻存储器材料。在形成介层洞之后，以钨或其他导电材料填充介层洞，以形成接触电极结构中之第一电极部(如电极部215)的插塞240、241及242，以供电极层上具有电路的电通讯。在工艺的实施例中，此介层洞与已知技术中的扩散阻障层且/或粘着层对齐，且以钨或其他导电材料填充。之后此结构藉由化学机械研磨予以平坦化，并清洁之。最后，实施一「洁净(clean up)」蚀刻，则产生的结构是洁净的。
图23揭示此工艺之下一个阶段，在填充层上形成与插塞接触的图案化导电层250，提供位元线及其他存储器元件的导体，产生图5所揭示及描述的结构。在工艺的实施例中，使用铜合金镶嵌金属化工艺，其中沉积氟硅玻璃(FSG)于暴露的表面，之后依所需在图案中形成光阻图案，以形成图案化光阻层。实施蚀刻，以移除暴露的氟硅玻璃，且之后沉积内衬及种晶层(seed layer)在图案中。之后实施铜电镀，以填充此图案。在电镀后，实施回火步骤，及之后的研磨步骤。于其他实施例中，可以使用标准的铝-铜工艺或其他已知技术中的金属化工艺。
图24A至24E图说明另一研磨图13的结构以获得图14的结构的工艺。如图24A所示，图13的结构由一填充层260，如电阻或多晶硅所覆盖，其覆盖第二电极材料层150。图24A亦揭示工艺对存储器阵列外周边电路的效应。尤其是除了周边电路由任一侧边所覆盖之外，第一电极材料层261覆盖周边电路。同样地，填充层260覆盖层261。
图24B说明此流程的下一个阶段，藉由化学机械研磨及其方法蚀刻及平坦化填充层260，直到跨越阵列及周边电路的第二电极材料层150的顶部270、272，并在第二电极材料层150的突出部分间留下填充部271。
图24C说明此流程的下一个阶段，选择性地非等向性回蚀第二电极材料层(此例为氮化钛)至约所期待的电极层的表面的程度，并留下填充部271及电极材料的毛边(burr)于填充部的侧边及绝缘部之上。之后，如图24D所示，此填充材料被选择性地蚀刻，并留下毛边290、291、292在第二电极材料中。
图24E说明此流程的下一个阶段，执行化学研磨步骤以平坦化此结构，留下实质上平坦表面300于阵列区域中及留下实质上平坦的表面于边缘区域中，如图14的结构。图14所使用的元件符号与24E图的结构所包含的元件符号相似，在此不再赘述。
参考形成电极结构及存储器材料桥的图16A、16B至图20A、20B图，图25A、25B至图26A、26B图说明另一技术。显示于25B图的结构包含有半导体基材中的源极区域104、105的前端存取电路组件、在半导体基材中的共用源极区域103、覆盖在半导体基材中的通道的字元线106、107、接触共用源极区域103的金属源极线111，以及延伸在电极层中存储器单元的源极电极104、105及第二电极间的接触插塞110、112，在以上已详细描述。根据说明的工艺，电极在电极层图案化，且存储器材料桥在自对准工艺图案化。因此，在图25A、25B的制备步骤中，参考前述的图14或其他方法形成电极层。在此步骤中的电极层包含第一电极部400，其在带中沿基材周边延伸至在绝缘部的底部401上排列的页。同样地，在此阶段的电极层包含两个第二电极部404、405，其在平行的带中沿基材周边至延伸至绝缘栅栏402、403外的页，且其以第一及第二电极部分隔。在形成电极层之后，参考图15的描述，形成存储器材料层406及保护罩盖层407。之后，如所述，沉积并图案化光阻层408，以定义两存储器单元组(图25A)的图案，其在中心包含由部400所形成的第一电极，以及部404所形成在左侧的第二电极，以及由部405所形成在右侧的第二电极。使用揭示于图25A的图案，蚀刻罩盖层407、存储器材料层408及电极层以定义堆叠，其中留下的部分电极层(404、400、405)与存储器材料层406对齐。
在图26A至26B图所述之下一个步骤，实施光阻削减工艺，为等向性地蚀刻图25A的光阻408，以形成更窄的蚀刻遮罩409于存储器材料层及保护罩盖层407上。
在图27A至图27B中所述的下一个步骤，根据更窄的蚀刻遮罩409而蚀刻罩盖层407及存储器材料层406。之后将光阻剥除，留下存储器材料的窄桥，其具有次微影(sub-lithographic)宽度且与电极部400、404、405自动对准。
图25A、B至图27A、B所述的工艺可用于其他上下文中产生自对准窄线结构中。
可将其他技术、自对准、次微影桥实施在所有图28A、28B至图33的描述中。图28A、28B说明此工艺的第一步骤，相似于图25A、25B说明的步骤。相同的元件符号可以使用，且不再赘述其组件。在图28A、28B中，将此透视图展开，以显示存储器单元对中的绝缘部420、421，及说明光阻图案408中的代号。因此，如所示，此光阻层使用微影工艺图案化以定义在电极层上的存储器材料桥的部分。
在下一个步骤，如图29A、29B所示，使光阻图案408经等向性蚀刻以削减其宽度为更窄的图案430。接着，蚀刻存储器材料层406及罩盖层407，而以图案430所定义的更窄的蚀刻遮罩保护，且将光阻剥除，留下如图30A、30B所示的结构。
如图30A、30B所示，包含存储器材料436及罩盖层437的堆叠的窄桥，位于第一电极部400之上，且第二电极部402位于其左，而第二电极部405位于其右。此桥延伸跨越绝缘部404及403。
在下一个步骤，如第图31A、31B所示，侧壁结构438形成于存储器材料436及罩盖层437的堆叠上，其藉由沉积如氮化硅的材料层在基材上，及之后非等向性蚀刻此层，留下侧壁438。存储器材料436及罩盖层437的堆叠与侧壁438结合而形成电极的一新的蚀刻遮罩，此电极较桥宽的且与之自对准。
如图32A、32B所示，使用此侧壁蚀刻遮罩以蚀刻电极层，移除材料至介电填充层440且留下电极层的电极结构，其与更窄的存储器材料桥以及绝缘部403和404对准。
如图33所示，使用一介电填充441于结构上，将电极结构间的沟渠及存储器材料桥填充。产生的结构可用于形成接触电极层的介层洞及插塞的工艺及金属化。
图34A、34B至图46说明另一实施在电极层上的存储器材料桥的工艺，其基于镶嵌技术，且可以避免存储器材料暴露至光阻及光阻剥除工艺。第一镶嵌技术由图34A、34B所开始的工艺予以说明。图34A、34B揭示图14的结构，其包含前端结构(标示为103-107，110-112，420、421)及有第一电极部400，且第二电极部404于其左，第二电极部405于其右，其在带中沿基材周边至页延伸的电极层，如前所详细描述。根据镶嵌技术的第一实施例，如二氧化硅的介电层500形成于电极层上，且如氮化硅的罩盖层501覆盖层500。光阻502掺杂且图案化以定义沟渠503的位置，在此位置将蚀刻层500、501并暴露罩盖层501的表面且横跨存储器单元的绝缘栅栏402、403。
在下一个步骤，说明于图35A、35B，蚀刻层500、501且将光阻剥除，留下沟渠于层500及501，且延伸至电极层的表面。
接着，如图36所示，以选择性蚀刻介电层500的方式蚀刻图35B的结构，在介电层500中的侧壁507之上留下罩盖层501的突出(overhang)。二氧化硅层500与氮化硅层501的选择性蚀刻如可包含将之浸在稀释或缓冲的氢氟酸(HF)中。之后，如图37所示，在结构上沉积一存储器材料层，在沟渠中留下带508及位于罩盖层501上的层509。因为有突出506，使得存储器材料层不会形成在侧壁507上。
在下一个步骤，将罩盖层501顶上的存储器材料的部分509及罩盖层501移除，且将沟渠以介电材料填充以覆盖存储器材料之带507，且平坦化结构以形成如图38所示的介电层512。图39A及39B说明下一个步骤，其中将光阻涂布于介电层512上，且图案化以定义第一电极514、第二电极515、516及存储器材料桥511、513的布局。根据光罩520的图案而蚀刻介电填充420下方的介电层512、存储器材料及电极金属层。实施之后的步骤以填充环绕电极的产生的沟渠、形成第一电极514的接触以及使字元线位于此结构下方，如图21至图23所示。
图40说明形成存储器材料桥的另一种镶嵌技术的起始步骤。此工艺开始于形成前端结构(标示为103-107，110-112，420、421)及有第一电极部400，且第二电极部404于其左，第二电极部405于其右，其在带中沿基材周边至页延伸的电极层，如前所详细描述。在此实施例中，在电极层上沉积多晶硅的牺牲层450或其他材料。
如图41A至第41B所示，涂布一光阻层且图案化以定义遮罩451，其在将由电极部400、404、405形成的电极结构之上。之后等向性蚀刻此光阻层以形成更窄的遮罩结构452，如图42A至第42B所示。此更窄的遮罩结构452之后作为蚀刻遮罩，以在电极层上定义更窄的牺牲材料的牺牲桥453，如图43A至43B所示。
之后，在牺牲桥453上施加一侧壁结构454，其作为电极层中电极结构之蚀刻遮罩，其包含电极部400、404、405，及绝缘部402、403。
图44A至44B揭示蚀刻电极层的结果，其使用由牺牲桥453及侧壁454所形成的蚀刻遮罩，产生下至介电填充440的沟渠455，且隔离电极结构。在蚀刻之后，将牺牲材料的桥453移除，留下侧壁结构454，且在此技术中在沟渠455中形成覆盖侧壁结构454的存储器材料层460，如图45所示。
如图46所示为研磨后的结构，移除层460的顶部，留下电极结构上的部分461及沟渠455中的部分462。实施此介电填充层464且平坦化以形成揭示于图46的结构，其可用于形成介层洞、接触插塞工艺及金属化，如前所述。
图47至图54A、54B说明在基材上形成金属窄线的另一技术，如此所述，其可用于制造电极层上的存储器材料桥。如图47所示，此工艺起始于提供具有材料层601，如前述的存储器材料，的基材600。层601可能包含一罩盖层。形成于层601上的牺牲层602的材料如二氧化硅、氮化硅、多晶硅及类似者。涂布光阻层且图案化以在牺牲层602上提供一蚀刻遮罩603。在一实施例中，如前所述的制造存储器材料桥，蚀刻遮罩603可以定义为具有垂直页面的宽度，此宽度等同于电极上桥的材料的的长度。此蚀刻遮罩603用于牺牲层602蚀刻的期间，且之后被剥除，以形成图48所述的结构，其中层601具有由蚀刻遮罩603定义图案的牺牲层604，且牺牲层604具有一突出(ledge)605。
图49揭示下一步骤，在图案化的牺牲层604及层601上形成侧壁材料，如氮化硅、二氧化硅或多晶硅，的层606。接着，如图50所示，非等向性蚀刻侧壁材料层606且选择性地形成侧壁607。之后蚀刻层601，其使用供侧壁蚀刻的相同蚀刻步骤，或使用其他具蚀刻化学的蚀刻暴露，对层601及罩盖层(若有的话)具选择性，停在基材600上，使得层601的尾端608在侧壁结构607的下方，且延伸越过图案化牺牲层604的突出605。
图51显示下一个步骤，其中材料，如用于形成侧壁结构607的材料，的层609形成在产生的结构之上。接着实施平坦化技术，以移除覆盖在牺牲层604上的部分层609，并暴露牺牲层604的表面610，如图52所示，以继续后续的蚀刻步骤。如所示，在层609所包含的材料实质上并在层609仍存在的部份中，层601的尾端608位于留存的侧壁的下方。沉积及平坦化层609的步骤可以选择性地略过，且根据图53所述移除牺牲层604之后，留存的侧壁结构607作为遮罩。
图53揭示选择性蚀刻牺牲层604、留下侧壁结构且选择性地留下部分层609的结果，其中层601在侧壁下延伸，侧壁在层609留存的部分的边缘上。
图54A至图54B说明由侧壁遮罩技术形成材料窄线608的下一个步骤。在移除未被材料层609保护的层601后，图54A中显示层609与材料薄线608，从边缘下方之层601的俯视图(事实上它是在层609之边缘下方，如图54B所示)。
图54B说明一侧视图，其中层601的尾端608由基材600上的材料609所保护。藉此方法便可形成一窄线材料，如形成存储器材料的窄线，使用于前述存储器单元结构的桥，其具有次微影宽度和次微影厚度，两者皆可由薄膜厚度定义。
图55至56说明使用双镶嵌结构为主的电极层的结构和工艺，在双镶嵌(DD)结构中，藉由两阶段(也就是「双」)的图案来形成一介电层，其中第一阶段定义导电线的沟渠，而第二阶段定义供与下层结构连接的介层洞。单一金属沉积步骤，可被用来形成导电线，并沉积材料于介层洞(vias)中使导电线与下层结构连接。此介层洞和沟渠可使用两个微影步骤来定义。沟渠典型地被蚀刻至一第一深度，而介层洞被蚀刻至一第二深度，以形成开口供与下层结构之接触。在蚀刻介层洞和沟渠之后，一沉积步骤将介层洞和沟渠以金属或其他导电材料填充，填充之后沉积在沟渠外多余的材料，可用化学机械研磨(CMP)工艺移除，达成具有导电镶嵌物的平坦、双镶嵌结构。
如图55所示，在一双镶嵌工艺中，一材料层651，通常为介电层，在前端工艺结构上形成，作为镶嵌电极于内的层。此镶嵌工艺包含一位在层651上的图1案化光阻层652，如图56所示。图1案化光阻层652定义在层651中被蚀刻的沟渠位置653、654、655，其对应于镶嵌电极结构中的电极部。
使用图案化光阻层652作为一遮罩，层651被蚀刻至第一深度，而不完全穿过层651以形成较浅的沟渠656、657、658，如图57所示。接下来，在层651上形成图2案化光阻层659。图2案化光阻层659定义经由电极部与插塞110、112接触的位置660、661。使用图2案化光阻层659作为一遮罩，层651被蚀刻至完全连通插塞110、112，形成在较浅沟渠656、657、658中的较深沟渠662、663，如图59所示。
形成的双沟渠层651，以如铜或铜合金的金属填充，用已知技术中适当的粘附和栅栏层来形成图60所说明之层664。如图61所示，使用化学机械研磨或其他步骤移除介电层651下面部分的金属层664，产生一有双镶嵌结构的电极层，其有电极结构665、666、667。电极结构665和667往下延伸至插塞110和112而相接，同时电极结构666与源极线106隔离。
在下一步骤中，如图62所示，于电极层651上形成一存储器材料层668和一保护罩盖层669。于层669上形成含有遮罩670和671之图案化光阻层，如图63所示。遮罩670和671定义存储器单元的存储器材料桥的位置。然后使用一蚀刻步骤来移除未在遮罩670、671遮盖区域内的层669和存储器材料层668，留下存储器材料桥672、673。桥672自电极结构665，跨越一绝缘部674延伸至电极结构666。绝缘部674之宽度定义穿过存储器材料桥672的电极间路径长度。桥673自电极结构667，跨越一绝缘部675延伸至电极结构666。绝缘部675之宽度定义穿过存储器材料桥673的电极间路径长度。
如图65中所说明，定义桥672、673之后，使用介电填充(未显示)并将之平坦化。之后将电极部666上的介电填充中之介层洞蚀刻，此介层洞被如钨的插塞填充，形成导电插塞676。一金属层被图案化以定义与插塞676接触之位元线677，且被配置为沿着具有图65所示的结构的存储器单元对中的行。
图66说明双镶嵌电极层工艺所产生的结构的透视图，移除图65所示的层651的介电材料，便可看见电极结构665和667向下延伸至接触钨插塞110和112，同时电极结构666与源极线106隔离。图66中亦说明单元尺寸的布局设计图。根据此制造程序，基本的两个存储器单元结构可被设计在8F×2F的区域范围内，其中F为微影工艺中的最小特征尺寸，此工艺将微影图案自遮罩转至被制造的元件，且用来制造元件，同时定义电极层间绝缘部厚度的限制以及跨越电极层的桥的宽度。具有长度8F的一重要部分在于满足制造插塞110、112的对准误差(alignment tolerance)。
图67至图72说明一制造具有自我对准接触介层洞，以与电极层连接的前端工艺结构的另一方法，允许存储器单元布局中有较小的外形(footprint)。此工艺包括设计多个平行的导电线，例如使用有硅化物覆盖材料的多晶硅来制造，并且形成提供介于平行导电线间源极和漏极的掺质。这些步骤产生的结构剖面图如图67所示，平行的导电线801-806在半导体基材上，有着掺杂区域807-813定义导电线801-806间的源极和漏极。在所述具体实施例中，导电线802、803和805、806作为存取晶体管的字元线。导电线801和804作为偏压线，分别防止在源极和漏极807、809和811、812间的反转。因此导电线801、804为隔离晶体管的隔离线，取代前述实施例中的隔离沟渠。因此如所述，基本的两个存储器单元结构的设计长度可被减少至约6F，使用如图68到71所示之自我对准接触结构工艺。
所述自我对准接触结构工艺实施例中的第一步，为在平行导电线801-806上形成一填充层820，如图68所示。接着使用微影工艺蚀刻填充层820，以定义源极线821、822和插塞823、824、825、826、827的位置。任何微影过程中对准误差的偏差，藉由已知技术中的平行导电线自我对准蚀刻光罩来补正。介电填充层820中的沟渠用导电性材料填充之，例如钨插塞材料，以定义如图70所示的插塞833-837和源极线831、832。
接着，如图71所示，使用如上述图11A和图11B实施例开始时的工艺形成电极层，形成图案化的结构包含一氮化硅层120以及一氮化钛层121于上，提供一与源极线831隔离的电极结构。图71说明包含层120和121的电极结构的尺寸介于2F和3F间，使存储器单元结构有较小的设计。形成电极层和存储器材料桥的大部分过程已于上述程序中完成。
图72为一存储器阵列的图示说明，就像是图7再添加隔离线，可参考图5和图6所述来实施，由图71的自我对准接触结构来修正。因此图72的元件图号参照对应图7结构的元件。图72说明的阵列结构可被理解为可使用其他单元结构来实施。在图72的图示说明中，共用源极线28，字元线23和字元线24被配置为大致平行于Y方向。隔离线801和804也与Y方向平行。位元线41和42被安排于X方向平行。因此，一Y解码器和一字元线驱动器与字元线23、24相连接。一偏压源与隔离线801、804连接，施加接地电位或其他电位，来隔离两个单元结构。一X解码器和一检测放大器与位元线41和42耦合。共用源极线28与存取晶体管50、51、52和53的源极耦合。存取晶体管50的栅极与字元线23耦合。存取晶体管51的栅极与字元线24耦合。存取晶体管52的栅极与字元线23耦合。存取晶体管53的栅极与字元线24耦合。存取晶体管50的漏极与桥35的电极部32耦合，并依次与电极部34耦合。同样地，存取晶体管51的漏极与桥36的电极部33相连接，并依次与共用的电极部34耦合。电极部34与位元线41耦合。为图示的目的，电极部34被图示于字元线41上方分开的位置。可知在其他实施例中，分离的电极部能用来分隔存储器单元桥。存取晶体管52和53亦与相对应的存储器单元于字元线42耦合。可看见共用源极线28被两列存储器单元共用，此说明图示中的列为Y方向。同样地，电极部34被阵列中同一行的两个存储器单元共用，此说明图示中的行为X方向。在一切断状态，隔离接地线801、804加偏压于晶体管50、51、52、53，防止相邻存储器单元的漏极间电流的流动。
大部分的相变存储器单元所知的应用为，藉由相变材料的填充形成小孔，且顶端和底部电极均接触相变材料，小孔结构被用来降低可控电流。本发明则不需形成小孔便可降低电流，因而能较佳控制工艺。此外，在单元上没有顶电极，避免形成顶电极的工艺可能会对相变材料造成的伤害。
如前述的单元，包含两个底电极，其间有介电隔离层，且一相变材料桥于电极顶端跨越隔离层。在前端工艺互补金氧半导体技术(CMOS)逻辑结构或其他功能电路结构上的一电极层中，形成底部电极和介电隔离层，提供一结构使其易于支持在单一晶片上嵌进的存储器和功能电路，例如参照晶片系统(SOC)元件之晶片。
此述具体实施例的优点，包括于介电隔离层上方桥的中心发生相变，而非发生于与电极的介面，因而有较佳稳定性。同时，使用于重设与程序化的电流，被限制在一小体积，使高电流密度和局部热能产生是在较低的重设电流和重设电量程度。此述具体实施例中的结构，让单元的两个方向由薄膜厚度来定义，达成在纳米规格中能有较佳的工艺控制。单元若只有一个方向则可使用削减光罩层的微影工艺来定义，可避免更多复杂的缩小技术。
本发明的披露参照前述的较佳具体实施例及详细的例示，可理解的是这些实施例仅供说明而非限定。值得注意的是，在不脱离本发明之精神及下列申请专利范围，可对于这些技艺予以修改或结合。

Claims (32)

1. 一种制造一存储器元件的方法，包括：
形成有一顶表面的一电极层，该电极层包含一第一电极及一第二电极及介于该第一及第二电极间的一绝缘部，其中该第一及第二电极及该绝缘部延伸至该电极层的该顶表面，且该绝缘部在该顶表面、该第一及该第二电极间具有一宽度；
在该电极层的该顶表面上，形成跨越该绝缘部的一存储器材料桥，该桥包含有一第一端及一第二端的一存储器材料区块，且在该第一端与该第一及第二电极接触，该桥在该第一及第二电极间、跨越该绝缘部定义一电极间路径，且该电极间路径具有由该绝缘部的宽度定义的一路径长度，其中该存储器材料至少具有两固相，
其中该形成一电极层包含：
在一基材上形成一介电层；
在该介电层上形成一第一导电层；
在该第一导电层中蚀刻一图案，该图案包含堆叠及堆叠间暴露该基材的区域，在该基材上的该堆叠包含该介电层的留存部及该第一导电层的留存部，该堆叠具有侧壁；
在该堆叠上形成一侧壁介电层，且蚀刻该侧壁介电层，以在该堆叠的该侧壁上形成侧壁间隙壁；
在该堆叠间的该区域、该侧壁间隙壁及该堆叠上形成一第二导电层；
研磨该第二导电层以定义该电极层，其中该侧壁间隙壁在该顶表面暴露且作为该绝缘部，该堆叠中的部分该第一导电层在该顶表面暴露且作为该第一电极，在该堆叠间的该区域中的部分该第二导电层在该顶表面暴露且作为该第二电极。
2. 如权利要求1所述的方法，其中该绝缘部的该宽度为50纳米或更小，该形成一桥包含形成有宽度为50纳米或更小及厚度为50纳米或更小的该区块。
3. 如权利要求1所述的方法，其中该绝缘部之该宽度为20纳米或更小，该形成一桥包含形成有宽度为20纳米或更小及厚度为20纳米或更小的该区块。
4. 如权利要求1所述的方法，其中该形成一桥包含形成有宽度为10纳米或更小及厚度为10纳米或更小的该区块。
5. 如权利要求1所述的方法，其中该绝缘部的该宽度小于20纳米。
6. 如权利要求1所述的方法，其中该形成一电极层包含定义多对第一及第二电极及隔离部，该隔离部将该多对中的一对与该多对中另一对分隔。
7. 如权利要求1所述的方法，其中所述形成一电极层的步骤包括定义多对电极，每对电极包括第一电极和第二电极；其中每两对电极中作为该第一电极的两电极共用配置于该两电极间的一第二电极，且第二电极以绝缘部与该两电极分隔，藉此所提供的两对电极具有共用的第二电极；且包括定义隔离部，该隔离部将该多对电极中的两对电极与其它对电极分隔开。
8. 如权利要求1所述的方法，其中该研磨包含化学机械研磨。
9. 如权利要求1所述的方法，其中该形成一桥包含：
在该电极层的该顶表面形成一存储器材料层；
图案化该存储器材料层，以在该电极层的该顶表面上定义一存储器材料带；以及
图案化该存储器材料带以定义该桥。
10. 如权利要求1所述的方法，其中该形成一桥包含：
在该电极层的该顶表面形成一存储器材料层；
在该存储器材料层上形成一光阻材料层；
使用一微影工艺，图案化该光阻材料层，以定义一带；
削减该带的宽度，以在该存储器材料层上定义一更窄的光阻材料带；
蚀刻未被该更窄的光阻材料层带所保护的该存储器材料层，以形成一存储器材料带；以及
图案化该存储器材料带以定义该桥。
11. 如权利要求10所述的方法，其中该微影工艺的特征在于一最小特征尺寸，且该存储器材料带具有小于该最小特征尺寸的一宽度。
12. 如权利要求1所述的方法，其中该形成一桥包含：
形成一存储器材料层；
在该存储器材料层上形成一图案材料层；
蚀刻该图案材料层以在该第一及第二电极上的该图案材料中定义一突出；
在该图案材料上沉积一侧壁材料，且蚀刻该侧壁材料及该存储器材料层，以在该第一及第二电极上的一结构上的该突出上形成一侧壁结构，该侧壁结构具有一宽度；
移除该图案材料及该存储器材料的存留部，且留下具有与该侧壁的该宽度相等的一宽度的一存储器材料带；以及
图案化该存储器材料带，以在该第一及第二电极上形成该存储器材料桥。
13. 如权利要求1所述的方法，其中该形成该第一及第二电极包含一双镶嵌工艺。
14. 如权利要求1所述的方法，包含在该桥上形成一图案化的导电层，及在该第一电极及该图案化导电层间形成一接触。
15. 如权利要求1所述的方法，其中该存储器材料包含一合金，该合金是包含锗、锑及碲的组合物。
16. 如权利要求1所述的方法，其中该存储器材料包含一合金，该合金包含选自锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫及金的群组中的两种或更多种材料的组合。
17. 如权利要求1所述的方法，包含在该桥上形成一热绝缘结构，且在该热绝缘结构上形成一介电填充层。
18. 如权利要求1所述的方法，包含在该桥上形成一热绝缘罩盖，且在该热绝缘罩盖上形成一介电填充层。
19. 一种制造一存储器元件的方法，包含：
在有一顶表面的一基材中形成电路，该电路在该基材的该顶表面上包含一接触阵列；
在该基材上形成一电极层，该电极层具有一顶表面，该电极层包含一电极对阵列，包含分别的第一电极及第二电极，及在该第一及该第二电极间的分别的绝缘部，其中该第二电极接触该接触阵列中对应的接触，且该绝缘部延伸至该电极层的该顶表面，且该绝缘部具有在顶表面、介于该第一及该第二电极的宽度；
在该电极层的该顶表面上形成一存储器材料桥阵列，该桥阵列包含该电极对阵列中每一该电极对的桥，且与该分别的第一及第二电极接触，且延伸跨越该分别的绝缘部，该桥包含有一第一端及一第二端的一存储器材料区块，且在该第一端与该分别的第一及第二电极接触，该桥跨越该绝缘部而在该第一及第二电极间定义电极间路径，且该电极间路径具有由该绝缘部的宽度定义的路径长度，其中该存储器材料至少具有两固相；以及
形成一图案化导电层在该桥上，并形成一接触阵列在该电极对阵列中的该第一电极与该图案化导电层之间，
其中该形成一电极层包含：
在一基材上形成一介电层；
在该介电层上形成一第一导电层；
在该第一导电层中蚀刻一图案，该第一导电层包含一堆叠阵列，该堆叠包含部分该介电层及该第一导电层，该图案包含暴露该基材的该堆叠间的区域，该堆叠具有侧壁；
在该堆叠阵列上形成一侧壁介电层，且蚀刻该侧壁介电层，以在该堆叠阵列中的该堆叠之该侧壁上形成侧壁间隙壁；
在该堆叠间的该区域、该侧壁间隙壁及该堆叠上形成一第二导电层；
研磨该第二导电层以定义该电极层，其中该侧壁间隙壁在该顶表面暴露且作为该绝缘部，该堆叠中的部分该第一导电层在该顶表面暴露且作为该第一电极，在该堆叠间的该区域中的部分该第二导电层在该顶表面暴露且作为该第二电极。
20. 如权利要求19所述的方法，其中该电极阵列对中的至少一绝缘部的该宽度小于50纳米，且该形成一桥阵列包含形成区块，该区块在该电极层的该顶表面的一垂直方向具有小于50纳米的宽度及小于50纳米的厚度。
21. 如权利要求19所述的方法，其中在该电极对阵列中的至少一绝缘部的该宽度小于20纳米，且该形成一桥阵列包含形成区块，该区块在该电极层的该顶表面的一垂直方向具有小于20纳米的宽度及小于20纳米的厚度。
22. 如权利要求19所述的方法，其中该形成一桥阵列包含形成区块，该区块在该电极层的该顶表面的一垂直方向具有小于10纳米的宽度及小于10纳米的厚度。
23. 如权利要求19所述的方法，其中该电极对阵列中的至少一绝缘部的该宽度小于20纳米。
24. 如权利要求19所述的方法，其中该执行该研磨包含化学机械研磨。
25. 如权利要求19所述的方法，包含蚀刻绝缘沟渠且以绝缘材料填充该绝缘沟渠，其中该绝缘沟渠在该堆叠间的该区域中的该第二导电层中。
26. 如权利要求19所述的方法，其中该形成一桥阵列包含：
在该电极层的该顶表面上形成一存储器材料层；
图案化该存储器材料层，以在该电极层的该顶表面上定义存储器材料带；以及
图案化该存储器材料带，以定义该桥阵列。
27. 如权利要求19所述的方法，其中该形成一桥阵列包含：
在该电极层的该顶表面上形成一存储器材料层；
在该存储器材料层上形成一光阻材料层；
使用一微影工艺，图案化该光阻材料层，以定义带；
使用非微影工艺以减少该带的宽度，以在该存储器材料层上定义更窄的光阻材料带；
蚀刻未被该更窄的光阻材料层带所保护的该存储器材料层，以形成存储器材料带；以及
图案化该存储器材料带以定义该桥阵列。
28. 如权利要求27所述的方法，其中该微影工艺之特征在于一最小特征尺寸，且该存储器材料带具有小于该最小特征尺寸的一宽度。
29. 如权利要求19所述的方法，其中该存储器材料包含一合金，该合金是包含锗、锑及碲的组合物。
30. 如权利要求19所述的方法，其中该存储器材料包含一合金，该合金包含选自锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫及金的群组中的两种或更多种材料的组合。
31. 如权利要求19所述的方法，包含在该桥上形成一热绝缘结构，且在该热绝缘结构上形成一介电填充层。
32. 如权利要求19所述的方法，包含在该桥上形成一热绝缘罩盖，且在该热绝缘罩盖上形成一介电填充层。
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