CN100419948C - 半导体器件及其制造方法 - Google Patents

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Abstract

利用促进硅结晶化的金属元素，获得具有优良特性的薄膜晶体管。在101和102区域，以及108～110区域、选择地把镍元素掺杂在非晶硅膜103的表面上。然后进行热处理，在104～107所示的基片上进行平行的生长(横向生长)。这时，宽度为5μm以下的区域108～110成为停止区，则停止从101～102区域开始进行的横向生长。由此，可能控制横向生长区域的设置。这样可能利用具有相同结晶生长形态的区域构成移位寄存器等的电路。

Description

半导体器件及其制造方法
技术领域
本发明涉及利用结晶硅膜的半导体器件及其制造方法。例如，涉及使用玻璃基片上或者石英基片上形成的结晶硅膜的薄膜晶体管及其制造方法。还涉及利用结晶硅膜的半导体器件的构成及其制造方法。
背景技术
以前，已经公知利用等离子CVD方法或减压热CVD方法，在玻璃基片和石英基片上形成硅膜，再利用该硅膜制造薄膜晶体管的技术。这种技术不仅用于使用玻璃基片或石英基片的场合，也用于采用单晶硅片的集成电路方面，还用于实现多层结构的场合。
特别是，在有源矩阵型液晶显示器件(LCD)方面，正在研究利用这种薄膜晶体管的技术。
一般用气相法或蒸镀等方法，获得单晶膜是困难的。(虽然在微小区域内可能实现这种技术，但不是一般的情况)。
所以，利用等离子CVD法和减压加热CVD法，形成非晶硅膜(非晶硅膜)，再把它加热或者用激光照射，使其结晶化。
一般，获得结晶硅膜的方法，是以石英基片作为基片，通过加热，在该石英基片上形成的非晶硅膜，使其结晶化。这种方法在900℃到1100℃的温度下，进行加热，使非晶硅膜变成结晶硅膜。
然而，石英基片价格高，在利用寻求低价格的液晶器件方面，存在问题。虽然，可以利用玻璃基片作为基片。可是，由于玻璃基片耐热性低，不能进行象上述那样的高温处理，还不能获得必要的结晶性。
玻璃基片耐热温度，根据不同种类可达到600到750℃的程度。所以，必须在这种温度内进行处理，来获得必要特性的结晶硅。
此外，众所周知，通过激光照射，可使非晶硅膜变成结晶硅膜。根据这种技术，几乎不使基片产生热损耗，就能使非晶硅膜变成结晶性硅膜。然而，在激光振荡器的安全性和照射区的均匀性方面，存在问题，在工业利用方面存在问题。
作为解决这个问题的方法，为了提高处理裕度，采用加热处理和照射激光的混合使用方法。但是，在并用加热处理的情况，由于产生前述处理温度高的问题，使用玻璃基片有困难。
作为解决这种问题的方法、在日本专利公开平07-074366号中公开了。其技术是，利用促进硅晶化的金属元素，在600℃以下的处理温度，使非晶硅膜变成为结晶硅膜。
对于这种技术，有两种结晶生长形式。一种是在掺杂金属元素区域，向下进行的纵向生长(在基片的垂直方向生长)。另一种是从该区域向周围进行横向结晶生长(在与基片的平行方向进行结晶生长)。
纵向生长的特征是，和只加热的情况进行比较，可用低温(结晶温度降低到50℃)获得结晶硅膜，工艺比较简单。然而，金属元素的浓度，无论如何也容易变高，此外，存在金属元素析出的问题。
金属元素的析出，成为所得半导体器件特性差别变大的主要原因。而且，成为制造薄膜晶体管时漏电流增加的主要原因。
另一方面，横向生长的区域，膜质优良，在其内部的金属元素的浓度低(只是比较的意思)，有作用。但是选择地形成多个横向生长区域时，这些区域互相接触合并，形成结晶边界，阻碍其它区域的生长。
特别是在结晶粒边界，由于形成了硅化镍成分，如果这个区域和薄膜晶体管的有源区重叠，则严重地损害薄膜晶体管的特性。此外，生长源不同的横向生长区域，其结晶生长形状不同，例如，通过X射线衍射计测，表示各结晶方向的信号强度不同。
这种情况，在基片上必须制作多个薄膜晶体管的情况，各薄膜晶体管的特性不同，在构成电路的情况，成为其工作不良问题的原因。
今后，由于电路结构越来越集成化，上述横向生长区域之间互相干拢成了大的问题。
如果生长方向不同，则所得到的器件特性不同，由多个器件所确定功能的电路，存在问题。
发明内容
由说明书公开的本发明的任务是，通过利用促进硅结晶化的金属元素获得结晶硅膜的技术，得到精确控制的结晶生长区。
例如，本发明的任务是提供控制横向生长区宽度的技术。此外，本发明的任务是提供下列技术，即利用前述金属元素促进结晶生长的技术，构成要求微细化的结构。
由说明书公开的本发明之一是，利用在具有绝缘表面的基片上形成的，在与前述基片平行或基本平行的方向生长的结晶区域，形成具有至少一种功能的电子电路，其特征是前述区域具有相同的结晶生长形态。
关于上述结构，在与基片平行的或者基本平行的结晶生长区域，包含促进硅结晶化的金属元素的浓度选择5×1015～1×1019cm-3为好。最好，包含促进硅结晶化的金属元素的浓度为1×1017～5×1018cm-3。
利用选自Fe，Co，Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu、Au中的一种或多种元素，作为促进硅结晶化的金属元素。
特别是利用Ni(镍)，这对其效果和重复性有作用。
具有至少一种功能的电子电路，可能举例出反相器电路，开关电路，译码器电路，移位寄存器电路，取样电路，取样保持电路，触发器电路，其它各种运算电路和存储电路。
此外，可能举出组合这些功能的电路。也可以举例出NAND电路或NOR之类的各种逻辑电路。
另一种发明构成，为显示器件，其包括在具有绝缘表面的基片上形成有源矩阵电路和外围驱动电路，其特征是构成前述外围驱动电路的至少一种电路功能，利用在与具有同一结晶生长形态的基片平行或基本平行的方向生长的结晶硅膜形成。
即使在上述构成，在与具有同一结晶形态的基片平行的或基本平行的方向生长的结晶硅膜，含有促进硅结晶化金属元素的浓度优选为5×1015～1×1019cm3。
最好，在与具有同一结晶形态的基片平行或基本平行的方向生长的结晶硅膜，选择促进硅结晶化的金属元素浓度为1×1017～5×1018cm-3。
具有至少一种功能的电路，可能举例出反相电路，缓冲电路，开关电路，译码电路，移位寄存器电路，触发器电路，取样电路，取样保持电路，其它各种运算电路和存储电路。也可能举例出具有组合上述功能的电路。还可能举例出NAND电路或者NOR之类的逻辑电路。
另一种发明构成，具有下列步骤，在与非晶硅膜表面或背面相接触的多个区域，保持选择地与促进硅晶化的金属接触，
热处理前述多个区域，在与前述硅膜垂直或者基本垂直的方向进行结晶生长，同时前述多个区域中的至少一个区域，在与前述硅膜表面平行或基本平行的方向，进行结晶生长，
除掉前述多个区域，其特征是，把前述多个区域的其它的至少一个区域，用作在与硅膜表面平行或基本平行的方向进行结晶生长的停止区，限制在与前述硅膜表面平行或基本平行的方向进行结晶生长。
另一种的发明构成的特征具有下列步骤：
在与非晶硅膜表面或背面接触的多个区域，保持选择地接触促进硅结晶化的金属元素，
热处理前述的多个区域，使在与前述硅膜垂直或基本垂直的方向进行结晶生长，同时使前述多个区域的至少一个，在与前述硅膜表面平行的方向或基本平行的方向进行结晶生长，
除掉前述多个区域，
再次进行热处理，从在与前述硅膜表面平行或基本平行的方向进行结晶生长的区域，再次在与前述硅膜表面平行或基本平行的方向进行结晶生长。
如遇到纵向生长区域，则横向生长从此到前头不再进行生长，因而可能控制横向生长区域的位置或生长宽度。
附图说明
图1是表示结晶硅膜生长的状态图。
图2是表示结晶硅膜生长状态和薄膜晶体管有源层位置的示意图。
图3是表示薄膜晶体管制造步骤的剖视图。
图4是表示薄膜晶体管制造步骤的剖视图。
图5是表示薄膜晶体管制造步骤的剖视图。
图6是表示电路的图形。
图7是图6所示电路的方框图。
具体实施方式
图1(A)和图1(B)所示的是下述实例，在101和102区域，使非晶硅表面和镍保持接触，由此，在和104～107所示的基片11相互平行的方向，通过热处理进行结晶生长(横向生长)。图1(B)是沿图1(A)的A-A’线剖开的剖面图。
如图1的104～107区域所示结晶生长，从在非晶硅膜表面上和镍保持接触的101和102区域开始，沿与基片11平行的方向进行结晶生长。此外，在101与102的区域进行纵向生长。
此处，101与102区域是宽为20μm以上，长为任意的细长槽形区域。
108～110所示的区域，是以氧化膜作为掩模，形成宽度为5μm以下的槽形区域。即宽为5μm以下的细长区域，并且是露出非晶硅膜103的区域(镍与该表面保持接触)在该区域进行纵向生长。
对于这样的结构，如108～110所示的区域，只进行纵向生长。这样，由于和镍保持接触的区域小，不进行横向生长。
如果横向生长遇到由108～110所示的纵向生长区域，则在此处停止进行横向生长。因此，应该适当地设置由108～110所示的区域，这样则可能限定预先设置的按照104～107所示横向生长所形成的横向生长区域。
即，利用108～110所示的区域作为横向生长的停止区域，可能得到高度控制地的横向生长区域。
如果按照图1所示那样形状进行结晶生长，则可能避免横向生长区域之间相互接触的问题，可能形成多个特性一致的有优良特性的薄膜晶体管。
通常，在横向生长的开始部分观察到，促进硅结晶化的金属元素的浓度，和其它横向生长区域相比，高出1个数量级。在纵向生长区域确认存在高浓度的该金属。
因此，在横向生长遇到由108～110所示的纵向生长区域，和其它区域相比，存在的该金属元素(此时为镍元素)浓度高。
在结晶生长完成后，利用作为掩模的氧化硅膜14，进行干腐蚀或湿腐蚀，可能除掉包含高浓度的该金属元素的区域。
也可以说，该工艺把用于在108～110所示纵向生长区域进行结晶生长的金属元素聚集起来，然后再把集中起来的该金属元素除掉。该金属元素虽然在硅膜结晶化时是有用的，以后最好不存在。因此，象上述那样的结构，可以说是有用的。
实施例1
本实施例涉及利用在玻璃基片上形成结晶硅膜的横向生长区域，制造薄膜晶体管的工艺。
首先参照图1(A)和图1(B)，说明在玻璃基片上有横向生长区域的结晶硅膜的工艺。图1(B)是表示沿图1(A)的A-A’剖开的剖视图。
首先，在玻璃基片(康宁1737玻璃基片)11上面，由等离子CVD方法形成作为底膜12的氧化硅膜或氮化硅膜或者氧化氮化硅膜。该底膜的厚度为3000A。
然后，用等离子CVD法或减压热CVD方法，使变为结晶硅膜的非晶硅膜103成膜。
然后，用等离子CVD方法形成
Figure C9612391300091
的氧化硅膜，通过构图形成掩模14。利用掩模14，形成由108～110所示的细槽和101与102所示的区域。即，在108～110所示的细槽区域和101与102所示的区域(这个区域象图1(A)所示那样，是细长的)，获得露出非晶硅膜的形状。
此处，108～110所示的区域宽作成5μm。101与102所示区域的宽作成30μm。
108～110所示区域的宽度，最好为5μm以下。其下限由构图精度限制。一般，0.5μm为其下限。
101和102所示区域的宽度、最好为20μm以上。但是，其宽度太大，不利用微细化，所以必需要注意。如果它的宽度达到50μm以上，由于横向生长距离达到饱和，则与生长距离没关。因而，101与102所示区域的宽为50μm以上，则不特别有用。(不言而喻，它的宽度无论多大都是可以的)。
表1表示掺入镍元素区域的宽度与横向生长量(μm)的关系。
上述表1表示，和镍保持接触的区域宽度(细长区域的宽、例如，图1中101所示区域的宽)和从该区域进行横向生长距离的关系。
即，在非晶硅膜表面，根据露出槽状的氧化膜设置掩模，在槽状区域保持和镍接触，然后在600℃热处理4小时，从露出槽状的非晶硅膜区域开始，沿与基片平行的方向进行横向生长，(表1)表示该情况下的槽状区域宽度与横向生长距离之间的关系。
由表1明显可见，掺镍区域的宽度在5μm以下的情况，不进行横向生长。掺镍区域的宽度在20μm以上的情况，得到100μm以上的距离。掺镍区域在50μm以上的情况，横向生长距离达到饱和。
用氧化膜14作为掩模，把108～110及101和102区域露出的非晶硅膜103，进行UV(紫外线)臭氧处理。通过UV臭氧处理，形成露出细密性优良的氧化硅膜的非晶硅膜103表面。
其次，利用旋涂醋酸镍溶液整面地涂布10ppm(重量换算)的镍元素。
通过涂布醋酸镍溶液，在108～110及101和102所示区域，实现在非晶硅膜103的表面和镍元素保持接触的状态。此时，根据先前细密性优良氧化膜的亲水性，不拖拉溶液，在非晶硅103的表面保持和镍元素接触的状态。
用这种溶液掺入金属元素的方法，控制性和重复性好。不用上述涂布溶液的方法，而用溅射方法，等离子处理方法以及CVD方法，吸附方法，也能很好地掺入促进硅结晶化的金属元素。
然后，通过热处理，进行非晶硅膜103的结晶化，得到结晶性硅膜。
在这里，在氮气氛中，在600℃下进行4小时的热处理。按照这种结晶生长，在108和109及110的区域，只进行其宽度狭到5μm的由111表示的纵向生长。
在101与102的区域，进行纵向生长，同时，从该区域开始，在与基片平行的方向进行横向生长。在箭头104～107所示方向进行横向生长。
在这里，由于在108～110区域进行纵向生长，在这区域停止由104或108所示的横向生长。
纵向生长区域含有比较高浓度的镍元素，横向生长的前端部、含有比较高的镍元素。因此，在与108～110所示的横向生长区域相接触的纵向生长区域，有非常高浓度的镍元素。
具体地说，108～110所示区域的镍浓度与105和106所示的横向生长区域相比较，其浓度值高出1-2位数量级。(根SIM(2次离子分析法)测量得到)
纵向生长与横向生长相交的部分，形成含有硅化镍的结晶粒边界。
结晶化完成后，利用选择腐蚀硅的腐蚀剂(例如，HF∶HNO3＝1∶200的氢氟酸硝酸)，进行湿法腐蚀。
利用氧化硅膜作为掩模14，只选择地腐蚀纵向生长区域。该区域是如前所述的含高浓度镍的区域。
然后，利用氢氟酸系列腐蚀剂(例如缓冲氢氟酸)进行腐蚀。通过该工艺，除掉由氧化膜制成的掩模14。
其后，把含有横向生长区域的，或者只含有横向生长区域的结晶硅膜进行构图，形成薄膜晶体管的有源层。
如图1(A)所示，当从细长区域开始向进行模向生长，则其结晶生长方向一致地可得到在器件中有用的区域的结晶状态。这样，形成多个器件，在在要求各器件特性一致的情况是非常重要的。
实施例2
本实施例是表示利用按照实施例1所述方法制造的横向生长区域，制造多个薄膜晶体管情况的实施例。
图2是表示选取薄膜晶体管有源层位置的例子的示意图。
如图2所示，由201所表示的是薄膜晶体管的有源层。按照图2所示的薄膜晶体管，可能利用在所定方向横向生长的多晶硅膜，构成多个薄膜晶体管。而且可能使各晶体管的特性一致。
并且，利用纵向生长区域作为横向生长的停止区，如图2所示那样的设置，可能排除在横向生长区域之间相交的区域，形成结晶粒边界的影响。
如果设定薄膜晶体管有源层的位置，能使载流子在横向生长方向移动，则能够制造高迁移率的薄膜晶体管。这是因为在横向生长方向，晶粒边界影响少，载流子容易移动。
如本实施例所示的那样结构，适用于有源矩阵型液晶显示器件和有源矩阵型EL显示器件的周围驱动电路。
即，对于移位寄存器和模拟缓冲器的相同电路结构重复形成，在排成行-列的情况是非常有效的。
例如，移位寄存器电路的宽为80μm，横向生长距离大于100μm，利用由此获得本实施例的结构，能够利用一个横向生长区域，形成移位寄存器。即，利用有相同结晶生长形态的区域，形成有一定功能的电路。
通过利用象这样的本实施例所示的结构，可能在一个横向生长区域内，集成化地设置具有一定功能的电路。对于这种一定的功能，除了上述的移位寄存器的功能以外，还可以选自放大功能，开关功能，阻抗变换功能，移位寄存器电路，取样电路，取样保持电路、存储器功能、运算功能中的一种或多种功能，也可以选取由上述那些功能组成的复合功能。
具有这样的所定功能的集成化结构，使构成的各元件的特性具有一致性是很重要的。因此，如本实施例所示，在具有相同结晶生长状态的区域内，形成这样的集成电路是很有用的。
实施例3
本实施例表示采用如图2所示结构时制造薄膜晶体管的工艺。
本实施例所示的是在相邻的2个不同横向生长区域里，分别制造各自的薄膜晶体管。这里表示制作N沟道型薄膜晶体管情况例子。
首先，在玻璃基片301上面形成厚度为
Figure C9612391300121
作为底膜的氧化硅膜302，然后形成
Figure C9612391300122
厚的非多晶硅膜303。对于非晶硅膜303的成膜方法，希望采用减压热CVD方法。
其次，由等离子CVD方法形成的厚度为
Figure C9612391300123
的氧化硅膜，作为掩模304。对于构成该掩模304的氧化硅膜，其腐蚀速率比构成底膜的氧化硅膜302的腐蚀速率快。
作为掩模304，为了消除与底膜腐蚀速率的差别，可以采用下面为薄氧化硅膜，上面为氮化硅膜的多层结构。
这样，得到宽为5μm的槽306和307，宽度为30μm的槽305。在这种状态，通过这些槽露出非晶硅膜。
从上面看各槽的形状与图1(A)所示的相同。即，306和307相当于图1的108和109，305相当于图1的101。
这样，得到图3(A)所示形状。然后，用旋涂法涂布10ppm的含镍的醋酸镍溶液，使由303，305，307所示的区域的非晶硅膜303的表面，和镍保持接触。
然后，通过在550℃4小时在氮气氛中进行加热处理，进行如图3(B)所示的结晶生长。通过上述的加热处理，在308，310，312所示的区域，进行纵向生长。并且，在309，311所示的区域进行横向生长。(图3(B))。
然后，利用氢氟酸硝酸混合腐蚀液通过湿腐蚀除去纵向生长区域308，310，312。也可以利用干腐蚀进行该工艺。
因而得到图3(C)所示的形状。在由氧化膜制成掩模304的时候，可以用缓冲氢氟酸除掉掩模。
由此得到图3(D)所示的形状。然后，进行用来形成薄膜晶体管有源层的构图，获得图3(E)所示的形状。在图3(E)中，313和314是用于表示由构成薄膜晶体管有源层的横向生长结晶硅膜构成的图形。
这样，如果得到图3(F)(与图4(A)相同)所示的图形，则可形成起栅绝缘膜作用的氧化硅膜401。利用等离子CVD方法或溅射方法，形成如
Figure C9612391300131
厚的氧化膜401。
以后，形成构成栅电极的未图示的铝膜。在铝膜中，按重量比形成含有0.2％重量的钪。在图中没有表示，在以后还形成厚的细密阳极氧化膜。
在乙二醇溶液中，加入用氨水中和的3％酒石酸，通过把铝阳极进行阳极氧化，形成阳极氧化膜。可能通过施加电压来控制该细密阳极氧化膜的厚度。
然后，对铝膜进行构图，获得图4(B)所示的图形。
如图4(B)所示，402和403是表示以后形成栅电极的图形。
如果得到图4(B)所示的图形，再次进行阳极氧化，形成多孔的阳极氧化膜404和405。在含有3％硝酸的水溶液中，对铝图形402和403进行阳极氧化，形成多孔的阳极氧化膜。根据阳极氧化的时间，可能控制阳极氧化膜的厚度。
按照前述的条件，形成细密的阳极氧化膜406和407，该细密的阳极氧化膜的厚度为
Figure C9612391300133
对于这种阳极氧化，由于在多孔的阳极氧化膜404和405的内部浸入电解液，则形成如图4(C)所示的阳极氧化膜406和407。
阳极氧化膜406和407的厚度作成
Figure C9612391300134
以上，用此膜厚度，在以后能形成偏移栅区域。
这样，可以得到图4(C)所示的图形。此处，408和409成为栅电极。
然后，进行杂质离子注入，形成源/漏区域。在这里，为了形成N沟道型薄膜晶体管，进行P离子注入。而且，其一形成薄膜晶体管的源区416和漏区411。其二形成薄膜晶体管源区412和漏区413。
接着用磷酸，醋酸和硝酸的混合液，选择性腐蚀多孔的阳极氧化膜404和405。然后得到图4(D)所示的图形。
在此处再进行杂质离子注入。在这里利用比最初使用的剂量低的剂量、注入P离子。然后，在一个薄膜晶体管形成轻掺杂区域414和416。在另一个薄膜晶体管，形成轻掺杂区417和419。
在这里，邻接漏区的轻掺杂区416和419。是称为LPD(轻掺杂漏区)的区域。此外，415和418是沟道区。
然后得到图4中所示的图形。利用氧化硅膜等形成层间绝缘膜420。再形成接触孔，由此形成源电极421和423，漏电极422和424。图4(E)。
在这里表示一对N沟道型薄膜晶体管制造方法的实例。但是实际上在图面的里面方向及外面方向，按照图2所示的配置形成许多薄膜晶体管。
在这里还表示在非晶硅膜上和促进硅结晶化金属元素保持接触的结构。然而，也可以利用下述结构，即在非晶硅膜成膜前，使底膜上的规定图形和该金属元素保持接触。
实施例4
本实施例涉及降低最终残留的促进硅结晶化金属元素的浓度的技术。不言而喻，本实施例具有在实施例1说明的有效性。
对于本实施例所示的结构，如图5(A)所示，首先在玻璃基片(例如，康宁1737玻璃基片)501上，形成厚度为
Figure C9612391300141
的作为底膜的氧化硅膜502。
然后，利用等离子CVD方法或者减压热CVD方法形成厚的非晶硅膜503。
再形成如图所示的
Figure C9612391300143
厚的氧化硅膜。该氧化膜在以后掺入镍元素时，用作掩模。
这里是表示利用氧化硅膜时的例子，此外，也可以利用氮化硅膜、氮氧化硅膜，各种金属膜、硅化金属之类的膜。
希望作为掩模的膜，在结晶化加热时，不与硅发生反应，并且，希望利用促进硅结晶化的金属扩散系数对于硅膜是很小的。
通过对这个氧化硅膜构图，形成掩模504。希望该氧化硅膜比氧化硅底膜502腐蚀速率快。以氧化硅膜制成的掩模504，在图面的里面和纵向具有细长的槽505～507。这里的槽505和507宽度为3μm。槽506的宽度为20μm。
这样，获得图5(A)所示的图形。利用这种图形，进行UV(紫外线)臭氧氧化，在露出的非晶硅膜的表面上，形成细密的氧化膜。这种氧化膜，使以后涂布的醋酸镍溶液的粘润性提高。
利用旋涂法，涂布含10ppm镍浓度(按重量计算)的醋酸盐溶液。
在这种状态下，在580℃热处理1小时。由于进行该热处理，使横向生长达到20～30μm。所进行的热处理如图5(B)所示，在505、506，507区域，从硅膜表面向下进行纵向生长。并且，从506区域在与基片平行的方向进行横向生长20～30μm。
上述的热处理，可以在500～600℃加热10到240分(2小时)。按照上述条件，进行高温长时间的结晶生长，后续的第二阶段的结晶生长则是困难的。
结晶生长的结果，进行纵向生长的505～507区域，成为含有高浓度镍元素的纵向结晶生长区域。并且，在506区域开始横向生长的区域，成为含有比较高浓度镍元素的横向生长区域。
通过SIMS(2次离子分析法)计测，在505～507纵向生长的区域，镍浓度的平均值为5×1019cm-3。从507开始横向生长的区域，镍浓度的平均值为1×1018cm-3的数量级。
接着，用氢氟酸硝酸混合腐蚀液除掉纵向生长区域。再用氢氟酸系列的腐蚀剂(例如缓冲氢氟酸)腐蚀掉由氧化膜制成的掩模。
这样，获得了图5(C)所示的图形。在这里，508和509是用以先所述的工艺生长的含有高浓度镍的区域。508和509所示的区域是横向生长的区域，具有结晶性。其它的区域仍然是非晶区域。其原因是，在580℃加热处理1小时，普通的非晶硅膜不进行结晶化。
如果获得图5(C)所示的状态，再进行加热处理。这种热处理是进行第二阶段结晶生长的热处理。把该处理在600℃下进行2小时。
结果，从508和509所示的区域再次进行结晶生长(横向生长)。该结晶生长的状态如图5(D)所示。在预先除掉的505和507区域，停止该结晶生长。这样，获得具有同一结晶生长形态的细长的结晶硅膜区域。参照图1(A)]。
这样得到的结晶硅膜，能够含有镍浓度为1017cm-3的数量级。其数值，和按第1实施例所示第1阶段结晶生长方法的情况相比，约低于1个数量级。这样，在考虑到器件的稳定性和重复性的情况，是非常有用的。
以后，把获得的结晶硅膜，按501和511所示的图形构图，形成薄膜晶体管的有源层。
在制造器件过程中，最好避免利用508和509所示的区域。即，除掉508和509所示的区域。最好利用其它区域制造器件。其原因是，508和509所示的区域，虽然比较好，但是含有高浓度的镍。
由于利用本实施例所示的结构，可以利用高性能的横向生长区域，并且把该区域的镍浓度(金属元素浓度)抑制在1×1017～5×1016cm3范围内。
特别是通过优选条件，可容易地把薄膜晶体管有源层中的镍浓度(金属元素浓度)控制在1×1017cm-3范围内。
这样，能够获得具有优良特性的，同时又具有高稳定性的器件，使其更有用。
实施例5
本实施例涉及，在有源矩阵型液晶显示器件中，把外围驱动电路与有源矩阵电路在同基片上集成的结构。
在这样的结构中，由于外围驱动电路要求高速工作，所以利用横生长的薄膜晶体管是最好的。另一方面，在有源矩阵电路中配置的薄膜晶体管，迁移率不那么必要，并且因要求低漏电流特性，所以理想的是有低迁移率(10cm2/Vs)特性(一般迁移率越高，漏电流越大)。
在那里，按照本实施例，在利用图1、图2、图5所示技术横向生长的区域，形成外围驱动电路。即，利用横向生长的结晶硅膜形成构成外围驱动电路的薄膜晶体管的有源层。
因此，可能用具有高迁移率的薄膜晶体管构成外围驱动电路。
由于外围驱动电路集成度高，利用图1、图2、图5所示的技术非常有用。
此外，在有源矩阵电路中设置的薄膜晶体管，是利用不掺镍得到的结晶硅膜制造的。其原因是，对于有源矩阵电路，首先要保证低的漏电流特性。
根据实验观察到，利用镍元素得到的结晶硅膜制造的薄膜晶体管，和不用镍只通过加热同时仅进行激光照射得到的结晶硅膜制造的薄膜晶体管进行比较，其漏电流高。其原因是，镍变成陷阱能级。
在那里，在这里，结晶性稍微恶化，虽然不能得到高迁移率，但在不利用镍元素的情况下，在有源矩阵电路，可采用能抑制漏电流(OFF电流)增加的薄膜晶体管。备用通过激光照射得到的结晶硅膜，来制造设置在该有源矩阵电路(象素电路)中的薄膜晶体管。
由于采用本实施例所示的结构，由可能高速动作的薄膜晶体管构成外围电路，由低漏电流的薄膜晶体管构成象素矩阵区域，则可以得到有源矩阵型液姬显示器件。
本实施例所示的结构，可能用于有源矩阵型的其它平板显示器。例如，可用于等离子显示器和EL型显示器。
为了实现本实施例所示的结构，在进行横向生长的加热以后，可以通过激光照射进行退火工艺。
横向生长工艺，可在如600℃下进行4小时，只进行此工艺，则没掺杂镍(或其它的促进硅结晶化的金属元素)的非晶硅膜不进行结晶化。
但是，通过合用激光照射，可以促进横向生长区域的结晶化，和在谋求所得膜稳定化的同时，可能通过加热处理使不能结晶化的非晶硅区域(该区域是没掺杂镍的区域)结晶化。
此时，通过采用最佳激光照射条件，可使由没掺杂镍的区域制得的薄膜晶体管，其迁移率，在N沟道型达到10cm2/Vs，这是在最佳激光照射条件下。
利用激光照射使非晶硅膜结晶化，一般，存在其效果再现性的问题，但是，利用上述那样的比较轻的退火条件，可能实现高再现性。
这样一来，在象素区域，设置主要利用激光得到的具有低漏电特性的薄膜晶体管，在外围电路区域，设置利用横向生长的具有高迁移率(如以后叙述的平均为100cm2/Vs)的薄膜晶体管。
实施例6
本实施例，涉及不用特别附加工艺，形成用于位置重合用的掩模。在制作薄膜晶体管时，在形成栅电极，接触孔，源/漏电极时，进行掩模重合对准是非常重要的。这时用于某些位置重合标识用的标记变成非常重要。
对于位置重合标记，希望利用必要的工艺，形成最初的位置重合。
在那里，对于本实施例所示的结构，在形成图1所示的掩模14时，同时形成该标记。
在这里，在掺入镍元素时，在该标记的图形上，掺入镍元素(或者适合的促进硅结晶化的金属元素)。即，在氧化硅膜掩模14的一部分上，形成标识位置重合的标记图形。
通过进一步热处理，在标记图形处进行纵向生长。这样，在除去掩模14的同时，也腐蚀掉该图形的部分。因此，得到除去所定图形的区域。对于该图形，没有附加特别新的工艺而得到，所以特别有意义。
实施例6
本实施例，表示研究横向生长距离与加热条件之间的关系之结果。首先表示试料的制作条件。
首先，在康宁1737玻璃基片上，在氮气氛下，640℃热处理2小时。这是为抑制以后处理时基片的收缩。
接着，由利用TEOS气体的等离子CVD方法，形成厚度为的由氧化硅膜构成的底膜。利用等离子CVD方法，形成厚度为的非晶硅膜。通过利用TFOS气体的等离子CVD方法，形成构成掩模的氧化硅膜，该掩模用于掺镍元素。
把该氧化膜构图，形成掺杂镍的图形。形成宽20μm细长槽状的开口。
利用UV臭氧氧化，在露出非晶硅的表面形成极薄的氧化膜。这样，在氮气氛中加热处理。热处理的结果，从掺杂镍元素的区域开始，在与基片平行的方向进行结晶生长(横向生长)。所得的结果如表2所示。
表2
如表2所示，由于加热温度高加热时间长，则横向生长距离也长。但是，在600℃，加热8小时以上，进行没有镍作用的结晶化。
对于没有镍作用的结晶化，具有与纵向生长一样的停止横向生长的作用。因此，在加热温度在600℃以上的时候，最好缩短加热时间。
总之，得到200μm的横向生长距离。因此，掺镍元素的区域，为细长的区域(例如，图1中101所示的区域)，可能得到长为任意的宽为200μm的细长横向生长区域。
该横向生长区域，具有相同的结晶生长状态。例如，通过X射线衍射计测，得到各结晶方向信号强度比基本相同的晶体生长区。
这样的状态，是非常好的，意味着在该区域内，形成特性相同的器件。
实施例7
本实施例涉及选择不同横向生长长度的结构。由表1看出，掺镍区域不同，横向生长距离也不同。利用这种事实，在这里得到不同的横向生长量(横向生长长度)。
例如，通过改变有细长槽状掺杂区的宽度，可以控制由掺杂区域生长横向生长区域的生长距离。
实施例8
本实施例表示下述实例，在有源矩阵型结构中，在横向生长区域，形成设置在各象素中的薄膜晶体管。在有源矩阵型的液晶显示器件和EL显示器件中，在象素间距为50μm以下的狭窄情况，相邻横向生长区域相互接触，阻碍相互的结晶生长，在这种情况，在薄膜晶体管的形成区域，形成结晶粒边界。
为了避免这种情况，在各象素所定区域，分别形成各自的横向生长区域，在这里，利用前述的纵向生长区域，作为横向生长的停止区。
即，为了只在所定的区域，形成横向生长区域，形成5μm以下的(例如3μm)的槽状纵向生长区域。由此，在所定的区域，可能形成横向生长区域，则可能抑制前述的不良现象发生。
实施例9
本实施例，涉及下述构成，为了提高工艺裕度，进行热处理，得到结晶硅膜，然后把该硅膜再进行激光照射。
利用说明书公开的本发明，通过热处理得到结晶硅膜时，存在许多膜质偏差问题。
本实施例，为了改正偏差，利用激光照射再次进行退火。关于激光，希望利用含有紫外光准分子激光。
如本实施例所示，通过再合用激光照射，可能得到均匀的结晶硅膜。此外，如果不用激光照射，也可以进行红外光、紫外光的强光照射，或者进行光退火。
实施例10
本实施例表示，对利用横向生长区域得到的薄膜晶体管和用纵向生长区域得到的薄膜晶体管的特性进行比较的实例。
下述的表3表示，随机选自获得的N沟道型薄膜晶体管中的18种样品的迁移率数值。
由表3可见，对于由A所示的用纵向生长区制得的薄膜晶体管，其迁移率分散在75～101cm2/Vs内。然而，对于由B所示的用横向生长区制得的薄膜晶体管，不但迁移率数值高，而且偏差小。
即，利用横向生长的情况，可能使器件本身性能提高，并且其特性偏差小。
利用促进硅结晶化的金属元素镍，在600℃下热处理4小时进行结晶化，再用照射能量密度为250mJ/cm2K1F准分子激光照射，得到用上述数据表示的结晶硅膜。
此外，为了进行比较，采用下述实例，即，利用和上述工艺同一批不掺镍样品进行流水作业。这种情况，经过热处理当然不结晶化。但是，利用激光照射，可能得到结晶硅膜。
利用该样品制造的N沟道型薄膜晶体管，迁移率在10cm2/Vs以下。这样低迁移率的薄膜晶体管，不利用镍，其最适用于液晶显示器件的有源矩阵区域。
为了比较，利用只在640℃热处理48小时(不掺镍)得到的结晶硅膜，制造同样的N沟道型膜晶体管。这种情况，得到的迁移率为20～30cm2/Vs。
由此可见，利用横向生长是有意义的。
对于P沟道型晶体管，变成减小其值的十分之三，对于全体的情况，和图3所示的相似。
实施例11
本实施例是利用具有如图1所示的相同结晶形态的区域，构成所述功能的电路实施例。
这里所示的是译码电路的一部分。图6表示实际电路的布图。图7表示电路的方框图。
在图6和图7中，601和603表示掺镍的区域，从该区域进行横向生长。即，相当于图1中的101和102区域。
宽度为5μm以下的602区域，是作为停止横向生长的停止区。
从图6和图7可知，利用从601区域开始横向生长的具有相同结晶生长形态的区域，形成2个NAND电路。利用从603区域开始结晶生长的具有同一结晶生长状态的区域，形成1个NDR电路。
关于这种构成，二个横向生长的区域被602所示的区域阻断，相互之间不产生影响。
由此，可能使每个电路的特性提高，并且使全体的可靠性提高。
利用由说明书公开的本发明，可能得到高度控制的横向生长区域。
例如，可能控制横向生长区域的生长宽度。在要求微细化构成方面，可能容易地使用利用促进硅结晶化的金属元素进行结晶生长的技术。
此外，对于从非晶硅膜所定区域进行横向生长的结构，由于利用纵向生长区域作为横向生长区域的停止区，可能利用具有相同结晶生长形态的横向生长区域，构成有所定功能的电路。
在该区域内，由于可能使形成器件的特性保持一致，所以可能提高形成电路的特性和稳定性。
利用本发明制造的显示器件，特别适用于各种电子仪器的显示装置。例如，电视摄像机，数字式照象机，计算机，携带式信息终端装置，用于卫星通信的カ-ナビグ-シヨン系统等。作为这些电子仪器的显示装置，在同一基片上设置有源矩阵元件，利用本发明的方法，形成反相电路，缓冲电路，开关电路，译码电路，移位寄存电路，取样电路，取样保持电路，触发器电路，其它的运算电路和存储电路，对装置的小型化非常有利。
表1
  槽宽(μm)   3   5   10   20   50   100   250
  1   0   0   77～78   108～109   124～125   126～127   126～127
  2   0   0   79～81   107～108   124～128   128～130   126～127
  3   0   0   87～89   113～114   125～130   129～137   126～128
  4   0   0   82～83   110～111   125～126   128～129   126～127
  5   0   0   87～88   111～112   125～130   129～130   127～128
  6   0   0   87～89   113～115   130～131   130～131   128～129
  7   0   0   90～91   115～116   130～132   130～132   128～129
  8   0   0   80～81   107～108   125～129   127～128   125～126
  9   0   0   86～87   112～113   124～127   129～130   126～127
  10   0   0   81～82   107～108   122～123   125～129   122～124
  11   0   0   74～75   102～104   115～116   116～117   119～120
  12   0   0   62～63   89～90   105～106   107～108   106～107
  13   0   0   42～43   72～73   87～88   90～93   89～91
表2
表3
  A   B
  75.3   95.5
  75.4   100.1
  70.2   108.3
  80.7   102.0
  81.8   106.4
  90.3   106.0
  89.6   104.7
  84.0   95.6
  90.5   106.2
  91.4   104.0
  92.3   103.2
  90.1   103.6
  92.4   104.2
  94.8   101.6
  95.2   104.5
  95.8   101.6
  101.8   98.5
  100.5   100.7
单位cm2/Vs

Claims (10)

1. 一种半导体器件，其特征在于，包括至少一个NAND电路，所述NAND电路包括：
形成在绝缘表面上的N沟道薄膜晶体管的第一半导体区域；
形成在所述绝缘表面上的P沟道薄膜晶体管对的第二和第三半导体区域对；
横过所述第一半导体区域延伸的第一和第二输入线，其中所述第一输入线横过所述第二半导体区域延伸，所述第二输入线横过所述第三半导体区域延伸，
其中所述第一、第二和第三半导体区域布置在同一线上，并且所述第一、第二和第三半导体区域的载流子流动方向是沿着所述同一线的。
2. 按照权利要求1的半导体器件，其特征在于，所述第一、第二和第三半导体区域是由包含以下步骤的方法形成的：
在所述绝缘表面上形成半导体膜；
对所述半导体膜提供结晶促进材料；
加热所述半导体膜以使所述半导体膜结晶；以及
对所述结晶的半导体膜进行图案制作，以形成所述第一、第二和第三半导体区域。
3. 按照权利要求2的半导体器件，其特征在于，所述结晶促进材料包含选自Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu和Au组中的一种金属。
4. 按照权利要求1的半导体器件，其特征在于，所述半导体装置是电致发光显示器。
5. 按照权利要求1的半导体器件，其特征在于，所述半导体器件选自包括摄像机、数码相机、计算机、便携式数据终端和电子导航辅助工具的组中。
6. 一种半导体器件，其特征在于，包括至少一个NOR电路，所述NOR电路包括：
形成在绝缘表面上的P沟道薄膜晶体管的第四半导体区域；
形成在所述绝缘表面上的N沟道薄膜晶体管对的第五和第六半导体区域对；
横过所述第四半导体区域延伸的第三和第四输入线，其中所述第三输入线横过所述第五半导体区域延伸，所述第四输入线横过所述第六半导体区域延伸，
其中所述第四、第五和第六半导体区域布置在同一线上，并且所述第四、第五和第六半导体区域的载流子流动方向是沿着所述同一线的。
7. 按照权利要求6的半导体器件，其特征在于，所述半导体装置是电致发光显示器。
8. 按照权利要求6的半导体器件，其特征在于，所述半导体器件选自包括摄像机、数码相机、计算机、便携式数据终端和电子导航辅助工具的组中。
9. 按照权利要求6的半导体器件，其特征在于，所述第四、第五和第六半导体区域是由包含以下步骤的方法形成的：
在所述绝缘表面上形成半导体膜；
对所述半导体膜提供结晶促进材料；
加热所述半导体膜以使所述半导体膜结晶；以及
对所述结晶的半导体膜进行图案制作，以形成所述第四、第五和第六半导体区域。
10. 按照权利要求9的半导体器件，其特征在于，所述结晶促进材料包含选自Fe、Co、Ni、Ru、Rh、Pd、Os、Ir、Pt、Cu和Au组中的一种金属。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6478263B1 (en) * 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
US6140166A (en) * 1996-12-27 2000-10-31 Semicondutor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor and method for manufacturing semiconductor device
US6011275A (en) * 1996-12-30 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW386238B (en) * 1997-01-20 2000-04-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6830616B1 (en) * 1997-02-10 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor and manufacturing method of semiconductor device
WO1998057372A1 (en) * 1997-06-10 1998-12-17 The Board Of Trustees Of The Leland Stanford Junior University LATERALLY CRYSTALLIZED TFTs AND METHODS FOR MAKING LATERALLY CRYSTALLIZED TFTs
KR100269312B1 (ko) * 1997-10-14 2000-10-16 윤종용 실리콘막의결정화방법및이를이용한박막트랜지스터-액정표시장치(tft-lcd)의제조방법
KR100453176B1 (ko) * 1998-06-13 2005-04-08 엘지.필립스 엘시디 주식회사 액정표시장치의제조방법
US6858898B1 (en) 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6461899B1 (en) 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
JP4298131B2 (ja) * 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
TW459275B (en) * 1999-07-06 2001-10-11 Semiconductor Energy Lab Semiconductor device and method of fabricating the same
US7071041B2 (en) * 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7348729B2 (en) * 2000-08-29 2008-03-25 Matsushita Electric Industrial Co., Ltd. Plasma display panel and production method thereof and plasma display panel display unit
TW582005B (en) * 2001-05-29 2004-04-01 Semiconductor Energy Lab Pulse output circuit, shift register, and display device
US7294478B1 (en) 2001-06-06 2007-11-13 Rosetta Inpharmatics Llc Microarray reaction cartridge
JP4338948B2 (ja) * 2002-08-01 2009-10-07 株式会社半導体エネルギー研究所 カーボンナノチューブ半導体素子の作製方法
US20040259111A1 (en) * 2002-12-10 2004-12-23 Rosetta Inpharmatics Llc Automated system and method for preparing an assay ready biological sample
KR100721956B1 (ko) * 2005-12-13 2007-05-25 삼성에스디아이 주식회사 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
KR100721957B1 (ko) * 2005-12-13 2007-05-25 삼성에스디아이 주식회사 다결정 실리콘층, 상기 다결정 실리콘층을 이용한 평판표시 장치 및 이들을 제조하는 방법
TWI377620B (en) * 2007-09-26 2012-11-21 Chunghwa Picture Tubes Ltd Fabricating method for a polysilicon layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1109212A (zh) * 1993-08-27 1995-09-27 株式会社半导体能源研究所 半导体器件及其制造方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0762789B2 (ja) 1984-08-17 1995-07-05 セイコーエプソン株式会社 ドライバ−内蔵アクテイブマトリクスパネル
JPS6425555A (en) * 1987-07-22 1989-01-27 Matsushita Electronics Corp Trench forming method
JPS6425555U (zh) 1987-08-06 1989-02-13
US4996523A (en) 1988-10-20 1991-02-26 Eastman Kodak Company Electroluminescent storage display with improved intensity driver circuits
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JP2784615B2 (ja) 1991-10-16 1998-08-06 株式会社半導体エネルギー研究所 電気光学表示装置およびその駆動方法
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
EP1119053B1 (en) * 1993-02-15 2011-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating TFT semiconductor device
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
KR100203982B1 (ko) * 1993-03-12 1999-06-15 야마자끼 순페이 반도체장치 및 그의 제작방법
TW241377B (zh) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
TW278219B (zh) * 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
JP3403811B2 (ja) * 1993-05-26 2003-05-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
TW369686B (en) * 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
TW264575B (zh) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP3048829B2 (ja) * 1994-03-31 2000-06-05 シャープ株式会社 半導体装置の製造方法
JP3076490B2 (ja) * 1993-12-20 2000-08-14 シャープ株式会社 半導体装置の製造方法
JP3269734B2 (ja) 1994-06-21 2002-04-02 シャープ株式会社 半導体装置及びその製造方法
JP3234714B2 (ja) 1994-04-27 2001-12-04 シャープ株式会社 半導体装置およびその製造方法
TW272319B (zh) 1993-12-20 1996-03-11 Sharp Kk
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5942768A (en) * 1994-10-07 1999-08-24 Semionductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
EP0717445B1 (en) 1994-12-14 2009-06-24 Eastman Kodak Company An electroluminescent device having an organic electroluminescent layer
US5550066A (en) 1994-12-14 1996-08-27 Eastman Kodak Company Method of fabricating a TFT-EL pixel
US5684365A (en) 1994-12-14 1997-11-04 Eastman Kodak Company TFT-el display panel using organic electroluminescent media
JP3175521B2 (ja) * 1995-01-27 2001-06-11 日本電気株式会社 シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路
JPH08241057A (ja) 1995-03-03 1996-09-17 Tdk Corp 画像表示装置
JPH08241997A (ja) 1995-03-03 1996-09-17 Tdk Corp 薄膜トランジスタ
US5640067A (en) 1995-03-24 1997-06-17 Tdk Corporation Thin film transistor, organic electroluminescence display device and manufacturing method of the same
TW355845B (en) * 1995-03-27 1999-04-11 Semiconductor Energy Lab Co Ltd Semiconductor device and a method of manufacturing the same
JP3124480B2 (ja) * 1995-12-12 2001-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1109212A (zh) * 1993-08-27 1995-09-27 株式会社半导体能源研究所 半导体器件及其制造方法

Also Published As

Publication number Publication date
US7569433B2 (en) 2009-08-04
US20010022364A1 (en) 2001-09-20
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TW326574B (en) 1998-02-11
US5922125A (en) 1999-07-13
JPH09162416A (ja) 1997-06-20
CN101393858A (zh) 2009-03-25
KR100297319B1 (ko) 2001-11-03
KR100308611B1 (ko) 2001-11-30
US6225645B1 (en) 2001-05-01
JP3124480B2 (ja) 2001-01-15
CN101393858B (zh) 2010-06-16

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