CN100421178C - 用于控制同步半导体存储装置中自我刷新操作的控制设备 - Google Patents

用于控制同步半导体存储装置中自我刷新操作的控制设备 Download PDF

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Abstract

一种用于半导体存储装置中自我刷新操作的控制设备，包括一自我刷新脉冲信号产生单元，响应于一时钟启动信号、一自我刷新信号、一自我刷新终了信号、及一测试模式信号，而产生一自我刷新脉冲信号、一自我刷新入口信号、及一自我刷新模式时钟启动信号，其中在该时钟启动未被引动的周期期间，利用该测试模式信号可产生该自我刷新脉冲信号；一正常模式时钟信号产生单元，响应于该时钟启动信号、该自我刷新模式时钟启动信号、一测试模式信号、及该自我刷新信号，而产生一正常模式时钟信号及一计数器重置信号；及一内部行地址计数器，响应于该自我刷新脉冲信号及该计数器重置信号，而产生用于自我刷新操作中的若干地址。

Description

用于控制同步半导体存储装置中自我刷新操作的控制设备
技术领域
本发明关于一种半导体之存储装置，特别是关于一种具有自我刷新操作的同步半导体存储装置。
背景技术
一般而言，半导体存储装置具有两种不同型式：一种为动态随机存储器(DRAM)，另一种则为静态随机存储器(SRAM)。
因SRAM中所含的存储单元，是通过4个闩锁的晶体管形成，故不须外部刷新即可保持其数据，只要向SRAM供应电源即可。
反之，因DRAM中所含的存储单元，是通过一晶体管及一电容器形成，DRAM操作时，电容器势必进行充电或放电。数据以电荷的形式储存在电容器中。但是，储存在电容器中的电荷量，将随时间的经过而减少。因此，为了保持数据内容，DRAM必须定期地进行刷新。一保持时间，是指存储单元在没有刷新(refresh)下，可保持其数据的最大时间。
依DRAM的种类而定，有以下两种不同的刷新操作：一种为自动刷新操作；另一种则为自我刷新操作。自我刷新操作，是在DRAM处于非正常模式，亦即，DRAM并不执行数据处理操作的期间内实行。反之，自动刷新操作，是在DRAM于正常模式时实行。
此外，同步半导体存储装置，是与一外部时钟信号同步进行操作。例如，一同步的动态随机存储器(SDRAM)，是在外部时钟信号的每一个上升缘部上，执行数据处理动作。
图1是传统式同步半导体存储装置执行自我刷新操作的方块图。
如图所示，传统的半导体存储装置，包括一自我刷新模式时钟启动缓冲器10、一自我刷新模式入口电路12、一自我刷新模式出口电路13、一自我刷新信号产生器15、一自我刷新脉冲产生器16、一内部行地址计数器17、一正常模式时钟启动缓冲器11、及一时钟缓冲器14。
自我刷新模式时钟启动缓冲器10，是通过一时钟启动信号CKE及一自我刷新信号SELF进行控制，以产生一自我刷新模式时钟启动信号SCKE0。自我刷新模式入口电路12，是通过时钟启动信号CKE及一命令信号CMD进行控制，以产生一自我刷新入口信号SELF_EN。
自我刷新模式出口电路13，响应于自我刷新模式时钟启动信号SCKE0而产生一自我刷新出口信号SELF_EXIT、一自我刷新脉冲信号SELFPULSE、及一自我刷新终了信号REFEND。
自我刷新信号产生器15，响应于自我刷新入口信号SELF_EN及自我刷新出口信号SELF_EXIT，而产生一自我刷新信号SELF。
自我刷新脉冲产生器16，响应于自我刷新信号SELF而产生一自我刷新脉冲信号SELFPULSE。内部行地址计数器17，通过自我刷新脉冲信号SELFPULSE的计数脉冲数而产生一内部行地址X-ADD。
此中，自我刷新模式出口电路13，设有一第1“或非”门闸NOR1、一第2“或非”门NOR2及一第1“与非”门NAND1。
第1“或非”门NOR1与第2“或非”门NOR2，交叉耦连以形成一种RS闩锁(RS-LATCH)，亦即，来自第1“或非”门NOR1的输出信号NODE A输入至第2“或非”门NOR2，且来自第2“或非”NOR2的一输出信号，输入至第1“或非”门NOR1。第1“或非”门NOR1接收自我刷新脉冲信号SELFPULSE，而第2“或非”门NOR2则接收自我刷新终了脉冲信号REFEND及初始信号RST。该RS-LATCH，亦即，该等交叉耦连的“或非”门，通过自我刷新脉冲信号SELFPULSE设定，且通过自我刷新终了脉冲信号REFEND重置。初始信号RST输入至第2“或非”门，以初始该RS-LATCH。
第1“与非”门NAND1接收来自第1“或非”门NOR1的自我刷新模式时钟启动信号SCKE0及所输出的信号NODE A，并在接收该两个信号后，实行逻辑“与非”操作。
设有正常模式时钟启动缓冲器11及时钟缓冲器14用于传统式同步半导体存储装置的正常模式的操作。
正常模式时钟启动缓冲器11，接收时钟启动信号CKE、经转换的自我刷新信号，以产生一正常模式时钟启动信号SCKE1。
时钟缓冲器14通过正常模式时钟启动信号SCKE1进行控制，并通过一外部时钟信号CLK的缓冲而产生一内部时钟信号CLKI。
图2为图1所示的传统型同步半导体存储装置的自我刷新操作的时序图。
参照图1、图2，在下面说明自我刷新的操作。
如果自我刷新入口信号SELF_EN是通过时钟启动信号CKE及命令信号CMD加以引动，则自我刷新信号产生器15引动自我刷新信号SELF，亦即，自我刷新信号SELF乃成为一逻辑的″高″电平。
当自我刷新信号SELF处于逻辑″高″电平的同时，自我刷新脉冲产生器16即产生一周期性的脉冲信号，亦即，自我刷新脉冲信号SELFPULSE。
在自我刷新脉冲信号SELFPULSE的每一个脉冲上，内部行地址计数器17依序的增加内部行地址X-ADD，则对对应内部行地址X-ADD的每一个存储单元进行刷新。
此处，于自我刷新操作期间，除了用于自我刷新操所需的电路单元外，其它所有电路单元，均不予启动，借此，传统的同步半导体存储装置可耗费最小的功率。在自我刷新操作期间，自我刷新模式时钟启动缓冲器10仍持续动作，以检知一时钟变换，亦即，时钟启动信号CKE由逻辑″低″电平至逻辑″高″电平的变换。
但是，依该种传统的半导体存储装置，因除了用于自我刷新操作所需的电路单元外，其它所有电路单元均未启动，则存在无法测试传统的半导体存储装置的操作的问题，亦即，例如，在自我刷新操作期间，无法测试自我刷新操作的周期。
发明内容
因此，本发明的一目的是提供一种同步半导体存储装置，在作自我刷新操作期间，可对该同步半导体存储装置进行测试。
依本发明之一可行实施例，所提供的自我刷新操作控制装置包括一自我刷新脉冲信号产生单元，用于响应一时钟启动信号、一自我刷新信号、一自我刷新终了信号、及一测试模式信号，而产生一自我刷新脉冲信号、一自我刷新入口信号、及一自我刷新模式时钟启动信号，其中在时钟启动信号未引动的周期期间，通过使用该测试模式信号可产生自我刷新脉冲信号；一正常模式时钟信号产生单元，用于响应于时钟启动信号、自我刷新模式时钟启动信号、一测试模式信号、及该自我刷新信号等，而产生一正常模式时钟信号及一计数器重置信号；及一响应于该自我刷新脉冲信号与计数器重置信号的内部行地址计数器，其用以产生供自我刷新操作使用的若干内部行地址。
附图说明
本发明的上述目的及其它优点与特点，将以实施例并结合如下附图说明而更为清楚，其中：
图1为具有自我刷新操作的传统式同步半导体存储装置的方块图。
图2为图1所示传统式半导体存储装置的自我刷新操作时序图。
图3为依本发明同步半导体存储装置的一实施例的方块图。
图4为当同步半导体存储装置处于一测试模式时，自我刷新操作的时序图。
具体实施方式
以下，将结合相关附图详述一用于依本发明的半导体存储装置中、用以控制行有效时间的控制电路。
图3为依本发明同步半导体存储装置的一实施例方块图。
如图所示，该同步半导体存储装置包括一自我刷新模式时钟启动缓冲器20、一自我刷新模式入口电路22、一脉冲宽度控制器30、一自我刷新模式出口电路23、一自我刷新信号产生器25、一自我刷新脉冲产生器26、一测试模式控制器29、一正常模式时钟启动缓冲器21、一时钟缓冲器24、一内部行地址计数器27、及一″0″地址检知器28等。
自我刷新模式时钟启动缓冲器20，通过一时钟启动信号CKE及一自我刷新信号SELF进行控制，以产生一自我刷新模式时钟启动信号SCKE0。自我刷新模式入口电路22，通过时钟启动信号CKE及一命令信号CMD进行控制，以产生一自我刷新入口信号SELF_EN。
测试模式控制器29，响应于一测试模式信号TM、自我刷新模式时钟启动信号SCKE0、及自我刷新信号SELF，而引动正常模式时钟启动缓冲器21并产生一计数器重置信号/RST_CNT。
其中，同步半导体存储装置，实行用于数据处理及自我刷新操作的正常动作。即使同步半导体存储装置处于一测试模式，同步半导体仍可执行自我刷新操作及正常动作。
以下，把测试模式中的自我刷新操作及正常动作，分别称为一测试自我刷新操作及一测试正常动作。
脉冲宽度控制器30，用于在测试自我刷新操作期间，扩大一自我刷新脉冲信号SELFPULSE的宽度。自我刷新模式出口电路23响应自我刷新模式时钟启动信号SCKE0、一自我刷新终了信号REFEND、及一来自脉冲宽度控制器30所输出的信号SELFPULSE_TM等，产生一自我刷新出口信号SELF_EXIT，用以指示自我刷新出口时序至自我刷新信号产生器25。
自我刷新信号产生器25，响应于来自自我刷新模式入口电路22与自我刷新模式出口电路23所输出的信号，而产生自我刷新信号SELF。自我刷新脉冲产生器26，接收自我刷新信号SELF而产生自我刷新脉冲信号SELFPULSE。
正常模式时钟启动缓冲器21，响应于时钟启动信号CKE及来自测试模式控制器29所输出的信号，而产生一正常模式时钟启动信号SCKE1。通过正常模式时钟启动信号SCKE1控制的时钟缓冲器24，借由一外部时钟信号CLK的缓冲而输出一内部时钟信号CLKI。
内部行地址计数器27通过计数器重置信号/RST_CNT进行初始化，并以自我刷新脉冲信号SELFPULSE的计数脉冲数产生一内部的行地址。
″0″地址检知器28，是用于检知其地址为″0″的内部行地址，亦即，内部行地址的每一位为″0″，之后，″0″地址检知器28经由一数据输出引脚DQ输出一旗标信号。
其中，自我刷新模式出口电路23，设有一第3“或非”门NOR3、一第4“或非”门NOR4、及一第2“与非”门NAND2。
第3“或非”门NOR3与第4“或非”门NOR4交叉耦连，以形成一种RS-LATCH，亦即，来自第3“或非”门NOR3的一输出信号NODE A输入至第4“或非”门NOR4，而来自第4“或非”门NOR4的一输出信号则输入至第3“或非”门NOR3。第3“或非”门NOR3接收来自脉冲宽度控制器30的输出信号SELFPULSE_TM，而第4“或非”门NOR4则接收自我刷新终了脉冲信号REFEND及一闩锁初始信号RST。
该RS-LATCH，亦即，该等交叉耦连的“或非”门，通过来自脉冲宽度控制器30所输出的SELFPULSE_TM进行设定，并通过自我刷新终了脉冲信号REFEND进行重置。闩锁初始信号RST用于初始化RS-LATCH。
测试模式控制器29设有一第3“与非”门NAND3及一第4“与非”门NAND4。第3“与非”门NAND3接收测试模式信号TM及自我刷新模式时钟启动信号SCKE0，以输出计数器重置信号/RST_CNT。第4“与非”门NAND4，接收自我刷新信号SELF及计数器重置信号/RST_CNT，以输出一信号，用以启动正常模式时钟启动缓冲器21。
图4为测试自我刷新操作的时序图。
参照图3、图4，说明依本发明的同步半导体存储装置的操作。
首先，说明同步半导体存储装置的自我刷新操作。
此状况中，测试模式信号TM并未被引动为逻辑″高″电平，而自我刷新模式入口电路22则指示自我刷新操作的开始。自我刷新模式时钟启动缓冲器被启动，从而引动自我刷新信号SELF及自我刷新脉冲信号SELFPULSE。之后，通过计数自我刷新脉冲信号SELFPULSE的脉冲数，内部行地址计数器27依序输出行地址，则存储单元即可依该行地址而进行刷新。此时，脉冲宽度控制器30并未启动。
同时，因测试模式信号TM并未引动，故来自第3“与非”门NAND3所输出的信号/RST_CNT未被引动为逻辑″高″电平，与自我刷新模式时钟启动信号SCKE0不相干连。第4“与非”门NAND4的输出为一逻辑″低″电平，故未能启动正常模式时钟启动缓冲器21。因此，时钟缓冲器24未被启动，则时钟缓冲器24即未能产生内部时钟信号CLKI。
其次，说明测试自我刷新的操作如下。
此状况中，测试模式信号TM被引动成逻辑″高″电平。通过扩大自我刷新脉冲信号SELFPULSE的脉冲宽度，产生由脉冲宽度控制器30所输出的信号SELFPULSE_TM，因此，SELFPULSE_TM的各引动周期和自我刷新终了信号REFEND的引动周期相重叠。
因之，即使是自我刷新终了信号REFEND被引动，且时钟启动信号CKE由逻辑″低″电平改变成逻辑之″高″电平，因为由第3“或非”门NOR3输出的信号NODE A保持在一逻辑″低″电平，故测试自我刷新模式仍为持续，并不中断。
如果时钟启动信号CKE由逻辑″低″电平改变成逻辑″高″电平，因测试模式信号TM为逻辑″高″电平，且自我刷新模式时钟启动信号SCKE0亦为逻辑″高″电平，则由第3“与非”门NAND3所输出的信号，亦即，计数器重置信号/RST_CNT被引动为逻辑之″低″电平。其后，自我正常模式时钟启动缓冲器21即被启动，时钟缓冲器24也被启动，因此，即产生了内部时钟信号CLKI。
此外，当时钟启动信号CKE由逻辑″低″电平改变成逻辑″高″电平时，计数器重置信号/RST_CNT即被引动，因此，即初始化内部行地址计数器27，且内部行地址计数器27即依序输出内部行地址。
同时，″0″地址检知器28是用于检知地址为″0″的内部行地址X-ADD，亦即，内部行地址X-ADD的每一位为″0″者；之后，″0″地址检知器28经由一数据输出引脚DQ而输出一旗标信号。自此之后，如果内部行地址X-ADD持续的增加，并再度成为″0″地址时，″0″地址检知器28即经由数据输出引脚DQ输出旗标信号。此时，该旗标信号为逻辑″高″电平。
此外，旗标信号的周期指示自我刷新操作一个周期所需的时间，此一时间，在图4中标示为tREF。
因此，依本发明，可分析及监视自我更新操作的周期外，以改善半导体存储装置的性能。
本发明业已举示具体实施例辅以附图说明如上，本领域普通技术人员在本发明精神与要旨下所进行其它技术性变更及修改，均应隶属本发明专利保护的范畴。

Claims (9)

1. 一种在一同步半导体存储装置中，用于控制一自我刷新操作的设备，包括：
一自我刷新脉冲信号产生单元，其用于响应一时钟启动信号、一自我刷新信号、一自我刷新终了信号、及一测试模式信号，而产生一自我刷新脉冲信号、一自我刷新入口信号、及一自我刷新模式时钟启动信号，其中，该自我刷新脉冲信号，是在该时钟启动信号未被引动的周期期间，通过使用该测试模式信号而产生；
一正常模式时钟信号产生单元，用于响应该时钟启动信号、该自我刷新模式时钟启动信号、一测试模式信号、及该自我刷新信号，而产生一正常模式时钟信号及一计数器重置信号；及
一内部行地址计数器，响应该自我刷新脉冲信号及该计数器重置信号，而产生用于该自我刷新操作的若干个内部地址。
2. 如权利要求1所述的设备，还包含一″0″地址检知器，用于检知全″0″的内部地址。
3. 如权利要求1所述的设备，其特征在于：该自我刷新脉冲信号产生单元包括一脉冲宽度控制器，所述脉冲宽度控制器响应该自我刷新脉冲信号及该测试模式信号，而产生一脉冲宽度控制的自我刷新脉冲信号。
4. 如权利要求1所述的设备，其特征在于：该自我刷新脉冲信号产生单元包括一自我刷新模式出口单元，所述自我刷新模式出口单元响应经脉冲宽度控制的该自我刷新脉冲信号、该自我刷新模式时钟启动信号、及该自我刷新终了信号，而产生一自我刷新出口信号。
5. 如权利要求4所述的设备，其特征在于：该自我刷新脉冲信号产生单元包括一自我刷新信号产生器，所述自我刷新信号产生器响应该自我刷新出口信号及该自我刷新入口信号，而产生该自我刷新信号。
6. 如权利要求1所述的设备，其特征在于：该自我刷新脉冲信号产生单元包括一自我刷新脉冲产生器，所述自我刷新脉冲产生器响应该自我刷新信号，而产生该自我刷新脉冲信号。
7. 如权利要求1所述的设备，其特征在于：该正常模式时钟信号产生单元包括：
一测试模式控制器，其响应该测试模式信号、该自我刷新模式时钟启动信号、及该自我刷新信号，而产生一第1输出信号及该计数器重置信号；
一正常模式时钟启动缓冲器，其响应该第1输出信号及该时钟启动信号，而产生一正常模式时钟启动信号；及
一时钟缓冲器，其响应该正常模式时钟启动信号，而产生该正常模式时钟信号。
8. 如权利要求4所述的设备，其特征在于：该自我刷新模式出口单元包括：
一RS闩锁，其响应该经脉冲宽度控制的该自我刷新脉冲信号及该自我刷新终了信号，而产生一第2输出信号；及
一第1逻辑门，其响应该自我刷新模式时钟启动信号与该第2输出信号，而产生该自我刷新出口信号。
9. 如权利要求7所述的设备，其特征在于：该测试模式控制器包括：
一第2逻辑门，其响应该测试模式信号及该自我刷新模式时钟启动信号，而输出该计数器重置信号；
一第3逻辑门，其响应该自我刷新信号及该计数器重置信号，而输出该第1输出信号。
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