CN100442505C - 带有电容器和熔断层的半导体器件及其制造方法 - Google Patents

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Abstract

电容器的上电极具有第一和第二上电极的两层结构。MOS场效应晶体管的栅电极和熔断层通过构图导电层形成，导电层用于形成电容器的下电极、第一上电极和第二上电极。在通过常规方法在衬底上形成电容器和熔断层的过程中，在连接线连接之前，至少三层蚀刻掩模被选择性地用于构图相应的层以形成电容器和熔断层。在制造具有电容器、熔断层和MOS场效应晶体管的半导体器件的过程中，可以减少蚀刻掩模的数目，以减少处理工序的数目，并且使得改善生产率和降低制造成本变得容易。

Description

带有电容器和熔断层的半导体器件及其制造方法
本申请是基于2003年10月24日提交的日本专利申请第2003-364829号和2004年10月13日提交的日本专利申请第2004-298403号并要求这些申请的优先权，这些申请的的全部内容在此引用作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有至少电容器和熔断层的半导体器件及其制造方法。
背景技术
具有所需电路的半导体器件可以通过在半导体衬底的一个表面上形成诸如金属氧化物半导体(MOS)场效应晶体管(FETs)(后面简称为“MOSFET”)的有源元件和诸如电容器、电阻和熔断层的无源元件，并通过连接线连接这些元件来进行制造。
每个电路元件通过例如在形成于半导体衬底上的导电膜上淀积具有预定图形的掩模并蚀刻和去除未被掩模覆盖的导电膜来形成。形成单层结构和多层结构的电路元件需要很多处理工序。
希望能减少制造工序的数目，以提高集成各种电路的半导体器件的生产率并降低其制造成本。已经通过通常使用制造各类电路元件的某些工序减少了处理工序的数量。
例如，日本专利特开-昭-60-261154披露了一种半导体器件，其中通过一个构图工序形成MOSFET的栅电极和熔断层。
日本专利特开-平-2-290078披露了一种半导体器件，其中电容器的下电极、熔断层和连接线由相同的导电层构成。
日本专利特开-平-6-283665披露了一种自保护去耦电容器，其中通过一个构图工序形成上电极和熔断层。
日本专利特开-平-7-130861披露了一种半导体集成电路装置，其中通过一个构图工序形成MOSFET的栅电极和熔断层。
日本专利特开-平-8-274257披露了一种半导体器件，其中通过一个构图工序形成电容器的上下电极、电阻和MOSFET的栅电极。在这个例子中，电容器的上电极具有两层结构，作为形成两层结构上电极的预处理工序进行一个构图工序。
日本专利特开-平-11-195753披露了一种半导体器件，其中MOS晶体管和电容器被耦合在一起不能分离、通过一个构图工序形成电容器的上电极(相对电极)或下电极和电阻或熔断层。
日本专利No.3092790披露了一种通过两个光刻工序形成电容器、电阻和MOSFET的栅电极的方法。对于该方法，在形成作为电容器下电极的导电层后形成电容器电介质膜并构图。然后，形成作为电容器上电极的导电层。该导电层由两层组成，一层多晶硅层和一层金属硅化物层。形成保留上电极的蚀刻掩模并蚀刻作为上电极的导电层。即使电容器电介质膜的一部分被暴露后仍继续该蚀刻，由此构图该导电层作为下电极。
由此可以通过两个蚀刻工序、构图电容器电介质膜的工序和构图上电极的工序来形成电容器。电阻由与电容器下电极相同的导电层构成。
日本专利特开-昭-60-261154、特开-昭-62-238658、特开-平-4-365351、特开-平-6-283665和特开-平-7-130861披露了一种具有多晶硅和金属硅化物两层结构的熔断层。该结构能够降低熔断层的电阻并防止不希望出现的熔断层熔断。
电容器、MOSFETs和熔断层被一起使用于各种电路中，如存储器电路、电压或电流微调电路、以及即使某部分出现缺陷也能够保持电路起作用的消除缺陷电路(所谓的备用电路)。
电容器具有至少三层：下电极、电容器电介质膜和上电极，除非半导体衬底被用作下电极。MOSFET栅极和熔断层的层数至少为一层。
通常，具有至少三层的电容器和具有至少一层的熔断层通过利用至少三层蚀刻掩模以对每层构图来形成，不包括在电容器和熔断层之间的接线工序。
处理工序的数目可以通过减少用于半导体器件制造的蚀刻掩模的数目来减少。通过减少处理工序的数目，改善半导体器件的生产率和制造成本就变得容易。
发明内容
本发明的一个目的是提供一种能够通过少数处理工序制造的具有电容器、MOSFETs和熔断层的半导体器件及其制造方法，即使存在很多类型具有相同的线宽和不同的熔断特性的熔断层。
本发明的另一个目的是提供一种能够无需使用额外光刻处理工序制造的具有电容器和熔断层的半导体器件及其制造方法。
根据本发明的一个方面，提供了一种半导体器件，该半导体器件包括：半导体衬底，具有分别形成于半导体衬底的一个表面上的元件隔离绝缘膜和用于MOS场效应晶体管的栅绝缘膜；形成于元件隔离绝缘膜上的电容器，该电容器具有在元件隔离绝缘膜上按顺序叠置下电极、电容器绝缘膜和上电极的叠层结构，该上电极包括一形成于电容器绝缘膜上并由与下电极的材料相同的材料制成的第一上电极，和形成于第一上电极上并由与第一上电极的材料不同的材料制成的第二上电极；具有形成于栅绝缘膜上的栅电极的MOS场效应晶体管，该栅电极包括由与下电极的材料相同的材料制成的第一栅电极，和形成于第一栅电极上并由与第二上电极的材料相同的材料制成的第二栅电极，第一栅电极的厚度约与下电极的厚度相同，第二栅电极的厚度约与第二上电极的厚度相同；以及形成于元件隔离绝缘膜上的第一熔断层，该第一熔断层包括由与下电极的材料相同的材料制成的第一可熔断层和形成于第一可熔断层上并由与第二上电极的材料相同的材料制成的第二可熔断层，第一可熔断层的厚度约与下电极的厚度相同，第二可熔断层的厚度约与第二上电极的厚度相同。
根据本发明的另一方面，提供了一种半导体器件，该半导体器件包括：半导体衬底，具有分别形成于半导体衬底的一个表面上的元件隔离绝缘膜和用于MOS场效应晶体管的栅绝缘膜；形成于元件隔离绝缘膜上的电容器，该电容器具有在元件隔离绝缘膜上按顺序叠置下电极、电容器绝缘膜和上电极的叠层结构，该上电极包括形成于电容器绝缘膜上并由与下电极的材料相同的材料制成的第一上电极，和形成于第一上电极上并由与第一上电极的材料不同的材料制成的第二上电极；具有形成于栅绝缘膜上的栅电极的MOS场效应晶体管，该栅电极包括由与下电极的材料相同的材料制成的第一栅电极，和形成于第一栅电极上并由与第二上电极的材料相同的材料制成的第二栅电极，第一栅电极的厚度约与下电极的厚度相同，第二栅电极的厚度约与第二上电极的厚度相同；形成于半导体衬底表面上的底层，在其二者间带有插入的绝缘层，该底层包括由与下电极的材料相同的材料制成的第一底层和形成于第一底层上并由与电容器绝缘膜的材料相同的材料制成的第二底层，第一底层的厚度约与下电极的厚度相同，第二底层的厚度约与电容器绝缘膜的厚度相同；以及形成于底层上的第一熔断层，该第一熔断层包括由与第一上电极的材料相同的材料制成的第一可熔断层和形成于第一可熔断层上并由与第二上电极的材料相同的材料制成的第二可熔断层，第一可熔断层的厚度约与第一上电极的厚度相同，第二可熔断层的厚度约与第二上电极的厚度相同。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述半导体器件至少具有形成于半导体衬底的一个表面上的电容器、熔断层和MOS场效应晶体管，该方法包括：制备半导体衬底的制备步骤，该半导体衬底具有形成于半导体衬底表面上的元件隔离绝缘膜和用于MOS场效应晶体管的栅绝缘膜，该半导体衬底包括覆盖元件隔离绝缘膜和栅绝缘膜的第一导电层、电介质层和由与第一导电层的材料相同的材料制成的第二导电层，以上述顺序叠置；利用一层蚀刻掩模将电介质层和第二导电层构图为预定图形的第一构图步骤，其中形成电容器之处的电介质层，被保留为电容器的电容器绝缘膜，电容器绝缘膜上的第二导电层被保留而不进行蚀刻，去除形成第一熔断层之处的电介质层；形成覆盖第一导电层、电介质层和第二导电层的第三导电层的导电层形成步骤，该第三导电层由与第一导电层的材料不同的金属或金属硅化物制成；以及利用一层蚀刻掩模并使用电介质层和元件隔离绝缘膜作为蚀刻停止层将元件隔离绝缘层之上的各层蚀刻为预定图形的第二构图步骤，其中电容器绝缘膜上的第二导电层被构图为电容器的第一上电极，第一上电极上的第三导电层被构图为电容器的第二上电极，电容器绝缘膜下的第一导电层被保留为电容器的下电极，形成第一熔断层之处的第一导电层被保留为第一熔断层的第一可熔断层，并且第一可熔断层上的第三导电层被保留为第一熔断层的第二可熔断层。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述半导体器件至少具有形成于半导体衬底的一个表面上的电容器、熔断层和MOS场效应晶体管，该方法包括：制备半导体衬底的制备步骤，该半导体衬底具有形成于半导体衬底表面上的元件隔离绝缘膜和用于MOS场效应晶体管的栅绝缘膜，半导体衬底包括覆盖元件隔离绝缘膜和栅绝缘膜的第一导电层、电介质层和由与第一导电层的材料相同的材料制成的第二导电层，且以上述顺序叠置；利用一层蚀刻掩模将电介质层和第二导电层构图为预定图形的第一构图步骤，其中形成电容器之处的电介质层，被保留为电容器的电容器绝缘膜，形成第一熔断层之处的电容器绝缘膜上的第二导电层，被保留而不进行蚀刻，并且形成第一熔断层之处的第二导电层被保留而不进行蚀刻；形成覆盖第一导电层、电介质层和第二导电层的第三导电层的导电层形成步骤，该第三导电层由与第一导电层的材料不同的金属或金属硅化物制成；以及利用一层蚀刻掩模并使用电介质层和元件隔离绝缘膜作为蚀刻停止层将元件隔离绝缘层之上的各层蚀刻为预定图形的第二构图步骤，其中电容器绝缘膜上的第二导电层被构图为电容器的第一上电极，第一上电极上的第三导电层被构图为电容器的第二上电极，电容器绝缘膜下的第一导电层被保留为电容器的下电极，形成第一熔断层之处的第二导电层被构图为第一熔断层的第一可熔断层，并且第一可熔断层上的第三导电层被保留为第一熔断层的第二可熔断层。
可以通过少数几个处理工序来制造具有若干电容器、MOSFET和熔断层的半导体器件，尽管具有不同的熔断特性的许多类型的熔断层可通过利用相同的熔断层线宽被集成。可以经济地提供具有所需电路的半导体器件。
根据本发明的另一方面，提供了一种半导体器件，该半导体器件包括：形成于半导体衬底表面的部分区域中的绝缘膜；设置于绝缘膜的部分区域中的电容器，该电容器包括下电极、电容器电介质膜、由硅制成的第一上电极、以及由电阻率低于第一上电极的材料制成的第二上电极，从半导体衬底一侧分别按上述顺序叠置；以及设置于绝缘膜的部分区域上的第一熔断层，该第一熔断层具有从半导体衬底一侧按所述顺序叠置的下层、中层和上层的叠层结构，其中下层由与下电极的材料相同的材料制成并且具有与下电极的厚度相同的厚度，中层由与第一上电极的材料相同的材料制成并且具有与第一上电极的厚度相同的厚度，上层由与第二上电极的材料相同的材料制成并且具有与第二上电极的厚度相同的厚度。
根据本发明的另一方面，提供了一种半导体器件，该半导体器件包括：形成于半导体衬底表面的部分区域中的绝缘膜；设置于绝缘膜部分区域中的电容器，该电容器包括下电极、电容器电介质膜、由硅制成的第一上电极、以及由电阻率低于第一上电极的材料制成的第二上电极，从半导体衬底一侧分别按上述顺序叠置；设置于绝缘膜的部分区域中的平台，该平台具有在半导体衬底一侧上按所述顺序叠置的下层和上层的叠层结构，其中下层由与下电极的材料相同的材料制成并且具有与下电极的厚度相同的厚度，上层由与电容器电介质膜的材料相同的材料制成并且具有与电容器电介质膜的厚度相同的厚度；以及设置于平台上并在其上具有按所述顺序叠置的下层和上层的叠层结构的第二熔断层，其中下层由与第一上电极的材料相同的材料制成并且具有与第一上电极的厚度相同的厚度，上层由与第二上电极的材料相同的材料制成并且具有与第二上电极的厚度相同的厚度。
根据本发明的另一方面，提供了一种制造半导体器件的方法，该半导体器件具有在形成于半导体衬底表面上的绝缘膜上形成的电容器和第一熔断层，该电容器具有按所述顺序叠置的下电极、电容器电介质膜、第一上电极和第二上电极，所述方法包括下列步骤：(a)在半导体衬底表面的部分区域中形成绝缘膜；(b)在半导体衬底上形成第一导电层，该第一导电层覆盖该绝缘膜；(c)在第一导电层上形成第一电介质层；(d)构图该第一电介质层以在绝缘膜的部分区域中保留由第一电介质层构成的电容器电介质膜；(e)在第一导电层上形成硅的第二导电层，该第二导电层覆盖该电容器电介质膜；(f)在第二导电层上形成第三导电层，该第三导电层由比第二导电层电阻率低的材料制成；(g)用抗蚀剂图形覆盖第三导电层的表面区域，该表面区域包括电容器电介质膜内部的区域和待形成第一熔断层之处的区域；(h)用抗蚀剂图形作为掩模蚀刻第三和第二导电层，并在电容器电介质膜被部分暴露后，用抗蚀剂图形和电容器电介质膜作为掩模蚀刻第一导电层，由此，由第一导电层构成的下电极被保留于电容器电介质膜之下，由第二导电层构成的第一上电极和由第三导电层构成的第二上电极被保留于电容器电介质膜的部分区域中，并且由第一、第二和第三导电层构成的第一熔断层被保留于与电容器电介质膜分离的区域中的绝缘膜上；以及(i)去除抗蚀剂图形。
根据本发明的另一方面，提供了一种制造半导体器件的方法，该半导体器件具有在形成于半导体衬底表面上的绝缘膜上形成的电容器和第二熔断层，该电容器具有按所述顺序叠置的下电极、电容器电介质膜、第一上电极和第二上电极，所述方法包括下列步骤：(p)在半导体衬底表面的部分区域中形成绝缘膜；(q)在半导体衬底上形成第一导电层，该第一导电层覆盖该绝缘膜；(r)在第一导电层上形成第一电介质层；(s)构图该第一电介质层以在绝缘膜的部分区域保留由第一电介质层构成的电容器电介质膜以及在将形成第二熔断层之处的内部区域保留由第一电介质层构成的第五层膜；(t)在第一导电层上由硅形成的第二导电层，该第二导电层覆盖该电容器电介质膜和第五层膜；(u)在第二导电层上形成第三导电层，该第三导电层由比第二导电层的电阻率低的材料制成；(v)用抗蚀剂图形覆盖第三导电层的表面区域，该表面区域包括电容器电介质膜内部的区域和将形成第二熔断层之处的区域；(w)用抗蚀剂图形作为掩模蚀刻第三和第二导电层，并在电容器电介质膜和第五层膜被部分暴露后，用抗蚀剂图形、电容器电介质膜和第五层膜作为掩模蚀刻第一导电层，由此，由第一导电层构成的下电极被保留于电容器电介质膜之下，由第一导电层构成的第一上电极和由第三导电层构成的第二上电极被保留于电容器电介质膜的部分区域中，并且由第二和第三导电层构成的第二熔断层被保留于第五层膜上；以及(x)去除抗蚀剂图形。
同时淀积并构图第一熔断层的下层和电容器的下电极。同时淀积并构图第一熔断层的中层和电容器的第一上电极。并且，同时淀积并构图第一熔断层的上层和电容器的第二上电极。因此，无需增加处理工序的数目即可以形成第一熔断层。
同时淀积并构图第二熔断层的下层和电容器的第一上电极。同时淀积并构图第二熔断层的上层和电容器的第二上电极。因此，无需增加处理工序的数目即可以形成第二熔断层。
在本说明书中，“可熔断层”意指构成熔断层且当过量的电流通过时被熔断的导电层。
在本说明书中，元件隔离绝缘膜和栅绝缘膜在某些情况下统称为“形成于半导体衬底一个表面上的绝缘膜”。
在本说明书中，“相同的材料”意指当忽略由成膜方法造成的不同含量的不可避免混入的物质例如氢和碳时，以及忽略在杂质掺杂过程中用作施主或受主的不同含量的元素时，具有相同组分的材料。
附图说明
图1是表示根据具体实施方式的半导体器件的各个电容器、第一和第二熔断层、互补MOSFET、电阻和连接线的平面布图的示意图。
图2是图1中表示的半导体器件沿图1中的II-II线截取的横截面图。
图3A-3L是在制造期间中衬底的横截面图，举例说明图1和图2中表示的半导体器件的制造工艺。
图4A是表示根据第一个具体实施方式的第一个改进的半导体器件的第一熔断层和连接线的平面布图的示意图，图4B是图4A中表示的半导体器件的一部分沿图4A的B4-B4线截取的横截面图。
图5A是表示根据第一个具体实施方式的第二个改进的半导体器件的第二熔断层和连接线的平面布图的示意图，图5B是图5A中表示的半导体器件的一部分沿图5A的B5-B5线截取的横截面图。
图6A是表示根据第一个具体实施方式的第三个改进的半导体器件的第一熔断层和连接线的平面布图的示意图，图6B是图6A中表示的半导体器件的一部分沿图6A的B6-B6线截取的横截面图。
图7A是表示根据第一个具体实施方式的第四个改进的半导体器件的第一熔断层和连接线的平面布图的示意图，图7B是图7A中表示的半导体器件的一部分沿图7A的B7-B7线截取的横截面图。
图8A是表示根据第一个具体实施方式的第五个改进的半导体器件的第一熔断层和连接线的平面布图的示意图，图8B是图8A中表示的半导体器件的一部分沿图8A的B8-B8线截取的横截面图。
图9A是表示根据第二个具体实施方式的半导体器件的电路元件的平面布图的示意图，图9B是沿图9A的B9-B9线截取的横截面图。
图10A是表示根据第二个具体实施方式一个改进的半导体器件的p-沟道MOSFET和熔断层的平面布图的示意图，图10B是沿图10A的B10-B10线截取的横截面图。
图11A是举例说明在MOSFET的源极区和漏极区上形成金属硅化物薄膜的一些工艺的横截面图，图11B是举例说明在MOSFET的源极区和漏极区上形成金属硅化物薄膜的一些其它工艺的横截面图。
图12A是举例说明在MOSFET的源极区和漏极区上形成金属硅化物薄膜并同时形成另一电极或层的一些工艺的横截面图，图12B是举例说明在MOSFET的源极区和漏极区上形成金属硅化物薄膜并同时形成另一电极或层的一些其它工艺的横截面图。
图13是根据第三个具体实施方式的半导体器件的平面图。
图14是根据第三个具体实施方式的半导体器件的横截面图。
图15A-15F是制造期间中半导体器件的横截面图，举例说明根据第三个具体实施方式的半导体器件制造工艺。
图16A是根据第四个具体实施方式的半导体器件的平面图，图16B是其横截面图。
图17A和17B是根据第五个具体实施方式的半导体器件的横截面图。
图18A是根据第六个具体实施方式的半导体器件的平面图。
图18B是第六个具体实施方式的半导体器件的横截面图。
图18C是表示第六个具体实施方式的半导体器件中电阻的一端和接触插塞之间的连接区的另一个结构的一个例子的横截面图。
图19A和19B是根据第七个具体实施方式的半导体器件的横截面图。
图20A是根据第八个具体实施方式的半导体器件的平面图，图20B是其横截面图。
图21A-21C是表示使用该具体实施方式的半导体器件的电阻微调电路结构例子的等效电路图。
图22A-22C是表示使用该具体实施方式的半导体器件的电容器微调电路结构例子的等效电路图。
图23A-23B是表示电阻和电容器微调电路结构的例子的等效电路。
图24是根据第九个具体实施方式的半导体器件的平面图。
图25是第九个具体实施方式的半导体器件的横截面图。
图26A-26F是第九个具体实施方式的半导体器件的制造过程横截面图。
具体实施方式
图1是表示根据第一个具体实施方式的半导体器件100的各个电容器10、第一熔断层20、第二熔断层30、互补MOSFET 40、电阻60和连接线70的平面布图的电路图。
这些电路元件和连接线设置于p型半导体衬底1的一个表面，一层层间绝缘膜(未标出)覆盖住这些元件。在层间绝缘膜上形成上连接线(未标出)。
电容器10具有下电极12、小于下电极12的上电极16、和设置在下电极12和上电极16之间的电容器绝缘膜(未标出)。
稍微偏离电容器10隔开设置第一熔断层20和第二熔断层30。
稍微偏离第一熔断层20，隔开设置互补MOSFET 40。互补MOSFET 40由用连接线59相连的p-沟道MOSFET 42和n-沟道MOSFET 52构成。
电阻60具有单层结构并且例如设置于电容器10和第二熔断层30之间。
连接线70具有两层结构并设置于第一熔断层20和互补MOSFET 40之间。
在图1中未示出的层间绝缘膜覆盖住电容器10、第一熔断层20、第二熔断层30、p-沟道MOSFET 42、n-沟道MOSFET 52、电阻60和连接线70。通过层间绝缘膜形成用于每个电路元件和连接线的一个或多个接触孔，并且在每个接触孔中埋入接触插塞(未标出)。在图1中，例举性地表示出了15个接触孔CH1-CH15。
将参照图2来说明上述的每个电路元件和连接线的具体结构。
图2是沿A2-A2线截取的半导体器件100的横截面图。在图2中，表示出了在图1中忽略的层间绝缘膜80和在层间绝缘膜80上设置的上连接线91-97。
如图2中所示，在p型半导体衬底1的表面上，形成定义为有源区的元件隔离绝缘膜5。在p-沟道MOSFET 42的有源区上形成栅绝缘膜46，在n-沟道MOSFET 52的有源区上形成栅绝缘膜56。例如，元件隔离绝缘膜5、栅绝缘膜46和56由氧化硅制成。
电容器10具有下电极12、电容器绝缘膜14和上电极16。例如，下电极12由n型多晶硅制成，并形成于元件隔离绝缘膜5上。在下电极上形成的电容器绝缘膜14由氧化硅、氮化硅、氧化钽等制成的电介质层构成。在电容器绝缘膜14上设置上电极16。上电极16由两层组成，在电容器绝缘膜14上形成的第一上电极16a和在第一上电极上形成的第二上电极16b。例如，第一上电极由n型多晶硅制成，且第二上电极由金属或金属硅化物制成。
接触插塞P1和P2分别埋于如图2所示的用于下电极12的接触孔CH1和用于上电极16的接触孔CH2中。
下电极12与在层间绝缘膜80上形成的上连接线91通过埋于接触孔CH1中的接触插塞P1相连。上电极16与在层间绝缘膜80上形成的上连接线92通过埋于接触孔CH2中的接触插塞P2相连。
第一熔断层20具有在元件隔离绝缘膜5上形成的第一可熔断层22和在第一可熔断层上形成的第二可熔断层24的两层结构。第一可熔断层22是由与下电极的材料相同的材料如n型多晶硅制成，并具有约等于下电极12厚度的厚度。第二可熔断层24是由与第二上电极16b的材料相同的材料如金属或金属硅化物制成，并具有约等于第二上电极16b厚度的厚度。
第二熔断层30具有在底层(平台层)上形成的第一可熔断层32和在第一可熔断层上形成的第二可熔断层34的两层结构。第一可熔断层32是由与第一上电极16a的材料相同的材料如n型多晶硅制成，并具有约等于第一上电极16a厚度的厚度。第二可熔断层34是由与第二上电极16b的材料相同的材料如金属或金属硅化物制成，并具有约等于第二上电极16b厚度的厚度。
第二熔断层30的底层(平台层)具有第一底层25和在第一底层上形成的第二底层26的两层结构。例如，第一底层是由与下电极12的材料相同的材料如n型多晶硅制成。第二底层是由与电容器绝缘膜14的材料相同的材料(电介质层材料)制成。第一底层25具有约等于下电极12厚度的厚度，第二底层26具有约等于电容器绝缘膜14厚度的厚度。
构成互补MOSFET 40的p-沟道MOSFET 42具有轻掺杂漏(LDD)结构。栅电极47设置于栅绝缘膜46上，在栅绝缘膜下，漏极区43D、LDD漏极区44a、沟道区、LDD源极区44b和源极区43S从n-沟道MOSFET 52一侧按此顺序设置。
漏极区43D和源极区43S由在栅绝缘膜46下n型阱45的预定区域中形成的p+型杂质掺杂区构成。
LDD漏极区44a和LDD源极区44b由n型阱45的预定区域中形成的p-型杂质掺杂区构成。LDD漏极区44a的结深较漏极区43D的结深浅，LDD源极区44b的结深较漏极区43S的结深浅。p-型杂质掺杂区的p型杂质浓度低于p+型杂质掺杂区的p型杂质浓度。
沟道区由LDD漏极区44a和源极区44b之间的n型阱45中的区域构成。栅电极47位于沟道区之上。
栅电极47具有在绝缘膜46上形成的第一栅电极47a和在第一栅电极上形成的第二栅电极47b的两层结构。
第一栅电极47a是由与下电极12的材料相同的材料如n型多晶硅制成，并具有约等于下电极12厚度的厚度。
第二栅电极47b是由与第二上电极16b的材料相同的材料如金属或金属硅化物制成，并具有约等于第二上电极16b厚度的厚度。
在栅电极47的侧壁上，用于离子注入以形成漏极区43D和源极区43S的侧壁衬垫SW被保留。LDD漏极区44a和LDD源极区44b位于侧壁衬垫SW的下面。
接触插塞P3和P4分别埋于如图2所示的用于源极区43S的接触孔CH7和用于漏极区43D的接触孔CH8中。
源极区43S与在层间绝缘膜80上形成的上连接线93通过埋于接触孔CH7中的接触插塞P3相连，漏极区43D与在层间绝缘膜80上形成的上连接线94通过埋于接触孔CH8中的接触插塞P4相连。
构成互补MOSFET 40的p-沟道MOSFET 52具有轻掺杂漏(LDD)结构，类似于n-沟道MOSFET 42。栅电极57设置于栅绝缘膜56上，在栅绝缘膜56下，漏极区53D、LDD漏极区54a、沟道区、LDD源极区54b和源极区53S从n-沟道MOSFET 42一侧按此顺序设置。
漏极区53D和源极区53S由在栅绝缘膜56下p型阱55的预定区域中形成的n+型杂质掺杂区构成。
LDD漏极区54a和LDD源极区54b由p型阱55的预定区域中形成的n-型杂质掺杂区构成。LDD漏极区54a的结深浅于漏极区53D的结深，LDD源极区54b的结深浅于漏极区53S的结深。n-型杂质掺杂区的p型杂质浓度低于n+型杂质掺杂区的p型杂质浓度。
沟道区由LDD漏极区54a和源极区54b之间的p型阱55中的区域构成。栅电极57位于沟道区之上。
栅电极57具有在绝缘膜56上形成的第一栅电极57a和在第一栅电极上形成的第二栅电极57b的两层结构。
第一栅电极57a由与下电极12的材料相同的材料如多晶硅制成，并具有约等于下电极12厚度的厚度。
第二栅电极57b由与第二上电极16b的材料相同的材料如金属或金属硅化物制成，并具有约等于第二上电极16b厚度的厚度。
在栅电极57的侧壁上，用于离子注入以形成漏极区53D和源极区53S的侧壁衬垫SW被保留。LDD漏极区54a和LDD源极区54b位于侧壁衬垫SW的下面。
接触插塞P5和P6分别埋于如图2所示的用于源极区53S的接触孔CH9和用于漏极区53D的接触孔CH10中。
源极区53S与在层间绝缘膜80上形成的上连接线95通过埋于接触孔CH9中的接触插塞P5相连。漏极区53D与在层间绝缘膜80上形成的上连接线94通过埋于接触孔CH10中的接触插塞P6相连。上连接线94电连接于漏极区43D和漏极区53D。
在元件隔离绝缘膜5上形成电阻60。电阻60由与下电极12的材料相同的材料如n型多晶硅制成，并具有约等于下电极12厚度的厚度。电阻60的上表面覆盖了由与电容器绝缘膜14的材料相同的材料构成的电介质层65。电介质层65的厚度约等于电容器绝缘膜14的厚度。
接触插塞P7埋在如图2所示的用于电阻60的接触孔CH13中。电阻60通过接触插塞P7与在层间绝缘膜80上形成的上连接线96相连。
连接线70具有在元件隔离绝缘膜5上形成的第一连接线层72和在第一连接线层上形成的第二连接线层74的两层结构。第一连接线层72由与下电极12的材料相同的材料如n型多晶硅制成，第二连接线层74由与第二上电极16b的材料相同的材料如金属或金属硅化物制成。第一连接线层72的厚度约等于下电极12的厚度，第二连接线层74的厚度约等于第二上电极16b的厚度。在图1中表示的连接线59具有与连接线70相似的叠层结构。
接触插塞P8埋在如图2所示的用于连接线70的接触孔CH15中。连接线70通过接触插塞P8与在层间绝缘膜80上形成的上连接线97相连。
为了可靠地确保与p型半导体衬底1的电绝缘，如图2所示，优选在电容器10、第一熔断层20、第二熔断层30和电阻60下面的p型半导体衬底1中形成n型阱NW1-NW4。
在电容器10的下电极12和p型半导体衬底1之间，通过利用元件隔离绝缘膜5作为电容器绝缘膜，形成非常小的电容。由于n型阱NW1形成于电容器10之下，因此可以防止p型半导体衬底1中的电荷(空穴)移动到下电极12下的区域中。
由于n型阱NW2和NW3分别形成于第一和第二熔断层20和30之下，因此，即使元件隔离绝缘膜5被第一和第二熔断层20和30熔断时产生的热毁坏时，也可以防止不必要的衬底漏电。
如前所述，侧壁衬垫SW形成于栅电极47和57的侧壁上以形成具有LDD结构的p-沟道MOSFET 42和n-沟道MOSFET 52。此时，侧壁衬垫SW也形成于电容器10、第一和第二熔断层20和30、电阻60和连接线70的侧壁上。
在具有上述结构的半导体器件100中，第一熔断层20、第二熔断层30、栅电极47、栅电极57、电阻60和连接线70由分别与电容器10的下电极12、电容器绝缘膜14、第一上电极16a或第二上电极16b的材料相同的材料制成。
由此有可能通过选择性地利用两类掩模对预定的层进行构图，形成电容器10、第一熔断层20、第二熔断层30、栅电极47、栅电极57、电阻60和连接线70。由此就能够用少数处理工序来制造目标半导体。随后将描述具体的制造方法。
第一和第二熔断层20和30的线宽通常设定为设计规定的最小值，即使熔断层20和30的线宽被设定为相同的最小值，通过并入熔断层20和30的上述层结构，也能够使各熔断层的熔断特性不同。
例如，即使将熔断层20和30的线宽被设定为相同的最小值，通过将第一熔断层20的第一可熔断层22的厚度设定为与第二熔断层30的第一可熔断层32的厚度不同，也可以使各熔断层的熔断特性不同。
如果第一熔断层20的第一可熔断层22的厚度被设定为150nm、第二熔断层30的第一可熔断层32的厚度被设定为100nm，并且同样组分的多晶硅被用作熔断层材料，则熔断第一熔断层20所需的电流将比熔断第二熔断层30所需的电流增大约10-15％。在这种情况下，假设第一和第二熔断层20和30的线宽是相同的并且第一和第二熔断层20和30的第二可熔断层24和34的厚度是相同的。
形成具有大熔断电流的熔断层和具有小熔断电流的熔断层都很容易。
如果第一和第二熔断层20和30的第一可熔断层22和32是由n型多晶硅制成并且其第二可熔断层24和34是由金属硅化物制成，则熔断层20和30的熔断特性可以通过下列方法很容易地变得不同。即，例如，当形成互补MOSFETs 40的源和漏极区43S和43D时，通过利用一层掩模将p型杂质离子仅注入第一和第二熔断层二者之一中，就可以使熔断层20和30的特性很容易地变得不同。
由于第二熔断层30的底层由第一和第二底层25和26构成，因此可以通过使电流流过第一底层25将第二熔断层30预热。即使电流流过第一底层25，由于第二底层26由电介质层构成，因此也能使第一底层25和第二熔断层30保持电绝缘。
由于第二熔断层30被预热，因此可以降低用于熔断第二熔断层30所需的电流或电压值。如果通过脉冲电流来熔断第二熔断层30，则可以降低用于熔断所需的脉冲数目。就能够缩短用于熔断熔断层的时间。
如果如平面图中所见的第一和第二底层25和26的尺寸被设定为足以大于第二熔断层30的尺寸，则就能够吸收或分散开熔断第二熔断层30时产生的热。由此就能够缓和第二熔断层30熔断时造成的附近电路元件的损坏。
由于第二栅电极47b和57b由金属硅化物制成，当杂质离子被注入MOSFETs 42和52的n型阱45和p型阱55时，这些杂质离子很难穿透第二栅电极47b和57b，从而可以很容易地得到具有所需电特性的栅电极47和57。
由于连接线70的第二接线层74由金属硅化物制成，因此可以形成具有低电阻的连接线70并可以制造出能高速运行的半导体器件100。
接下来，将参照图3A-3L来说明该具体实施方式的半导体制造方法。下文中，将通过引用图2所用的附图数字和标记对图1和2中所示的半导体器件100的制造方法进行说明。
图3A-3L举例说明了半导体器件100制造方法的主要处理工序。图3A-3L与图2中所示的类似的组成元件用相同的附图数字和标记表示，并且省略其说明。
首先，制备p型硅衬底作为p型半导体衬底1。在p型硅衬底的一个表面上，形成上述n型阱NW1-NW4、n型阱45和p型阱55。每个阱可以通过注入n或p型杂质离子并且随后通过热扩散来激活杂质而形成。
接着，在形成阱的衬底一面的整个表面上形成约50nm厚的缓冲氧化硅膜。例如，通过热氧化来形成氧化硅膜。
如果必要，在形成氧化硅膜之前或之后，可以掺杂所需的杂质，例如，通过在将形成p型MOSFET 42和n-沟道MOSFET 52的沟道形成之处注入离子。利用这种该杂质掺杂，就可以调节p-沟道MOSFET 42和n-沟道MOSFET 52的最终阈值电压。阈值电压调节的杂质掺杂工序可以在后面描述的栅氧化物膜46和56的形成工序后进行。
接下来，如图3A中所示，在p型半导体衬底1的表面上，形成约500nm厚的元件隔离绝缘膜5和栅绝缘膜46和56。
例如，用具有氧掩蔽功能的掩模，通过硅的局部氧化(LOCOS)形成元件隔离绝缘膜5。例如，约150nm厚的氮化硅膜被形成于缓冲氧化硅膜上以形成具有预定图形的掩模，并将p型半导体衬底1进行高温热氧化处理。未被掩模覆盖的p型半导体衬底(p型硅衬底)1被进一步氧化以形成元件隔离绝缘膜5。随后利用热磷酸或类似物去除用作掩模的氮化硅。
接着，例如，通过利用稀释的氢氟酸，去除厚度约与缓冲氧化硅膜的厚度相同的剩余的氧化硅膜。然后，p型半导体衬底1被再次进行高温热氧化处理以得到纯栅绝缘膜45和56。
元件隔离绝缘膜5可以通过适于小型化的浅沟槽隔离(STI)来形成。
接着，如图3B中所示，形成覆盖元件隔离绝缘层5和栅绝缘膜46和56的第一导电层111。例如，第一导电层111由n型多晶硅或非晶态硅制成，并且具有与底层的相应(conformal)形状。
如果第一导电层111由n型多晶硅制成，则首先通过化学气相淀积法(CVD)形成多晶硅层。然后，在该多晶硅层中掺入诸如磷的n型杂质。图3B及后面的附图示出了由n型多晶硅制成的第一导电层111。
多晶硅层可以用2∶8的硅烷(SiH4)和氮气(N2)混合气作为源气体在流量为200sccm、生长过程中大气压为30Pa以及衬底温度为600℃的条件下，通过CVD形成。由于衬底温度设置得低，因此会成非晶硅。通过将非晶硅加热至约600℃，就可以形成多晶硅。
多晶硅层的厚度可以根据需要设定。多晶硅层优选较厚以降低导电层111的薄层电阻。从微观构图的角度考虑，优选导电层较薄。由此，厚度优选在50-1000nm的范围内，并且更优选在100-300nm的范围内。例如，掺入多晶硅层中的杂质浓度约为1×1020cm-3。
接着，如图3C中所示，在第一导电层111之上形成电介质层113。电介质层113由单一的氧化硅膜或氮氧化硅膜、氧化硅膜和氮化硅膜或氮氧化硅膜的叠层、或者氧化硅膜、氮化硅膜和氧化硅膜的叠层构成，并形成为与底层的相应形状。电介质层113可以是氧化钽膜和氧化硅膜或氮化硅膜的叠层，或者是氧化钽膜夹于氧化硅膜或氮化硅膜之间形成的叠层。
代替电介质层113的氧化硅膜，也可以使用通过等离子体增强CVD来形成的磷硅酸盐玻璃(PSG)膜或硼磷硅酸盐玻璃(BPSG)膜。代替氧化钽膜，也可以使用铁电膜。代替氮化硅膜，也可以使用氮氧化硅膜。
适当的选择电介质层113的层结构、厚度和材料质量，以获得所需的电容器静电电容，该电容器具有夹于一对电极之间的电介质层113。下列(1)-(5)层结构可以被用于电介质层112。结构(2)-(5)中描述的层的顺序从电介质层的最上层开始至最下层。
(1)氧化硅膜
(2)氮化硅膜/氧化硅膜
(3)氧化硅膜或氮氧化硅膜/氮化硅膜/氧化硅膜或氮氧化硅膜
(4)氧化硅膜或氮氧化硅膜/氧化钽(Ta2O5)膜/氧化硅膜
(5)氧化钽(Ta2O5)膜/氧化硅膜或氮氧化硅膜
氧化硅膜可以用原硅酸四乙酯(后面简称为“TEOS”)和臭氧(O3)的混合气作为源气体通过等离子体增强CVD形成，或者用电子回旋加速器共振(后面简称为“ECR”)等离子体通过CVD形成。氧化硅层可以通过热氧化或玻璃上旋涂(spin-on-glass)形成。
氮化硅膜和氮氧化硅膜可以用TEOS和氧气(O2)，或者臭氧(O3)和氧化氮(NOx)的混合气，通过等离子体增强CVD形成，或者用ECR通过CVD形成。
接着，如图3D中所示，在电介质层113上形成第二导电层115。例如，第二导电层115由掺杂了n型杂质的多晶硅制成并形成为与底层相应的形状。多晶硅层形成方法的例子已在第一导电层111中有所描述，其说明不再赘述。n型杂质可在多晶硅层形成之前或多晶硅层形成之后掺入。
n型多晶硅的第二导电层115的厚度可以根据需要设定。第二导电层115优选制成较厚以降低其薄层电阻。从微观构图的角度考虑，优选导电层较薄。由此，厚度优选在20-1000nm的范围内，并且更优选在80-300nm的范围内。由于存在同时构图第一和第二导电层111和115的后处理步骤，因此层111和115的厚度近似相等或差别在百分之几范围内就非常重要。例如，扩散于第二导电层115中的诸如磷的n型杂质的浓度约为1×1020cm-3。第一和第二导电层111和115的杂质浓度优选几乎相等以呈现近似的构图性能。
如果需要，在形成第二导电层115之前，p型半导体衬底1可以进行热处理。热处理使电介质层113变得致密从而可以改善其电学和物理性能。在形成第二导电层115后进行的热处理过程中，抑制了电介质层113中的除气和应力改变，并改善了电介质层113和第二导电层115之间紧密的粘结性。成品电容器10的可靠性得以改善。也能够防止第一导电层111中的杂质再次扩散。
上述处理工序是半导体器件100的准备工序。通过构图包括最后的导电层115在内的形成于衬底上的各层，可以通过少数的处理工序来形成目标半导体器件100。
首先，如图3E中所示，具有预定图形的蚀刻掩模120被形成于第二导电层115上，并通过蚀刻，构图第二导电层115和基底电介质层113。
该构图保留了形成电容器10的下电极12之处的电介质层113A和第二导电层115A，还保留了形成第二熔断层30之处的电介质层113B和第二导电层115B。形成电阻60之处的电介质层113C和第二导电层115C也被保留。
例如，通过在第二导电层115上涂覆光刻胶，如热塑性酚醛树脂基光刻胶，形成蚀刻掩模120，选择性暴露光刻胶层并使之显影以保留在形成电容器10的下电极12、第二熔断层30的底层和电阻60之处的光刻胶层。
例如，分别构图第二导电层115和电介质层113。通过蚀刻，首先构图第二导电层115。
可以用氯气(Cl2)和氧气(O2)、四氟甲烷(CF4)或六氟化硫(SF6)的混合气作为蚀刻气体，在气压为几毫乇(mTorr)(数百mPa)的条件下通过微波等离子体蚀刻(例如，微波的频率为2.45MHz)或ECR等离子体蚀刻，构图第二导电层115。蚀刻并去除暴露的未被蚀刻掩模120覆盖的第二导电层115。
此后，通过蚀刻，构图电介质层113。在蚀刻电介质层113时，对后面被用作栅电极47和57一部分的第一导电层111进行表面处理。由此优选能够保持第一导电层111清洁并且相对于第一导电层111具有高电介质层113蚀刻选择率的蚀刻方法。
例如，如果电介质层113为具有氧化硅层作为其下层的叠层膜，则它优选通过干法腐蚀来去除电介质层113的上层并通过湿法腐蚀来去除氧化硅下层。
例如，对于电介质层113的氧化硅膜或氮化硅膜的干法腐蚀，通过使用四氟甲烷(CF4)和三氟甲烷(CHF3)混合气体，在气压为160毫乇(mTorr)(约21Pa)、RF功率为约700W以及RF信号频率为13.56MHz的条件下进行RF等离子体蚀刻。
电介质层113被蚀刻后，用预定的去除剂去除蚀刻掩模120。
如果蚀刻电介质层113后存在氧化硅膜的残留物和颗粒、如果通过干法腐蚀在第一导电层上形成破坏层、或者如果形成天然氧化物膜，为了去除这些，优选通过使用蚀刻剂，如缓冲的氢氟酸(氢氟酸(HF)、氟化铵(NH4F)和水(H2O)的混合物)等，进行轻度蚀刻。在这种情况下，可以防止接下来将要形成的第三导电层被剥离并能防止导电率降低。
接着，如图3F中所示，形成覆盖第二导电层115A-115C、电介质层113A-113C以及第一导电层111的金属或金属硅化物的第三导电层125。
用作第三导电层125的金属可以是：高熔点金属，如钨(W)、钼(Mo)、钛(Ti)和钽(Ta)；过渡金属，如钴(Co)、铬(Cr)、铪(Hf)、铱(Ir)、铌(Nb)、铂(Pt)、锆(Zr)和镍(Ni)；或者这些金属任意组合的合金。
用作第三导电层125的金属硅化物可以是硅化钴、硅化铬、硅化镍等，更优选是高熔点金属硅化物，如硅化钨(WSix)、硅化钼(MoSix)、硅化钛(TiSix)、硅化钽(TaSix)，以及高熔点金属合金硅化物。
第三导电层125的厚度可以根据需要进行选择。第三导电层125的厚度优选在25-500nm的范围内，更优选在80-200nm的范围内。如果第三导电层125比这些范围的厚度薄，则栅电极40和连接线70的电阻会增加，而如果它比这些范围的厚度厚，则会降低光刻工序和干法腐蚀工序的可操作性。
可以通过溅射法或CVD法来形成该金属或金属硅化物第三导电层125。
如果硅化钨(WSix)的第三导电层125是通过DC磁控管溅射系统形成的，则它可以通过例如使用硅化钨靶和使用氩气(Ar)作为溅射气体在气压为8毫乇(mTorr)(约1Pa)、氩气(Ar)流速为30sccm、衬底温度为180℃且功率为2000W的条件下形成。
当形成具有不同组成的金属硅化钨的第三导电层125时，通过使用相同的靶组分作为第三导电层的组分或者使用类似的组分，就可以选择类似的条件。
在通过CVD形成硅化钨(WSi2)的第三导电层125的情况下，通过以下式(1)表示的反应、使用例如六氟化钨(WF6)和硅烷(SiH4)作为源气体来淀积WSi2。
WF6+2SiH4→WSi2+6HF+H2   ......(1)
如果第一导电层111和/或第二导电层115由多晶硅或非晶态硅制成，则金属硅化钨的第三导电层125可以通过形成一层金属层然后进行热处理以将金属层与下层的第一导电层111或第二导电层115反应而形成。
如果第三导电层125由金属硅化物制成，则优选根据第三导电层125的组分，例如，通过使用快速热退火(RTA)系统，在600-1100℃下进行热处理约5-30秒。在硅化钨(WSix)的第三导电层125的情况下，优选在约1000℃下进行热处理。
这种热处理会降低电容器10的上电极16和栅电极47和57的电阻。如果第一导电层111和/或第二导电层115由多晶硅制成，则该热处理能够防止第三导电层125在烘干和致密化层间绝缘膜80的热处理过程中从下层的多晶硅层上剥离。热处理可以在层间绝缘膜80形成之前的任何时候进行。
接着，如图3G中所示，在第三导电层125上形成具有预定图形的蚀刻掩模130，通过蚀刻，构图第三导电层125、第二导电层115A和115B以及第一导电层111。
该构图形成了如图1或2中所示的电容器10、第一熔断层20、第二熔断层30、底层、栅电极47和57、连接线59、电阻60和连接线70。上连接线仍未形成。
例如，通过在第三导电层125上涂覆光刻胶，选择性地暴露光刻胶层并使之显影，并保留将形成电容器10的上电极16、第一和第二熔断层20和30、栅电极47和57、以及连接线59和70之处的光刻胶层，形成蚀刻掩模130。
该蚀刻可以通过使用ECR等离子体蚀刻系统进行。例如，在气压为约2毫乇(mTorr)(约270mPa)、RF功率为约40W、RF信号频率为13.56MHz、微波功率为1400W、微波频率为2.45GHz以及电极温度为15-20℃的条件下，使用流速分别为25sccm和11sccm的氯气(Cl2)和氧气(O2)混合气作为蚀刻气体。
在这种情况下，尽管如图3F中所示的未被蚀刻掩模130覆盖的电介质层113A-113C区域通过蚀刻仅略微变薄，但是其形状则如视图所示几乎未变。这些电介质层113A-113C起到作为蚀刻停止层的作用。按照与电介质层113A-113C自对称方式来构图电介质层113A-113C下方的第一导电层111。
蚀刻后，用预定的去除剂去除蚀刻掩模130。
此后，杂质被掺入用于p-沟道MOSFET 42和n-沟道MOSFET 52的n型阱45和p型阱55中并被活化。
首先，如图3H中所示，形成在p-沟道MOSFET 42上方具有开口OP1的掩模133。掩模133如视图所示覆盖了元件隔离绝缘膜5和电容器10、第一和第二熔断层20和30、栅绝缘膜56、栅电极57、连接线59、电阻60和连接线70的绝大部分区域。
通过开口OP1，将p型杂质离子(如硼离子)注入n型阱45中以形成p-型低浓度杂质掺杂区144a和144b。然后去除掩模133。
接着，如图3I中所示，形成在n-沟道MOSFET 52区域上方具有开口OP3和在第一和第二熔断层20和30以及连接线70上方具有开口OP4的掩模135。该掩模135如视图所示覆盖了元件隔离绝缘膜5和电容器10、栅绝缘膜46、栅电极47和电阻60的绝大部分区域。
通过开口OP3和OP4，将n型杂质离子(如磷离子)注入p型阱55、第一和第二熔断层20和30以及连接线70中以形成n-型低浓度杂质掺杂区154a和154b。然后去除掩模135。
接着，如图3J中所示，在栅电极47和57的侧壁上形成侧壁衬垫SW。
例如，通过在衬底整个表面上形成氧化硅等的绝缘膜并通过诸如反应离子蚀刻的各向异性蚀刻深腐蚀该绝缘膜，形成侧壁衬垫SW。在去除平坦表面上的绝缘膜时，仅在侧壁上保留作为侧壁衬垫SW的绝缘膜。
在电容器10、第一和第二熔断层20和30、电阻60和连接线70的侧壁上也形成侧壁衬垫SW。
在形成侧壁衬垫SW时，尽管在某些情况下深腐蚀电阻60上的电介质层65，但是由于电阻60(第一导电层111)是由多晶硅制成的，因此没有被蚀刻。通过适当选择电介质层65的厚度和品质并进一步适当选择选择电介质层113的厚度和品质，电介质层65就能够起到电阻60的蚀刻保护膜的作用(参见图3C)。如果电介质层65由氮化硅制成，则电介质层就能起到氧化硅膜蚀刻掩模的作用。
在形成侧壁衬垫SW的深腐蚀过程中，通常去除源极区43S和53S上的栅氧化物膜46和56以及漏极区43D和53D上的栅氧化物膜46和56。然后生长一层自然的氧化物膜。
在本说明书中，为了方便，侧壁衬垫SW形成时的栅氧化物膜46和56被局部去除后生长的自然氧化物膜、以及未去除的栅氧化物膜46和56，即使是在形成侧壁衬垫SW之后，统称为“栅氧化物膜46和56”。
接着，如图3K中所示，形成在p-沟道MOSFET 42区域上方具有开口OP5的掩模137。如果必要，可以通过掩模137形成第一熔断层20或第二熔断层30上方的开口。在图3K所示的例子中，开口OP6被形成于第二熔断层30的上方。
掩模137如视图所示覆盖了元件隔离绝缘膜5、电容器10、第一熔断层20、栅绝缘膜56、栅电极57、连接线59、电阻60和连接线70的绝大部分区域。
通过开口OP5，将p型杂质离子(如磷离子)注入n型阱45以形成漏极区43D和源极区43S。在这种情况下，p型低浓度杂质掺杂区144a和144b变窄，并仅保留于栅电极47侧壁上的侧壁衬垫SW之下。由此形成低浓度漏极区44a和低浓度源极区44b。
在这种情况下，也可以通过开口OP6将p型杂质离子(如硼离子)注入第二熔断层30中。第二熔断层30的电阻增加并且其熔断特性改变。该第二熔断层30变得难以被熔断。
随后去除该掩模137，并进行热处理以活化漏极区43D、源极区43S和第二熔断层30中的p型杂质。
在第二熔断层30中掺杂p型杂质对于形成如图2中所示的半导体器件100来说是不必要的。p型杂质可以被掺杂到第一熔断层20中而非第二熔断层30中。杂质也可以被掺杂到第一和第二熔断层20和30二者中。如果杂质既没有掺杂到第一熔断层20中也没有掺杂到第二熔断层30中，则仅通过掩模137形成一个开口OP5。
接着，如图3L中所示，形成在n-沟道MOSFET 52区域上方具有开口OP7和在第一熔断层20和连接线70上方具有开口OP8的掩模139。掩模139如视图所示覆盖了元件隔离绝缘膜5、电容器10、第二熔断层30、栅绝缘膜46、栅电极47和电阻60的绝大部分区域。
通过开口OP7和OP8，将n型杂质离子(如磷离子)注入p型阱55、第一熔断层20以及连接线70中以在p型阱55中形成漏极区53D和源极区53S。n-型低浓度杂质掺杂区154a和154b被仅保留于栅电极57侧壁上的侧壁衬垫SW之下。由此得到低浓度漏极区54a和低浓度源极区54b。
随后去除掩模139，并开始进行热处理以活化注入的杂质离子。
在形成构成p-沟道MOSFET 42和n-沟道MOSFET 52层的杂质掺杂区后，形成层间绝缘膜80(参见图2)。
通过CVD等方法淀积氧化硅膜、掺杂的氧化硅膜，如PSG膜和BPSG膜或其叠层膜，形成层间绝缘膜80，所述掺杂的氧化硅膜为相对较厚的绝缘膜，其厚度为约300-1500nm，或优选为约500-1000nm。
接着，通过层间绝缘膜80在预定位置形成接触孔，如图1或2中所示的接触孔CH1-CH15。例如，可以通过形成具有预定图形的蚀刻掩模并对蚀刻掩模中的暴露区域进行蚀刻，形成接触孔CH1-CH15。
在每个接触孔的内壁上形成诸如Ti/TiN(TiON)的衬垫(liner)金属叠层膜，然后在接触孔中埋入导电部件，如钨(W)、铝(或铝合金)和铜(或铜合金)，以形成接触插塞。由此，在层间绝缘膜80上形成用于上连接线的金属层。在金属层上形成具有预定图形的蚀刻掩模。
蚀刻并清除蚀刻掩模中暴露的金属层区域，得到所需形状的上连接线并完成如图1和2所示的半导体器件100。接触孔中的插塞、或者插塞和连接线可以通过镶嵌处理或双镶嵌处理形成。
根据上述制造方法，通过选择性使用两种类型的掩模(蚀刻掩模120和130)以构图各层，就可以在p型半导体衬底1上形成电容器10、第一和第二熔断层20和30、栅电极47和57、电阻60和连接线70。就可以用少数几个处理工序制造出具有上述各种优点的半导体器件100。
接下来，将参照图4A-4B对第一种具体实施方式的半导体器件100的变形例进行说明。
图4A是表示作为根据第一变形例的半导体器件200的组成元件的第一熔断层220和连接线270的平面布图的示意图。
图4B是示出了沿图4A的B4-B4线截取的一部分半导体器件的横截面图。
如图4A中所示，在半导体衬底1的一个表面上形成半导体器件200的第一熔断层220和连接线270，代替如图1中所示的第一熔断层20和连接线70。第一熔断层220和连接线270串联，并为第一熔断层220和连接线270提供三个接触孔CH20、CH21和CH22。其它电路结构与半导体器件100的结构类似。
如图4B中所示，第一熔断层220的第一可熔断层和连接线270的第一接线层由形成于元件隔离绝缘膜205上的导电层210构成。第一熔断层220的第二可熔断层和连接线270的第二接线层由形成于第二导电层210上的导电层215构成。
与半导体器件100类似，在第一熔断层220之下形成n型阱(未示出)。在第一熔断层220和连接线270的侧壁上形成侧壁衬垫SW。
通过使用如图3F所示的第一导电层111来形成导电层210并通过使用如图3F所示的第三导电层125来形成导电层215，具有该结构的半导体器件200就可以通过与半导体器件100类似的少数几个处理工序进行制造。
通过层间绝缘膜80(参见图4B)形成三个接触孔CH20-CH22，并且接触插塞P20、P21和P22被埋入这些接触孔中，以分别将第一熔断层220电连接于上连接线290和291，并将连接线270电连接于上连接线291和上连接线292。
具有所需功能的电路所占据的区域可以被减小，半导体器件200相应地也可以被制造得更为紧凑。
接下来，将参照图5A-5B对根据第二变形例的半导体器件进行说明。
图5A是表示作为根据第二变形例的半导体器件300的组成元件的第二熔断层330和连接线370的平面布图的示意图。
图5B是示出了沿图5A的B5-B5线截取的一部分半导体器件300的横截面图。
如图5A中所示，在半导体衬底1的一个表面上形成半导体器件300的第二熔断层330和连接线370，代替如图1中所示的第二熔断层30和连接线70。第二熔断层330和连接线370串联，并为第二熔断层330和连接线370提供三个接触孔CH30、CH31和CH32。其它电路结构与半导体器件100的结构类似。
如图5B中所示，在形成于底层320上的绝缘膜315上形成第二熔断层330。构成底层320的第一底层和连接线370的第一接线层由形成于元件隔离绝缘膜305上的导电层310构成。
第二底层315形成于第一底层(导电层)310上，在该第二底层上，第二熔断层330的第一可熔断层332和第二可熔断层按顺序叠置。连接线370的第二可熔断层和第二接线层由从第一可熔断层332的上表面延伸至导电层310的上表面的导电层334构成。
与半导体器件100类似，在第二熔断层330之下形成n型阱(未示出)。在第二熔断层330和连接线370的侧壁上形成侧壁衬垫SW。
在具有该结构的半导体器件200中，可以通过使用如图3D中所示的第一导电层111来形成导电层310，并通过使用如图3D中所示的电介质层113来形成第二底层315。可以通过使用如图3D中所示的第二导电层115来形成第一可熔断层332，并通过如图3F中所示的第三导电层125来形成导电层334。
可以通过与半导体器件100类似的少数几个处理工序制造该半导体器件300。
通过层间绝缘膜80(参见图5B)形成三个接触孔CH30-CH32，并且接触插塞P30、P31和P32被埋入这些接触孔中，以分别将第二熔断层330电连接于上连接线390和391，并将连接线370电连接于上连接线391和上连接线392。
具有所需功能的电路所占据的区域可以被减小，半导体器件300相应地也可以被制造得更为紧凑。
接下来，将参照图6A-6B对根据第三变形例的半导体器件进行说明。
图6A是表示作为根据第三变形例的半导体器件构成元件的第一熔断层420和电阻460的平面布图的示意图。
图6B是表示沿图6A的B6-B6线截取的一部分半导体器件400的横截面图。
如图6A中所示，在半导体衬底1的一个表面上形成半导体器件400的第一熔断层420和电阻460，代替如图1中所示的第一熔断层20和电阻60。第一熔断层420和电阻460串联，并为第一熔断层420和电阻460提供三个接触孔CH40、CH41和CH42。其它电路结构与半导体器件100的结构类似。
如图6B中所示，第一熔断层420的第一可熔断层和电阻460由形成于元件隔离绝缘膜405上的导电层410构成。
第一熔断层420具有形成于导电层(第一可熔断层)410上的第二可熔断层424，并且在电阻460上设置电介质层465。
电介质层465的一端位于接触孔CH41之下，第二导电层415的一端位于电介质层465的一端之上，第二可熔断层424的一端位于第二导电层465的一端之上。
与半导体器件100类似，在第一熔断层420和电阻460之下形成n型阱(未示出)。在第一熔断层420和电阻460的侧壁上形成侧壁衬垫SW。
通过使用如图3F所示的第一导电层111来形成导电层410并通过使用如图3F所示的第三导电层125来形成第二可熔断层424，具有该结构的半导体器件400可以通过与半导体器件100类似的少数几个处理工序来进行制造。
通过层间绝缘膜80(参见图6B)形成三个接触孔CH40-CH42，并且接触插塞P40、P41和P42被埋入这些接触孔中，以分别将第一熔断层420电连接于上连接线490和491，并将电阻460电连接于上连接线491和上连接线492。
具有所需功能的电路所占据的区域可以被减小，半导体器件400相应地也可以被制造得更为紧凑。
接下来，将参照图7A-7B对根据第四变形例的半导体器件进行说明。
图7A是表示作为根据第四变形例的半导体器件500构成元件的第二熔断层530和电阻560的平面布图的示意图。
图7B是表示沿图7A的B7-B7线截取的一部分半导体器件500的横截面图。
如图7A中所示，在半导体衬底1的一个表面上形成半导体器件500的第二熔断层530和电阻560，代替如图1中所示的第二熔断层30和电阻60。第二熔断层530和电阻560串联，并为第二熔断层530和电阻560提供三个接触孔CH50、CH51和CH52。其它电路结构与半导体器件100的结构类似。
如图7B中所示，在底层520上形成第二熔断层530。构成底层520的第一底层和电阻560由形成于元件隔离绝缘膜505上的导电层510构成。
第二底层515形成于第一底层(导电层)510上，在该第二底层上，第二熔断层530的第一可熔断层532和第二可熔断层534按顺序叠置。在电阻560上设置电介质层565。电介质层565和第二底层515由相同的材料制成并可以通过构图相同的电介质层而形成。
在接触孔CH51下方，第一导电层510和第二和第二可熔断层532和534按顺序叠置于元件隔离绝缘膜505上。
与半导体器件100类似，在第二熔断层530和电阻560之下形成n型阱(未示出)。在第二熔断层530和电阻560的侧壁上形成侧壁衬垫SW。
在具有该结构的半导体器件500中，可以通过使用如图3D中所示的第一导电层111来形成导电层510，并通过使用如图3D中所示的电介质层113来形成第二底层515。可以通过使用如图3D中所示的第二导电层115来形成第一可熔断层532，并通过如图3F中所示的第三导电层125来形成第二可熔断层534。
可以通过与半导体器件100类似的少数几个处理工序来制造该半导体器件500。
通过层间绝缘膜80(参见图7B)形成三个接触孔CH50-CH52，并且接触插塞P50、P51和P52被埋入这些接触孔中，以分别将第二熔断层530电连接于上连接线590和591，并将电阻560电连接于上连接线591和上连接线592。
具有所需功能的电路所占据的区域可以被减小，半导体器件500相应地也可以被制造得更为紧凑。
接下来，将参照图8A-8B对根据第五变形例的半导体器件进行说明。
图8A是表示作为根据第五变形例的半导体器件600构成元件的电容器610和第二熔断层630的平面布图的示意图。
图8B是表示沿图8A的B8-B8线截取的一部分半导体器件600的横截面图。
如图8A中所示，在半导体衬底1的一个表面上形成半导体器件600的电容器610和第二熔断层630，代替如图1中所示的电容器10和第二熔断层30。电容器610和第二熔断层630串联。其它电路结构与半导体器件100的结构类似。
向电容器610和第二熔断层630提供三个接触孔CH60、CH61和CH62。接触孔CH60位于第二熔断层630的一端。接触孔CH61位于第二熔断层630的另一端和电容器610的上电极616。接触孔CH62位于电容器610的下电极612。
如图8B中所示，电容器610具有形成于元件隔离绝缘膜605上的下电极612、形成于下电极上的电容器绝缘膜614、以及形成于电容器绝缘膜上的上电极616。上电极616具有形成于电容器绝缘膜614上的第一上电极616a和形成于第一上电极上的第二上电极616b的两层结构。
第二熔断层630具有在底层620上形成的第一可熔断层632和在第一可熔断层上形成的第二可熔断层634。电容器610的第一可熔断层632和第一上电极616a是通过构图同样的导电膜而形成并彼此延续。电容器610的第二可熔断层634和第二上电极616b彼此延续并可以通过构图同样的导电膜而形成。
底层620具有在元件隔离绝缘膜605上形成的第一底层622和在第一底层上形成的第二底层624。电容器610的第一底层622和下电极612是通过构图同样的导电膜而形成并彼此延续。电容器610的第二底层624和电容器绝缘膜614彼此延续并可以通过构图同样的电介质层而形成。
与半导体器件100相似，在电容器610和第二溶丝630的下面形成n型阱(未标出)。在电容器610和第二溶丝630的侧壁上形成侧壁衬垫SW。
在具有这个结构的半导体器件600中，通过使用在图3D中所示的第一导电层111可以形成下电极612和第一底层622，通过使用在图3D中所示的电介质层113可以形成电容器绝缘膜614和第二底层624。通过使用在图3D中所示的第二导电层115可以形成第一上电极616a和第一可熔断层632，通过使用在图3F中所示的第三导电层125可以形成第二上电极616b和第二可熔断层634。
半导体器件600可以通过与半导体器件100相似的少数处理工序来进行制造。
穿过层间绝缘膜80(参考图8B)形成三个接触孔CH60-CH62，在这些接触孔中分别埋入接触插塞P60、P61和P62以将第二熔断层630电相连到上连接线690和691，将电容器610与上连接线691和上连接线692电相连。
具有所需功能的电路所占据的区域可以被减小，半导体器件600相应地也可以被制造得更为紧凑。
接下来，将描述根据第二个具体实施方式的半导体器件。
图9A是表示根据第二个具体实施方式的半导体器件700的电路元件的平面布图的示意图，图9B是沿图9A的B9-B9线截取的横截面图。
在图9A和9B中所示的半导体器件700具有四个熔断层和一个n-沟道MOSFET 52。电路元件的结构类似于在图2中所示的第一熔断层20、第二熔断层30和n-沟道MOSFET 52的结构。
图9A和9B中与图2中所示的元件相类似的组成元件，用完全相同的参考数字和符号表示，并省略对其的说明。
在四个熔断层中，三个熔断层具有与在图2中所示的第二熔断层30相同的结构。这三个熔断层使用新的附图标记30a、30b和30c进行表示以互相进行区别。在三个熔断层30a-30c的每一个熔断层的下面，设置了由与图2中所示的第二熔断层30相类似的第一和第二底层构成的特定的底层。这些底层使用新的附图标记进行表示，25a、25b和25c代表第一底层，26a、26b和26c代表第二底层。
在元件隔离绝缘膜5上形成熔断层20。通过第一底层25a和第二底层26a在元件隔离绝缘膜5上设置熔断层30a。
构成n-沟道MOSFET 52的沟道区的p型阱55如平面图所示延伸到源极区53S外面，在此延伸区域中，栅绝缘膜56、第一和第二底层25b和26b和熔断层30b以此次序排列。在形成栅绝缘膜46的同时，形成电绝缘膜105。
层间绝缘膜80盖住每个电路元件，并在层间绝缘膜上形成预定数目的上连接线。穿过层间绝缘膜相对于每个电路元件形成多个接触孔，以使每个上连接线与连接线下的相关电路元件相连。在每个接触孔CH中埋入接触插塞。
在图9A中列举性示出了20个接触孔。为了简化起见，除了两个接触孔CH18和CH19外，这些接触孔使用同样的附图标记CH表示。
在图9B中，尽管上连接线是电隔离的，但为了简化起见它们用同样的附图标记WL表示。出于同样的原因，接触插塞用相同的附图标记P表示。
在图9A和9B中所示的半导体器件700中，尽管可以在第一底层25b和25c上设置任何电势，但优选将第一底层25b设置成地电势或与源极区53S相同的电势，将第一底层25c设置成地电势或与n型阱NW10相同的电势。
例如，通过如图9A所示的埋入接触孔CH18中的接触插塞、如图9A所示的埋入接触孔CH19中的接触插塞和与这些接触插塞相互连接的预定上连接线，熔断层30c和n型阱NW10电连接。因而第一底层25c的电势可以设置成与n型阱NW10相同的电势。
基于前面描述的同样的原因，具有上述结构的半导体器件700具有与第一个具体实施方式的半导体器件100相类似的技术优点。
接下来，将描述第二个具体实施方式的半导体器件700的改进。
图10A是表示根据该改进的构成半导体器件710的n型沟道MOSFET 52和熔断层30b的平面布图的示意图，图10B是沿图10A的B10-B10线截取的横截面图。
在如图10A和10B中所示的半导体器件710中，n型沟道MOSFET 52的漏极区53D设置于栅电极57的左边。如平面图中所示，熔断层30b设置于漏电极53D的外面。
其它结构类似于第二个具体实施方式的半导体器件700的结构，并省略了其说明和图示。图10A和10B中与图9A和9B中所示的组成元件相类似的组成元件使用完全相同的参考数字和符号来进行表示。
在如图10A和10B中所示的半导体器件710中，沿熔断层30b的整个长度上的延伸设置在熔断层30b下的第一底层25b。除了接触孔CH5b下熔断层30b的一个末端部分下方的区域以外，在第一底层25b的上面设置第二底层26b。
仅在第二底层26b上形成构成熔断层30b的第一可熔断层32b。在接触孔CH5b下的端部中不形成第一导电层32。构成熔断层30b的第二可熔断层34b沿熔断层30b的整个长度上延伸。第一底层25b和第二可熔断层34b在接触孔CH5b下的端部中互相接触。
第一底层25b和漏极区53D通过第二可熔断层34b、接触孔CH5b中的接触插塞P15、上连接线WL1和接触孔CH8中的接触插塞P16进行电连接。第一底层25b的电势与漏极区53D的电势相同。
在图10A中示出了九个接触孔。除了接触孔CH5b和CH8外，为了简化起见，这些接触孔使用完全相同的附图标记CH进行表示。
在图10B中示出了三个上连接线和四个接触插塞。为了简化起见，除了一个上连接线WL1外，上连接线使用相同的附图标记WL进行表示，除了接触插塞P15和P16外，接触插塞使用同样的附图标记P进行表示。
基于前面描述的同样的原因，具有上述结构的半导体器件710具有与第一个具体实施方式的半导体器件100相类似的技术优点。
即使第一底层25b和漏极区53D被设置成同样的电势，由于熔断层30b的底层25b的屏蔽效应，也可以防止该电势被直接施加到衬底1上。底层25b可以防止由于熔断层熔断而产生的热量直接传送到衬底一侧。
由于熔断层30b的第一底层25b和第二可熔断层34b直接接触，即使第一底层25b的电势被设置成与漏极区53D相同的电势，第一底层25b的尺寸也可以制成小于如图9B所示的第一底层25c。就能够减少熔断层30b和底层的面积。
以上已经描述了半导体器件和制造方法的具体实施方式和半导体器件的改进。本发明不仅仅限于该具体实施方式和改进。
例如，半导体器件的半导体衬底的导电类型就不限于p型。
除了硅衬底外，还可以使用单层结构或多层结构的各种半导体衬底。
半导体器件具有至少一个电容器、一个MOSFET和一个熔断层。半导体器件的熔断层可以是图2中所示的第一熔断层20或图2中所示的第二熔断层30。
半导体器件的电路结构以及电路元件的布图可以根据每个半导体器件的最终应用领域的需要来进行选择。可以使用包括存储器电路、微调电路、备用电路等的各种电路。
除了第一至第五种改进外，在半导体制造方法中描述的第一至第三导电层可以构图成在包括栅电极的电路元件中通常使用的导电层。
用于在半导体器件的半导体衬底上形成的每一层的成膜条件和薄膜蚀刻条件并不仅仅限于那些在具体实施方式的制造方法中所描述的条件。
例如，如果n型多晶硅用于形成如图2所示的电容器10的下电极12和第一熔断层20的第一可熔断层22，则如有必要p型多晶硅可以用于形成P-沟道MOSFET 42的第一栅电极47a和n-沟道MOSFET 52的第一栅电极57a。在这种情况下，例如，通过形成非掺杂多晶硅膜，并且将n型杂质注入预定区域以及将如硼的p型杂质注入另一预定区域，就形成图3B中所示的第一导电层111。
如有必要，可以在MOSFET的源和漏极区上形成金属硅化物膜，代替上述的栅绝缘膜。
图11A和11B举例说明了在源和漏极区上形成金属硅化物膜的工序。
在进行图11A中的工序之前，实施各项工序直至图3L中所示的工序，然后除去图3L中所示的掩模139。例如，用稀释的氢氟酸(如500∶1HF)，除去在源极区43S和53S以及漏极区43D和53D上形成的栅氧化膜(自然氧化膜)46和56。
接下来，如图11A中所示，通过溅射、CVD等方法将如钛(Ti)、镍(Ni)、钴(Co)和钨(W)的金属或这些金属的合金淀积在半导体衬底1的整个表面以形成金属或合金薄膜140。
除了金属或合金薄膜140外，图3L中示出了所有在图11A中所示的组成元件，利用完全相同的附图标记表示那些在图3L中所示的这些元件，并省略对其的说明。
通过使用快速热退火系统(RTA)或类似系统对金属薄膜140进行热处理以将金属薄膜140进行硅化(silicidation)。例如，在如氮气和氩气的惰性气体环境中、在650℃、10秒钟的条件下进行硅化热处理。
仅仅在硅和金属薄膜140直接接触的区域发生金属薄膜140的硅化。即，金属薄膜140的硅化在源极区43S和53S以及漏极区43D和53D上发生，不会在其它区域发生。硅化不会在电阻(连接线)60的表面发生，因为由电介质层113构成的绝缘膜65覆盖了电阻并以自对准的方式保留了高电阻膜。由此可以通过更简单的方法来形成具有高电阻的电阻。
然后，清洗掉没有硅化的金属薄膜140。
如图11B所示，金属硅化膜142留在源极区43S和53S以及漏极区43D和53D上。仅仅在源极区43S和53S以及漏极区43D和53D上以自对准的方式形成金属硅化膜142。
然后，如有必要，通过使用RTA系统或类似系统对金属硅化膜142进行热处理。例如，在850℃和10秒钟的条件下和在如氮气和氩气的进气环境下进行硅化热处理。在这个热处理下，MSi(M代表组成金属薄膜140的金属元素)变为MSi2，由此就可以改进金属硅化膜142的导电性。
由于金属硅化膜142的厚度可以按需要设置，因此容易增加金属硅化膜的厚度，以便可以很容易地降低MOSFET的电阻。
在完成金属硅化膜142的热处理的同时，电容器10的第二上电极16b、第一熔断层20的第二可熔断层24、第二熔断层30的第二可熔断层34、栅电极47的第二栅电极47b、栅电极57的第二栅电极57b和第二导电层74也可以完成热处理。
图12A和12B举例说明在形成图11B中所示的金属硅化膜142的同时形成其它电极或层的工序。
在进行如图12A中所示的工序之前，依次进行如图3G-3L中所示的工序，无需形成如图3F中所示的第三导电层125，然后去除如图3L中所示的掩模139。用上面描述的方式去除在源极区43S和53S以及漏极区43D和53D上形成的栅氧化膜(自然氧化膜)46和56。
接下来，如图12A中所示，通过溅射、CVD等方法将如钛(Ti)、镍(Ni)、钴(Co)和钨(W)的金属或这些金属的合金淀积在半导体衬底1的整个表面以形成金属或合金薄膜140。
除了金属或合金薄膜140外，图3G或3L中标出了所有在图12A中所示的组成元件，使用与图3G或3L中所示的完全相同的附图标记代表这些元件，并省略了对其的描述。
用上述的方法对金属薄膜140进行热处理以使金属薄膜140硅化。利用该硅化，在第一上电极16a、第一可熔断层22和32、源极区43S和53S、漏极区43D和53D、第一栅电极47a和57a以及第一导电层72上形成金属硅化膜。因为硅没有被暴露，所以不会在其它区域发生金属薄膜140的硅化。
此后，清洗掉没有硅化的金属薄膜140。
如图12B中所示，金属硅化膜以自对准的方式被保留在第一上电极16a、第一可熔断层22和32、第一栅电极47a和57a以及第一导电层72上。从而形成第二上电极16b、第二可熔断层24和34、第二栅电极47b和57b以及第二导电层74。
进一步地，金属硅化膜142以自对准的方式被保留在源极区43S和53S、漏极区43D和53D上。
此后，如有必要，通过使用RTA系统或类似系统对金属硅化膜142进行热处理。通过该热处理，可以改进金属硅化膜的导电性。
作为这些工序的改进和应用，可以去除在电容器下电极接触孔CH1周围的绝缘膜14和在高阻抗电阻接触孔CH12和CH13周围的绝缘膜65，在电容器下电极和高阻抗电阻的接触区域上以自对准的方式形成硅化膜以降低接触电阻。
图13为部分示出了根据第三个具体实施方式的半导体器件的平面图。在图13中NMOSFET 1050、PMOSFET 1040、连接线1070、第一熔断层1020、第二熔断层1030、电阻1060和电容器1010从左到右以这个次序设置。NMOSFET 1050的栅电极1050G横贯有源区，PMOSFET 1040的栅电极1040G横贯另一个有源区。NMOSFET 1050的源极区1050S和漏极区1050D被划分在栅电极1050G的两边，PMOSFET 1040的源极区1040S和漏极区1040D被划分在栅电极1040G的两边。栅电极1050G通过连接线1055与栅电极1040G相连。第二熔断层1030设置在平台1035的内区域中。
接触孔CH107、CH108、CH109和CH110设置在源极区1040S、漏极区1040D、源极区1050S和漏极区1050D的里面。
接触孔CH114和CH115设置在连接线1070的相反末端部分。接触孔CH103和CH104设置在第一熔断层1020的相反末端部分。接触孔CH105和CH106设置在第二熔断层1030的相反末端部分。接触孔CH112和CH113设置在电阻1060的相反末端部分。
电容器1010包括在下电极的内区域中形成的下电极1010a以及上电极1010c和1010d。接触孔CH101设置在下电极1010a的内区域和上电极1010c和1010d的外区域中，接触孔CH102设置在上电极1010c和1010d的内区域中。
图14是沿图13的点划线A14-A14截取的横截面图。由p型硅构成的半导体衬底1001的部分表面被元件隔离绝缘膜(场氧化膜)1005覆盖，该绝缘膜包围并划分了多个有源区。一个有源区设置在p型阱1051中，另一个有源区设置在n型阱1041中。NMOSFET 1050设置在p型阱1051之中的有源区中，PMOSFET 1040设置在n型阱1041之中的有源区中。连接线1070、第一熔断层1020、第二熔断层1030、电阻1060和电容器1010设置在元件隔离绝缘膜1005上。在与元件隔离绝缘膜1005的底部相接触的表面层中，在第一熔断层1020、第二熔断层1030、电阻1060和电容器1010的下面形成n型阱1022、1032、1062和1012。
NMOSFET 1050由源极区1050S、漏极区1050D、栅绝缘膜1050I和栅电极1050G组成。PMOSFET 1040由源极区1040S、漏极区1040D、栅绝缘膜1040I和栅电极1040G组成。NMOSFET 1050和PMOSFET 1040的源和漏极区具有轻掺杂漏(LDD)结构。栅电极1050G具有三层结构，包括多晶硅的下层1050Ga和中层1050Gb以及金属硅化物的上层1050Gc，并且栅电极1040G也具有三层结构，包括多晶硅的下层1040Ga和中层1040Gb以及金属硅化物的上层1040Gc。
连接线1070具有三层结构，包括多晶硅的下层1070a和中层1070b以及金属硅化物的上层1070c。第一熔断层1020具有三层结构，包括多晶硅的下层1020a和中层1020b以及金属硅化物的上层1020c。第二熔断层1030设置在元件隔离绝缘膜1005上形成的平台1035上。当沿着与衬底直角平行的方向观察时，第二熔断层1030设置在平台1035的内区域。平台1035具有两层结构，包括多晶硅的下层1035a和电介质材料的上层1035b。第二熔断层1030具有两层结构，包括多晶硅的下层1030a和金属硅化物的上层1030b。电阻1060是由单一的多晶硅层组成，其上表面覆盖有绝缘膜1061。
电容器1010具有叠层结构，包括多晶硅的下电极1010a、电容器电介质膜1010b、多晶硅的第一上电极1010c和金属硅化物的第二上电极1010d，并分别按该顺序叠置。下电极1010a具有与电容器电介质膜1010b相同的平面图形。第一上电极1010c具有与第二上电极1010d相同的平面图形。当沿着与衬底直角平行的方向观察时，第一上电极1010c和第二上电极1010d设置在下电极1010a的内区域。
在半导体衬底1001的上面形成层间绝缘模1080，覆盖上述元件。
穿过层间绝缘膜1080形成图13中所示的接触孔CH101-CH115。在图14中所示的横截面图中，呈现出接触孔CH101、CH102、CH107-CH110、CH113和CH115。接触孔CH101到达第二上电极1010d。接触孔CH113到达第二上电阻1060。接触孔CH115到达连接线1070的上层1070c。接触孔CH107和CH108分别到达源极区1040S和漏极区1040D。接触孔CH109和CH110分别到达源极区1050S和漏极区1050D。在这些接触孔CH101-CH115中，填充由钨或类似材料构成的导电插塞。在层间绝缘膜1080上形成多个上连接线1090。每个上连接线1090通过填充在接触孔中的导电插塞连接到下面的元件。
接下来，将根据第三个具体实施方式对半导体制造方法进行说明。
如在图15A中所示，在由p型硅构成的半导体衬底1001的表面层中，通过离子注入形成p型阱1051、n型阱1041和n型阱1012、1022、1032和1062。在衬底1001的部分表面区域，通过LOCOS形成约500nm厚的元件隔离绝缘膜1005。元件隔离绝缘膜1005划分出有源区。元件隔离绝缘膜1005可以通过浅沟隔离(STI)形成。如有必要，在形成MOSFET的有源区的表面层注入杂质离子，以调整沟道杂质浓度。在有源区表面暴露在稀释的氢氟酸后，通过热氧化形成氧化硅的栅绝缘膜1040I和1050I。
如图15B所示，在元件隔离绝缘膜1005和栅绝缘膜1040I和1050I上形成多晶硅的第一导电层1111。例如，通过使用硅烷(SH4)和氮气(N2)通过化学气相淀积(CVD)形成第一导电膜1111。第一导电层1111的厚度优选为50-1000nm范围内，更优选为100-300nm范围，再更优选为150-200nm范围内。将磷(P)扩散进入到第一导电层1111中以将杂质浓度调整到约1×1016cm-3至1×1020cm-3，优选约1×1020cm-3。
在第一导电层1111上形成电介质层1113。电介质层1113可以是氧化硅的单层结构、氮氧化硅的单层结构、氧化硅膜和氮化硅膜的双层结构、氧化硅膜和氮氧化硅膜的双层结构、氮化硅膜夹在氧化硅膜之间的三层结构、氧化钽膜和氧化硅膜的两层结构、氧化钽膜和氮化硅膜的两层结构、氧化钽膜夹在氧化硅膜或氮化硅膜之间的三层结构，或类似结构。这些膜可以通过等离子增强CVD、使用电子回旋共振(ECR)等离子体的CVD等形成。例如，通过使用四乙基正硅烷(TEOS)和臭氧(O3)作为源气体形成氧化硅膜。例如，通过使用TEOS、氧气或臭氧的混合气体和氮氧化合物(NOx)作为源气体，形成氮化硅和氮氧化硅膜。
除了氧化硅膜外，也可以使用磷硅酸盐玻璃(PSG)膜或硼磷硅酸盐玻璃(BPSG)膜。例如，可以通过使用等离子增强CVD或使用ECR等离子体的CVD来形成PSG膜或BPSG膜。
电介质层1113被用作电容器的电容器电介质膜。因此，电介质层1113的厚度由电容器所需的静电容量决定。在电介质层1113上面形成抗蚀剂图形1120。抗蚀剂图形1120与在图13中所示的电容器1010的下电极1010a、第二熔断层1030和电阻1060相对应。通过使用抗蚀剂图形1120作为遮蔽物，蚀刻电介质层1113。蚀刻后，去除抗蚀剂图形1120。
如图15C中所示，在形成电容器之处的区域中保留电容器电介质膜1010b，在形成电阻之处的区域保留电容器电介质膜1061，在形成第二熔断层之处的区域保留电介质膜1035b。
如图15D中所示，在第一导电层1111上形成多晶硅的第二导电层1123，覆盖电容器电介质膜1010b、电介质膜1061和1035。形成第二导电层1123的方法和条件与形成第一导电层1111的相同。第二导电层1123的厚度优选在20-1000nm的范围内，更优选在80-300nm的范围内，更优选在100-150nm的范围内。将磷扩散进入第二导电层1123中以将杂质的浓度设置到约1×1016cm-3至1×1020cm-3，优选约1×1020cm-3。
热扩散法或者离子注入法可以作为用于将磷掺杂进第一导电层1111和第二导电层1123的方法。当使用离子注入法时，第一导电层1111和第二导电层1123的杂质浓度可以被控制得很精确。结果，具有第一导电层1111和第二导电层1123的元件的电阻可以被控制得很精确。热扩散法和离子注入法均可以被使用。
优选作为下电极的第一导电层1111的杂质浓度与作为上电极的第二导电层1123的杂质浓度彼此相等，从而即使施加到电容的电压的极性转变，也可以确保电容电性能的对称。尤其是，优选第一导电层1111和第二导电层1123接触电介质层1113的表面层的杂质浓度彼此相等。
可以在第二导电层1123形成之前进行热处理。该热处理改善了电容器电介质膜1010b的电和物理特性。在热处理过程中，将电容器电介质膜1010b脱气以使其上形成的第二导电层1123变得难以被剥离。电容器电介质膜1010b和第二导电层1123之间的界面粘合力得到提高。由此可以改善最终的电容器的可靠性。
在第二导电层1123上形成高熔点金属硅化物例如硅化钨(WSix)的第三导电层1125。例如，使用Ar作为溅射气体并使用WSix盘作为靶，通过DC磁控溅射来形成第三导电层1125。第三导电层1125的厚度优选在25-500nm的范围内，更优选在80-200nm的范围内。
可以使用WF6和SiH4作为源气体，通过CVD来形成第三导电层1125。第三导电层1125也可以通过在第二导电层1123上形成能够用硅进行硅化的金属层并进行热处理以进行硅化反应来形成。
除了WSix以外，第三导电层1125还可以由电阻比第二导电层1123低的材料制成。例如，可以使用除了WSix以外的高熔点金属，例如MoSix、TiSix和TaSix。此外，还可以使用Mo、Ti、Ta、W、Co、Cr、Hf、Ir、Nb、Pt、Zr、Ni或这些元素的合金。其中Ni和Co利于进行相对低温的硅化反应，从而可以降低硅化物膜的电阻。从低电阻的角度考虑，优选选择NiSi或CoSi作为第三导电层1135的材料。由于NiSi或CoSi的熔点相对较低，因此相对容易熔断熔断层。
在第三导电层1125上形成抗蚀剂图形1130。抗蚀剂图形1130覆盖了形成栅电极1050G和1040G、连接线1055和1070、第一和第二熔断层1020和1030以及上电极1010c和1010d之处的区域。通过使用抗蚀剂图形1130作为掩模，蚀刻第三导电层1125和第二导电层1123。当蚀刻第二导电层1123时，电介质膜1035b、电介质膜1061和电容器电介质膜1010b被部分暴露。即使在部分暴露这些电介质膜后，蚀刻仍继续进行。暴露的电介质膜起到掩模的作用并且第一导电层1111被蚀刻。该蚀刻后，去除抗蚀剂图形1130。例如，使用Cl2和O2混合气通过ECR等离子体蚀刻来进行该蚀刻。
如图15E中所示，由第一导电层1111构成的下电极1010a被保留于电容器电介质膜1010b下。由第二导电层1123构成的第一上电极1010c和由第三导电层1125构成的第二上电极1010d被保留于电容器电介质膜1010b的部分区域上。电容器1010由下电极1010a、电容器电介质膜1010b、第一上电极1010c和第二上电极1010d构成。
由第一导电层1111构成的电阻1060被保留于电介质膜1061下。由第一电介质层1111构成的下层1035a被保留于电介质膜1035b下。平台1035由下层1035a和电介质膜(上层)1035b构成。由第二导电层1123构成的下层1030a被保留于平台1035上。由第三导电层1125构成的上层1030b被保留于第二导电层1123上。第二熔断层1030由下层1030a和上层1030b构成。
还形成第一熔断层1020、连接线1070和栅电极1040G和1050G。第一熔断层1020具有包括由第一接线层1111构成的下层1020a、由第二接线层1123构成的中层1020b、以及由第三接线层1125构成的上层1020c的三层结构。类似地，连接线1070具有包括由第一接线层1111构成的下层1070a、由第二接线层1123构成的中层1070b、以及由第三接线层1125构成的上层1070c的三层结构。栅电极1040G具有包括由第一接线层1111构成的下层1040Ga、由第二接线层1123构成的中层1040Gb、以及由第三接线层1125构成的上层1040Gc的三层结构。栅电极1050G具有包括由第一接线层1111构成的下层1050Ga、由第二接线层1123构成的中层1050Gb、以及由第三接线层1125构成的上层1050Gc的三层结构。
如图15F中所示，通过已知的方法形成具有LDD结构的源极区和漏极区。下面将简要说明形成源极区和漏极区的方法。通过使用在与PMOSFET1040相对应的区域具有开口的抗蚀剂图形，进行离子注入以形成低浓度区域。接着，通过使用在与PMOSFET 1050相对应的区域具有开口的抗蚀剂图形，进行离子注入以形成低浓度区域。在栅电极1040G和1050G的侧壁上形成氧化硅侧壁衬垫SW。在这种情况下，在第一熔断层1020、第二熔断层1030、平台1035、连接线1070和电容器1010的侧壁上也形成侧壁衬垫SW。
通过使用在与PMOSFET 1040相对应的区域中具有开口的抗蚀剂图形和侧壁衬垫SW作为掩模，进行离子注入以形成高浓度区域。接下来，通过使用在与NMOSFET 1050相对应的区域中具有开口的抗蚀剂图形和侧壁衬垫SW作为掩模，进行离子注入以形成高浓度区域。通过这些工序，形成源极区1040S和1050S以及漏极区1040D和1050D。离子注入后，进行用于活化的退火。
如图14所示，层间绝缘膜1080形成后，进行形成接触孔CH101-CH115、填充导电插塞和形成上连接线1090的工序，以得到第一个具体实施方式的半导体器件。
在第三个具体实施方式中，单膜形成工序形成电容器1010的下电极1010a、第一熔断层1020的下层1020a、平台1035的下层1035a、电阻1060、连接线1070的下层1070a、栅电极1040G的下层1040Ga和栅电极1050G的下层1050Ga。因而，这些膜是由相同材料构成并具有相同的厚度。类似地，电容器1010的第一上电极1010c、第一熔断层1020的中层1020b、第二熔断层1030的下层1030a、连接线1070的中层1070b、栅电极1040G的中层1040Gb和栅电极1050G的中层1050Gb是由相同材料构成并具有相同的厚度。电容器1010第二上电极1010d、第一熔断层1020的上层1020c、第二熔断层1030的上层1030b、连接线1070的上层1070c、栅电极1040G的上层1040Gc和栅电极1050G的上层1050Gc是由相同材料构成并具有相同的厚度。平台1035的上层1035b和电容器电介质膜1010b是由相同材料构成并具有相同的厚度。
在第三个具体实施方式中，形成具有三层结构的第一熔断层1020和具有两层结构的第二熔断层1030。三层和两层的区别在于在如图15B所示的工序中目标区域是否用抗蚀剂图形1120覆盖。可以形成两种具有不同熔断特性类型的熔断层而无需增加处理工序的数目。由于第一熔断层1020具有三层结构，因此其电阻与第二熔断层1030相比较容易降低。相反，由于第二熔断层1030具有两层结构，因此可以用较小的电流使其熔断。例如，第一和第二熔断层1020和1030可以以这样的方式结合：使第一熔断层在第一电流/电压条件下被熔断而在第二电流/电压条件下不被熔断，而第二熔断层也在第二电流/电压条件下被熔断。根据熔断层所需的熔断和电学特性，可以适当选择三层结构和两层结构。
当形成电容器1010的电容器电介质膜1010b时，如图15B中所示的抗蚀剂图形1120被用作掩模。当形成电容器1010的上电极1010c和1010d时，如图15D中所示的抗蚀剂图形1130被用作掩模。由此，可以形成两种类型的熔断层1020和1030而无需增加用于电容器1010的两个光刻处理工序。
在第三个具体实施方式的半导体器件中，n型阱1022和1032被形成于熔断层1020和1030下方。即使衬底被熔断层熔断所产生的热破坏，由于n型阱1022和1032的存在，因此也能够防止不必要的衬底漏电的发生。电阻1060和电容器1010下的n型阱1062和1012具有降低衬底1001和电阻1060及电容器1010之间的寄生电容的作用。如果使用n型硅半导体衬底，则用p型阱代替n型阱1012、1022、1032和1062。
图16A为根据第四个具体实施方式的半导体器件的平面图。在半导体衬底上设置熔断层1220和连接线1270。熔断层1220的一端与连接线1270的一端相连。在该互连点，设置接触孔CH121。在熔断层1220的另一端设置接触孔CH120，在连接线1270的另一端设置接触孔CH122。
在熔断层1220的一侧形成凹槽1220a。该凹槽形成了电流集中从而使熔断层1220变得容易被熔断。
图16B为沿图16A的B16-B16点划线截取的截面图。在硅半导体衬底1200的表面上，形成元件隔离绝缘膜1205。在元件隔离绝缘膜1205上形成熔断层1220和连接线1270。熔断层1220和连接线1270具有与图14中所示第三个具体实施方式的半导体器件的熔断层1020和连接线1070的结构相同的叠层结构。即，熔断层1220具有叠置了多晶硅的下层1220a和中层1220b以及金属硅化物的上层1220c的三层结构。连接线1270也具有叠置了多晶硅的下层1270a和中层1270b以及金属硅化物的上层1270c的三层结构。
熔断层1220的下层1220a和接线层1270的下层1270a由单一的连续多晶硅层构成。类似地，熔断层1220和连接线1270的中层由单一的连续金属硅化物层构成。在半导体衬底1200上形成层间绝缘层膜1280，覆盖熔断层1220和连接线1270。通过层间绝缘膜1280形成接触孔CH120-CH122。在每个接触孔CH120-CH122中填充导电插塞。在层间绝缘膜1280上形成上连接线1029。
当熔断层1220被熔断时，施加预定电压通过接触孔CH120中的导电插塞和接触孔CH121中的导电插塞以使电流通过熔断层1220。
图17A和17B为根据第五个具体实施方式的半导体器件的横截面图。图17B为沿图17A的B17-B17点划线截取的截面图。第五个具体实施方式的半导体器件具有熔断层1230，该熔断层具有与图16A中所示第四个具体实施方式的半导体器件熔断层1220的结构不同的结构。在第五个具体实施方式中，熔断层1230具有与图14A中所示第三个具体实施方式的半导体器件第二熔断层1030的结构相似的两层结构。在具有两层结构的熔断层1230下方设置平台1235。熔断层1230由多晶硅下层1230a和金属硅化物上层1230b构成。平台1235由多晶硅下层1235a和电介质材料上层1235b构成。
平台1235的下层1235a和连接线1270的下层1270a由单一的多晶硅连续层构成。熔断层1230的下层1230a和连接线1270的中层1270b由单一的多晶硅连续层构成。熔断层1230的上层1230c和连接线1270的上层1270c由单一的多晶硅连续层构成。
与第四和第五个具体实施方式中一样，在形成熔断层的接线层中熔断层和接线层形成通路的情况下，熔断层和连接线可以被连接在一起。
图18A为根据第六个具体实施方式的半导体衬底的平面图。在半导体衬底上设置熔断层1420和电阻1460。熔断层1420的一端与电阻1460的一端连接。电阻1460具有弯折(bending)多次的图形以获得所需的长度。在熔断层和电阻的互连点，设置接触孔CH141。在熔断层1420的另一端设置接触孔CH140，并在电阻1460的另一端设置接触孔CH142。
图18B为沿图17A的B18-B18点划线截取的截面图。在硅半导体衬底1400的表面上，形成元件隔离绝缘膜1405。在元件隔离绝缘膜1405上形成熔断层1420和电阻1460。熔断层1420具有与图14中所示第三个具体实施方式的半导体器件第一熔断层1020的结构相同的叠层结构。即，熔断层1420具有叠置了多晶硅的下层1420a和中层1420b、以及金属硅化物的上层1420c的三层结构。电阻1460具有与图14中所示第三个具体实施方式的半导体器件电阻1060的结构相同的多晶硅单一层结构。电阻1460的上表面被电介质膜1461覆盖。熔断层1420的下层1420a和电阻1460由单一的多晶硅连续层构成。
层间绝缘膜1480覆盖了熔断层1420和电阻1460。通过层间绝缘膜1480形成接触孔CH140-CH142。在每个接触孔CH140-CH142中填充导电插塞。在层间绝缘膜1480上形成上连接线1490。
图18C表示图18B中所示的围绕接触孔CH142的区域的结构的另一个例子。在图18B所示的结构中，接触孔CH142中的导电插塞与当形成具有三层结构的熔断层1420的下层1420a时同时设置的多晶硅层接触。在图18C所示的结构中，电阻1460的端部具有在形成熔断层1420的下层1420a、中层1420b和上层1420c的同时形成的包括下层1460a、中层1460b和上层1460c的三层结构。通过在电阻1460的端部设置三层结构，就能够使电阻1460端部的接触孔CH142的深度与熔断层1420相对端的接触孔CH140和CH141的深度相等。
图19A和19B为根据第七个具体实施方式的半导体器件的横截面图。图19B为沿图19A的B19-B19点划线截取的截面图。下面，将就与图18A和18B所示的第六个具体实施方式的半导体器件的不同点进行说明。在第六个具体实施方式中，熔断层1420具有三层结构。在第七个具体实施方式中，熔断层1430具有与图14中所示第三个具体实施方式的半导体器件第二熔断层1030的结构相似的叠层结构。即，熔断层1430具有叠置了多晶硅下层1430a和金属硅化物上层1430b的两层结构。
在熔断层1430下方设置平台1435。平台1435具有叠置了多晶硅下层1435a和电介质材料上层1435b的两层结构。平台1435的下层1435a和电阻1460由单一的连续多晶硅层构成。在电阻1460侧的熔断层1430的端部中形成未设置由电介质材料制成的上层1435b之处的区域。在该区域中，熔断层1430被电连接于构成下层1435a和电阻1460的多晶硅层。
与第六和第七个具体实施方式中一样，熔断层和电阻可以被连接在一起，无需在比层间绝缘膜1480高的层中包含连接线。
接触孔CH152侧上的电阻1560的端部可以具有与图18C中所示的叠层结构相似的三层结构。
图20A为根据第八个具体实施方式的半导体器件的平面图。在半导体衬底上设置熔断层1630和电容器1610。电容器1610由下电极1610a和上电极1610c和1610d构成。熔断层1630的一端与上电极1610c和1610d相连。在熔断层1630和上电极1610c和1610d的互连点，设置接触孔CH161。在熔断层1630的另一端设置接触孔CH160。在下电极1610a的内部区域中并在上电极1610c和1610d外部设置接触孔CH162。
图20B为沿图20A的B20-B20点划线截取的截面图。在半导体衬底1600的表面上，形成元件隔离绝缘膜1605。在覆盖了熔断层1630和电容器1610的元件隔离绝缘膜1605上形成熔断层1630和电容器1610。通过层间绝缘膜1680形成接触孔CH160-CH162，并在每个接触孔中填充导电插塞。在层间绝缘膜1680上形成上连接线1690。
熔断层1630具有与图14中所示第三个具体实施方式的半导体器件第二熔断层1030的结构相同的叠层结构。即，熔断层1630具有包括多晶硅下层1630a和金属硅化物上层1630b的两层结构。在熔断层1630下方设置平台1635。平台1635具有叠置了多晶硅下层1635a和电介质材料上层1635b的两层结构。
熔断层1630具有与图14中所示第三个具体实施方式的半导体器件第二熔断层1030的结构相似的叠层结构。即，电容器由多晶硅下电极1610a、电容器电介质膜1610b、多晶硅第一上电极1610c和金属硅化物第二上电极1610d构成。
平台1635的下层1635a和下电极1610a由单一的连续多晶硅层构成。平台1635的上层1635b和电容器电介质膜1610b由单一的连续电介质层构成。熔断层1630的下层1630a和第一上电极1610c由单一的连续多晶硅层构成。熔断层1630的上层1630b和第二上电极1610d由单一的连续金属硅化物膜构成。如此，在形成熔断层1630的接线层中熔断层和电容器形成通路的情况下，熔断层1630与电容器1610连接。
接触孔CH160中的导电插塞被连接于熔断层1630的一端，接触孔CH161中的导电插塞被连接于熔断层1630和电容器1610的上电极1610c和1610d之间的互连点。在接触孔162中导电插塞和下电极1610a之间的互连点，形成上电极1610c和1610d时同时形成的多晶硅层和金属硅化物层可以被保留，以提供与图18C所示的结构相似的三层结构。
在图16A-20B所示的具体实施方式中，熔断层被连接于形成于相同接线层中的电阻或电容器，无需包含另外的接线层。因此，与通过诸如A1连接线的上连接线连接相比，可以提高集成程度。
参照图21A-21C，说明利用上述具体实施方式的熔断层的电阻微调电路。
图21A是表示电阻微调电路结构的一个例子的示意图。具有以并联方式连接的电阻R1和熔断层F1的第一电路P1和具有以并联方式连接的电阻R2和熔断层F2的第二电路P2以并联的方式连接。例如，第一和第二电路P1和P2各自具有与图18A-19中所示具体实施方式的半导体器件结构相似的结构。电阻Rc以并联的方式连接于第一和第二电路P1和P2的并联电路。
该电路的总电阻为Rc+1/((1/R1)+(1/F1)+(1/R2)+(1/F2))。熔断层F1被熔断的该电路的总电阻为Rc+1/((1/R1)+(1/R2)+(1/F2))。两个熔断层F1和F2被熔断的该电路的总电阻为Rc+1/((1/R1)+(1/R2))。
假定熔断层F2在第一电流/电压条件下熔断并且在第二电流/电压条件下将不熔断，而另一熔断层F1在第二电流/电压条件下熔断。当满足第二电流/电压条件的电信号被同时施加通过熔断层F1和熔断层F2时，仅熔断层F1可以被熔断。当满足第一电流/电压条件的电信号被同时施加通过熔断层F1和熔断层F2时，熔断层F1和熔断层F2都可以被熔断。如此，无需使用用于选择性施加熔断信号通过两个熔断层之一的熔断层选择电路，通过适当选择电流/电压条件，就可以仅熔断熔断层中的一个，也可以将两个熔断层都熔断。根据熔断层熔断情况，就可以获得三个总电阻。
图21B表示另一个电阻微调电路。具有串联的电阻R1和熔断层F1的第一电路S1、具有串联的电阻R2和熔断层F2的第二电路S2与电阻RC2并联。电阻RC1与该电路并联。
图21C仍表示另一个电阻微调电路。具有并联的电阻R1和熔断层F1的第一电路P1、具有并联的电阻R2和熔断层F2的第二电路P2与电阻Rc串联。
与图21A表示的电阻微调电路类似，图21B和21C所示的电阻微调电路中，通过适当选择施加通过熔断层的电流/电压条件，就可以获得三个总电阻。
参照图22A-22C，将对使用具体实施方式的熔断层的电容器微调电路进行说明。
图22A是表示电容器微调电路结构例子的电路图。具有并联的电容器C1和熔断层F1的第一电路P1、具有并联的电容器C2和熔断层F2的第二电路P2与电容器Cc并联。例如，第一和第二电路P1和P2各自具有与图18A-19所示的具体实施方式中的半导体结构类似的结构。
熔断层F1和F2未熔断的总电容为Cc。熔断层F1被熔断的总电容为1/((1/Cc)+(1/C1))。熔断层F1和F2均被熔断的总电容为1/((1/Cc)+(1/C1)+(1/C2))。由此可以获得三个总电容。
图22B表示电容器微调电路结构的另一个例子。第一电路P1由具有串联的电容器C1和熔断层F1的电路和与该串联电路并联的电容器CC1构成。第二电路P2由具有串联的电容器C2和熔断层F2的电路和与该串联电路并联的电容器CC2构成。第一和第二电路P1和P2串联。具有电容器C1和熔断层F1的串联电路和具有电容器C2和熔断层F2的串联电路各自具有与，例如，图20A和20B所示的半导体结构类似的结构。对于该结构的具体实施方式，也能够获得三个总电容。
图22C表示电容器微调电路结构的另一个例子。第一电路P1由具有串联的电容器C1和熔断层F1的电路构成。第二电路P2由具有串联的电容器C2和熔断层F2的电路和与该串联电路并联连接的电容器Cc构成。第一和第二电路P1和P2串联。例如，电容器C1和熔断层F1的并联电路与电容器C2和熔断层F2的串联电路各自具有与图20A和20B所示的半导体结构类似的结构。如果熔断层F1被熔断，则总电容变小，如果F2也被熔断，则总电容变得更小。对于该结构的具体实施方式，也能够获得三个总电容。
图23A和23B示出了分别并联和串联的具有图21C所示的电阻微调电路和图22A所示的电容器微调电路的微调电路。电阻和电容器微调电路的各种组合都是可能的。
一个完整的微调电路也可以通过利用电阻和熔断层的多重阶段而形成，其中电阻和熔断层可以利用在不同熔断条件基础上选择性地熔断熔断层的方法和施加在集成电路上的熔断层选择电路。
图24是根据第九个具体实施方式的半导体器件的平面图。在图24中，从左到右在半导体衬底上依次设置第一CMOS电路2000、第二CMOS电路2100、第一连接线2200、第二连接线2300、第三连接线2400、第一熔断层2500、第二熔断层2600、第三熔断层2700、第四熔断层2800、电阻2900和电容器3000。第一CMOS电路2000由第一NMOSFET 2010和第一PMOSFET 2050组成，第二CMOS电路2100由第二NMOSFET 2110和第二PMOSFET 2150组成。
尽管这些元件的每一个的平面形状是任意的，但是如图24所示的每一个元件与图13所示的第三个具体实施方式中相对应元件具有相同的平面形状。
图25是沿图24的A25-A25一点划线截取的横截面图。在图25中，第一PMOSFET 2050和第二PMOSFET 2150被省略。元件隔离绝缘膜3101部分地覆盖p型硅的半导体衬底的表面，多个有源区被定义为被元件隔离绝缘膜3101围绕。在有源区中形成第一NMOSFET 2010、第一PMOSFET 2050、第二NMOSFET 2110和第二PMOSFET 2150。在元件隔离绝缘膜3101上形成第一至第三连接线2200、2300和2400，第一至第四熔断层2500、2600、2700和2800，电阻2900和电容器3000。
第一NMOSFET 2010和第一PMOSFET 2050具有与图13和14中第三个具体实施方式的NMOSFET 1050和PMOSFET 1040相同的结构。第二NMOSFET 2110和第二PMOSFET 2150具有与图1和2中第一个具体实施方式的NMOSFET 52和PMOSFET 42相同的结构。第一连接线2200具有与第一个具体实施方式的连接线70相同的叠层结构，第二连接线2300具有与第三个具体实施方式的连接线1070相同的叠层结构。第三连接线2400设置在平台层2450上。第三和第四连接线2400和平台层2450具有与图14中所示第三个具体实施方式的熔断层1030和平台层1035相同的叠层结构。
第一熔断层2500具有与第三个具体实施方式的电阻1060相同的叠层结构。第二熔断层2600具有与图2中所示第一个具体实施方式的熔断层20相同的叠层结构。第三熔断层2700具有与图14中所示的熔断层1020相同的叠层结构。第四熔断层2800设置在平台层2850上。第四熔断层2800和平台层2850具有与图14中所示第三个具体实施方式的熔断层1030和平台层1035相同的叠层结构。电阻2900具有与第三个具体实施方式的电阻1060相同的叠层结构。电容器3000具有与第三个具体实施方式的电容器1010相同的叠层结构。
这些元件被层间绝缘膜3200覆盖。多个上连接线3201形成在层间绝缘膜3200上。上连接线3201通过穿过层间绝缘膜3200形成的导电插塞与这些元件连接。
接下来，参考图26A至26F，将描述制造第九个具体实施方式的半导体器件的方法。
如图26A所示，n型阱2501、2601、2701、2801和3001形成在第一至第四熔断层2500、2600、2700和2800将被设置之处和电容器3000将被设置之处的p型硅的半导体衬底3100的表面层中。形成这些n型阱的方法与形成图3A中所示的第一个具体实施方式的n型阱NW1至NW4的方法相同。
在第一NMOSFET 2010将被设置之处以及第二NMOSFET 2110将被设置之处形成p型阱2011和2111。在第一和第二PMOSFETs 2050和2150(图24)将被设置之处形成n型阱。形成这些阱的方法与形成图3A中所示的第一个具体实施方式的p型阱55和n型阱45的方法相同。如果必要，杂质被注入到每一个MOSFET的沟道区以调节阈值。
元件隔离绝缘膜3101被形成在半导体衬底3100的部分表面区域中。形成元件隔离绝缘膜3101的方法与形成图3A中所示的第一个具体实施方式的元件隔离绝缘膜5的方法或者与形成图15A中所示第三个具体实施方式的元件隔离绝缘膜1005的方法相同。栅绝缘膜2010I形成在设置第一NMOSFET2010的有源区的表面上，栅绝缘膜2110I形成在设置第二NMOSFET2110的有源区的表面上。类似地，栅绝缘膜形成在设置第一和第二PMOSFETs的有源区的表面上。形成栅绝缘膜的方法与形成图3A中所示第一个具体实施方式的栅绝缘膜56和46的方法或者与形成图15A中所示第三个具体实施方式的栅绝缘膜1050I和1040I的方法相同。
掺杂n型杂质例如磷的多晶硅的第一导电层3102形成在元件隔离绝缘膜3101和栅绝缘膜2010I和2110I上。电介质层3103形成在第一导电层3102上。形成第一导电层3102的方法与形成图3B中所示第一个具体实施方式的导电层111的方法或者与形成图15B中所示第三个具体实施方式的第一导电层1111的方法相同。形成电介质层3103的方法与形成图3C中所示第一个具体实施方式的电介质层113的方法或者与形成图15B中所示的电介质层1113的方法相同。
抗蚀剂图形3104形成在电介质层3103的部分表面上。抗蚀剂图形3104覆盖：第二NMOSFET 2110将被设置之处；第二PMOSFET将被设置之处(未示出)；第一连接线2200将被设置在其中的区域；对应于第三连接线2400的平台层2450(图25)的区域；对应于第一熔断层2500的区域；第二熔断层2600将被设置在其中的区域；对应于第四熔断层2800的平台层(图25)的区域；对应于电阻2900的区域；以及对应于电容器3000的下电极的区域。暴露的区域是第一NMOSFET 2010将被设置之处，对应于第二连接线2300的区域和对应于第三熔断层2700的区域。
通过利用抗蚀剂图形3104作为蚀刻掩模，蚀刻电介质层3103。该蚀刻方法与蚀刻图3E中所示第一个具体实施方式的电介质层113的方法或者与蚀刻图15B中所示的电介质层1113的方法相同。电介质层3103被蚀刻之后，抗蚀剂图形3104被移除。
如图26B所示，从而被构图的电介质层被留下。更确切地，电介质层2112、2202、2402、2502、2602、2802、2902和3001被保留在第二NMOSFET2110将被设置之处、对应于第一连接线的区域、对应于第三连接线2400的平台层的区域、对应于第一和第二熔断层2500和2600的区域、对应于第四熔断层2800的平台层的区域、对应于连接线2900的区域以及对应于电容器3000下电极的区域中。
为了覆盖这些电介质层，形成n型多晶硅的第二导电层3105。形成第二导电层3105的方法与形成图3D中所示第一个具体实施方式的第二导电层115的方法或者与形成图15D中所示第三个具体实施方式的第二导电层1123的方法相同。
抗蚀剂图形3106形成在第二导电层3105的部分表面上。抗蚀剂图形3106覆盖：第一NMOSFET 2010和第一PMOSFET 2050(图24)将被设置之处；第二连接线2300将被设置在其中的区域；以及第三熔断层2700将被设置在其中的区域，且覆盖的区域与对应于被构图的电介质层2402、2502、2802、2902和3001的区域相同或略小。
通过利用抗蚀剂图形3106作为蚀刻掩模，蚀刻第二导电层3105。被保留在第一导电层3102和第二导电层3105之间的电介质层2112、2202和2602没有被蚀刻，而是如它们这样被保留下来。蚀刻方法与蚀刻图3E中所示第一个具体实施方式的电介质层115的方法或者与蚀刻图15D中所示第三个具体实施方式的电介质层1123的方法相同。如果使用ECR等离子蚀刻系统，Cl2和O2的混和气被用作蚀刻气体。例如，蚀刻条件是流速为25sccm的Cl2，流速为11sccm的O2，大约2mTorr(约0.27Pa)的压力，在13.56MHz下40W的RF力，在2.45MHz下1400W的微波力，以及15至20℃的电极温度(衬底温度)。
图26C示出了第二导电层3105被蚀刻之后的状态。如图所示，过蚀刻被轻微地进行，第一导电层3102的表面层也被蚀刻。轻微的过蚀刻可以阻止第二导电层3105不充分的蚀刻，且可以暴露具有好的再生能力的电介质层2112、2202和2602。由于过蚀刻区域没有与元件构成联系，所以过蚀刻深度的变化不会影响元件特性。
如果设置在被构图的电介质层2402、2502、2802、2902和3003上的抗蚀剂图形3106被制成比电介质层稍小，则电介质层的边缘稍微突出上部第二导电层3105的边缘的外部。即使这些突出在之后的制造过程中形成，也不会产生实际问题。
在第二导电层3105被蚀刻后，移除抗蚀剂图形3106。蚀刻并移除被暴露的电介质层2112、2202和2602。电介质层蚀刻方法与蚀刻图3E中所示第一个具体实施方式的电介质层113的方法或者与蚀刻图15B中所示的电介质层1113的方法相同。
图26D示出了被暴露的电介质层被蚀刻且被移除后的状态。这些电介质层可在移除抗蚀剂图形3106之前被移除。但是，如果电介质层在移除抗蚀剂图形3106之后被蚀刻，那么第一导电层3102上的自然氧膜可以被移除从而上部导电层的附着物可以增加且接触电阻可以减少。
如图26E所示，金属或金属硅化物的第三导电层3110形成在被构图的第二导电层3105和被暴露的第一导电层上。形成第三导电层3110的方法与形成图3F中所示第一个具体实施方式的第三导电层125的方法或者与形成图15D中所示第三个具体实施方式的第三导电层1125的方法相同。
抗蚀剂图形3111形成在第三导电层3110的部分表面上。抗蚀剂图形3111覆盖：对应于第一NMOSFET 2010的栅电极的区域；对应于第二NMOSFET 2110的栅电极的区域；对应于第一至第三连接线2200、2300和2400的区域；对应于第二至第一熔断层2600、2700和2800的区域；以及对应于电容器3000的上电极的区域。
通过利用抗蚀剂图形作为掩模，对第三导电层3110、已经构图的第二导电层3105和第一导电层3102进行蚀刻。该蚀刻方法与蚀刻图3G中所示第一个具体实施方式的第三导电层125、第二导电层115以及第一导电层111的方法或者与蚀刻图15D中第三导电层1125、第二导电层1123以及第一导电层的方法相同。在蚀刻之后，移除抗蚀剂图形3111。
如图26F所示，在第一熔断层2500被设置之处以及电阻2900被设置之处，被构图的电介质层2502和2902用作掩模，并且第一导电层3102被保留在掩模下。
在第三连接线2400被设置之处，利用掩模图案3111作为蚀刻掩模对第二导电层3105的底部进行蚀刻时，已经被构图的电介质层2402的一部分被暴露。该电介质层2402用作掩模，并且第一导电层3102被蚀刻。因此，第一导电层被保留在电介质层2402下。类似地，在第四熔断层2800被设置之处，第一导电层3102被保留在电介质层2802下，在电容器3000被设置之处，第一导电层3102被暴露在电介质层3002下。
之后，与第一个和第三个具体实施方式相似，图25中所示的半导体器件经过侧壁衬垫的形成过程、源/漏极高浓度区的形成过程、层间绝缘膜的淀积过程、接触孔的形成过程、导电插塞的填充过程以及上连接线的形成过程而形成。
回到图25，继续说明第九个具体实施方式中的半导体器件的结构。第一NMOSFET 2010、第二连接线2300和第三熔断层2700的每一个栅电极2010G都具有下层、中层和上层的三层结构。下层由通过图26A中的过程而淀积的第一导电层3102构成，中层由通过图26B中的过程而淀积的第二导电层3105构成，上层由图26B中的过程而淀积的第三导电层3105构成。
第二NMOSFET 2110、第一连接线2200和第二熔断层2600的每一个栅电极2110都具有下层和上层的两层结构。下层由第一导电层构成，上层由第三导电层3110构成。第三连接线2400、第四熔断层2800和电容器3000的上电极3003中的每个都具有下层和上层的两层结构。下层由第二导电层构成，上层由第三导电层3110构成。
第一熔断层2500、电阻2900和电容器3000的下电极的每个都具有由第一导电层3102构成的单层结构。第三连接线2400的平台层2450和第四熔断层2800的平台层2850具有下层和上层的两层结构。下层由第一导电层3102构成，上层由通过图26A中的过程淀积的电介质层3103构成。
在第九个具体实施方式中，可以形成具有不同叠层结构的四种类型的熔断层。因此，提供具有不同熔断特性的多种熔断层成为可能。
第一至第三连接线2200、2300和2400分别具有与第二至第四熔断层2600、2700和2800相同的叠层结构。如果必要，为了制止过量电流的发热，这些连接线被设计成具有比具有相同叠层结构的熔断层宽的平面图形。如果流经电流的数量很小，连接线可具有类似于第一熔断层2500的单层结构。为了很容易的熔断熔断层，平面图形具有类似于图16A中所示的熔断层1220的凹槽。
类似于第一NMOSFET 2010的栅电极2010G和第二连接线2300的三层结构可以比两层结构更容易实现电阻的减少。相反，尽管类似于第二NMOSFET 2110的栅电极2110G和第一连接线2200的两层结构就电阻的减少来说比三层结构差，但是它具有比三层结构的步骤低的优点。选择什么样的叠层结构，取决于必要的导电性、正常的步骤等。
如图26E中所示的工艺中，第一导电层3102和第二导电层3105被并列地蚀刻。例如，在第三导电层3105被蚀刻后，被保留在电容器3000被形成之处的被暴露的第二导电层3105和在第二导电层3105被移除之处的被暴露的第一导电层3102被平行蚀刻。因此，优选将第一导电层3102和第二导电层3105的厚度制成尽量相等。例如，它们之间的薄膜厚度差异优选设置为几十％或更小，或者更明确为20％或者比第一导电层3102和第二导电层3105的平均薄膜厚度小。
在第三熔断层2700被设置之处，在第二导电层3105被蚀刻后，下面的第一导电层33102被蚀刻。因此，尽管大体上相等的薄膜厚度的作用很小，但是如果半导体器件不具有类似于第三熔断层2700将被形成的叠层结构的元件，那么很有必要将第一导电层3102的薄膜厚度制成与第二导电层3105的薄膜厚度大体相等。
接下来，将描述在多个过程中被形成的抗蚀剂图形的平面图形之间的联系。
在第一NMOSFET 2010将被设置之处，如图26B中所示，抗蚀剂图形3106覆盖抗蚀剂图形3106将被形成在其中的区域。在如图26C中所示的过程中，第一导电层3102和第二导电层3105被保留在栅电极将被设置之处。在如图26E中所示的过程中，由于抗蚀剂图形3111覆盖对应于栅电极的区域，很可能保留由包括第一至第三导电层3102、3105和3110的三层构成的栅电极。类似地，第二连接线2300和第三熔断层2700具有三层结构。
在第二NMOSFET 2110将被设置之处，如图26A中所示的过程，通过抗蚀剂图形3104覆盖栅电极将被设置在其中的区域，并且如图26B中所示电介质层2112被保留。由于该区域没有被抗蚀剂图形3106覆盖，第二导电层3105通过图26C中所示的步骤被移除。但是，由于电介质层2112被保留，变成第一导电层3102的栅电极的区域实际上将不会被过蚀刻而保留。因此，如图26F所示，具有第一导电层3102和第三导电层3110的两层结构的栅电极被保留。第一连接线2200和第二熔断层2600也具有两层结构。
在第三连接线2400将被设置之处，如图26A中所示的过程通过抗蚀剂图形3104覆盖对应于平台层2450(图25)的区域。因此，如图26D中所示，第二导电层3105被保留在电介质层3103上。由于图26E中所示的过程通过抗蚀剂图形3111覆盖对应于第三连接线2400的区域，很可能将第三连接线2400保留在平台层上，第三连接线具有第二导电层3105和第三导电层3110的两层结构。类似地，第四熔断层2800可以具有第二导电层3105和第三导电层3110的两层结构。
如图26D中所示，在第一熔断层2500将被设置之处，类似于第三连接线2400将被设置之处，三层结构被保留。由于图26E中所示的过程通过抗蚀剂图形3111没有覆盖对应于第一熔断层2500，因此第三导电层3110和第二导电层3105被保留。因此，第一熔断层2500具有第一导电层3102的单层结构。类似地，电阻2900也具有单层结构。
如上所述，当照相平板过程数量的增加被制止时，具有不同叠层结构的多条连接线和多个熔断层可以被形成。
已经结合优选的具体实施方式对本发明进行了说明。本发明不仅仅限于上述具体实施方式。对于本领域技术人员来说，很显然可以进行其它各种变形、改进和组合等。

Claims (33)

1、一种半导体器件，包括：
半导体衬底，其具有分别形成于该半导体衬底的一个表面上的元件隔离绝缘膜和用于MOS场效应晶体管的栅极绝缘膜；
形成于该元件隔离绝缘膜上的电容器，该电容器具有按顺序将下电极、电容器绝缘膜和上电极叠置在该元件隔离绝缘膜上的叠层结构，并且该上电极包括形成于该电容器绝缘膜上并由与该下电极的材料相同的材料制成的第一上电极、和形成于该第一上电极上并由与该第一上电极的材料不同的材料制成的第二上电极；
具有形成于该栅极绝缘膜上的栅极电极的MOS场效应晶体管，该栅极电极包括由与该下电极的材料相同的材料制成的第一栅电极和形成于该第一栅电极上并由与该第二上电极的材料相同的材料制成的第二栅电极，该第一栅电极的厚度等于该下电极的厚度，该第二栅电极的厚度等于该第二上电极的厚度；以及
形成于该元件隔离绝缘膜上的第一熔断层，该第一熔断层包括由与该下电极的材料相同的材料制成的第一可熔断层和形成于该第一可熔断层上并由与该第二上电极的材料相同的材料制成的第二可熔断层，该第一可熔断层的厚度等于该下电极的厚度，该第二可熔断层的厚度等于该第二上电极的厚度。
2、如权利要求1所述的半导体器件，其中该下电极和该第一上电极由多晶硅制成并且该第二上电极由金属或金属硅化物制成。
3、一种半导体器件，包括：
一半导体衬底，具有分别形成于该半导体衬底的一个表面上的元件隔离绝缘膜和用于MOS场效应晶体管的栅绝缘膜；
一形成于该元件隔离绝缘膜上的电容器，该电容器具有在该元件隔离绝缘膜上按顺序叠置下电极、电容器绝缘膜和上电极的叠层结构，该上电极包括形成于该电容器绝缘膜上并由与该下电极的材料相同的材料制成的一第一上电极和形成于该第一上电极上并由与该第一上电极的材料不同的材料制成的一第二上电极；
一具有形成于该栅绝缘膜上的栅电极的MOS场效应晶体管，该栅电极包括由与该下电极的材料相同的材料制成的第一栅电极和形成于该第一栅电极上并由与该第二上电极的材料相同的材料制成的第二栅电极，该第一栅电极的厚度等于该下电极的厚度，该第二栅电极的厚度等于该第二上电极的厚度；
一形成于该半导体衬底表面上的底层，具有在该衬底和该底层之间插入的绝缘膜，该底层包括由与该下电极的材料相同的材料制成的第一底层和形成于该第一底层上并由与该电容器绝缘膜的材料相同的材料制成的第二底层，该第一底层的厚度等于该下电极的厚度，该第二底层的厚度等于该电容器绝缘膜的厚度；以及
一形成于底层上的第一熔断层，该第一熔断层包括由与该第一上电极的材料相同的材料制成的第一可熔断层和形成于该第一可熔断层上并由与该第二上电极的材料相同的材料制成的第二可熔断层，该第一可熔断层的厚度等于该第一上电极的厚度，该第二可熔断层的厚度等于该第二上电极的厚度。
4、如权利要求3所述的半导体器件，还包括形成于该元件隔离绝缘膜上的第二熔断层，该第二熔断层包括由与下电极的材料相同的材料制成的第三可熔断层和形成于该第三可熔断层上并由与第二上电极的材料相同的材料制成的第四可熔断层，该第三可熔断层的厚度等于该下电极的厚度，该第四可熔断层的厚度等于该第二上电极的厚度。
5、如权利要求3所述的半导体器件，其中该下电极和该第一上电极由多晶硅制成并且该第二上电极由金属或金属硅化物制成。
6、一种制造半导体器件的方法，所述半导体器件具有形成于半导体衬底一个表面上的至少一电容器、一熔断层和一MOS场效应晶体管，该方法包括：
准备该半导体衬底的准备步骤，该半导体衬底具有形成于该半导体衬底表面上的该元件隔离绝缘膜和用于该MOS场效应晶体管的栅绝缘膜，该半导体衬底包括按以下顺序叠置的覆盖该元件隔离绝缘膜和该栅绝缘膜的第一导电层、电介质层和由与该第一导电层的材料相同的材料制成的第二导电层；
利用一个蚀刻掩模将该电介质层和该第二导电层构图为预定图形的第一构图步骤，其中将电容器形成之处的电介质层保留为该电容器的电容器绝缘膜，该电容器绝缘膜上的第二导电层被保留不进行蚀刻，去除第一熔断层形成之处的电介质层；
形成覆盖该第一导电层、该电介质层和该第二导电层的第三导电层的导电层形成步骤，该第三导电层由与该第一导电层的材料不同的金属或金属硅化物制成；以及
利用一个蚀刻掩模并使用电介质层和元件隔离绝缘膜作为蚀刻停止层将元件隔离绝缘层之上的各层蚀刻为预定图形的第二构图步骤，其中该电容器绝缘膜上的该第二导电层被构图为该电容器的第一上电极，该第一上电极上的第三导电层被构图为该电容器的第二上电极，该电容器绝缘膜下的第一导电层被保留为该电容器的下电极，在第一熔断层形成之处的第一导电层被保留为该第一熔断层的第一可熔断层，并且该第一可熔断层上的该第三导电层被保留为该第一熔断层的第二可熔断层。
7、如权利要求6所述的制造半导体器件的方法，其中：
该第一构图步骤进一步保留第二熔断层形成之处的电介质层不进行蚀刻，并且还保留第二熔断层形成之处的第二导电层；以及
该第二构图步骤利用电介质层作为蚀刻停止层，进一步将第二熔断层形成之处保留的第二导电层构图为该第二熔断层的第一可熔断层，并将第一可熔断层上的第三导电层构图为该第二熔断层的第二可熔断层。
8、如权利要求6所述的制造半导体器件的方法，其中该第一和第二导电层由多晶硅制成。
9、一种制造半导体器件的方法，所述半导体器件具有至少一个形成于半导体衬底一个表面上的电容器、熔断层和MOS场效应晶体管，该方法包括：
准备该半导体衬底的准备步骤，该半导体衬底具有形成于该半导体衬底表面上的元件隔离绝缘膜和用于该MOS场效应晶体管的栅绝缘膜，该半导体衬底包括按以下顺序叠置的覆盖该元件隔离绝缘膜和该栅绝缘膜的第一导电层、电介质层和由与该第一导电层的材料相同的材料制成的第二导电层；
利用一个蚀刻掩模将该电介质层和该第二导电层构图成预定图形的第一构图步骤，其中将电容器形成之处的电介质层保留成该电容器的电容器绝缘膜，保留第一熔断层形成之处的该电容器绝缘膜上的第二导电层不进行蚀刻，并且保留第一熔断层形成之处的第二导电层不进行蚀刻；
形成覆盖该第一导电层、该电介质层和该第二导电层的第三导电层的导电层形成步骤，该第三导电层由与该第一导电层的材料不同的金属或金属硅化物制成；以及
利用一个蚀刻掩模并利用电介质层和元件隔离绝缘膜作为蚀刻停止层，将该元件隔离绝缘层上的各层蚀刻为预定图形的第二构图步骤，其中该电容器绝缘膜上的该第二导电层被构图为该电容器的第一上电极，该第一上电极上的该第三导电层被构图为该电容器的第二上电极，该电容器绝缘膜下的该第一导电层被保留为该电容器的下电极，将第一熔断层形成之处的该第二导电层构图成该第一熔断层的第一可熔断层，并且该第一可熔断层上的该第三导电层被保留成该第一熔断层的第二可熔断层。
10、如权利要求9所述的制造半导体器件的方法，其中：
该第一构图步骤进一步去除第二熔断层形成之处的第二导电层和电介质层；以及
该第二构图步骤进一步将该第二熔断层形成之处的该第一导电层保留为该第二熔断层的第一可熔断层，并将该第一可熔断层上的该第三导电层保留为该第二熔断层的第二可熔断层。
11、如权利要求9所述的制造半导体器件的方法，其中该第一和第二导电层由多晶硅制成。
12、一种半导体器件，包括：
一形成于半导体衬底表面部分区域上的绝缘膜；
一设置于该绝缘膜部分区域上的电容器，该电容器包括分别从半导体衬底侧按顺序叠置的下电极、电容器电介质膜、由硅制成的第一上电极、以及由电阻率低于该第一上电极的材料制成的第二上电极；以及
一设置于该绝缘膜部分区域上的第一熔断层，该第一熔断层具有从该半导体衬底侧上按顺序叠置的下层、中层和上层的叠层结构，其中该下层由与该下电极的材料相同的材料制成并且具有与该下电极的厚度相同的厚度，该中层由与该第一上电极的材料相同的材料制成并且具有与该第一上电极的厚度相同的厚度，该上层由与该第二上电极的材料相同的材料制成并且具有与该第二上电极的厚度相同的厚度。
13、如权利要求12所述的半导体器件，还包括：
一设置于绝缘膜的部分区域内的平台，该平台具有从该半导体衬底侧按顺序叠置的下层和上层的叠层结构，其中该下层由与该下电极的材料相同的材料制成并且具有与该下电极的厚度相同的厚度，该上层由与电容器电介质膜的材料相同的材料制成并且具有与电容器电介质膜的厚度相同的厚度；以及
一设置于该平台上并在其上具有按顺序叠置的下层和上层的叠层结构的第二熔断层，其中该下层由与该第一上电极的材料相同的材料制成并且具有与该第一上电极的厚度相同的厚度，该上层由与该第二上电极的材料相同的材料制成并且具有与该第二上电极的厚度相同的厚度。
14、如权利要求12所述的半导体器件，其中：
一有源区被定义在被该绝缘膜包围的该半导体衬底表面上；以及
该半导体器件还包括设置在该有源区中并包括源极区、漏极区、栅绝缘膜和栅电极的MISFET，其中该栅电极具有从半导体衬底侧按顺序叠置的下层、中层和上层的叠层结构，该下层由与该下电极的材料相同的材料制成并且具有与该下电极的厚度相同的厚度，该中层由与该第一上电极的材料相同的材料制成并且具有与该第一上电极的厚度相同的厚度，该上层由与该第二上电极的材料相同的材料制成并且具有与该第二上电极的厚度相同的厚度。
15、如权利要求12所述的半导体器件，还包括：
一设置于绝缘膜的部分区域中并与该第一熔断层连接的连接线，该连接线具有从半导体衬底侧按顺序叠置的下层、中层和上层的叠层结构，其中该下层由与该下电极的材料相同的材料制成并且具有与该下电极的厚度相同的厚度，该中层由与该第一上电极的材料相同的材料制成并且具有与该第一上电极的厚度相同的厚度，该上层由与该第二上电极的材料相同的材料制成并且具有与该第二上电极的厚度相同的厚度，
其中该第一熔断层的下层和该连接线的下层由单一的连续层构成，该第一熔断层的中层和该连接线的中层由单一的连续层构成，该第一熔断层的上层和该连接线的上层由单一的连续层构成。
16、如权利要求12所述的半导体器件，还包括：
一设置于该绝缘膜的部分区域中并与该第一熔断层连接的电阻，
其中该第一熔断层的下层和该电阻由单一的连续层构成。
17、一种半导体器件，包括：
一形成于半导体衬底表面的部分区域上的绝缘膜；
一设置于该绝缘膜的部分区域上的电容器，该电容器包括从半导体衬底侧分别按下述顺序叠置的下电极、电容器电介质膜、由硅制成的第一上电极、以及由电阻率低于该第一上电极的材料制成的第二上电极；
一设置于该绝缘膜的部分区域中的平台，该平台具有从该半导体衬底侧按顺序叠置的下层和上层的叠层结构，其中该下层由与该下电极的材料相同的材料制成并且具有与该下电极的厚度相同的厚度，该上层由与电容器电介质膜的材料相同的材料制成并且具有与电容器电介质膜的厚度相同的厚度；
以及
一设置于该平台上并具有叠置在其上的下层和上层叠层结构的第二熔断层，其中该下层由与该第一上电极的材料相同的材料制成并且具有与该第一上电极的厚度相同的厚度，该上层由与该第二上电极的材料相同的材料制成并且具有与该第二上电极的厚度相同的厚度。
18、如权利要求17所述的半导体器件，还包括：
一设置于该绝缘膜的部分区域中并与该第一熔断层连接的连接线，该连接线具有从半导体衬底侧按顺序叠置的下层、中层和上层的叠层结构，其中该下层由与该下电极的材料相同的材料制成并且具有与该下电极的厚度相同的厚度，该中层由与该第一上电极的材料相同的材料制成并且具有与该第一上电极的厚度相同的厚度，该上层由与该第二上电极的材料相同的材料制成并且具有与该第二上电极的厚度相同的厚度，
其中该平台的下层和该连接线的下层由单一的连续层构成，该第二熔断层的下层和该连接线的中层由单一的连续层构成，该第二熔断层的上层和该连接线的上层由单一的连续层构成。
19、如权利要求17所述的半导体器件，还包括：
一设置于该绝缘膜的部分区域中并与该第二熔断层连接的电阻，
其中该平台的该下电极和该电阻由单一的连续层构成，在该第二熔断层和该电阻之间的互连点，该第二熔断层下层的底表面与该电阻的上表面接触。
20、如权利要求17所述的半导体器件，其中：该第二熔断层与该电容器的第一和第二上电极连接；该平台的下层和该电容器的下电极由单一的连续层构成；该平台的上层和该电容器电介质层由单一的连续层构成；该第二熔断层的下层和该第一上电极由单一的连续层构成；该第二熔断层的上层和该第二上电极由单一的连续层构成。
21、一种制造半导体器件的方法，该半导体器件具有在形成于该半导体衬底表面上的绝缘膜上形成的电容器和第一熔断层，该电容器具有按顺序叠置的下电极、电容器电介质膜、第一上电极和第二上电极，所述方法包括下列步骤：
(a)在半导体衬底表面的部分区域中形成一绝缘膜；
(b)在该半导体衬底上形成一第一导电层，该第一导电层覆盖该绝缘膜；
(c)在该第一导电层上形成一第一电介质层；
(d)构图该第一电介质层以在该绝缘膜的部分区域中保留由该第一电介质层制成的电容器电介质膜；
(e)在该第一导电层上形成硅的一第二导电层，该第二导电层覆盖该电容器电介质膜；
(f)在该第二导电层上形成一第三导电层，该第三导电层由比该第二导电层电阻率低的材料制成；
(g)用一抗蚀剂图形覆盖该第三导电层的一表面区域，该表面区域包括该电容器电介质膜内部的区域和该第一熔断层形成的区域；
(h)用该抗蚀剂图形作为掩模蚀刻该第三和第二导电层，并在该电容器电介质膜被部分暴露后，用该抗蚀剂图形和该电容器电介质膜作为掩模蚀刻该第一导电层，由此，由该第一导电层制成的该下电极被保留于该电容器电介质膜之下，由该第二导电层制成的该第一上电极和由第三导电层制成的该第二上电极被保留于该电容器电介质膜的部分区域中，并且由该第一、第二和第三导电层制成的该第一熔断层被保留于与该电容器电介质膜隔开的区域中的绝缘膜上；以及
(i)去除该抗蚀剂图形。
22、如权利要求21所述的制造半导体器件的方法，其中：
步骤(a)包括在被该绝缘膜包围的有源区上形成栅绝缘膜的步骤；
步骤(b)中形成的第一导电层也被形成于该栅绝缘膜上；
步骤(g)形成了抗蚀剂图形，其部分区域横跨该有源区；
步骤(h)在该栅绝缘膜的部分区域中保留了栅电极，该栅电极由该第一、第二和第三导电层构成；以及
该方法在步骤(i)后还包括下列步骤：
(j)在该栅电极的两侧形成该半导体衬底的表面层中的源极区和漏极区。
23、如权利要求21所述的制造半导体器件的方法，其中：
步骤(d)在第二熔断层形成之处的内部区域中保留了由该第一导电层构成的第五层膜；
步骤(g)形成了该抗蚀剂图形，其部分区域覆盖了与被形成的该第二熔断层相对应的区域；以及
步骤(h)利用该抗蚀剂图形和该第五层膜作为掩模，在该第五层膜被暴露后蚀刻该第一导电层，由此形成由该第五层膜和由第一导电层构成的下面的第四层膜所组成的平台，由该第二和第三导电层所组成的第二熔断层被保留于该平台上。
24、一种制造半导体器件的方法，该半导体器件具有在形成于半导体衬底表面上的绝缘膜上形成的电容器和第二熔断层，该电容器具有按顺序叠置的下电极、电容器电介质膜、第一上电极和第二上电极，所述方法包括下列步骤：
(p)在半导体衬底表面的部分区域中形成绝缘膜；
(q)在该半导体衬底上形成第一导电层，该第一导电层覆盖该绝缘膜；
(r)在该第一导电层上形成第一电介质层；
(s)构图该第一电介质层以在该绝缘膜的部分区域保留由该第一电介质层构成的电容器电介质膜以及在该第二熔断层形成之处的内部区域保留由该第一电介质层构成的第五层膜；
(t)在该第一导电层上形成由硅制成的第二导电层，该第二导电层覆盖该电容器电介质膜和该第五层膜；
(u)在该第二导电层上形成第三导电层，该第三导电层由比该第二导电层电阻率低的材料制成；
(v)用该抗蚀剂图形覆盖该第三导电层的表面区域，该表面区域包括该电容器电介质膜内部的区域和该第二熔断层形成之处的区域；
(w)用该抗蚀剂图形作为掩模蚀刻该第三和第二导电层，并在该电容器电介质膜和该第五层膜被部分暴露后，用该抗蚀剂图形、该电容器电介质膜和该第五层膜作为掩模蚀刻该第一导电层，由此，由该第一导电层构成的该下电极被保留于该电容器电介质膜之下，由该第一导电层构成的该第一上电极和由该第三导电层构成的该第二上电极被保留于该电容器电介质膜的部分区域中，并且由该第二和第三导电层构成的该第二熔断层被保留于该第五层膜上；以及
(x)去除该抗蚀剂图形。
25、如权利要求24所述的制造半导体器件的方法，其中：
步骤(p)包括在被该绝缘膜包围的有源区上形成栅绝缘膜的步骤；
步骤(q)中形成的该第一导电层也被形成于该有源区上；
步骤(v)形成了抗蚀剂图形，其部分区域横跨该有源区；
步骤(w)在该栅绝缘膜的部分区域中保留了栅电极，该栅电极由该第一、第二和第三导电层构成；以及
该方法在步骤(x)后还包括下列步骤：
(y)在该栅电极的两侧上的半导体衬底的表面层中形成源极区和漏极区。
26、一种半导体器件，包括：
一形成在半导体衬底的部分表面区域上的绝缘膜；
一形成在该绝缘膜的部分区域上的第一熔断层，该第一熔断层具有从衬底侧按顺序叠置的下层、中层和上层的叠层结构；和
一形成在该绝缘膜其它区域上的第二熔断层，该第二熔断层具有从衬底侧按顺序叠置的下层和上层的叠层结构，其中该下层由与该第一熔断层的下层的材料相同的材料制成并且具有与该第一熔断层的下层的厚度相同的厚度，该上层由与该第一熔断层的上层的材料相同的材料制成并且具有与该第一熔断层的上层的厚度相同的厚度，且该第二熔断层不包括对应于第一熔断层的中层的层。
27、如权利要求26所述的半导体器件，还包括：
一设置于绝缘膜其它区域内的平台，该平台具有下层和上层的叠层结构，其中该下层由与该第一熔断层的下层的材料相同的材料制成并且具有与该第一熔断层的下层的厚度相同的厚度，并且该上层是由电介质材料制成；
以及
一设置于该平台上的第三熔断层，该熔断层具有下层和上层叠层结构，其中该下层由与该第一熔断层的中层的材料相同的材料制成并且具有与该第一熔断层的中层的厚度相同的厚度，该上层由与该第一熔断层的上层的材料相同的材料制成并且具有与该第一熔断层的上层的厚度相同的厚度。
28、如权利要求26所述的半导体器件，还包括形成在绝缘膜其它区域的第四熔断层，该第四熔断层具有单层结构，其中该第四熔断层由与该第一熔断层的下层的材料相同的材料制成并且具有与该第一熔断层的下层的厚度相同的厚度。
29、一种半导体器件，包括：
一形成在半导体衬底的部分表面区域中的绝缘膜；
一形成在该绝缘膜的部分区域中的第一熔断层，该第一熔断层具有从衬底侧按顺序叠置的下层、中层和上层的叠层结构；
一设置于绝缘膜其它区域内的平台，该平台具有下层和上层的叠层结构，其中该下层由与该第一熔断层的下层的材料相同的材料制成并且具有与该第一熔断层的下层的厚度相同的厚度，并且该上层是由电介质材料制成；
以及
一设置于该平台上并在其上具有下层和上层叠层结构的第三熔断层，其中该下层由与该第一熔断层的中层的材料相同的材料制成并且具有与该第一熔断层的中层的厚度相同的厚度，该上层由与该第一熔断层的上层的材料相同的材料制成并且具有与该第一熔断层的上层的厚度相同的厚度。
30、一种半导体器件，包括：
一形成在半导体衬底的部分表面区域中的绝缘膜；
一形成在该绝缘膜的部分区域中的第二熔断层，该第二熔断层具有从衬底侧按顺序叠置的下层和上层的叠层结构；
一设置于绝缘膜其它区域内的平台，该平台具有下层和上层的叠层结构，其中该下层由与该第二熔断层的下层的材料相同的材料制成并且具有与该第二熔断层的下层的厚度相同的厚度，并且该上层是由电介质材料制成；
以及
一设置于该平台上的第三熔断层，该第三熔断层具有下层和上层叠层结构，其中该下层由导电材料制成，该上层由与该第二熔断层的上层的材料相同的材料制成并且具有与该第一熔断层的上层的厚度相同的厚度。
31、一种制造半导体器件的方法，该半导体器件具有分别形成在半导体衬底的表面上的第一熔断层和形成在绝缘膜上的第二熔断层，所述方法包括下列步骤：
(a)在半导体衬底上形成第一导电层，该第一导电层覆盖绝缘膜；
(b)在第一导电层上形成电介质层；
(c)构图该电介质层使得该电介质层被保留在第一熔断层将被设置之处并且将第一导电层暴露在第二熔断层将被设置之处；
(d)在第一导电层上形成第二导电层，该第二导电层覆盖被构图的电介质层；
(e)形成第一抗蚀剂图形，该第一抗蚀剂图形分别在第二导电层的表面覆盖第二熔断层将被设置之处以及暴露第一熔断层将被设置之处；
(f)通过利用第一抗蚀剂图形作为蚀刻掩模，蚀刻第二导电层以暴露在步骤(c)中保留的电介质层；
(g)移除第一抗蚀剂图形和在步骤(f)中暴露的电介质层；
(h)电介质层被移除之后，在第一导电层上和第二导电层上形成第三导电层；
(i)通过第二抗蚀剂图形，覆盖对应于第三导电层表面的第一熔断层和第二熔断层的区域；
(j)通过利用第二抗蚀剂图形作为蚀刻掩模，蚀刻第三、第二和第一导电层。
32、一种制造半导体器件的方法，该半导体器件具有分别形成在半导体衬底的表面上的第二熔断层、平台层以及设置在平台层上的第三熔断层，所述方法包括下列步骤：
(a)在半导体衬底上形成第一导电层，该第一导电层覆盖绝缘膜；
(b)在第一导电层上形成电介质层；
(c)构图该电介质层使得该电介质层被保留在对应于平台层的区域并且在第二熔断层将被设置之处将第一导电层暴露；
(d)在第一导电层上形成第二导电层，该第二导电层覆盖被构图的电介质层；
(e)形成第一抗蚀剂图形，该第一抗蚀剂图形分别在第二导电层的表面覆盖第二熔断层将被设置之处以及对应于平台层的区域；
(f)通过利用第一抗蚀剂图形作为蚀刻掩模，蚀刻第二导电层；
(g)移除第一抗蚀剂图形；
(h)第一抗蚀剂图形被移除之后，在第一导电层上和第二导电层上形成第三导电层；
(i)通过第二抗蚀剂图形，覆盖对应于第三导电层表面的第二熔断层和第三熔断层的区域；
(j)通过利用第二抗蚀剂图形作为蚀刻掩模，蚀刻第三、第二和第一导电层。
33、一种制造半导体器件的方法，该半导体器件具有分别形成在半导体衬底的表面上的第一熔断层、平台层以及设置在平台层上的第三熔断层，所述方法包括下列步骤：
(a)在半导体衬底上形成第一导电层，该第一导电层覆盖绝缘膜；
(b)在第一导电层上形成电介质层；
(c)在电介质层上形成第二导电层；
(d)形成第一抗蚀剂图形，该第一抗蚀剂图形分别在第二导电层的表面覆盖对应于平台层的区域以及暴露第一熔断层将被设置之处；
(e)通过利用第一抗蚀剂图形作为蚀刻掩模，蚀刻第二导电层以暴露第一熔断层将被设置之处的电介质层；
(f)移除第一抗蚀剂图形和在步骤(e)中被暴露的电介质层；
(g)电介质层被移除之后，在第一导电层上和第二导电层上形成第三导电层；
(h)通过第二抗蚀剂图形，覆盖对应于第三导电层表面的第一熔断层和第三熔断层的区域；
(i)通过利用第二抗蚀剂图形作为蚀刻掩模，蚀刻第三、第二和第一导电层。
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