CN100446253C - 半导体装置、非易失性存储单元与其操作方法 - Google Patents

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Abstract

本发明提供一种半导体装置、非易失性存储单元与其操作方法，其为半导体装置与非易失性存储装置提供利用压电弹道电荷注入机制的方法与装置。该装置包括一应变源，一注入过滤器，一第一导电区域，一第二导电区域，以及一第三区域。该应变源允许弹道电子传输中的压电效应，使得元件操作中可以产生压电弹道电荷注入机制。该过滤器允许具第一极性的电荷载子能由该第一导电区域，经过该注入过滤器与该第二导电区域到达该第三区域，但却阻挡具相反极性的电荷载子由该第二导电区域传输至该第一导电区域。本发明更提供一种能带工程学方法，以允许该装置的操作不受干扰、介电质击穿、撞击游离，以及RC效应的影响。

Description

半导体装置、非易失性存储单元与其操作方法
技术领域
本发明有关于半导体元件与半导体存储元件，特别是有关于利用压电弹道电荷(Piezo Ballistic Charges)注入机制以于这些元件中传输电荷的方法与装置。于擦除和编程状态时，可分别通过将压电弹道空穴与压电弹道电子注入存储单元中的电荷储存区域，以使存储元件的电荷状态改变。
背景技术
电荷载子的弹道式传输(Ballistic Transport)在固态物理领域内是广为人知的现象。弹道式传输意味着当电荷载子于一导电材料(比方是半导体晶体)所构成的有源层内传输时，完全无散射(Scattering)发生(意即以“弹道式”的方法来传输)。有源层必须够薄，才能使载子于传输时大体上不会散射。在这些条件下，载子仿佛是在真空中传输，然而却具有在导电材料中才有的有效质量(Effective Mass)与群速率(GroupVelocity)。这种物理现象的其中一种应用是一种三端点装置(或称“晶体管”)，其由Mead所撰写的文章提出(参见Mead，“TheTunnel Emission Amplifer”，Proceedings of the IRE，vol.48，pp.359-361，1960)，该文在此为参考文件之一。美国专利申请案09/942,338中(也为参考文件之一)，以上述文献所说明的电荷注入机制与能带结构为基础，揭露出非易失性存储单元的操作方法。然而，该篇文献所提出的电荷注入机制与能带结构牵连到几个基本问题。更进一步而言，当该机制和能带结构应用于非易失性存储器的操作时，会有数个基本问题产生。此外，公知存储单元内有几个问题需要加以考虑。
了解弹道式电荷注入机制的运作方式、公知技术的能带结构的构建方式，以及元件的操作方式，可对本发明作最佳了解。
图1(公知技术)是显示一公知存储单元100的结构，包括一穿隧栅10、一弹道栅12(也称作“栅门(Grid Gate)”)、一浮动栅14、一源极16、一漏极18、并伴随一沟道20介于源极16与漏极18之间，以及一主体22于一具第一导电型(比方是P型)的基板23内。源极16与漏极18形成于基板23内，并且皆具第二导电型(比方是N型)。浮动栅14设置于沟道20上，并利用一浮动栅介电质24与沟道20相绝缘。弹道栅12设置于浮动栅14上，并利用一保留介电质26与浮动栅相绝缘。同样地，穿隧栅10设置于弹道栅12上，并利用一穿隧介电质28以与弹道栅12相绝缘。一介电质填充材料29设置于浮动栅14的周围，并且其表面紧贴弹道栅12的表面。
图2A(公知技术)显示出，在公知存储单元100内由穿隧栅10延伸至浮动栅14的垂直轴(图中未显示)所在区域内，利用上述机制而达成的弹道热空穴注入(Ballistic Hot HoleInjection)以及能带图。穿隧栅10相对弹道栅12为正偏压，以允许穿隧栅10内的空穴30能穿隧过一穿隧能垒，其具有一价电带能垒高度32，为穿隧栅10的价电带10b以及穿隧介电质28的价电带28b两者的能量差距。弹道栅12区内的空穴能以高于该区价电带12b的能量来传输，而其中一些空穴能够到达弹道栅12与保留介电质26的交界处。当偏压增加到令空穴的能量高于该交界处的空穴势障高度34时，空穴将能进入保留介电质26区域的价电带26b，并一路通过该区而被收集在浮动栅14上。为了使擦除操作完整，必须有足量的空穴注入在浮动栅14上以中和该处的负电荷。
弹道热电子注入(Ballistic Hot Electron Injection)以编程公知存储单元，除了在偏压极性上反转外，是与弹道热空穴注入以类似方式进行。参考图2B(公知技术)，穿隧栅10相对弹道栅12为负偏压，以允许穿隧栅10内的电子31能穿隧过穿隧介电质28。弹道栅12区内的电子能以高于该区导电带12a的能量来传输，而其中一些电子能够到达弹道栅12与保留介电质26的交界处，并越过电子能垒35再进入浮动栅14。
公知电荷传输机制的问题
在半导体内(比方是硅、锗、砷化钾等)，已知有不同种类的空穴，即所谓的轻空穴(Light-Hole；LH)与重空穴(Heavy-Hole；HH)。轻空穴较重空穴具有较轻的有效质量，而两者有效质量的差距端视半导体次价电带(valencesub-bands)的结构而定。当公知技术利用弹道空穴注入机制以擦除公知存储单元时，并未对这两种空穴的差异加以区别。此外，公知技术也无教导这两种空穴对于注入机制的相关效应。因此，公知技术所采用的注入方案势必会遭遇以下几点问题：
1)注入效率低
目前已知半导体内的空穴大部分是由重空穴(HH)组成，原因主要是由于HH的状态密度有效质量(Desity-of-Stateseffective mass)较大。举例而言，人们已知硅内的HH约占据空穴总体的80％(可参考如Fischetti等人于Journal of Appl.Physics，vol 94，pp.1079-1095，2003所发表的文章)。此外，也已知弹道载子传输是以载子的平均自由程为其特征。具有较长平均自由程的弹道载子能够传输较长的距离而不发生散射。平均自由程和载子质量约成反比关系。因此，HH的平均自由程典型上较短，从而较可能与其他种载子(比方是声子(Phonons))交互作用而经历散射事件。于是，弹道HH于半导体内传输期间，容易丧失它的弹道传输天性。当一弹道HH以高于它的热能量(thermal energy)的能量来传输时，较容易因此丧失能量而变成一常温载子(Thermal Carrier)。即使并未丧失全部能量，HH朝向浮动栅区域的能量可能消失很多，结果无法拥有足够的能量以越过绝缘体26的能垒高度34。换言之，当运用弹道电荷以对公知存储单元进行擦除操作时，由于空穴载子总体主要由HH组成，而HH的平均自由程较短，因此所供应的空穴大部份均无法如预期地对擦除操作有所贡献。因此这导致整体电流的浪费。在总数重新分布(population)与有效质量的效应相结合下，结果是空穴注入效率远低于通常预期的效率。(在此，“效率”一词定义为所搜集的电荷数相对所供应的电荷数的比率)。
2)功率耗损较高与擦除速率较低
上述效应在公知存储单元内受到忽略，所以公知存储单元要求更多的供应电流，结果耗损更多的功率以能完成擦除操作。此外，当将公知存储单元实现为产品时，公知技术的低空穴注入效率也可能产生低擦除操作速率的问题。
寄生电子往后穿隧的问题
针对此问题请参考图3A。图3A除了有额外的寄生电子36与37分别存在于价电带12b与导电带12a内，其余均与图2A类似。电子36与37也通称为价电子36与传导电子37。图中显示当空穴30沿一往前的方向(以后称为“往前注入”(forwardinjection))由穿隧栅10注入弹道栅12以进行擦除操作时，电子36与37皆以往后的方向(以后称为“往后注入”(backwardinjection))由弹道栅12往穿隧栅10传输。为了抑制住这些寄生电子，公知技术教示要求弹道栅12的材料必须为具较大功函数的材料，譬如重度掺杂的多晶硅(“P+多晶硅”)。公知技术教示使用P+多晶硅的原因在于P+多晶硅内的电子37往往可予以忽略。此外，公知技术也教授一种对称的穿隧堆迭结构，该对称堆迭结构包括穿隧栅10、穿隧介电质28、弹道栅12，并且穿隧栅10与弹道栅12同为P+多晶硅材料。穿隧介电质28是单一的氮氧化物层，其中氧化物的比例操控为低于77％，以便使往后注入电子形成的电流与往前注入空穴30形成的电流能维持于同一电流位准。换言之，公知技术无法完全抑制往后注入电子所形成的电流。由于仅有往前注入的电荷与其电流对单元操作有所贡献，因此这导致整体电流的浪费。此外，对称的公知穿隧结构与单元结构还产生其他几种基本缺点。关于此问题将于以下参考图3A与图3C来作描述。
参见图3A，在公知技术中，当一低电压施加于穿隧栅10与弹道栅12之间时，对由P+多晶硅构成的弹道栅12来说，其内的电子37通常可予以忽略。因此，电子37所形成的穿隧电流通常可以忽略。于是寄生电子主要由价电带12b内的电子36组成，并且这些寄生电子会穿隧过一梯型能垒而到达穿隧栅10(也称作“直接穿隧”)。然而，当一擦除电压(比方是5伏特)施加于穿隧栅10和弹道栅12之间时，弹道栅12内与穿隧介电质28相邻的部分会被非刻意地反转(inverted)，因此仍会有一层电子37形成于该部分区域内。电子37在穿隧介电质28与弹道栅12的交界处附近形成，并可能沿路径37a发射进入穿隧栅10，而成为能量高于该处导电带10a下限的热电子(hotelectron)。此穿隧过程可能经由一三角形穿隧能垒进行(也称作“富尔诺罕穿隧(Fowler-Nordheim Tunneling)”)，其中该三角形穿隧能垒的能垒高度33与电子36的能量相比，低了一个弹道栅12的能隙12c之多。因此，电子37必须穿隧较低的能垒高度与三角形的能垒，从而可预期当电子37的穿隧过程一旦展开时，会有较强大的穿隧电流产生。图3C显示传导电子(“CE”)37与价电子(“VE”)36分别形成的寄生电流JCE与JVE。电流JCE与电压间的关系比起电流JVE与电压间的关系较为强烈的原因在于，当电流穿隧过一三角形能垒时，与电压之间的关系会比较强烈。由此图可知，寄生电流JCE在较高电压范围(比方是5伏特)下支配了总电流。此结果说明了电子37较价电带12b内的寄生电子36更具支配力，并且是穿隧入穿隧栅10的总寄生电子的主要部分。公知技术之P+多晶硅/氮氧化物/P+多晶硅所组成的堆迭穿隧结构会忽略此效应的影响，因此公知存储单元100可能遭遇到寄生载子往后穿隧的问题。所以公知存储单元无法正常运作。
寄生空穴往后注入的问题
寄生空穴往后注入的问题是公知技术所采用机制的另一个主要问题。针对此问题请参见图3B。如图所示，图3B除了有额外的空穴38存在于价电带12b上以及其他一些将稍后讨论的成份(比方是电子40与40’)外，其余部分皆与图2B类似。图中显示出，当电子31往前注入以对公知存储单元进行编程操作时，空穴38会以往后的方向由弹道栅12传输至穿隧栅10。这种往后注入空穴38的问题是因公知技术要求较高功函数而于焉产生。此外，图中还显示阻挡电子31往前注入的能垒高度10c，以及阻挡空穴38往后注入的能垒高度39。参考图3B，随着弹道栅12的功函数增加，一旦其超越一位准而令能垒高度39变成低于能垒高度10c时，则寄生空穴38会往后注入穿隧栅10，于是在编程操作中造成与擦除操作中寄生电子所引发的类似问题。因此，公知技术的对称穿隧结构无法同时就编程操作与擦除操作的抑制寄生电荷载子达到最佳化。公知存储单元发生这样的问题导致单独一个穿隧栅10无法用作供应两种电荷(即电子和空穴)的电极。因此，势必需要两个不同的穿隧栅：一个供电子穿隧注入使用，而另一个供空穴穿隧注入使用。然而这种要求却增加了单元尺寸，从而限制公知存储单元的实际应用性。
Mead所提出的放大器的操作过程中也发生上述问题。在该放大器内，金属用作基极的材料，而基极与图3B的弹道栅12具有相同的地位。往后穿隧的空穴可能使放大器的基极电流过度增加，于是当这样的装置用作一放大器时，往后穿隧的空穴会使装置的性能降低。
撞击游离的问题
除了上述问题外，公知技术所采用的注入机制与能带结构也可能遭受撞击游离问题。图3B显示图2B的公知能带结构内发生的撞击游离问题。图中显示有电子40存在于穿隧栅10的导电带10a内。在公知技术的编程操作中，典型上有-2V与+2V的电压分别施加于穿隧栅10与弹道栅12。两栅间的电压差距必须大于一最小编程电压值，才能提供电子31足够高的能量以跨越能垒高度35并进入浮动栅14。然而，如此会使穿隧介电质28上横跨高的偏压，从而一由电子40构成的反转层可形成于P+多晶硅所构成的穿隧栅10的导电带10a内。此外，也存在另一种形成电子40的机制，此机制是一种由往后注入的空穴38所触发的撞击生成过程。由图3B可明白看出，当这些空穴38进入穿隧栅10内时，通过撞击游离过程，它们的能量可能高到在价电带10a内产生二次电子40，或产生能量高于导电带10a的高能电子(energetic electron)40’。如此生成的这些电子40与40’称作“撞击游离传导电子”(Impact-Ionized CE)，并且行为与价电带10b内的电子31大相径庭。与图3C所示类似，在这样的偏压范围内，CE形成的电流(JCE)远大于VE形成的电流(JVE)。换言之，所生成的CE 40与40’(经由反转过程或撞击游离过程)成为公知技术的穿隧栅10与弹道栅12间穿隧电流的主要成份。
同样地，撞击游离问题也可能发生于弹道栅12内，并也可能由来自穿隧栅10的电子40或高能电子40’的触发而得。如之前所述，这些电子40和40’非刻意地在编程偏压条件下生成。这些电子的存在是不受希望的，因其携带的能量远高于电子31所携带的能量。如图3B所示，这些电子40与40’在具有如此高的能量下，会穿隧过穿隧介电质28而进入弹道栅12内，随后在该处引发撞击游离过程并于期间制造电子空穴对40b/40a。空穴40a的能量极高，并且会往后注入穿隧栅10，期间并形成阱(Traps)于穿隧介电质28内，结果引发可靠度问题。应注意到，在图3A中，当能量高于导电带12a的高能电子(图中未显示)通过注入空穴30而形成于弹道栅12内时，也会产生类似的问题。
根据上述明白可知，在公知弹道注入方案所使用的能带结构中，穿隧栅10内可存在着上述的撞击游离和反转层形成的效应。而这两个效应都会在穿隧栅10内生成寄生电子40与40’。公知技术并未考虑到发生于穿隧栅10内的这些效应和寄生电子。因为这些效应无法接受控制，所以电流可能会过度地增加而导致支持存储操作的相关电路发生电流负载之类的问题。这些效应能进一步引发可靠度问题。为了令公知存储单元100的编程操作避免这些问题，穿隧栅10和弹道栅12间的电压须限制小于一临限电压(Threshold Voltage)，以防范穿隧栅10内有电子40和/或40’形成。最小和最大的编程电压定义出公知编程操作的可工作电压范围，而对公知技术所采用的注入机制而言，会十分窄小(低于约0.6V)。因而需要对公知存储单元结构施行严格的临限电压控制，因此公知存储单元的生产收益势必极低，并在实际应用时会发生困难。
与编程操作类似，对擦除操作而言(请参见图3A)，撞击游离过程也可能因电子37由弹道栅12往后传输时发生在穿隧栅10内。此往后注入的电子37的能量可能高到会在穿隧栅10内撞击游离出电荷载子，从而在支持电路内引发负载问题与可靠度问题。于是公知技术所采用的注入机制、能带结构，以及单元结构在编程与擦除操作中面临了类似问题，因此存储器的生产收益势必极低，实际应用时也会发生困难。
介电质击穿(Dielectric Breakdown)的问题
请参阅图2A。在公知技术的擦除操作中，典型上有+2.5V与-2.5V的电压分别施加于穿隧栅10与弹道栅12上。两栅的电压差距必须高于一最小擦除电压，才能提供空穴30足够高的能量以越过能垒高度34。然而，对公知技术所提出的能带结构而言，这样的电压导致一介于约10MV/cm至约20MV/cm范围的最大电场横跨于穿隧介电质28上。在如此高电压范围内，穿隧介电质28势必会产生介电质击穿问题(参见图3C)。为了避免在单元操作期间发生介电质击穿事件，穿隧栅10与弹道栅12间的最大容许电压必须限制为低于介电质的击穿电压。最小和最大的电压定义出擦除操作的可工作电压范围，结果在公知技术中相当窄小(典型上低于约0.7V)。公知存储单元结构因而需要在介电质击穿方面接受严格的限制，结果生产收益势必极低，并在实际应用时会发生困难。
寄生电容问题
在公知能带结构和单元结构中，穿隧介电质28的厚度选取典型上受限于约2纳米至4纳米的范围，如此才能容许电荷载子可穿隧通过。因此，这会在穿隧栅10与弹道栅12间产生一大的寄生电容C，这是不被希望的，因为会对单元操作产生负面影响。可参见图3D(公知技术)以对此电容问题作更进一步的了解。在图3D中，CBG-TG是介于弹道栅12与穿隧栅10之间的电容，而CBG-FG是介于弹道栅12与浮动栅14间的电容。弹道栅12所见的总电容包括第3D图中的两个主要电容，并且约等于CBG-FG和CBG-TG两者的相加值。在大多数情况中，总电容是由CBG-TG支配，原因是穿隧介电质28的厚度较保留介电质(retention dielectric layer)26的厚度(一般约介于7纳米至12纳米的范围内)薄得多。因此。当使用具高介电常数的介电质时(例如氮氧化物)，电容问题会变得更加严重。但公知技术提供的却是高介电常数的介电质，原因是具高介电常数的介电质能在擦除操作的空穴注入过程中抑制弹道栅12内的寄生电子，结果，公知单元结构进一步遭遇抑制寄生电子与抑制弹道栅12的总电容两者必须妥协之问题。
大电阻的问题
在公知技术中，弹道栅12是弹道传输中的有源层，而为了使注入载子能以良好效率传输通过弹道栅12，希望弹道栅12的厚度范围仅是载子散射平均自由程(典型上介于10至20纳米的范围)的几倍而已。在要求薄的厚度时，不可避免地会导致具有较高的片电阻(sheet resistance)。如先前所述，为了减轻寄生电子的穿隧现象(参见图3A)，当选用多晶硅选作穿隧栅10与弹道栅14的材料时，公知技术限制两栅仅能使用P型的多晶硅。由于重度掺杂的P型多晶硅(“P+多晶硅”)的电阻一般较重度掺杂的N型多晶硅(“N+多晶硅”)的电阻为高，因而公知技术也遭遇穿隧栅10与弹道栅12两者具有较大电阻的问题。
大电阻值(R)对于存储单元性能的负面影响可由几个方面来了解。第一，在大电阻(R)与大电容(C)两效应结合下，信号延迟可能很大(即所谓的RC延迟)。这在存储单元操作中尤其成为主要的问题，原因是RC延迟可能限制一大型存储阵列中存储单元的存取速率。第二，为了避免未选取的存储单元受到干扰，通常需要一组理想的外加电压施加到那些未选取的单元上。然而，由于受到RC延迟的影响，未选取单元上的电压可能和欲达成的电压值不同，结果单元干扰较容易发生。此外，大R值可能与一大电流I值结合而产生IR效应。当一电压在一信号线中传送时，此IR效应会导致电压下降，从而使一存储单元中所指定的电极无法到达所欲达成的位准，结果是对单元操作产生负面影响。举例来说，IR效应对一未选取的单元的影响可能是产生单元干扰，因此未选取的单元会非刻意地从一逻辑态(比方是“0”)转换为另一状态(比方是“1”)。而IR效应对受选取单元的影响则可能是减缓单元的操作速率(比方是编程、擦除，以及读取操作的速率)。
穿隧电流与电压间微弱关系的问题
公知技术的能带结构建造主要使由穿隧栅10往弹道栅12穿隧的某种电荷载子的电流位准与往后注入的寄生电子的电流位准相似。然而，这导致电流与电压之间的关系较弱。举例来说，于擦除防制(Erase disable)条件下(也即避免未选取单元受擦除操作干扰之条件)的电流与擦除条件下的电流相比，通常仅低104倍。类似问题也可能在单元的编程防制(ProgramDisable)条件中出现。因此，公知技术的未选取单元于编程和擦除操作过程中，都容易产生单元干扰之问题。
上述问题(比方是撞击游离、介电质击穿、寄生电容、大电阻，以及穿隧电流与电压的薄弱关系)也存在于Mead所提出的晶体管内。此外，由于注入机制效率低，此晶体管还遭遇低传输率(Transfer Ratio)的问题。因电子较空穴的效率高，选用电子为晶体管传输中的弹道载子可稍微改善传输率。然而，传输率典型上仍介于约0.01至约0.4之间，因此此晶体管无法适合实际应用。
本发明的其中一个特征是提供压电弹道电荷注入机制。上数种种问题可依据此特征来克服。通过利用此压电弹道电荷注入机制，本发明进一步提供改变弹道电荷载子的有效质量以及平均自由程的技术。除此之外，通过利用此压电弹道电荷注入机制，本发明提供增加有益载子传输的次能带(Sub-bands)或能谷(Valleys)内载子总数的技术。此压电弹道电荷注入机制在依据本发明而构建的存储单元内实施。此外，本发明的另一特征在于提供一种关于能带结构的能垒高度工程学观念、一种改变能垒高度的新方法、注入过滤器结构，以及单元和元件的新结构。上述种种问题可依据此特征来克服。
发明内容
本发明的目的在于提供一种新的注入机制与方法，以及设计能带结构，以供半导体装置及非易失性存储器利用。
本发明的另一目的在于利用上述能带结构与注入机制以提供半导体元件和非易失性存储器的操作方法。
简单言之，本发明提供一种半导体装置。该半导体装置包括一第一导电区域，介电质区，一第二导电区域，其与该第一导电区域相邻，并且通过该介电质区与该第一导电区域相绝缘，一第三区域，其与该第二导电区域相邻且相绝缘，以及一应变源(Strain Source)，其用以提供机械应力(Mechanical Stress)至该第一与第二导电区域至少其中之一。
简言之，本发明提供一种操作一半导体装置的方法，其中该半导体装置具有一第一导电区域，一第二导电区域，其与该第一导电区域相邻且相绝缘，一第三区域，其与该第二导电区域相邻且相绝缘，以及一应变源，其用以提供机械应力至该第一与第二导电区域至少其中之一。该操作该半导体装置的方法包括以下步骤：设置一第一电压于该第一导电区域上，设置一第二电压于该第二导电区域上，设置一第三电压于该第三区域上，以利用压电弹道电荷注入机制，将电荷载子由该第一导电区域经由该第二导电区域注入至该第三区域。
简言之，本发明提供一种操作一非易失性存储单元的方法，其中该非易失性存储单元具有多个状态，以及其中该存储单元包括一第一导电区域，一第二导电区域，一电荷注入过滤器于该第一与该第二导电区域之间，一第三区域，其与该第二导电区域相邻且相绝缘，一应变源，其用以提供机械应力至该第一与第二导电区域至少其中之一，以及彼此分离并具第一导电型之源极区和漏极区，其中该源极区与漏极区位于一具第二导电型的主体内。该操作该半导体装置的方法包括以下步骤：提供一第一电压至该第一导电区域，提供一第二电压至该第二导电区域，提供一主体电压至该主体，提供一源极电压至该源极区，以及提供一漏极电压至该漏极区，以利用压电弹道电荷注入机制，将电荷载子由该第一导电区域经由该第二导电区域注入至该第三区域，借此建立该存储单元的多个状态其中之一。
简言之，本发明提供一种非易失性存储单元，包括：一主体，由一具第一导电型的半导体材料构成；一第一导电区域；一第二导电区域，其与该第一导电区域相邻且相绝缘；一电荷储存区域，其与该第二导电区域相邻且相绝缘；一应变源，用以提供一机械应力至该第一导电区域与该第二导电区域至少其中之一；一第三区域与一第四区域，形成于该主体内并彼此分离，且皆具第二导电型；以及一沟道区域于主体内该第三与第四区域之间，并与该电荷储存区域相绝缘。
本发明所具优点的摘要：
1)本发明提供压电弹道电荷注入机制以供半导体装置操作使用。利用此机制可达到高的注入效率。
2)本发明提供压电弹道电荷注入机制以供存储单元的操作使用(比方是擦除和编程操作)。利用此机制可达到高的注入效率。
3)本发明可解决寄生电荷问题：
本发明所提供的能带结构阐明公知技术要求弹道电荷所传输的区域必须具有大的功函数是一种不必要的限制。更进一步言，本发明的存储单元和装置结构无须具备公知技术中需维持往前与往后穿隧的载子于类似电流位准的要求。本发明可通过上述注入过滤器来降低往后穿隧的电流，因而解决电流浪费的问题；
4)本发明所提供的注入过滤器允许存储单元和装置内可使用较厚的介电质。由于较厚的介电质在生产控制上较为有利，因此本发明的存储单元与存储器装置较公知结构更具有量产力；
5)本发明允许存储单元和装置于擦除操作时不会遭受介电质击穿(Dielectric Breakdown)的问题；
6)本发明避免撞击游离(Impact Ionization)问题；
7)本发明通过提供较公知技术更有效防治单元干扰的能带结构，因而允许单元操作时可不受单元干扰的影响；
8)本发明抑制大电阻效应，并允许SBG与STG可具有较低的片电阻(Sheet Rsistance)；以及
9)本发明抑制大电容效应；
本领域技术人员可经由以下内容与图示所说明的较佳实施例以对上述或更多的本发明目的与优点作更佳了解。
附图说明
图1显示公知存储单元结构的剖面图；
图2A显示图1结构的能带图，说明公知技术的能带结构与已知空穴注入方法；
图2B显示图1结构的能带图，说明公知技术的能带结构与已知电子注入方法；
图3A显示图1结构的能带图，说明公知存储单元于擦除操作下空穴注入能带结构的未知问题；
图3B显示图1结构的能带图，说明公知存储单元于编程操作下电子注入能带结构的未知问题；
图3C显示穿隧电流密度对应不同穿隧电流成分与外加电压的关系，说明公知能带结构于擦除操作下的介电质击穿问题；
图3D显示与公知存储单元的弹道栅相关的几个寄生电容；
图4显示无应变半导体的能量与冲量向量间的色散关系；
图5显示半导体于张应力下能量与冲量向量间的色散关系；
图6显示半导体于压缩应力下能量与冲量向量间的色散关系；
图7显示为一压缩应变硅之计算出的正规化平均自由程与应力间的关系；
图8以张力轴为绘制参数，显示压缩应变硅内效率提升率与应力间的关系；
图9以无应变硅的平均自由程为绘制参数，显示压缩应变硅之效率提升率与应力间的关系；
图10显示本发明的能带图，说明注入压电弹道空穴所利用的压电弹道电荷注入机制，并说明阻挡电子往后穿隧的能垒高度与梯形能垒；
图11显示本发明的能带图，说明压电弹道空穴注入机制的能垒高度工程学；
图12显示本发明的能垒高度工程学对于压电弹道空穴注入的效应，当中可通过改变STG与STG间的跨压而以不同程度改变往前注入空穴的能垒高度与往后注入电子的能垒高度；
图13显示本发明的能带图，说明压电弹道电子注入机制的能垒高度工程学；
图14显示本发明的能垒高度工程学对于压电弹道电子注入的效应，当中可通过改变STG与STG间的跨压而以不同程度改变往前注入电子的能垒高度与往后注入空穴的能垒高度；
图15显示本发明的能带图，说明压电弹道电荷注入机制对于注入压电弹道电子的效应，并说明阻挡压电LH与HH载子往后穿隧的能垒高度与梯形能垒高度。
图16A显示注入效率与SBG厚度间的关系；
图16B显示于压电电子注入效率为百分之一时，SBG的片电阻与平均自由程间的关系；
图17就本发明的能带结构，显示STG与SBG间外加电压对于穿隧介电质和阻挡介电质偏压的效应；
图18A显示图1结构的能带图，说明当公知存储单元以避免编程干扰的条件下来偏压时，阻挡电荷传输的能垒高度所发生的未知问题；
图18B显示图1结构的能带图，说明当公知存储单元以避免擦除干扰之条件下来偏压时，阻挡电荷传输的能垒高度的未知问题；
图19显示多种电流成份(component)的穿隧电流密度为STG与SBG间的电压函数，其中更显示了本发明与公知技术间的此类成份的差异；
图20A就本发明与公知技术的能带结构，显示SBG所见的总电容；当BD厚度适当选择时，本发明的总电容显著降低；
图20B显示阻挡介电质厚度对于能垒高度的效应，以及对于穿隧介电质和阻挡介电质之间跨压的效应；
图21显示本发明一实施例所提供单元结构的剖面图；
图22显示本发明另一实施例所提供单元结构的剖面图；
图23显示本发明另一实施例所提供单元结构的剖面图；
图24显示本发明另一实施例所提供单元结构的剖面图；
图25A、25B、25C显示本发明SBG的部分放大结构剖面图；
图26显示本发明另一实施例所提供单元结构的剖面图；
图27显示本发明另一实施例所提供单元结构的剖面图；
图28显示本发明另一实施例所提供单元结构的剖面图；
图29显示本发明另一实施例所提供单元结构的剖面图；
图30本发明非易失性电子式可变存储器阵列部分剖面图；
图31A显示自我设限压电弹道电子注入于注入初始状态的能带图；
图31B显示自我设限压电弹道电子注入于注入最终状态的能带图；
图32A显示自我设限压电弹道空穴注入于注入初始状态的能带图；
图32B显示自我设限压电弹道空穴注入于注入最终状态的能带图；
图33显示本发明另一实施例晶体管结构的剖面图。
具体实施方式
以下本发明实施例针对注入机制、方法与存储单元结构来加以详述。本领域技术人员将能领略所述细节仅作说明之用，并不以任何方式限制本发明的权利要求。超越此处所详述实施例而具有此揭露的利益的其余本发明实施例，可经本领域技术人员轻易加以推断。本发明的实行方式将会连同所附加图示详加说明。在任何适当之处，所有图示与以下通篇说明内容将会使用同一参考指标以指示相同或类似部分。
为简明起见，在此不会对所有实行方式的惯有特征加以说明与描述。本领域技术人员应能领略到，达成特定目标的发展过程中所须付诸的劳力依实行方式与制造者而异。为达成本揭露的优点不免得付出繁杂且耗时的努力，然对本领域技术人员为一例行工作。
压电效应(Piezo-effect)是固态物理内广为人知的物理现象。在一机械应例施加于一半导体材料时，压电效应可改变该半导体材料的电性(参见Pikus和Bir所著的Symmetry andStrain-Induced Effects in Semiconductors，New York：Wiley，1974)。此机械应力可能起源于该半导体材料内部或外部的一个应变源(也称作“应力供应者(stressor)”)。这种机械应力可能是以压缩(Compressive)型式出现(Compression)，也可能是以张力的型式出现(tension)，并能在材料内导致一种应变(Strain)。它破坏晶格内的对称性，因此使晶格内的电位(Potential)变形。一些半导体(比方是硅)压电效应的著名应用包括电阻内的压电电阻效应(Piezo-Resistive Effect)、双极晶体管(Bipolar transistors)和二极体内的压电接面效应(Piezo-Junction Effect)，感测器内的压电霍尔效应(Piezo-Hall Effect)，以及MOS晶体管(“MOSFETS”)内的压电场效应晶体管(Piezo-FETs)。
本发明提供压电效应于弹道电荷载子注入与传输上的应用。以下将利用许多不同的存储单元与半导体装置的实施例以提出一种新的压电弹道电荷注入机制。
已知当一应变出现在一半导体内时，它可能会使导电带的能谷与存在于HH和LH价次电带的简并(Degeneracy)分离(请参考Hensel et al.，“Cyclotron Resonance Experimentsin Uniaxially Stressed Silicon：Valence Band Inverse MassParameters and Deformation Potentials，Phys.Rev.129，pp.1141-1062”，1963)。图4、5和6分别提供一半导体无应变时、在张应力(Tensile Stress)下，以及在压缩应力(Compressive Stress)下，能量E与冲量向量(momentumvector)k之间的色散关系(Dispersion Relationship)示意图。图4显示电子41填在导电带能谷42与44当中，而导电带能谷42与44分别具有最小值42a与44a。图中显示最小值42a与44a的能级相似。由于显示出能谷的色散曲线具有不同的曲率，左能谷42内电子的有效质量较右能谷44内电子的有效质量大。图中也显示LH次能带46与HH次能带46两色散曲线，两者皆填满了空穴50。LH次能带46与HH次能带48显示出在一价电带最大值52上具有能量简并现象。导电带最小值42a或44a与价电带最大值52之间以一能带间隙54来隔开。
图5显示与图4类似的色散关系(dispersionrelationship)，然而该半导体因受到张应力而发生应变。导电带能谷发生最小值一个往上(左能谷42)或一个往下(右能谷44)的偏移现象，使得这两个能谷内的电子群会重新分布。其中能谷44会聚集较多电子41，因其导电带最小值44a的能级(energy level)较低。使电子41重新分布而主要聚居于能谷44是必要的，其原因有二。第一，由于导电能谷44内的电子的有效质量较轻，因此能在半导体内产生电子传输所需要的效果。第二，已知能谷分离可以减少能谷间电子散射(internvalleyscattering of electrons)。此等效应可利用硅来作具体说明。发生于硅内的应变通常会导致具有六折简并的导电带(asix-fold degenerate conduction band)分解为两折简并与四折简并的能谷，其中大部分电子(将近百分之百的总电子数)聚居于两折简并能谷内，这是由于两折简并能谷内的电子在传输方向的有效质量较轻的缘故。已知此应变效应在应变硅MOSFET(一种压电场效应晶体管，可参见Vogelsang et al.，“Electron Mobilities and High-Field Drift Velocity inStrained Silicon on Silicon-Germanium Substrate”，IEEETrans.on Electron Devices，pp.2641-2642，1992)内会增加50％的电子迁移率(Mobility)以及约16％的飘移速率(DriftVelocity)。类似的应变效应可运用来提升弹道电荷载子的传输。因此，硅内的弹道电子注入效率可能因电子重新聚居于两折简并能谷内而有所提升。这可通过施加应力于硅上以引起沿电子传输方向的应变来达成。因此可明白得知，压电效应可导致密集聚居的“压电”电子(即受机械应力的材料内的电子)，而此压电电子具有较轻的质量与较低的散射比率。依据本发明的一个实施例，在将这些效应与弹道电子传输结合时，能提供一种压电弹道电子注入机制。
图5也显示出半导体内张应力所产生的应力效应也可解除次价能带46与48的简并性(degeneracy)，当中LH次能带46显示为往上偏移，而HH次能带48则显示为往下偏移。由于拥有此效应与导电带能谷44往下偏移这两个效应，能带间隙55可能比图4无应变情况的能带间隙54窄。以硅为例，对受张力而应变的硅层(比方是在一Si1-xGex层上形成一硅层)而言，若锗的摩尔比例x约为30％时，硅内具两折简并度的能级可能会往下偏移约0.18eV，而LH简并则可能会往上偏移约0.12eV。所造成的能带间隙55会因此约为0.8eV。解除LH与HH的简并性能进一步使LH与HH次能带之间的散射作用减少。此外，次价能带的形状改变能减少轻空穴的有效质量。结果，一应变半导体内弹道轻空穴的平均自由程(Mean FreePath)可能较一无应变半导体来得长。图5也显示出，通过解除LH次能带46与HH次能带48的简并性，空穴50可能会从HH次能带48重新聚居于LH次能带46。事实上，当硅受到张应力而作应变时，LH次能带内的空穴总数可从20％增加至90％(参见Fischetti et al.，Journal of Appl.Physics，vol.94，pp.1079-1095，2003)。此外，LH的散射比率已知远比HH的散射比例低得多(参见Hinckley et al.，“Hole Transporttheory In Pseudomorphic Si1-xGex Alloys Grown on Si(001)Substrates”，Phys.Rev.B，41，pp.2912-2926，1990)。本发明的注入机制考虑到这些效应。通过将空穴由HH次能带重新分配至LH次能带以注入“压电”空穴(即受到机械应力的材料内的空穴)下，空穴注入效率能有所提升。这可通过施加张应力至空穴注入的源起区域来达成。在LH空穴密集度高并具有较低散射速率的效应时，当将这些效应结合而应用于弹道电荷注入上时，即能提供一种将压电效应运用于弹道电荷注入的方法。此方法通过注入压电弹道空穴(比方是轻空穴)来提升弹道空穴注入效率，并用作本发明另一压电弹道电荷注入机制的实施例。
图6第显示与图4类似的色散关系，但其差别在于导体受到一压缩应力而发生应变。与上述之张应力类似，此压缩应力可解除次价能带46与48的简并性，然而方式与图5相反。图中显示LH次能带46往下偏移而HH次能带48往上偏移。即便如此，HH与LH简并的解除仍减少LH与HH能带之间的散射事件。由于次价能带发生偏移，图中显示大部分的空穴聚居于HH次能带内。此外，图中也显示，若与图4无应变的范例相比，次价能带的曲率形状改变。图6中变形的HH次能带会降低重空穴的有效质量而使其变成较轻的空穴。结果，在一应变半导体内，空穴(即压电空穴)的平均自由程较无应变半导体者为长。此效应提供本发明另一压电弹道电荷注入机制的实施例。
目前已知对一简并性被解除的次价能带内的电荷而言，其有效质量的主要项(First order)能随应力作线性偏移(参见Hensel et al.，“Cyclotron Resonance Experiments inUniaxially Stressed Silicon：Valence Band Inverse MassParameters and Deformation Potentials”，Phys.Rev.129，pp.1141-1062，1963，并参见Hinckely et al.，“HoleTransport Theory in Pseudomorphic Si1-xGex Alloys Grownon Si(001)Substates”，Phys.Rev.B，41，pp.2912-2926，1990)。通过运用此线性关系以及有效质量与平均自由程间的关系，本发明提供一种改变压电弹道电荷的平均自由程的方法。此方法代表另一压电弹道电荷注入机制的实施例，并且是以调整平行于电荷传输方向的应力等级来作说明。图7显示应力对于平均自由程的效应的一个范例。应变硅上的压缩应力用作一个范例，以说明作用于HH上的效应。参见图7，垂直轴代表正规化(Normalized)平均自由程，即应变硅的平均自由程相对无应变硅的平均自由程的比率。由此图可清楚得知，正规化平均自由程随增加的应力作线性变化。此外，对沿平行[111]方向的应力轴(stress axis)而言，此种对平均自由程的增进比沿硅晶轴[001]的方向相比则更加显著。
图8显示压电弹道空穴注入的效率提升率与压缩应力的对应关系。此效率提升率是应变硅效率相对无应变硅效率的比值。可由图中看出，在适中的机械应力下(例如约200Mega Pascal(“MPa”)或更低)，效率提升率会随应力呈超线性地(super-linearly)增加，并且当应力介于较高范围时(比方是约400MPa或更高)，效率提升率与应力间约呈成线性正比关系。此外，对沿平行[111]方向的应力轴(stress axis)而言，其效率提升率较沿沿[001]的方向相比，则更为显著。如图中显示，在沿硅晶轴[001]与[111]的平行方向，效率分别提升了约二十倍以及五十倍。
图9显示对于无应变硅的平均自由程(以下简称为“mfp＊”)的效率提升率的敏感度。应注意到，mfp＊的差异可能来自，举例言之，半导体内不同浓度的杂质。此图选取沿硅晶轴方向[001]平行方向的应力。参见图9，可注意到，当应力皆保持相同时，较短mfp＊(比方是4纳米)与较长mfp＊(比方是10纳米)相比，效率提升率显著地增加。举例来说，当一1000MPa的应力施加在一具有4纳米mfp＊的硅时，效率提升率能高到1000倍，然而当同样的应力施加在一具有10纳米mfp＊的硅时，效率可能仅提升了10倍。此处呈现的效应对于目前先进技术下尺寸日益缩小的存储单元有所助益，因为可预料到硅内的高杂质浓度会导致较短的mfp＊。这是由于硅内的高浓度杂质可协助单元按比例缩减至一较小尺寸(譬如，其可避免当缩减存储单元尺寸时，供弹道电荷穿越之区域的电阻过度增加)。
至此也可明白，当使用公知技术的弹道空穴机制以对存储单元进行擦除操作时，可能发生重空穴作弹道空穴注入而使擦除效率降低的状况。也应可了解到，通过利用压电弹道电荷注入，能改变弹道载子(LH、HH，或是电子)的传输机制。本领域技术人员也应当可根据本发明的教示，根据所揭露的技术，进一步选择不同种类的应力(比方是张应力或压缩应力)以改变应力轴，用以借此改变空穴总数和平均自由程而提升上述情况中的注入效率。
虽然上述讨论是针对压电空穴，但本领域技术人员应可明白，在类似的条件下，针对压电空穴的效应与优点皆可适用于压电弹道电子注入。此外，虽然上述讨论把焦点集中在半导体(比方是硅)上，针对半导体的效应与优点皆可适用于其他种类的导体(比方是TiN、TaN、Si1-xGex合金等等)。
图10提供一能带图，以说明注入压电弹道空穴的压电弹道电荷注入机制。参考图10，图中显示一导电材料构成的应变穿隧栅(以下简称STG)60，一电荷注入过滤器62，其具有一穿隧介电质(以下简称TD)63与一阻挡介电质(以下简称BD)64，一导电材料构成的应变弹道栅(以下简称SBG)66，一保留介电质(以下简称RD)70，以及一导电材料构成的电荷接收或储存区域(以下简称CSR)68。此能带图就P型重度掺杂多晶硅(“P+多晶硅”)构成的STG 60以及N型重度掺杂多晶硅(“N+多晶硅”)构成的SBG 66来显示。图中也显示STG 60，TD 63，BD 64，SBG 66，RD 70以及CSR 68各自的导电带60a，63a，64a，66a，70a，以及68a。同样地，图中也显示STG 60，TD 63，BD 64，SB G 66，RD 70以及CSR 68各自的价电带60b，63b，64b，66b，70b，以及68b。每一区域内导电带和价电带的间距代表该区域的能带间隙。依电荷注入过滤器62的一较佳实施例，显示TD 63的能带间隙较BD 64的能带间隙为宽。此外，图中也显示导电带70a和66a间能带偏移量的导电带能垒高度76，以及价电带70b和66b间能带偏移量的价电带能垒高度77。
参考图10，由于STG 60作应变，因此空穴大多由LH 72组成。而实施方式，举例来说，可依据压电弹道电荷注入机制的一个实施例，通过施加一张应力至STG 60来达成。图10中也显示HH 73，其可与LH 72共存在STG 60内，但数量比LH72少(举例来说，约占了总空穴数的5％至20％)。
相对SBG 66，可将STG 60施以正偏压以注入压电弹道空穴。如此偏压能容许STG 60区域内的空穴72与73穿隧通过一介于STG 60的价电带60b与TD 63的价电带63b之间的价电带能垒高度75。当穿越SB G 66时，HH 73可能会经历强烈的散射并因此丧失能量而变成HH 73a。因此，HH 73无法注入CSR 68。然而，LH 72的行为与HH 73大相径庭。由于具有较长的平均自由程，LH 72在穿越SBG 66时，所经历的散射会远少于HH 73。因此，当穿越过SBG 66时，LH 72的能量可能维持高于SBG 66的价电带66b。这些空穴当中有一部分能够到达SBG 66与RD 70的交界处。当正偏压增加到让LH 72的能量高于能垒高度77时，LH 72将能够进入RD 70的价电带70b，并一路通过RD 70而最后被收集在CSR 68上。
注意到，尽管STG 60按照上述的机制作应变，但可依据另一种压电弹道电荷注入机制实施例的条件来作应变，以使穿越SBG 66之空穴的平均自由程较SBG 66区域的mfp＊为长。举例来说，可通过施加一压缩应力于SBG上以利用图7所示的效应来达成。
电荷注入过滤器62设置于STG 60与SBG 66之间，用以允许具某极性的电荷载子(比方是LH 72)能自STG 60传输通过SBG 66而到达CSR 68，然而却阻挡具相反极性的电荷载子自SBG 66传输至STG 60。对图10所示的压电弹道空穴注入而言，LH 72与HH 73显示为往前传输，然而在相同的偏压极性下，SBG 66内的电子74往后传输。图10中的能带结构显示出往后注入的载子(即电子74)必须较往前注入的载子(即LH 72与HH 73)穿越过更多数量的能垒。第一个阻挡往后注入电子74的电子能垒78的进入侧与离开侧分别具有能垒高度79与80。两能垒高度79与80是以BD 64的导电带64a作为参考点。第二个电子能垒81的注入侧具有一能垒高度82，其形成另一个阻挡电子74的能垒。能垒高度82以TD 63的导电带于BD 64交界处的导电带63a作为参考点。
此处提供的电荷注入过滤器建立在能垒高度工程学观念的基础上。本发明的一个特定实施例包括一构成STG 60的P+多晶硅，一构成TD 63的二氧化硅(“氧化物”)层，一构成BD 64的氮化硅(“氮化物”)层，以及一构成SBG 66的N+多晶硅。使用N+多晶硅为SBG 66的材料来自几点考虑。其中最重要的考虑因素是由于N型杂质(比方是砷、磷等等)的固溶度(Solidsolubility)比P型杂质(比方是硼)来得高。希望杂质能拥有较高的固溶度的原因是如此能以较高的浓度来为硅作掺杂，因此可降低片电阻，从而可较适合应用于集成电路中。在此实施例内，使用多晶硅为STG 60与SB G 66的材料的原因是因其拥有广泛证实的收益、量产力，以及与现今IC技术的相容性。使用厚度约为7纳米至10纳米的氧化物为RD 70的材料也是来自相同缘由。构成TD 63的氧化层厚度可约在1.5纳米至4纳米之间，较佳厚度约在2纳米至3.5纳米之间。TD 63的厚度范围主要取决于能令穿越它的电荷载子(电子，LH或HH)主要以直接穿隧机制来传输。BD 64厚度的选取取决于，当一介于约1V至约2.5V范围的适中电压施加于STG 60与SBG 66之间时，能够阻挡电荷载子穿隧通过BD 64与TD 63两层。BD64的厚度选取则更取决于，在一较高的电压(3V或以上)时，能够容许某型的电荷载子(比方是LH)往前传输，并且阻挡另一型的电荷载子(比方是电子)往后传输。在下述的能垒高度工程学观念内，BD 64的厚度也取决于其所具有的介电质常数。一般来说，倘若TD 63和BD 64所构成的穿隧堆迭结构能确实符合上述要求，则BD 64的厚度可较TD 63厚或薄都可以。举例来说，在此特定实施例内，如果TD 63选择为厚度3纳米(即30埃)的氧化物，则BD 64的最小厚度可约为2纳米(即20埃)或着更厚。就此特定实施例而言，构成TD 63的氧化物可以是利用传统沉积技术所制成的高温氧化物(HighTemperature oxide；HTO)或TEO S层，或是利用本领域为人熟知的热氧化(Thermal Oxidation)技术所制成的热氧化物(Thermal Oxide)。而构成BD 64的氮化物则可以是能带间隙内不具电荷捕捉中心(trapping center)的优质氮化物。此优质氮化物的制造方式，举例来说，可在含氨(Ammonia；NH3)的环境中以高温(比方是1050℃)进行已知的快速热氮化(Rapid Thermal Nitridation；RTN)技术来形成。
压电弹道空穴注入使用的能垒高度工程学
以下将提供能垒高度工程学的相关细节。图11显示与图10相似的能带图，但在电荷注入过滤器62内的能带弯曲较轻微，这是为了揭示能垒高度的更多细节。除了图10所示的区域与参考符号外，图11还显示导电带63a与66a间导电带偏移量的能垒高度为83。此能垒高度83是位于第二电子能垒81的离开侧，其中第二电子能垒用以阻挡往后穿隧电子74。此外，图中也显示价电带63b与60b间价电带偏移量的能垒高度84。能垒高度75与84分别位于一第一空穴能垒85的进入侧与离开侧，其中第一空穴能垒85能够阻挡空穴72与73往前穿隧。图中还显示价电带64b与60b之间一第二空穴能垒87的注入侧具有价电带能垒高度86，以及显示价电带64b与60b间价电带偏移量于该第二空穴能垒87的离开侧具有能垒高度88。此第二空穴能垒87也具有阻挡空穴73与72往前注入的效果。对STG 60进行应变，将使得该区空穴以LH 72为主。因此，可预料到LH 72会产生较强大的注入流。图11中描绘出一线宽较宽的箭头72a，以代表此效应所导致的强大LH注入流。
由本发明所提供的这个能带结构可看出，有两个空穴能垒85和87与往前注入的压电弹道电荷LH 72和HH 73有关。同样地，有两个电子能垒78与81与SBG 66内往后注入的电子74有关。为了使压电弹道电荷作高效率注入，希望能电子式地改变第一与第二空穴能垒85与87的能垒高度，以便协助压电弹道电荷往前注入。反之，为了阻挡SBG 66内的电子74往后注入STG 60，需要在整个压电弹道电荷注入的电压范围内，第一电子能垒78的能垒高度79与80以及第二电子能垒81的能垒高度82与83，都能维持得够高。
第二空穴能垒87的能垒高度86(ΔФVH_TB)的主要项展开可利用下式表示：
ΔΦVH_TB＝ΔΦVB_TB-|V′TD|        -(1)
其中
ΔΦVB_TB是平能带条件下STG 60与BD 64间的价电带偏移量，其中平能带是代表TD 63与BD 64内的电场为零的条件。
V′TD是压电弹道空穴注入期间横跨于TD 63的压降，并可表示为
V′TD＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]。
Va是横跨于STG 60与SBG 66间的外加电压；
Vfb是平能带电压；
εTD和
Figure C20051008042500371
分别是TD 63和BD 64的介电常数；以及
TTD与TBD分别是TD 63和BD 64的厚度。
类似地，阻挡电子往后注入的第二电子能垒81的能垒高度82(ΔФCE_GT)可利用下式表示：
ΔΦCE_GT＝ΔΦCB_GT-|V′BD|             -(2)
其中
ΔФCB_GT是平能带条件下SBG 66与TD 63间的导电带偏移量
V′BD是压电弹道空穴注入期间横跨于BD 64的压降，并可表示为
V′BD＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
以上述的原理为基础，此处提出一种可用来选择性地过滤电荷载子的能垒高度工程学的相关概念。由上述公式(1)与(2)可明白得知，能垒高度86(ΔΦVH_TB)与能垒高度82(ΔΦCB_GT)两者与Va之间的关系有所差异。这种与电压间的相关性提供了一种电子式地改变能垒高度86与82的方式，主要通过外加一电压横跨该介电质而达成。此外，能垒高度与电压间的关系为非对称，并且主要取决于介电质常数与介电质厚度的结合效应(即“εT效应”)。换言之，通过为TD 63与BD 64选取一组适当的“εT”，可电子式地改变能垒高度，并且其中一个能垒高度的改变程度可与另一能垒高度不同。在一极端范例中，在施加一偏压下，其中一个能垒高度消失，然而另一个能垒高度却仍然位于平能带条件的相似范围内。
本发明除提出上述效应外，并将该效应应用于电荷注入、电荷阻挡以及电荷过滤。参考图12能更明白此效应。图12显示一个上述原理而所使用的能垒高度工程学观念范例。可明白看出，阻挡STG 60内的空穴LH 72与HH 73的能垒高度86(ΔΦVH_TB)会比阻挡SBG 66内的电子74的能垒高度82降低得快。事实上，当横跨STG 60和SBG 66间的外加电压为+3.5V时，能垒高度86消失(即等于零)，然而此时能垒高度82(ΔФCE_GT)却仍维持在约2.5eV的能垒高度。因此，当外加电压在超越此位准而作改变时，LH 72与HH 73两者皆可直接穿隧过TD 63而不被BD 64层阻挡(如图10所示)。此效应容许LH 72与HH 73可往前注入。仍参考图12，能垒高度82(ΔФCE_GT)在此电压范围内与外加电压间的关系较微弱，因此维持为可阻挡电子74的高度，结果会避免电子74往后注入STG 60(如图10所示)。因此，此处描述的能垒工程学概念实际上可提供电子式可变过滤器的操作方法，使该过滤器能过滤掉不想要的载子(比方是往后注入的电子74)却不影响到想要载子的传输(比方是往前注入的压电弹道空穴72和/或73)。
在注入压电弹道空穴所使用的电压范围内，希望BD 64内的第一电子能垒78能保持为一种梯形能带结构。这可通过使BD 64的跨压(V′BD)低于第一电子能垒78的能垒高度79(ΔΦCE_GB)来达成。参考图10即可更明了此种能垒结构。图中显示能垒高度79与80在电子能垒78内形成一种梯形结构，其中能垒高度79与80分别位于该梯形结构之进入侧与离开侧。这种梯形具有优势的原因是因为它能较三角形能垒提供阻挡电子74往后穿隧的有力屏障。此梯形能垒的能垒高度79等于SBG 66与BD 64间的导电带偏移量。而此梯形能垒的能垒高度80的主要项等于ΔΦCB_GB-V′BD，其中ΔΦCB_GB是SBG 66和BD 64间的导电带偏移量。在此特定实施例内，当外加电压介于约+5V至约+6V之间时，能垒高度80约为1.1eV至0.9eV。因此，梯形结构在整个压电弹道空穴的注入过程中均能保持住。根据“εT效应”与上述原理所教示而可明白得知的是，通过使TD 63和BD 64的介电常数和厚度最佳化以降低V′BD，能使能垒高度80提高。
图10的能带是以压电弹道空穴72与73注入TD 64，再穿越BD 64，最后进入SBG 66的区域来表示。此图所绘示的能带用以反映能垒的工程学观念，并且着重在用以阻挡寄生电子74往后穿隧的能垒。由于BD 64的介电常数较大，因此图中显示BD 64仅有些微的能带弯曲并因而有一较小的跨压。在TD 63的介电常数小于BD 64下，TD 63的跨压显示较BD 12为大。希望BD 64的介电常数较大来自以下几考虑。首先，这能使BD64区域的能带结构较接近原先在平能带条件下的“长方形”结构。原因是如此可在BD 64内提供一较有效的能垒78以阻挡不想要的电荷载子(比方是寄生电子74)往后穿隧。此外，当BD 64的介电常数较大时，外加电压能有较多比例横跨在TD 63的区域上。因此，尽管外加电压维持在同一位准，使想要电荷(比方是LH 72)能穿隧的效应却能保持。这些穿隧电荷当中有部分(比方是LH 72)将能以压电弹道电荷注入机制穿越SBG66并到达SBG 66和RD 70的交界处，并随后被收集在CSR 68的区域上。
在此特定实施例中，为了实行压电弹道空穴注入，STG 60的相对SBG 66之电压选取在约+5.0V至约+6.0V之间。
上述压电弹道电荷注入和能垒高度工程学以空穴做范例说明，其概念也可适用于注入压电电子，以下将进一步描述以使本发明概念更加完整。
压电弹道电子注入的能垒高度工程学
参考图13，其显示一能带图，当中有压电电子89存在于STG 60的价电带60b内，以及有LH 96与HH 97存在于SBG66的价电带66b内。此图与图11的能带图类似，但STG 60相对SBG 66的负偏压约为1V至2V。图中显示CSR 68相对SBG 66的电位约为+0.75V。在STG 60与SBG 66间有此偏压极性下，图中显示电子89往前传输，然而在相同的偏压极性下，SBG 66内的LH 96与HH 97显示为往后传输。此能带图以P+多晶硅构成的STG 60与N+多晶硅构成的SBG 66作为说明。LH 96与HH 97在此偏压情况下不太可能存在于N+多晶硅所构成的SBG 66。然而，在一恶劣的情况中，它们在压电电子注入的偏压范围内(比方是4V)存在于SBG 66中，而可能在SBG 66中形成一空穴反转层(Inversion Layer)。在此，通过LH 96与HH 97以说明与它相关的能垒，以便能详细探讨此效应。值得注意的是，在公知技术中，N+多晶硅无法成为图2内弹道栅12的材料是因其功函数较P+多晶硅为低。而N+多晶硅考虑为SBG 66的材料根据几点考虑。其中最重要的考虑因素是在于N型杂质(比方是砷、磷等等)的固溶度比P型杂质(比方是硼)来得高。希望杂质能拥有较高的固溶度的原因是如此往往能以较高的浓度来为硅作掺杂，因此降低了片电阻，从而较适合应用于集成电路中。
在图13中，有两个能垒与STG 60的价电带60b内压电电子89的穿隧注入有关。图中显示第一个相关的能垒是电子能垒90，其具有能垒高度91与92。能垒高度91等于价电带60b与导电带63a之间于能垒90进入侧的偏移量。能垒高度92则等于价电带60b与导电带63a之间于能垒90离开侧的偏移量。而图中显示第二个相关的能垒是电子能垒93，其具有能垒高度94与95。能垒高度94等于价电带60b与导电带64a之间于电子能垒93进入侧的偏移量。能垒高度95则等于价电带60b与导电带64a之间于电子能垒93离开侧的偏移量。类似地，有两个能垒与SBG 66的价电带66b内往后注入的LH 96与HH 97有关。仍参考图13，图中显示第一个相关的能垒是能垒98，其具有能垒高度98a与98b。能垒高度98a和98b分别等于价电带66b与价电带64b之间于空穴能垒98进入侧和离开侧的偏移量。而图中显示第二个相关的能垒是能垒99，其具有能垒高度99a与99b。能垒高度99a和99b分别等于价电带66b与价电带63b之间于空穴能垒99进入侧和离开侧的偏移量。
仍参考图13，往后注入的LH 96与HH 97可能产生问题。举例来说，当其在往后注入STG 60的时候，因其能量高于价电带60b，因此LH 96与HH 97可能在STG 60内触发撞击游离。此外，当采用压电弹道电子注入以对存储单元进行编程操作时，这些空穴对存储操作不具贡献。这样会浪费电流并从而浪费功率。因此，希望阻挡LH 96与HH 97往后注入STG 60。本发明的特点之一，即在整个压电弹道电子注入所使用的偏压范围内，皆能维持够高的能垒98与99的能垒高度，以克服空穴往后注入的问题。
仍参考图13，阻挡压电电子89注入的电子能垒93的能垒高度94(ΔΦVE_TB)的主要项可利用下式表示：
ΔΦVE_TB＝ΔΦCB_TB+Eg-|VTD|            -(3)
其中
ΔΦCB_TB是平能带条件下STG 60与BD 64间的导电带偏移量，
VTD是压电弹道电子注入期间横跨于TD 63的压降，并可表示为
VTD＝(Va-Vfb)/[1+(εTD×TBD)/(εBD×TTD)]。
Va是横跨于STG 60与SBG 66间的外加电压；
Vfb是平能带电压。
类似地，阻挡空穴往后注入的第二个空穴能垒99的能垒高度99a(ΔΦVH_GT)可利用下式表示：
ΔΦVH_GT＝ΔΦVB_GT-|VBD|           -(4)
其中
ΔФVB_GT是平能带条件下SBG 66与TD 63间的价电带偏移量，
VBD是压电弹道电子注入期间横跨于BD 64的压降，并可表示为
VBD＝(Va-Vfb)/[1+(εBD×TTD)/(εTD×TBD)]。
由上述公式(3)与(4)可明白得知，能垒高度94(ΔФVE_TB)与能垒高度99a(ΔΦVH_GT)两者与Va之间的关系有所差异。能垒高度与电压间的关系为非对称，并且主要根据介电质常数与介电质厚度两者的结合效应而决定(即“εT效应”)。此效应与能垒高度86与82在压电弹道空穴注入的能垒高度工程学内所提供的效应相似。因此可明白了解到，可利用与压电弹道空穴注入说明中所提供的类似方法，来电子式地改变压电弹道电子注入所使用的能垒。
图14显示一个压电弹道电子注入所使用的能垒高度工程学观念之范例。可明白看出，当减低STG 60与SBG 66间的外加电压时，阻挡STG 60内电子89的能垒高度94(ΔΦVE_TB)会比阻挡SBG 66内空穴LH 96与HH 97的能垒高度99a(ΔΦVH_GT)降低地更快。事实上，当外加电压约等于-3.5V时，能垒高度94(ΔФVE_TB)消失(即等于零)，然而此时能垒高度99a(ΔΦVH_GT)却仍维持在约3.4eV的足够能垒高度。图15显示当外加电压降低超过此电压位准的能带图。如图所示，当外加电压降低超越此位准时，阻挡图13的压电电子89的电子能垒93会在图15中消失。因此，STG 60内的压电电子89能直接穿隧过TD 63而不被BD 64层阻挡。这容许压电电子可往前注入。能垒高度99a(ΔΦVH_GT)在此电压下与外加电压间的关系较微弱，因此使第二个空穴能垒99在此电压范围内皆维持为可阻挡空穴往后注入的高度，从而可避免空穴往后穿隧。因此，此处描述的能垒工程学概念实际上能为压电弹道电子注入提供一种电子式可变过滤器的建构方法。此过滤器提供了一种特征，可在不影响到特定载子的传输(例如往前注入的电子89)下，即能滤除不想要的载子(例如往后注入的LH 96与HH 97)。
图15近一步说明压电弹道电子注入机制。适当的机械应力提供在STG 60和/或SBG 66内以在该处产生应变，从而对电子89的数量总数与其传输特性产生压电效应。在STG 60和66间有足够跨压(比方是约为-4V)时，压电电子89可穿越SBG66，通过RD 70，并最后被CSR 68收集。对此特定实施例而言，STG 60相对SBG 66的电压选择介于约-3.5V至约-4.0V的范围。图16A显示注入效率与弹道传输用的有源层(SBG 66)厚度之间的关系，并比较本发明与公知技术的差异。如图所示，相较于注入无应变硅的一般电子所能达成的效率，在利用压电弹道电子注入机制下，电子89能以高得多的效率注入至CSR68上。这是由于弹道电子具有较低的散射比率以及较长的平均自由程，正如之前所述(比方是可参见图5与其相关说明)。通过本发明的概念，此效应提供了解决公知技术的大电阻的方法。图16B显示当注入效率固定为百分之一时，SBG 66的片电阻与平均自由程间的关系。通过采用压电弹道电子注入机制，片电阻能够降低。举例来说，片电阻在无应变硅内约为250Ohms/square，而在具类似平均自由程的应变硅内，则降至约220Ohms/square。图16也显示，在利用此机制下，通过将平均自由程由10纳米增至约28纳米，在不须与注入效率相妥协下，即可使片电阻降得更低。
图17显示每一介电质跨压对于STG 60和SBG 66间外加电压的效应。TD 63和BD 64在此假定使用上述特定实施例的材料。可明白看出，当STG 60和SBG 66间具有相同的外加电压时，VTD会比VBD大得多。换言之，具有较低εT效应的材料上会横跨较大的电压。注意到，若假设两介电质的厚度范围类似，εT效应主要是受到介电常数支配。图17更显示此电荷注入过滤器能提供一种电压分割功能。TD 63与BD 64两区域将外加电压分割且分享。此效应能避免介电质击穿的问题，因此产生超越公知技术的优点。举例来说，对施加约-4V电压之情况而言，横跨公知技术的穿隧介电质28的总电压可能约为-4.9V，这可能接近介电质击穿的起点。相对而言，由于本发明的能带结构的影响，这样的外加电压会在TD 63造成-3.7V的跨压，而在BD 64上造成-1.2V的跨压。因此，电荷注入过滤器的电压分割功能能提供较多的余裕(margin)以避免介电质击穿问题。虽然此处的讨论针对压电电子，但本领域技术人员将能明了，在类似的思维下，上述效应与优势也皆适用于压电弹道空穴注入。
在压电弹道电子注入通常使用的电压范围内，希望BD 64的跨压(VBD)能低于能垒高度98a。希望使VBD低于能垒高度98a的原因是为了将BD 64内的空穴能垒98维持为一种梯形能带结构，以能较有效地阻挡往后注入的LH 96和HH 97。参考图15即可更明了此种能垒结构。图中显示能垒高度98a形成能垒98的其中一侧(对空穴96与97是进入侧)，以及能垒高度98b形成能垒98的另外一侧(对空穴96与97是离开侧)。此梯形能垒98的离开侧的能垒高度98b的主要项等于ΔΦVB_GB-VBD，其中ΔΦVB_GB是能垒高度98a。在此特定实施例中，当STG 60与SBG66间的施加电压为-4V时，能垒高度98b约为0.7eV，因此保持能垒98的梯形结构。如上述原理所授而可明白得知的是，通过使TD 63和BD 63的介电常数和厚度最佳化以使VBD降低，能使能垒高度98a提高。
本发明特色之一在于能垒高度工程学观念所提供的效应以及该等效应用于注入过滤器内的实践。这些效应免除SBG 66所使用材料在公知技术中须具备大功率函数的要求。此外，注入过滤器提供了电压分割功能，因而不用与压电弹道电荷注入相妥协，就可令STG 60与SBG 66间的外加电压被BD 64与TD 63分割并分享。此电压分割功能解决公知技术中介电质击穿的问题。再者，由于往后注入电荷载子触发而发生在STG 60的撞击游离问题，也因运用注入过滤器抑制这些载子往后注入而有效地被解决。
因此，由上述说明可明白本发明所教示的注入过滤器与能带结构可在压电弹道电荷注入期间，有效地阻挡一种极性的电荷载予往后传输，然而却允许相反极性的电荷载子往前传输。因此，电荷注入过滤器62提供将电荷流“纯化”的电荷过滤机制。虽然以上并未描述，但一般希望SBG 66材料的费米位阶(Fermi Level)在平能带条件下，大约位于电荷过滤器62内BD 64的能带间隙的中央，如此当使用此种能带结构与注入机制运用于构建存储单元时，能最充分地利用该电荷过滤机制。
用于避免干扰的能垒高度工程学
当采用公知技术的弹道电荷注入机制与能带结构的存储单元100被排置于阵列环境中时，于有效的使用生命期间，在同一存储阵列中的其他单元实施单元操作(比方是编程、擦除，以及读取)而产生的累积性干扰下，此存储单元的单元状态(比方是“0”)可能会非刻意地转变成另一状态(比方是“1”)。以下将描述具有公知能带结构的单元容易发生这类干扰问题。然而这类扰问题可利用本发明之压电弹道电荷注入机制以及能带结构予以避免。
编程干扰
当利用压电弹道电子注入机制以对一选取单元进行编程时，编程干扰可能会发生在一存储阵列中未选取的存储单元内。编程干扰最严重的情况是在一未选取单元的CSR 68处于带正电(positively charged)(比方是处于擦除状态)的状态。仍参考图13，干扰是由不慎注入CSR 68上的电荷引发，因此与往前注入的电荷载子(比方是电子89)有所关联。也因此可了解，只要有效地阻挡往前注入的电子即可避免干扰事件发生。此电荷阻挡机制在本发明内通过如图13所示的两个能垒来达成。第一个能垒是能垒90，而依进来的电子89所见，其分别在进入侧和离开侧具有能垒高度91(ΔФVE_TT)与92(ΔФVE_TTB)。能垒高度92与能垒高度91两者之间有下述关系存在：
ΔΦVE_TTB＝ΔΦVE_TT-|VTD|        -(5)
其中，VTD是当编程干扰电压施加于STG 60和SBG 66之间时，横跨于TD 63上的电压。通过维持ΔФVE_TTB为正值，这两个能垒高度能使TD 63内的电子能垒90维持为一种梯形能垒。
类似地，第二个能垒是能垒93，而其依进来的电子89所见，分别在进入侧和离开侧具有能垒高度94(ΔФVE_TB)与95(ΔΦVE_TBG)。能垒高度95与能垒高度94两者之间有下述关系存在：
ΔΦVE_TBG＝ΔΦVE_TB-|VBD|            -(6)
其中，VBD是当编程干扰电压施加于STG 60和SBG 66之间时，横跨于BD 64上的电压。通过维持ΔΦVE_TBG为正值，这两个能垒高度在BD 64内能形成一种梯形能垒以阻挡电子89进来。因此，由于能垒90与93具有梯形能垒结构，此能带结构能提供一种有效阻挡电子89进入的机制，从而能防范编程干扰。
图18A就公知技术显示其与图13类似的能带图，用以说明单元干扰所带来的未知问题。在图18A中，有一能垒高度10c(ΔФVE_TT)，其对应于电子31的能垒高度。在避免干扰的偏压条件下，图中显示电子31能以直接穿隧的机制传输通过穿隧介电质层28并到达弹道栅12和保留介电质16的交界处。因此公知技术必须完全仰赖使电子31的能级低于能垒高度35，以令保留介电质26能作为阻挡往前注入的电子31进入浮动栅14的能垒。然而，当保留介电质26具有如图18A所示的三角形能带结构时，仍发生这些电子利用富尔诺罕穿隧机制来穿隧进入保留介电质26的导电带26a而随后再进入浮动栅14内的一些情况。在这样的事件中，当够多的电子非刻意地被引入和聚积在浮动栅14内时，会改变单元的状态。这种结果形成所谓的单元干扰(cell disturb)。图18A也显示传导电子40存在于P+多晶硅所构成的穿隧栅10内，并显示有一能垒高度10d与其相关。P+多晶硅内的电子40在一般电压范围内(比方是约2V)通常可予以忽略，但在高电压下(比方是约3V)而P+多晶硅被反转时，则可能变得很重要。图18A显示出，即使该单元已被施加偏压以避免编程干扰，传导电子40仍可能非刻意地注入浮动栅14。上述效应产生的累积性干扰也可能造成单元干扰的问题。
依据能垒高度的工程学观念可知，本发明的能带结构可较公知技术有效地避免编程干扰。仍参考图13，BD 64所形成的梯形能垒93为进来的电子89提供一额外的阻挡能垒。承能垒高度工程学理论所授，能垒高度94与95的最佳化可通过适当选取TD 63和BD 64的介电常数与厚度来达成，如此即能以不同于TD 63内能垒高度91与92的改变程度来电子式地改变能垒高度94与95。一般来说，希望梯形能垒的能垒高度94与95够高以阻挡电子89。为了防范干扰发生，一介于STG 60与SBG66间的编程干扰电压VPD必须选择为能令STG 60内的电子89的能级低于能垒高度94与95。应注意到，BD 64内的梯形能垒可通过使能垒高度95(即离开侧的能垒高度)维持为正值来保持。方法是通过适当地选取TD 63和BD 64的材料，以使STG 60和BD 64间具有大的导电带偏移量ΔΦCB_TB来达成，或通过使Vpd低于能垒高度ΔΦCB_TB、平能带电压Vfb，以及SBG 66的能带间隙(Eg)的相加值来达成。一个领会本处所提供的防范干扰方法的较好方式是参考公式(6)所描述的能垒高度95(ΔΦVE_TBG)，其可进一步表示为
ΔΦVE_TBG＝ΔΦCB_TB+Eg-(|Vpd|+Vfb)
上述公式在数学上明白表示着，若将Vpd维持低于ΔΦCB_TB，Eg以及-Vfb的相加值时，则可使能垒高度95(ΔΦVE_TBG)的高度维持为正值，从而可使电子能垒93保持为梯形。对此特定实施例而言，为了防范编程干扰，STG 60相对SBG 66的电压选择为介于约-1.0V至约-2.0V的范围。
如之前所述，能垒高度工程学允许部分的Vpd能横跨于BD64所在之处。因此，横跨TD 63的电压较公知技术为低。TD 63具较低的跨压可避免传导电子形成于P+多晶硅所构成的STG60内，从而可避免较高能量的传导电子40导致编程干扰。在STG 60内确定有传导电子40形成的情况中，避免传导电子40造成编程干扰的方法是保持梯形能垒的能垒高度94与95够高，以便阻挡电子40穿隧过TD 63与BD 64。而如能垒高度工程学理论所授，这可通过将能垒结构最佳化来达成。
擦除干扰
当利用压电弹道空穴注入机制以对一选取单元进行擦除时，擦除干扰可能会发生在一存储阵列中未选取的存储单元内。擦除干扰最严重的情况是对应未选取单元的CSR 68处于带负电(比方是处于编程状态)的状态。仍参考图11以说明此点。图11显示出对应此局面的能带图，其假定STG 60至SBG 66之间有一约+2V的擦除干扰电压。防范擦除干扰的电荷阻挡机制在本发明内仰赖图11内所提供的两个能垒来达成。第一个能垒是能垒85，而其依进来的LH 72和HH 73所见，分别在进入侧和离开侧具有能垒高度75(ΔΦVH_TT)与84(ΔΦVH_TTB)。能垒高度75与能垒高度84两者之间有下述关系存在：
ΔΦVH_TTB＝ΔΦVH_TT-|V′TD|            -(7)
其中，V′TD是擦除干扰期间横跨于TD 63上的电压。因此，通过将ΔΦVE_TTB维持为正值，这两个能垒高度能使TD 63内的能垒85维持为一种梯形能垒。
类似地，第二个能垒是能垒87，面对进来的LH 72和HH73，分别在进入侧和离开侧具有能垒高度86(ΔΦVH_TB)与88(ΔΦVH_TBG)。能垒高度86与能垒高度88两者之间有下述关系存在：
ΔΦVH-TBG＝ΔΦVH_TB-|V′BD|            -(8)
其中，V′BD是擦除干扰期间横跨于BD 64上的电压。通过将ΔΦVH_TBG维持为正值，这两个能垒使BD 64内的能垒87形成一种梯形能垒。因此，由于具有能垒85与87这两个梯形能垒，图11的能带结构能提供一种有效阻挡LH 72与HH 73进来的机制，从而能防范擦除干扰。
参见图18B，对公知技术作类似的分析。在图18B中，当穿隧栅10相对弹道栅12为正偏压时，因为穿隧介电质28设计为允许空穴30穿隧，所以能垒高度32无法阻挡空穴30。因此公知技术必须完全仰赖使空穴的能级低于能垒高度34，以令保留介电质26能作为阻挡空穴30进入浮动栅14的能垒。然而，当保留介电质26具有如图18B所示的三角形能带结构时，这些空穴30仍会利用富尔诺罕穿隧机制，产生穿隧进入介电质26的价电带26b而随后再进入浮动栅14的情况。在这样的事件中，当够多的空穴30非刻意地被引入和聚积在浮动栅14内时，会改变单元的状态。结果就是造成对未选取单元的干扰。由此可知，公知技术的能带结构和单元结构更易遭遇干扰问题。
依据能垒高度的工程学观念可知，本发明的能带结构可较公知技术有效地避免擦除干扰。参见图11，BD 64所形成的梯形能垒87为进来的空穴LH 72与HH 73提供一额外的阻挡能垒。承能垒高度工程学理论所授，能垒高度86与88的最佳化可通过适当选取TD 63和BD 64的介电常数与厚度来达成，如此即能以不同于TD 63内能垒高度75与84的改变程度来电子式地改变能垒高度86与88。一般来说，希望在未选取单元内的梯形能垒87的能垒高度86与88可以够高以避免干扰，而在被选取单元内的此两个能垒高度则可以够低以实行擦除操作。为了防范干扰发生，STG 60与SBG 66间的电压必须选取为能令空穴LH 72与HH 73的能级低于能垒高度86与88。应注意到，通过使能垒高度88(即离开侧的能垒高度)维持为正值，可保持BD 64内的梯形能垒87。这可通过适当地选取TD 63和BD 64的材料，以使价电带64b和60b间具有大的价电带偏移量(ΔΦVB_TB)来达成，或通过使擦除干扰电压Ved低于此价电带偏移量与平能带电压Vfb的相加值来达成。一个了解本处所提供的防范干扰方法的较好方式是参考前述的能垒高度88(ΔΦVH_TBG)的表示式，该表示式可进一步表示为
ΔΦVH_TBG＝ΔΦVH_TB-(Ved-Vfb)
上述公式在数学上明白表示着，若将Ved维持为低于ΔΦVB_TB和Vfb的相加值时，则可维持能垒高度88(ΔΦVH_TBG)的高度为正值，从而可保持梯形的能垒结构。
对此特定实施例而言，为了防范擦除干扰，STG 60相对SBG 66的电压选择为介于约+2.0V至约+2.5V的范围。
图19显示当STG 60相对SBG 66为正偏压时，能垒高度工程学对于穿隧电流的效应。为作比较，图19也就公知技术的能带结构，显示当穿隧栅10相对弹道栅12为正偏压时，穿隧电流的几个不同成分。公知技术的穿隧电流在适中偏压范围时(0至3V)包括空穴电流，而在较高偏压范围时(3V以上)则包括寄生CE电流。如之前所述(参见图3A)，C E电流来自由P+多晶硅构成的弹道栅12内反转层的电子37。公知技术则忽略了CE电流与其形成机制的影响。这在公知存储单元的操作上成为主要的问题。可发现明显不同的是，本发明的总穿隧电流仅包括空穴电流而已。在整个偏压范围内完全没有观察到有任何的寄生电流。寄生CE问题在本发明的存储单元能够予以避免的原因是由于部分的外加电压现在会被BD 64吸收掉。此外，本发明的空穴电流与电压间的关较公知技术更强。如图所示，本发明的空穴电流在擦除电压约5V时与公知技术具有类似的电流位准，而在约2V的干扰避免电压下则可予以忽略。在外加电压为2V的情况下，图中显示本发明的空穴电流比公知者小约104倍。换言之，根据本发明所提供的能垒高度工程学与能带结构而构建的存储单元，与公知技术所构建的存储单元相比，具有强约104倍的防制擦除干扰强度。
图20A显示SBG 66所见的总电容以及其与BD 64厚度(TBD)之间的关系，用以说明本发明能够提供抑制寄生电容的优点。为了达成穿隧注入的要求，对应于厚约3纳米的穿隧介电质28，公知技术的穿隧栅10与弹道栅12之间的寄生电容约为1.2×10-6Farad/cm2。在本发明中，对TD 63的氧化物与公知技术中穿隧介电质28具相同厚度，而BD 64的氮化物约为2纳米厚的结构而言，此电容可大幅减少至约9×10-7Farad/cm2。而当BD 64增厚至40埃和60埃时，此电容可分别更减至约7×10-7与5.8×10-7Farad/cm2。应注意到，增加BD 64的厚度对编程和擦除的干扰防范皆不会产生负面影响。可参考擦除用的能垒高度88(ΔΦVH_TBG)与编程用的能垒高度95(ΔΦVE_TBG)的表示式来了解原因。对擦除操作而言，可明白由ΔΦVH_TBG之表示式(＝ΔΦVB_TB-(Ved-Vfb))看出，能垒高度88(ΔΦVH_TBG)与BD 64的厚度实无关连，因此增加BD 64的厚度并不会改变能垒高度88。如上所述，将能垒高度88维持正值可将BD 64的价电带能垒87保持为梯形，而梯形结构在阻挡穿隧电荷载子中是相当重要的。此处所描述的效应是有好处的，主要在于它允许为避免干扰而对能垒高度88作的最佳化，以及为抑制寄生电容而对BD 64的厚度作的最佳化两者能分别执行。因此，最佳化的过程中无须任何妥协。事实上，将BD 64增厚可使梯形能垒的两侧都能更有效地阻挡电荷载子穿隧，原因是这些载子必须穿隧较长的距离。此外，较厚的BD 64也可接受较大的跨压，从而使TD 63的跨压减少。图20B显示BD 64的厚度对于能垒高度以及对于介电质跨压的影响。此图说明氮化物和氧化物为BD 64和TD 63材料的特定实施例。明显可知，能垒高度88(ΔΦVH_TBG)与BD 64的厚度(TBD)无关。图20B也显示，将BD 64增厚会导致能垒高度86(ΔΦVH_TB)增高。而依图11所示，较高的能垒高度86有利于阻挡LH 72与HH 73往前穿隧，因此在防范干扰上是值得的。
虽然以上图19与20所作的讨论是针对擦除干扰，但本领域技术人员应可明了，根据上述类似的教示，上述效应和优点皆可进一步应用于编程干扰。
本发明的存储单元
本发明的存储单元可利用上述压电弹道电子注入机制来作编程，以及利用上述压电弹道空穴注入机制来作擦除。
图21是根据本发明的一实施例，显示一存储单元200的剖面图。存储单元200包括一源极56，一漏极57，并伴随一沟道58于该源极56与漏极57之间，一主体59，其位于一具第一导电型(比方是P型)的半导体所构成的基板1内，一应变穿隧介电质(STG 60)，一注入过滤器62，一应变弹道栅66(以下简称SBG)，一由应变材料65组成的应变源，以及一电荷接收或储存区域68(以下简称CSR)。源极56和漏极57形成于该基板1内，并且典型上利用具第二导电型(比方是N型)的杂质，以约1×1018原子数/立方公分至约5×1021原子数/立方公分的掺杂浓度来作重度掺杂。CSR 68设置于该沟道58之上，并利用一沟道介电质61以与该沟道58相绝缘。该SBG 66设置于该CSR 68与该源极/漏极56/57上，并利用一保留介电质70(以下简称RD)以与CSR 68相绝缘，以及利用一扩散介电质69以与源极/漏极56/57相绝缘。SBG 66可以是重度掺杂的多晶硅、多晶硅结构的硅锗(Silicon-Gernanium)(“多晶硅锗(Poly SiGe)”)、也可以是具低电阻的内连线(interconnect)材料，比方是金属硅化物(Silicide)，也可以是耐火金属。STG60设置于包含穿隧介电质(TD 63)与阻挡介电质(BD 64)的注入过滤器62之上，并通过注入过滤器62与SBG 66绝缘。STG 60可以是可以是重度掺杂的多晶硅、多晶硅锗(PolySiGe)、低电阻的内连线材料，比方是金属硅化物(Silicide)或耐火金属，其厚度约介于20-400纳米。TD 63设置于STG 60和BD 64之间。TD 63所使用的材料可以是氧化物、氮化物、氮氧化物、氧化铝、氧化铪(Hafmium Oxide)、氧化锆(Zirconium Oxide)、氧化钛(Titanium Oxide)，或是这些材料的合金。并且具有约1.5纳米至约4纳米之间的厚度。BD64的材料可较TD63具有更窄的能带间隙，其材料可选自：氮化物、氮氧化物、氧化铝、氧化铪(Hafmium Oxide)、氧化锆(Zirconium Oxide)、氧化钛(Titanium Oxide)，或是这些材料的合金所组成的族群中。BD 64的厚度约为1纳米至6纳米。应变材料65可以是一应变源，用以提供机械应力至设置于其下的应变SBG 66，和/或提供机械应力至与其横向相邻并利用注入过滤器62与其作绝缘的应变STG 60。虽然图中并未显示，然而应变材料65当中有部分也能设置于STG 60之上以进一步提供应变至STG 60。STG 60与SBG 66间以一重迭区域来作重迭，并且CSR 68至少有一部分设置于该重迭区域之下。在一较佳实施例中，SBG 66包括两部分：一第一部分67a，其具有40纳米至400纳米范围的厚度，并大体上设置于源极56与漏极57之上，以及一第二区域67b，其具有10纳米至200纳米范围的厚度，并大体上设置于CSR 68之上。SBG 66的第一区域67a与第二区域67b的表面大体上可位于同一高度。
应变材料65可以是一提供不同种类应力(比方是压缩应力或张应力)的介电质，以于STG 60与SBG 66内产生压电弹道电荷注入所需的压电效应。此应力可以是一单轴应力(uniaxialstress)，具有一大致平行于SBG 66的第二部分67b表面的应力轴。该应力轴以第一方向延伸，如图中虚线箭头71所示。应变材料65的一个较佳实施例包括氮化物。氮化物的应力级与物理特性可在其形成期间以厚度与工艺条件来加以控制。举例来说，通过在氮化物的形成期间改变化学元素(比方是硅烷(Silane))的压力，可达到约五千万帕斯卡(50MPa)至约十亿帕斯卡(1Giga Pascal；1GPa)大小的应力。具有张应力或压缩应力的氮化物可利用广为人知的化学气相沉积(Chemical Vapor Deposiotion；CVD)技术来形成，比方是热-CVD(以形成张应力氮化物)或等离子-CVD(以形成压缩应力氮化物)。此外，氮化物的应力级可订制，甚至在有需要时，可利用熟知技术来加以松弛(Relax)，比方是利用剂量高于一临界浓度(比方是1×1014分子数/平方公分)的锗来离子注入氮化物。
本领域技术人员应可明白，在上述揭露的优点内，用作在SBG 66与STG 60上造成压电效应的应变源不需要源自应变材料65，也不需要源自图中所显示的位置，而可来自任何其他装置以及来自存储单元内的任何其他区域。此外，此应力不需要为单轴型，而可以为任何其他型(比方是双轴型(biaxialtype))。举例来说，当采用多晶硅为SBG 66的材料时，应变源可来自SBG 66。原因是多晶硅典型上可提供约200MPa至500Mpa范围的张应力。另一个可作为应变源材料的是钨硅化物(Tungsten-Silicide)，它是广泛运用于半导体IC制造的材料。钨硅化物能提供约1.5GP至2GPa范围的应力，并且可单独作为SBG 66的材料，或是可形成于一多晶硅层上而与该多晶硅层共同形成SBG 66。其他材料，如非晶硅(AmorphourSilicon)、多晶硅锗(Poly SiGe)、氮化钽(TaN)、氮化钛(TiN)等等，也可考虑作为支持压电弹道电荷注入的材料。此外，引入应变的装置不需要通过使用应变材料来达成，而可以经由其他种途径，比方是离子注入重原子(比方是硅、锗、砷等等)至晶体内欲作应变的区域。由于高于临界剂量的重原子(比方是硅、锗、砷等等)的注入干扰晶格的周期性，而产生移位环路(Dislocation Loops)，因此会在该区域内造成应变。该区域内的应变可进一步提供应力至其邻近区域。注入区域内的应力可由该区域内如氮之类的注入原子来保存，以避免在单元后续制造步骤的期间被释放。这种离子注入方法拥有简化工艺的优点，因其不需要沉积或蚀刻应变材料。此外，它是在受注入的区域造成应变，因此应变仅局限于最希望存在应变效应的区域。以上罗列的所有方法，皆能为本发明之压电弹道电荷注入提供想要的压电效应。此外，虽然本发明存储单元内仅显示有一个应变源而已，但本领域技术人员当可明白，两个以上的应变源可同时存在于同一单元内，用以提供任何型式的应力(张应力或压缩应力)至所附加权利要求内的存储单元内种种不同区域。
图22本发明另一实施例的存储单元300的剖面图。本发明的这个实施例与图21所示单元200的相异处在于应变材料65设置于SBG 66之上，并利用一注入过滤器62以与SBG 66相绝缘。此外，应变材料65的侧壁与STG 60侧壁横向相邻。这样可提供STG 60更强烈的应变并因而对该处的电荷载子造成更强烈的压电效应。虽然图中并未显示，应变材料65的一部分也可位于STG 60之上。
图23本发明另一实施例的存储单元400的剖面图。存储单元400除了一点外，其余皆与第22图的单元300相同。此差异点在于应变材料65与STG 60与SBG 66两区域相接触。如图所示，应变材料设置于SBG 66之上，其底部并与SBG 66的表面的一部份相接触。与图22所示的单元300类似，应变材料65的侧壁与STG 60侧壁横向相邻。由于应变源(即应变材料65)与应变区域(即STG 60或SBG 66)作直接接触，因此当使用压电弹道电荷注入机制以操作单元时，此结构提供一种更有效的手段，用以对这些区域造成应变，从而在这些区域内造成更强烈的压电效应。
因此可明白到，可以通过不同方法将应变源施加于本发明存储单元内的欲作应变区域上(比方是STG 60)。典型上，一应变源于一应变区域造成应变效应的强度会在与应变源做直接接触的区域内较强为烈，而在未与该应变源做直接接触的区域内此应变效应则可能较微弱和松弛。在某些情况中，未直接接触应变源的区域的应变型式甚至可能相反。举例来说，当一具张力型式的应变源与这些区域相邻但相绝缘时，这些区域内的应变可能为压缩型式的应变。这些效应在结合时，能提供一种分别执行STG 60与SBG 66内应变作的最佳化的方案，以能最完善地利用压电弹道注入机制。
图24本发明另一实施例的存储单元500的剖面图。存储单元500包括一源极56，一漏极57，并伴随一沟道58介于两者之间，一主体59于一具第一导电型(比方是P型)的阱3内，一应变穿隧介电质(STG 60)，一注入过滤器62，一应变弹道栅66(以下简称SBG)，一由应变材料65构成的应变源，以及一电荷储存区域68(以下简称CSR)。源极56、漏极57和阱3形成于一由半导体材料(比方是硅)构成的基板1内。在一较佳实施例中，基板1包括具该第一导电型(比方是P型)的硅，并且掺杂浓度约介于1×1015原子数/立方公分与约5×1017原子数/立方公分的范围。阱3形成一存储井区域，当中分布着一个个的存储单元，并且阱3与基板1间通过源极56相绝缘。阱3可具第一导电型，并且掺杂浓度较基板1为高，典型上约介于5×1015原子数/立方公分至约1×1018原子数/立方公分的范围。阱3的厚度可为约200纳米至4000纳米。源极56可利用具第二导电型(比方是N型)的杂质以约1×1018原子数/立方公分至约5×1021原子数/立方公分的掺杂浓度来做重度掺杂，其厚度可介于200-2000纳米。漏极57可利用具第二导电型(比方是N型)的杂质以约1×1019原子数/立方公分至约5×1021原子数/立方公分的掺杂浓度来做重度掺杂。漏极57可具有约50纳米至约250纳米的厚度，并位置限定为与阱3表面相邻。此存储单元500更包括一沟槽凹洞，该沟槽凹洞具有一沟槽侧壁501与一沟槽底部502，其中该沟槽侧壁501延伸进入漏极57、阱3，以及源极56之一部分，而在较佳情况中，沟槽底部502位于源极56所在范围内。漏极57连同源极56以及两者间的沟道58沿着沟槽侧壁501形成。一沟道介电质61与沟槽侧壁501与沟槽底部502相邻，并可利用氧化物、氮化物、氮氧化物，或是具有高介电常数的材料(比方是氧化铝、氧化铬、氧化锆等等)来制造。沟道介电质61的厚度典型上约为5纳米至50纳米之间。一扩散介电质69设置于该漏极57与该阱3上，并且厚度可介于约10纳米至约500纳米之间。CSR 68位于该沟槽凹洞所在范围内，并利用沟道介电质61以与漏极57、阱3，以及源极56相绝缘。CSR 68的宽度可约为10纳米至约500纳米的范围，而深度则约为100纳米至4000纳米的范围，并且形状大体上是矩形。设置于CSR 68之上的是一保留介电质(RD)70，其厚度约在5纳米至40纳米之间。RD 70所使用的材料可由氧化物、氮化物、氮氧化物、氧化铝、氧化铬、氧化锆，以及这些材料的混合物，如氧化物/氮化物/氧化物的混合层来制造而得。设置于RD 70与扩散介电质69上的是SBG 66，其所使用的材料与单元200内所使用的材料相似。在一较佳实施例内，SBG 66包括两部分：第一部分67a，其具有40纳米至400纳米的厚度，并大体上设置于该扩散介电质69上；一第二部分67b，其具有10纳米至200纳米的厚度，并大体上设置于CSR 68上。另一可供选择的SBG 66的配置结构将于以下作更详细的描述。STG 60设置于SBG 66之上并利用注入过滤器62以与SBG 66相绝缘。STG 60所使用的材料可与单元200内所使用的材料类似。注入过滤器62包括一穿隧介电质63(以下简称TD)以及一阻挡介电质64(以下简称BD)，其中TD 63设置于STG 60与BD 64之间。关于TD 63与BD 64的说明则与之前对单元200所作说明类似。应变材料65是一应变源，用以提供机械应力至设置于其下的应变SBG 66，和/或提供机械应力至与其横向相邻并利用注入过滤器62以与其作绝缘的应变STG 60。虽然图中并未显示，然而应变材料65中有部分也能设置于STG 60之上，以进一步提供应变至STG 60。STG 60与SBG 66间重迭于一重迭区域，而CSR 68至少有一部分设置于该重迭区域之下。
图25显示上述可供选择的三个实施例中SBG 66的部分放大剖面图。图25A与25B所示实施例的目标是希望形成厚度低于第一部分67a的SBG 66的第二部分67b，以期在本发明单元进行编程或擦除操作期间提升压电弹道电荷注入效率。在图25A所示的实施例中，缩减该第二部分67b厚度的方式，是提供该第二部分67b一往SBG 66方向内缩的凹面67c，其中该凹面67c大体上为一凹形轮廓(concave contour)。在图25B所示的实施例中，缩减该第二部分67b厚度的方式，是提供该第二部分67b的凹面67c与SBG 66内一半凹沟槽的下表面504a成一直线，其中沟槽侧壁504b大体上垂直于基板表面。第二部分67厚度的缩减程度根据SBG 66材料种类而决定，也可根据所欲达到的理想单元操作状态来决定，一般而言约为第一部分67a厚度的百分之十至约百分之八十。最后，图25C显示一个配置较为简单的SBG 66实施例，其中包含SBG 66的结构的第二部分67b的厚度大体上等于第一部分67b的厚度。此实施例的优点在于存储单元制造时，SBG 66的工艺较为简单。
图26依据本发明另一实施例，显示一存储单元520的剖面图。存储单元520与图24所示的存储单元500为类似的结构，两者间主要的差异是在CSR 68上。存储单元500定义CSR 68大体上为长方形，而存储单元520定义CSR 68大体上为“V”形或是截短的“V”形。此“V”形CSR 68包括两部分：一上部分503，其宽度可约为100纳米至2000纳米之间；一下部分504，其宽度可约为10纳米至100纳米之间。此“V”形CSR会使CSR 68与源极56之间的耦合电容达到最小，因而拥有提升SBG 66至CSR 68的电容性耦合的优点。
图27本发明另一实施例的存储单元540的剖面图。存储单元540与存储单元500与520为相似的结构，彼此间主要的差异是在CSR 68上。存储单元500与520定义CSR 68的沟槽底部502于源极56的范围内，而存储单元540则定义CSR 68延伸通过源极56，并且沟槽底部502位于基板1的范围内。
图28本发明另一实施例的存储单元560的剖面图。存储单元560与第24图所示的存储单元500为相似的结构，两者间主要的差异是在CSR 68上。存储单元500定义CSR 68大体上为长方形，并且CSR 68的表面大体上与基板1的表面在同一平面上，而存储单元560则定义CSR 68大体上为“T”形，并且CSR 68上部具有一上部分503伸出基板部分表面，并且与基板此部分表面相绝缘。此上部分503使CSR 68的上表面大体上高于基板表面。此“T”形CSR 68大体上包括两部分：上部分，其宽度可在150纳米至2000纳米范围之间；下部分504，其相邻于沟槽侧壁501与沟槽底部502，并且宽度可在50纳米至1500纳米之间。此“T”形CSR 68拥有使SBG 66与CSR 68间的电容性耦合较强的优点。此外，SBG 66的第二部分67b可在CSR 68之上部分503上方拥有一种凸状结构。SBG 66的第二部分67b的较薄厚度可自然地在制程内达到，因此能以自我对准(Self-Aligned)其下的CSR 68的方式来形成。第二部分67b的较薄厚度在采用压电弹道电荷注入机制的单元操作中较具优势。
到目前为止，所有揭露的存储器的隔离方案皆以接面隔离(junction isolation)方案为基础来作说明。在此接面隔离方案中，两相邻单元的漏极57利用阱3来彼此隔离。图29显示本发明所提供的另一种使单元间相隔离之替代方案。在此使用图24的存储单元500为单元结构的范例。而此处说明所增添的元件显示于图29的单元580内。现参考图29，图中显示有两个隔离区6并伴随一有源区5介于其间。场绝缘体506形成于阱3内，用以提供使相邻单元彼此隔离之隔离功能。如图所示，场绝缘体506可设置于SBG 66的第一部分67a之下，而深度比漏极57还深，但尚未到达源极56的上表面。这种场绝缘体可利用传统技术来制造，比方是本领域为人熟知的LOCOS过程或浅沟槽隔离(Shallow Trench Isolation，STI)。在一较佳实施例内，场绝缘体506采用浅沟槽隔离结构来形成，此种结构可以适用在较小的设计规则(Design Rules)，而可同样准确地形成。场绝缘体506大体上是长方形，厚度约200纳米，宽度则约为100纳米，并且典型上可利用本领域内为人熟知的绝缘材料来制造，比方是氧化物或其他介电质。而本实施例的目标是希望SBG 66的第一部分67a所贡献的寄生电容性成分中，其间的SBG 66和阱3间的电容性耦合能达到最小。SBG 66的电容性耦合最小化的优点在于每一存储单元内SBG 66所见的电容能减少，从而使存储单元操作(比方是编程、擦除，以及读取)的操作速率增加。现参照图30所示的结构剖面图，其中有三个完全相同的存储单元580彼此相连，借此图可进一步了解利用场绝缘体506以使相邻单元彼此隔离的方案，以及更可了解此方案对于电容性负载最小化的效应。存储单元所在之处的有源区5，介于隔离区6内的场绝缘体506之间，以形成一片段的存储单元阵列600。应能领略的是，虽然图中仅显示存储单元阵列600的一小部分，然而此处所提供的结构可应用于任何尺寸的阵列。每一单元内的SBG 66区域互相连接而定义出一贯穿整个阵列的SBG直线轨迹(line trace)508。举例来说，当一阵列具有多个列彼此交错的隔离区和有源区域，而当中每一有源区内均有多个存储单元时，存储单元的组成成分，比方是SBG 66，能够彼此连接而连续地贯穿整列的存储单元(横列或纵列)。结果，于SBG 66出现的电容负载效应当是同一SBG直线上单元总数与每一个别单元内SBG电容的乘积。因此，每一单元内SBG电容约50％的缩减可直接转化为每一SBG直线的总电容约50％的缩减，从而当其余存储单元操作参数或条件均维持相同时，一存储阵列内一单元的存取速率约提高了50％。
本领域技术人员应能明白的是，尽管上述单元500至580的实施例说明应变材料65与SBG 66直接接触，其他SBG 66的替代实施例，比方是如图22与图23所示的范例，皆可用于此种单元结构以对压电弹道第荷注入机制有所助益。此外，虽然此处是以存储单元500为例来解说替代的单元隔离方案，但本领域技术人员当能明白，根据图30所示的说明，对本发明的其他单元均能进行类似的应用。
在公知技术中，弹道栅12，让弹道电荷穿越其中，其材料的主要选择标准之一是需选取具较大功函数的材料。本发明将此限制完全移除，因此用作弹道传输的SBG 66使用的材料可以是任何导电材料。为了强调此点，在解说本发明的压电弹道电荷注入机制时，选取具有较小功函数的N型多晶硅为构成SBG 66的材料。本领域技术人员当可明白，本发明SBG 66的材料并不限制为N+型多晶硅，而可涵盖任何其他种类的导电材料，比方是P+型多晶硅、非晶硅(Amorphous Silicon)、多孔硅(Porous Polysilicon)，多晶硅锗(Poly SiGe)，Pt、Au、W、Mo、Ru、钽Ta、金属硅化物(比方是NiSi、Co Si)、TaN、TiN等等。
应注意到，目前据以说明的注入过滤器内BD 64的介电常数大于TD 63的介电常数。但本领域技术人员当可明白，应用本揭露所授的内容时，可修改注入过滤器以有效地阻挡寄生电荷载子(电子或空穴)往后穿隧。举例来说，过滤器内BD 64层的材料可修改为具有较窄的能带间隙以及与TD 63介电常数相似的介电常数。此外，BD 64层可不须要求为具有均匀化学元素的材料，而可允许当中元素渐次变化。此外，过滤器不需要包括两层介电质(比方是TD与BD)，而可以包括任何数目的介电质层，以便令过滤器能有效地阻挡和过滤电荷。举例来说，可设置一额外的介电质层于BD 64的另一侧，如此过滤器内，BD 64设置于TD 63与此额外加入的层之间。此额外加入的层的材料特性与厚度皆可与之前描述的TD类似。此外，任何适当的介电质材料，比方是SiON、Al2O3、HfO2、ZrO2、Ta2O5等等，都可以用来取代氧化物或氮化物。更者，这些材料的合成物或其所形成的合金，比方是氧化铪-氧化物之合金(HfO2-SiO2)、铪-氧化铝之合金(HfAIO)、铪-氮氧化物(HfSiON)的合金等等，都可用来取代氧化物或氮化物。
需了解到，本发明并非限制于此处所说明者以及上述实施例而已，而包含任何落于所附加权利要求内的所有变化。举例来说，虽然本发明是以电子式可擦除可编程的只读存储器(EEPROM)来作解说，但本领域技术人员应皆可明了，本发明可延伸至任何其他型式的非易失性存储器(比方是电子式可编程存储器或EPROM)。更者，虽然本发明是以单独一个单元来作解说，本领域技术人员应可明了，多个本发明单元可以安排成为本领域为人熟知的NAND或NOR的具有列与行的长方形阵列。
除此以外，在此所述本发明的非易失性存储器，利用一个与周围电极电性上相绝缘但电容上相耦合并由导电材料或半导体材料形成的CSR(即“浮动栅”)来储存电荷。在这样的储存方案中，电荷均匀分布于整个导电区域中。然而，本领域技术人员当可明白，本发明并非限制于此处所说明者以及上述实施例而已，而包括任何其他种类的电荷储存方案与媒介。举例来说，本发明的存储单元可将电荷储存于局部储存座(LocalizedStorage Sites)内，比方是一介电质层内的纳米晶体(Nano-Crystals)或阱(Traps)。这类电荷储存方案的优点是存储阵列内邻接单元间的干扰作用几乎可予以忽略。此外，这些储存座当中若有一个储存座周围的绝缘层发生局部击穿事件时，其他储存座所储存的电荷仍可维持住。一拥有阱为储存座的介电质可以是一氮化物层，举例来说，这而可利用本领域为人熟知的LPCVD(低压化学蒸气沉积)技术来形成。其他诸如HfO2和ZrO2等具有较深捕捉能量阱的介电质也可考虑作为捕捉介电质(trapping dielectric)的材料。作为储存座的纳米晶体可以是椭圆形的硅纳米晶体，其直径介于2纳米至7纳米的范围，并可利用为人熟知的CVD技术来制造。这些纳米晶体的材质并不限制为硅，而可为任何其他种可有效储存电荷的材料(比方是Ge、SiGe合金、HfO2、Au、Co、以及W等等)。
再者，本发明的应变材料可以不需要设置于STG的两侧，不需要设置于SBG之上，不需要在剖面观上为长方形，不需要与STG直接接触，也不需要与SBG直接接触，而可以设置在STG之上，可以设置在SBG之下，可以位于STG与SBG邻接区域的任何地点，可以在剖面观上为任何尺寸与形状，可以与STG作间接接触，以及可以与SBG作间接接触，只要能有效地提供应变至每一单元内的STG与SBG即可。此外，本发明的应变材料不需要为氮化物，不需要为介电质，不需要提供张应力，不需要提供压缩应力，而可为任何种类的材料，以及可以提供任何型式的应力(比方是切应力(Shear Stress))，只要能有效地为压电弹道电荷注入机制提供压电效应即可。
此外，本发明的电荷储存区域不需要在俯视观上为长方形，也不需要在剖面观上为长方形，而可以在俯视观和剖面观上为任何尺寸和形状，只要能够有效地储存电荷以及有效地连接每一存储单元内漏极57与源极56即可。此外，电荷储存区域的上表面不需要与基板表面在同一平面上，而可以在基板表面上方或下方的任何高度，只要能有效地与SBG 66与主体59作电容性耦合，以及有效地连接每一存储单元内漏极57与源极56即可。类似地，电荷储存区域的下表面不需要平行于基板表面，也不需要为平坦的平面，而可以具有任何形状，只要能够让电荷储存区域有效地储存电荷，有效地与SBG 66和主体28作电容性耦合，以及有效地连接每一存储单元内的漏极57和源极56即可。同样地，TD 63与BD 64的上表面与下表面不需要平行于基板表面，不需要为平坦的平面，以及不需要与基板在同一表面上，而可以在基板表面上方或下方的任何高度上，并与基板间的夹角可为任何角度，以及可具有任何形状，只要能够有效地容许压电效应电荷载子往前穿隧，并阻挡电荷载子往后穿隧即可。此外，沟道区域的表面不需要与基板表面在同一平面上，而可以在基板表面上方或下方的任何高度上，或与基板间的夹角可为任何角度，只要有效地连接每一存储单元内的漏极57和源极56即可。再则，源极56区与漏极57区，和/或源极与漏极直线，也可互换。更者，本领域技术人员将能领略，造成应变的来源不需要称作“应变源”，而能以任何名称(比方是“应力供应者(stressor)或是“应力源(stress source)”)来称呼。
本领域技术人员当可明白，应用本发明揭露所授内容时，可将应变源与电荷过滤器的结构更改以借其达到以上罗列的种种优点，凡此变化仍属于本发明的范畴。
存储单元操作中的自我设限弹道电荷注入
以下将利用一简单的电容模型来解说自我设限机制以及其于单元设计和单元操作上的用途。CSR 68的位准可利用下式作近似表示：
VCSR＝(QCSR+∑CiVi)/Ctatal            -(9)
而
∑CiVi＝CCSR-S×VS+CCSR-D×VD+CCSR-SBG×VSBG+CCSR-B×VB
以及
Ctotal＝CCSR-S+CCSR-D+CCSR-SBG+CCSR-B，
其中
QCSR是聚集在CSR 68上的总注入电荷(电子或空穴)；
CCSR-S是CSR 68与源极56之间的电容；
CCSR-D是CSR 68与漏极57之间的电容；
CCSR-SBG是CSR 68与SBG 66之间的电容；
CCSR-B是CSR 68与主体59之间的电容；以及
VS，VD，VSBG，以及VB和分别是设置于源极56，漏极57，SBG66和主体59的电压。
当一单元在初始状态下无任何电荷时，则于此初始状态下的CSR的电位VCSR_i可以下式近似：
VCSR_i＝∑CiVi/Ctotal           -(10)
编程操作
现欲对编程操作中的自我设限注入机制作解说，其中第一型电荷(比方是电子)选作编程过程中的弹道电荷。参考图31A，其显示图15的CSR 68导电带图的一部分，其中CSR 68的电位是处于初始状态。此导电带图就SBG 66至CSR 68之区域显示。图中显示电子89以一动能102来传输，此动能102足够使电子89越过RD 70导电带能垒高度76。在此图中，动能102于SBG 66和RD 70交界处比能垒高度76高出一102a之量。电子89随后进入RD 70的导电带70a，一路前进并最后由CSR68收集。借着此注入过程，负电荷(电子)将逐渐地累积于CSR68上，继而改变CSR的电位，结果改变RD 70内的电场。当注入过程继续进行时，此效应可能改变RD 70内电场的方向，使其从协助电子传输的方向(显示于图31A)，改变成为抵抗电子传输的方向(显示于图31B)。
参考图31B，其显示与图31A类似的能带图，两者主要的差异是CSR 68的电位不同。在此图中，CSR 68的电位在负电荷(电子89a)累积于CSR 68上之后，已不再是初始状态。当电荷注入过程持续进行时，图中显示以相同能量102传输进来的电子89现在会被排斥推回SBG 66而变成载子89b，并在该处可能以常温载子(thermal carrier)的型式传导离开。图中还显示这些电子89仅能进入RD 70内部分区域的导电带70a而无法越过RD 70的导电带能垒高度76a。图中更显示仍有一部分的电子载子89能通过量子力学穿隧机制穿隧通过76b的距离而到达CSR 68并成为电子载子89c。然而，载子89c的穿隧机率普遍上相当低(举例来说，约为百万分之一)，并预期会快速地降低(原因将于以下解释)。在这些效应的影响下，聚积在CSR 68上的电荷导致这些电子载子无法连续不断地到达CSR68。图31B所示的图示提供了本发明所揭露的自我设限机制的基础。电子载子89的流动速率与电压间的关系可能比在富尔诺罕穿隧中所观察到的还要强烈。这有几个理由。第一，RD 70的厚度约为6纳米或更厚，所以被考虑作为富尔诺罕穿隧的介电质。因此，在不考虑其他效应下，电子载子89的流动速率与电压间的关系与在富尔诺罕穿隧的特性相似，当中电流与电压间可观察到具有强烈的关系(特别是在低电压范围时，举例来说，若电压每改变约100mV，电流会改变约一个数量级之多)。第二，由于当电子注入而电子持续在CSR68上累积时，RD 70的能垒会随之增加并发展为一抵抗电场E，并且此电场变得比较会阻挡进来的电子89。此抵抗电场可利用下式来作近似：
E＝(QCSR-QCSR_fb)/(TinsulatorCtotal)
其中
QCSR_fb是当RD 70处于平能带条件下，位于CSR 68上的电荷；
Tinsulator是RD 70的厚度。
此造成抵抗电场的能垒高度76a(Φe)，依RD 70内的电子载子所见，能以下式来近似：
Φe＝q(QCSR-QCSR_fb)/Ctotal-ΔKe
其中
ΔKe是电子动能102与能垒高度76于SBG 66和RD 70交界处的差距102a；以及
q是单位电子电荷。
因此，在Φe小于零的情况(即ΔKe大于q(QCSR-QCSR_fb)/Ctotal)中，弹道电荷能被容许传输通过RD 70，并且抵抗电场对于阻挡进来电子的影响可予以忽略。当注入过程持续进行到Φe变成零时(即ΔKe等于q(QCSR-QCSR_fb)/Ctotal)，抵抗电场阻挡进来电子的效应开始产生。随着注入过程继续进行，RD 70内电子载子89所见到的能垒高度76a开始形成，并且当越来越多电子在CSR 68上累积时，能垒高度76a持续增加。在此效应影响下，被排斥的电子89b快速增加，继而变成与进来载子89的数目相等。结果，此效应使能参与富尔诺罕穿隧的载子数量减少，并因而能有效地使能到达CSR 68的穿隧载子89c减少。此机制更增加了阻挡进来的电子进入CSR 68的效应。
上述两效应为利用压电弹道电荷注入的单元编程操作提供了自我设限注入机制。在编程的初期阶段，电子载子89只要能越过能垒高度76，均能传输通过RD 70并到达CSR 68。但当编程事件继续进行，电子会持续在CSR 68上累积，从而降低CSR 68的电位至一较低值VCSR_P，结果一个新能垒76a形成，并且该新的能垒会阻挡所有进来的电子载子再进入CSR 68。整个编程循环就此完成，因为编程事件会因自我设限机制发生而结束。
当一编程事件完成时，CSR 68上的电荷总数可利用以下简单公式表示：
QCSR＝Ctotal(VCSR_P-VCSR_i)            -(11)
而此电荷总数还可利用另一种型式来近似表示：
QCSR＝QCSR_fb+(Ctotal/q)×ΔKe         -(12)
因此，在一编程事件的终点，CSR 68上的累积电荷总数端视两参数而定。第一，能量差距102a(ΔKe)，其为电子载子89的能量超出能垒高度76的大小。由于能量差距102a依STG 60与SBG 66间的能量差距而定，因此可通过STG 60与SBG 66间的偏压来决定储存于CSR 68内的电荷数量。总单元电容Ctotal具有随尺寸变化的效应(Sealing effect)，并且可在单元设计时使其最佳化以协助此效应。举例来说，对CSR 68上储存相同电荷量的情况而言，若总单元电容较大，则需要令STG 60与STG 66间的偏压较小。第二个总CSR电荷数的决定参数则与致使RD 70平能带条件的CSR电荷有关，其可转而利用存储单元内每一电极(比方是漏极57)的外加电压以及与该电极相对应的电容成分来决定。因此，经由选取一组上述参数，本发明容许存储单元可编程至一先验(a priori)状态。
公式(11)与(12)两者皆提示出适用于存储单元内来储存多位准逻辑态的效应。举例来说，公式(11)提示出，为了在本发明的单元200内储存四个逻辑态位准(即00，01，10，以及11四个状态)，可在电子注入期间，将VCSR_i设定为四种位准以在CSR 68上储存四个离散电荷总数QCSR。而设定VCSR_i的方法，举例来说，可通过外加四种不同位准的电压(比方是0V，1V，2V，3V)至源极56或漏极57或同时至这两区域，并于同时分别保持STG 60与SBG 66为固定电压(比方是STG 60与SBG66分别为-2V与2V)。明显可知，此四个状态的位准可以多种不同方式来处理。举例来说，一个设定这四个状态位准的简易方式是将初始状态(即被擦除单元的状态)设定为00状态。此方案设定VCSR_i为三个不同的电压位准，用以建立剩余的三个逻辑态(01，10，与11)，其中订定VCSR_i的方法与上述方式类似。安排四个离散的电荷总数QCSR的方式可以是将某一状态(比方是状态11)的电荷数安排为大于排列于它之前的状态(比方是状态10)。公式(12)提示出另一种多位准状态之储存方案。此方案利用QCSR与ΔKe(也即图31A中的能量102a差距)间的线性关系，因此通过设定ΔKe为不同的位准而储存离散的电荷总数QCSR，建立出具有多位准状态(multi-level state)。以上述四个位准状态并以初始状态为00的情况为例，此多位准储存方案设定三个不同的电压值于STG 60与SBG 66之间，并同时将源极56、漏极57与主体28的电压维持为定值。举例来说，对应此三状态的STG电压可分别为-2V、-2.5V，以及-3V，而SBG则皆维持为+2V。对一总电容约2.25×10-16Farad的存储单元而言，此偏压方案在STG 60每一次电压增加时(increment on STGvoltage)，为CSR 68增添一总量约为700个电子d电荷量。
现在可以明白了解，电子注入至CSR 68的过程会持续进行到阻挡弹道电子的效应发生为止。此阻挡效应来自CSR 68内能带的上升，其也对应于因电荷累积于CSR 68上而导致的CSR电位下降。因此，一注入能垒与其所连带产生的抵抗电场形成于RD 70内，并且当更多弹道电荷注入并累积在CSR 68上时，此能垒会持续升高。此效应会减少由STG 60流向CSR 68的电子流，直到上述能垒高到将进来的弹道电子完全阻挡为止。此电荷阻挡效应机制对电压相当敏感。换言之，电流与电压间的关系往往比在富尔诺罕穿隧中所观察到的关系还要敏感。此外，RD 70的厚度典型上约为6纳米或更厚，因此对电压较不敏感的电荷穿隧现象(即直接穿隧现象)无法发生。上述效应为弹道电荷注入提供一种有效的自我设限机制。此自我设限机制提供一种使电荷能够以多位准的状态来储存于CSR的方法。而其实行方式，举例来说，可经由累进地调整CSR 68邻近区域(比方是漏极57)的偏压，抑或是累进地调整STG 60与SBG66间的偏压，如此即可将递增的电荷数目注入在CSR上，从而允许本发明的存储单元能够储存多位准的逻辑态。
擦除操作
现欲再提供擦除操作中的自我设限注入机制，其中第二型电荷(比方是空穴)选作擦除过程中的弹道电荷。参考图32A，其显示图10所示CSR 68的价电带图的一部分，其中CSR 68的电位是处于擦除的初始状态，因此有第一型电荷(比方是电子89a)聚居其上。图中显示空穴72以一动能104来传输，此动能104足够使空穴72越过RD 70价电带能垒高度77。在此图中，动能104高出能垒高度76约104a之多。空穴72随后进入RD 70的价电带70b，一路前进并最后由CSR 68加以收集。这些空穴72可逐渐地使CSR 68累积正电，继而改变CSR的电位，于是改变RD 70内的电场。当这样的注入过程持续进行时，此效应可能改变此电场的方向，使其从协助电荷传输的方向(显示于图32A)，改变成为抵抗空穴传输的方向(显示于图32B)。
参考图32B，其显示与图32A类似的能带图，两者主要的差异在于CSR 68的电位不同。在此图中，CSR 68因初始电子89a已被中和，并且正电荷(空穴72c)已经累积，不再是初始状态。当电荷注入过程持续进行时，图中显示以相同能量104传输进来的空穴72现在会被排斥推回SBG 66而变成载子72b，并在该处可能以常温载子的型式传导离开。图中还显示有些空穴72仅能进入RD 70部分区域的价电带70b而无法越过RD 70的价电带能垒高度77a。图中更显示出，这些空穴72当中有一部分能通过量子力学穿隧机制穿隧77b的距离而到达CSR 68。它们最后在CSR 68内成为空穴载子72d并聚居于CSR 68之上。然而，空穴载子72d的穿隧机率普遍相当低，并会当更多空穴72c累积在CSR 68上时快速降低。在这些效应的影响下，聚积在CSR 68上的电荷导致进来的空穴72无法连续不断地到达CSR 68。图32B所示的图示提供了本发明所揭露的擦除操作中自我设限机制的基础。可注意到，图32B与图31B类似，差异仅在载子种类以及载子所传输的能带而已。因此本领域技术人员当可明白，利用空穴的自我设限擦除机制的特征与前述利用电子注入的自我设限编程机制会相当类似。对利用空穴来实行的擦除操作而言，在擦除的初期阶段，空穴72只要能越过能垒高度77，都能传输通过RD 70并到达CSR 68。但当CSR的电子完全被注入的空穴中和时，正电荷(空穴72c)开始在CSR 68上累积而将CSR 68的电位增加成为一较高值VCSR_E，结果会形成一个新能垒77a以及一抵抗电场以有效地阻挡所有进来的空穴再到达CSR 68。整个编程循环就此完成，因为擦除事件会因自我设限机制发生而结束。
当一擦除循环完成时，CSR 68上的电荷总数可利用以下简单公式表示：
QCSR＝Ctotal(VCSR_E-VCSR_i)        -(13)
而此电荷总数还可利用令一种型式来近似表示：
QCSR＝QCSR_fb+(Ctotal/q)×ΔKh     -(14)
其中ΔKh是空穴载子的动能104和能垒高度77于SBG 66和RD 70交界处的能量差距104a，并可通过STG 60与SBG 66间的偏压来设定。
因此，在一擦除事件的终点，CSR 68上的累积电荷总数可利用公式(14)内的两个参数来决定。第一，能量差距104a(ΔKh)，其为空穴72的能量超出能垒高度77的大小。因此可通过选取STG 60与SBG 66间的偏压来决定储存于CSR 68内的电荷数量。第二个CSR总累积电荷数的决定参数是QCSR_fb，其与致使RD 70平能带条件的CSR电荷有关，所以可利用存储单元内每一电极(比方是漏极57)的外加电压以及与该电极相对应的电容成分来决定。因此，经由选取一组上述参数，本发明容许存储单元可擦除至一先验状态。此外，QCSR与ΔKh间的线性关系(即额外能量104a)也在擦除本发明存储单元至先验状态的操作中提供优势。在非易失性存储单元的擦除操作中，上述两个效应皆可用来防范公知技术因采用富尔诺罕穿隧机制以作擦除而发生的过度擦除问题。此外，可利用这些效应来将存储单元擦除至多位准的状态。举例来说，以四位准逻辑态(即00，01，10，与11状态)以及公式(13)所提示的效应为例，在空穴注入期间，通过将VCSR_i设定为四种位准以储存四个离散的电荷总数QCSR，可设定四个逻辑态的位准。而设定VCSR_i的方法，举例来说，可通过外加四种不同位准的电压(比方是0V，1V，2V，3V)至源极56或漏极57或同时至这两区域来达成。在考虑此范例内的偏压方案时，可外加适当偏压(比方是-3V)于主体59上以避免源极56/漏极57成为正向偏压(Forward Biasing)。
本领域技术人员应能了解，不论是利用哪一型的电荷来操作单元，此处所揭露关于自我设限机制大体上都是正确可行的。举例来说，空穴可选取来进行编程操作，以及电子可选取来进行擦除操作。此外，不管利用哪一型的注入机制，都可在存储单元内储存多位准的逻辑态。
应注意到，对依据本发明而建造的存储单元而言，可利用绝对值低或等于3.3V的电压位准来实行编程和擦除操作。此外，上述的擦除机制和单元结构使单元具个别接受擦除的特征，这非常适用于储存周期性变化的常数等资料。同样的特征可衍伸至这类单元所组成的小群组(比方是用作储存一个数位字元的单元，其包含八个单元)，在这样的小群组中，单元被同时擦除。除此之外，同样的特征还可衍伸至这类单元所组成的大群组(比方是储存软体程式码的单元，其可包含2048个配置为页面的单元，或包含多个组成阵列结构的大量页面)。
最后，将描述本发明单元的读取操作，以使整个单元操作的说明完整。若单元被安排成为具有行与列的长方形阵列时，也即多个单元组成本领域内为人熟知的NOR或NAND结构时，如此可对读取操作作最佳的说明。可利用具有N导电型的源极56与漏极57，以及P导电型的主体59来说明单元之读取操作。为了读取一阵列中一个被选取的单元，一约+1V的读取电压施加于受选取单元内的漏极57上，以及约2.5V的电压(依据装置的供应电压元而定)施加于受选取单元内的SBG 66上。而其他区域(即STG 60与主体59)则位于地位准(groundpotential)。如果CSR 68是带正电(即CSR 68经过电子放电)，则沟道区58导通。结果，一电流将由源极56流向漏极57。这会是状态“1”。
另一方面，若CSR 68是处于带负电，则沟道区24要不是轻微地导通或就是完全关闭。因此即使SBG 66与漏极57都拉抬为读取电位，极少电流或完全没有电流能流经沟道58。如此，存储单元在感测下是位于状态“0”。在未选取行或列中的单元内，源极56、漏极57以及SBG 66都是接地，因此仅有被选取的单元被读取。具本领域之通常技术者应能领略，虽然此读取方案是以具有两个逻辑态(即“0”与“1”)的单元来作解说，但显然地，此读取方案可应用至具有多位准状态的单元。
本发明的存储单元可形成于一具有周边电路的阵列内，而该阵列的周边电路可包含本领域内皆为人熟知的传统列位址解码电路、行位址解码电路、感测放大器电路、输出缓冲电路，以及输入缓冲电路。
应了解的是，本发明的电荷注入机制可不限制于此处所说明的存储单元与上述实施例而已，而可以应用至其他任何半导体装置。举例来说，本发明的图10与图15可应用至晶体管或放大器。实行方式是将STG，SBG，以及CSR区域分别适当地指派为晶体管的射极(Emitter)区，基极(Base)区，以及集极(Collector)区。图33显示一个利用此方式而装配得的晶体管700。晶体管700包括一射极60，一基极66，一位于射极60与基极66的注入过滤器62，以及一集极68，其位于一由半导体(比方是硅)或绝缘体(比方是SiO2)构成的基板1。过滤器62可包括一TD 63与一BD 64。此晶体管700可更包括一应变材料65构成的应变源，其用以提供机械应力至下方的基极66并使基极66作应变，和/或使横向相邻的射极60作应变。这些区域的材料特性、制造方法、规格，以及其他信息皆可参考上述数个存储单元内具有相同参考指标的对应区域。举例来说，射极60，基极66，和集极68都是导电材料(比方是硅、多晶硅、SiGe、TiN、TaN、Au、Mo、Pt、NiSi、CoSi等等)。而此存储器的操作方式可采用压电弹道电荷注入机制来从射极60传输电荷载子(电子或轻空穴)达成。以电子为例，通过施加方向有利于电子穿越基极的机械应力至基极，晶体管700可达到约0.95或更高的最佳传输率(Transfer Ratio)。此机械应力能使电子往具有较轻有效质量的导电带能谷重新聚集，因此更可用以降低基极的片电阻。此外，依据本发明而构建的过滤器结构还可抑制射极和基极间的寄生电容，使其缩减至约6×10-7Farad/cm2，于是解决了在Mead之文章内关于放大器部分中，曾一度被考虑的主要问题。事实上，此电容远低于现今双载子晶体管(Bipolar Transistor)内射极与基极间的电容(1.76×10-6Farad/cm2)(请参照Bock et al，“3.3ps SiGe BipolarTechnology”.IEDM Technical Digest，pp.255-258，2004”)。这些效应单独一项或整体皆可将连带产生的RC延迟抑制住。因此，本发明晶体管的最低晶体管速率在此结构下可受中转时间(Transit Time)的限制，结果可低于0.5微微秒(pico-second)，所以能够容许兆赫(Tera-Hertz)装置操作。
本发明独特的处在于压电弹道电荷注入机制以及能垒高度工程学两者所提供的效应。这些效应导致存储单元和晶体管结构内的独特构成，也即适用于压电弹道电荷注入机制的应变源，以及适用于能垒高度工程学的注入过滤器。虽然在结构图示中这两个成分是同时出现，但本领域技术人员当可明白，这两个成分不需要在同一单元或晶体管内同时存在，而能以落于所附加权利要求的变化型式来存在。举例来说，本发明的存储单元可包括应变源但不包括注入过滤器。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
1：基板                22：主体
3：阱                  23：基板
5：有源区              24：浮动栅介电质
6：隔离区              26：保留栅介电质
10：穿隧栅             26a：保留栅介电质的导电带
10a：穿隧栅的导电带    26b：保留栅介电质的价电带
10b：穿隧栅的价电带    28：穿隧介电质
10c、10d：能垒高度     28a：穿隧介电质的导电带
12：弹道栅             28b：穿隧介电质的价电带
12a：弹道栅的导电带    29：介电质填充材料
12b：弹道栅的价电带    30：空穴
14：浮动栅             31：价电子
16：源极               32、33、34、35：能垒高度
18：漏极               36：价电子
20：沟道               37：传导电子
37a：传导电子37的传输路径    62：电荷注入过滤器
38：空穴                     63：穿隧介电质
39：能垒高度                 63a：穿隧介电质的导电带
40：电子                     63b：穿隧介电质的价电带
40’：高能电子               64：阻挡介电质
40a：空穴                    64a：阻挡介电质的导电带
40b：电子                    64b：阻挡介电质的价电带
41：电子                     65：应变材料
42：导电带能谷               66：应变弹道栅
42a：导电带能谷42的最小值    66a：应变弹道栅的导电带
44：导电带能谷               66b：应变弹道栅的价电带
44a：导电带能谷44的最小值    67a：应变弹道栅的第一部分
46：LH次能带                 67b：应变弹道栅的第二部分
46a：LH次能带46的最大值      67c：应变弹道栅的第二部分的凹面
48：LH轻能带                 68：电荷接收或储存区域
48a：HH次能带48的最大值      68a：电荷接收或储存区域的导电带
50：空穴                     68b：电荷接收或储存区域的价电带
52：价电带最大值             69：扩散介电质
54、55：能带间隙             70：保留介电质
56：源极                     70a：保留介电质的导电带
57：漏极                     70b：保留介电质的价电带
58：沟道                     71：应力沿伸方向
59：主体                     72：轻空穴
60：应变穿隧栅               72a：轻空穴72的电流
60a：应变穿隧栅的导电带      72b：排斥推回的轻空穴72
60b：应变穿隧栅的价电带      72c：累积的轻空穴72
61：沟道介电质               72d：空穴载子
73、74：重空穴             81：第二电子能垒
75：价电带能垒高度         82、83、84：能垒高度
76、76a：导电带能垒高度    85：第一空穴能垒
76b：穿隧距离              86：能垒高度
77、77a：价电带能垒高度    87：第二空穴能垒
77b：穿隧距离              88：能垒高度
78：第一电子能垒           89、89a、89b、89c：电子
79、80：能垒高度           90、93：电子能垒

Claims (37)

1、一种半导体装置，包括：
一第一导电区域；
介电质区；
一第二导电区域，其与该第一导电区域相邻，并且通过该介电质区与该第一导电区域相绝缘；
一第三区域，其与该第二导电区域相邻且相绝缘；以及
一应变源，用以提供一机械应力至该第一与第二导电区域至少其中之一。
2、根据权利要求1所述的半导体装置，其特征在于，该介电质区包括：一电荷注入过滤器于该第一与该第二导电区域之间，其中该电荷注入过滤器允许具某极性的电荷载子由该第一导电区域传输通过该第二导电区域以至该第三区域，并且阻挡具相反极性的电荷载子由该第二导电区域传输至该第一导电区域。
3、根据权利要求1所述的半导体装置，其特征在于：该机械应力为张应力和压缩应力其中之一。
4、根据权利要求1所述的半导体装置，其特征在于：该机械应力产生沿与该第二导电区域中的电荷载子传输方向平行的方向的应变。
5、根据权利要求1所述的半导体装置，其特征在于：该第二导电区域包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、硅化物、N+型多晶硅、P+型多晶硅、N+型多晶硅锗、多孔硅、P+型多晶硅锗所组成群组中选择出的材料。
6、根据权利要求1所述的半导体装置，其特征在于：该应变源包括由氮化物、钨硅化物、非晶硅、多晶硅锗、TaN、TiN所组成群组中选择出的材料。
7、根据权利要求1所述的半导体装置，其特征在于：该应变源包括移位环路于该第一与第二导电区域至少其中之一内。
8、根据权利要求2所述的半导体装置，其特征在于，该电荷注入过滤器包括：
一第一介电质，与该第二导电区域相邻；以及
一第二介电质，与该第一导电区域相邻，其中该第一介电质的能带间隙窄于该第二介电质的能带间隙。
9、根据权利要求8所述的半导体装置，其特征在于该第一介电质的介电常数与该第二介电质厚度的乘积大于该第二介电质的介电常数与该第一介电质厚度的乘积。
10、根据权利要求8所述的半导体装置，其特征在于：该第二介电质包括氧化物，以及该第一介电质包括由氮化物、氮氧化物、Al2O3、HfO2、ZrO2、TiO2、Ta2O5，以及以上化合物所构成的合金所组成群组中选择出的材料。
11、根据权利要求8所述的半导体装置，其特征在于：该第二介电质包括氮氧化物，以及该第一介电质包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5，HfO2-SiO2以及以上化合物所构成的合金所组成群组中选择出的材料。
12、一种非易失性存储单元，包括：
一主体，由一具第一导电型的半导体材料构成；
一第一导电区域；
一第二导电区域，其与该第一导电区域相邻且相绝缘；
一电荷储存区域，其与该第二导电区域相邻且相绝缘；
一应变源，用以提供一机械应力至该第一导电区域与该第二导电区域至少其中之一；
一第三区域与一第四区域，形成于该主体内并彼此分离，且皆具第二导电型；以及
一沟道区域于主体内该第三与第四区域之间，并与该电荷储存区域相绝缘。
13、根据权利要求12所述的非易失性存储单元，其特征在于，  更包括：一电荷注入过滤器于该第二导电区域与该第一导电区域之间，其中该电荷注入过滤器允许具某极性的电荷载子由该第一导电区域通过该第二导电区域以传输至该电荷储存区域，并且阻挡具相反极性的电荷载子由该第二导电区域传输至该第一导电区域。
14、根据权利要求12所述的非易失性存储单元，其特征在于：  该机械应力为张应力和压缩应力其中之一。
15、根据权利要求12所述的非易失性存储单元，其特征在于：该机械应力产生沿与该第二导电区域中的电荷载子传输方向平行的方向的应变。
16、根据权利要求12所述的非易失性存储单元，其特征在于：该第二导电区域包括由Pt、Au、W、Mo、Ru、Ta、TaN、TiN、硅化物、N+型多晶硅、P+型多晶硅、N+型多晶硅锗、多孔硅、P+型多晶硅锗所组成群组中选择出的材料。
17、根据权利要求12所述的非易失性存储单元，其特征在于：该电荷储存区域包括多晶硅。
18、根据权利要求12所述的非易失性存储单元，其特征在于：该电荷储存区域包括多个彼此分离并由半导体材料构成的纳米晶体。
19、根据权利要求12所述的非易失性存储单元，其特征在于：该电荷储存区域包括一具有多个电荷储存阱的介电质。
20、根据权利要求12所述的非易失性存储单元，其特征在于：该应变源包括由氮化物、钨硅化物、非晶硅、多晶硅锗、TaN、TiN所组成群组中选择出的材料。
21、根据权利要求12所述的非易失性存储单元，其特征在于：该应变源包括移位环路于该第一与第二导电区域至少其中之一内。
22、根据权利要求13所述的非易失性存储单元，其特征在于，该电荷注入过滤器包括：
一第一介电质，与该第二导电区域相邻；以及
一第二介电质，与该第一导电区域相邻，其中该第一介电质的能带间隙窄于该第二介电质的能带间隙。
23、根据权利要求22所述的非易失性存储单元，其特征在于：该第一介电质的介电常数与该第二介电质厚度的乘积大于该第二介电质的介电常数与该第一介电质厚度的乘积。
24、根据权利要求22所述的非易失性存储单元，其特征在于：该第二介电质包括氧化物，以及该第一介电质包括由氮化物、氮氧化物、Al2O3、HfO2、ZrO2、TiO2、Ta2O5，以及以上化合物所构成的合金所组成群组中选择出的材料。
25、根据权利要求22所述的非易失性存储单元，其特征在于：该第二介电质包括氮氧化物，以及该第一介电质包括由氮化物、Al2O3、HfO2、TiO2、ZrO2、Ta2O5以及以上化合物所构成的合金所组成群组中选择出的材料。
26、根据权利要求12所述的非易失性存储单元，其特征在于，该第二导电区域包括：
一第一部分，设置于该第三与第四区域之上，并与该第三与第四区域相绝缘；以及
一第二部分，设置于该电荷储存区域之上，并与该电荷储存区域相绝缘。
27、根据权利要求26所述的非易失性存储单元，其特征在于：该第二导电区域的第二部分比该第一部分薄。
28、根据权利要求12所述的非易失性存储单元，其特征在于：该电荷储存区域设置于一沟槽内，其中该沟槽具有一侧壁与一底部形成于该主体内。
29、根据权利要求28所述的非易失性存储单元，其特征在于：该沟槽垂直于该主体的一表面；以及该沟槽的底部平行于该主体的该表面。
30、一种操作非易失性存储单元的方法，其特征在于：该非易失性存储单元具有多个状态以及包括一第一导电区域，一第二导电区域，一电荷注入过滤器于该第一与第二导电区域之间，一第三区域与该第二导电区域相邻并相绝缘，一应变源以提供一机械应力至该第一与第二导电区域至少其中之一，以及具第一导电型的一源极与一漏极区域设置于一第二导电型半导体构成的主体内，其中该源极与漏极区域相分离且相绝缘，该非易失性存储单元的操作方法包括：
施加一第一电压于该第一导电区域上；
施加一第二电压至该第二导电区域上；
施加一主体电压至该主体；
施加一源极电压至该源极区域；以及
施加一漏极电压至该漏极区域，以经由压电弹道电荷注入机制，将电荷载子由该第一导电区域通过该第二导电区域注入该第三区域，而建立出该非易失性存储单元的多个状态当中之
31、根据权利要求30所述的操作非易失性存储单元的方法，其特征在于：该电荷注入过滤器允许具某极性的电荷载子由该第一导电区域传输通过该第二导电区域以至该第三区域，并且阻挡具相反极性的电荷载子由该第二导电区域传输至该第一导电区域。
32、根据权利要求30所述的操作非易失性存储单元的方法，其特征在于：该非易失性存储单元通过储存一离散数量的电荷于该第三区域中以储存该多个状态当中之一。
33、根据权利要求30所述的操作非易失性存储单元的方法，其特征在于：该主体电压、该源极电压以及该漏极电压于一第一电压设定中被设定，以将该非易失性存储单元设定为该多个状态当中的一第一状态，以及该非易失性存储单元的操作方法更包括：
施加一第二电压设定以设定该主体电压、该源极电压以及该漏极电压，用以将该非易失性存储单元设定于该多个状态当中的一第二状态；
施加一第三电压设定以设定该主体电压、该源极电压以及该漏极电压，用以将该非易失性存储单元设定于该多个状态当中的一第三状态；以及
施加一第四电压设定以设定该主体电压、该源极电压以及该漏极电压，用以将该非易失性存储单元设定于该多个状态当中的一第四状态。
34、根据权利要求33所述的操作非易失性存储单元的方法，其特征在于：该第一状态下该第三区域上的电荷数量小于第二状态下该第三区域上的电荷数量，该第二状态下该第三区域上的电荷数量小于该第三状态下该第三区域上的电荷数量，该第三状态下该第三区域的电荷数量小于该第四状态下该第三区域上的电荷数量。
35、根据权利要求30所述的操作非易失性存储单元的方法，其特征在于：该第一与第二电压于一第一电压设定中设定，以将该非易失性存储单元设定为该多个状态当中之一第一状态，以及该操作非易失性存储单元的方法更包括：
施加一第二电压设定以设定该第一电压与该第二电压，用以将该非易失性存储单元设定于该多个状态当中的一第二状态；
施加一第三电压设定以设定该第一电压与第二电压，用以将该非易失性存储单元设定于该多个状态当中的一第三状态；以及
施加一第四电压设定以设定该第一电压与第二电压，用以将该非易失性存储单元设定于该多个状态当中的一第四状态。
36、根据权利要求35所述的操作非易失性存储单元的方法，其特征在于：该第一状态下该第三区域上的电荷数量小于第二状态下该第三区域上的电荷数量，该第二状态下该第三区域上的电荷数量小于该第三状态下该第三区域上的电荷数量，该第三状态下该第三区域的电荷数量小于该第四状态下该第三区域上的电荷数量。
37、一种操作半导体装置的方法，其特征在于：该半导体装置包括一第一导电区域、一第二导电区域，其与该第一导电区域相邻并与其绝缘、一第三区域，与该第二导电区域相邻并与其绝缘、一应变源，以提供一机械应力至该第一与第二导电区域至少其中之一，该半导体装置的操作方法包括：
施加一第一电压于该第一导电区域上；
施加一第二电压至该第二导电区域上；以及
施加一第三电压于该第三区域上，以通过压电弹道电荷注入机制，将电荷载子由该第一导电区域通过该第二导电区域注入该第三区域。
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