CN100447986C - 非易失性存储单元的均匀位线交连 - Google Patents

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Abstract

本发明提供一种存储单元阵列，此存储单元阵列包含多个存储单元，各存储单元通过M条字线与M条位线(224)的栅格而互联，其中，M＝2，3，4，5，…，并且M条位线(224)中的每一条均隐埋。该阵列还包含多个接头(228A)，其中N条字线中的每一条，N＝1，2，3，…，均形成多个接头(228A)中的一个接头，其中，多个接头(228A)中的每一个均覆盖多个存储单元中的一个不同的控制栅极(228)。交连带(231)将隐埋位线(224)的其中一条连接至位于多个接头(228A)的其中一个的下方的控制栅极(228)，并且每P条字线即形成一个选择晶体管(232)，其中P大于N。

Description

非易失性存储单元的均匀位线交连
技术领域
本发明涉及非易失性存储装置领域。本发明尤其涉及一种具有位线的多位闪速电可擦除可编程只读存储器(multi-bit flash electricallyerasable programmable read-only memory(EEPROM))单元。
背景技术说明
用于非易失性的信息储存的存储装置在目前广泛使用着，其用途很广。非易失性半导体存储器的一些实例包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、与闪速EEPROM。
半导体EEPROM装置涉及较ROM更为复杂的处理与测试程序，但是具有电可编程与擦除的优点。若将EEPROM装置使用于电路中，即可进行装置电路内的擦除与重新编程，而是用传统EPROM存储器所无法做到的。闪速EEPROM与EEPROM的相似之处在于存储单元可以进行电编程(即写入)与擦除，但闪速EEPROM具有额外的立即擦除所有存储单元的能力，从而得到了闪速EEPROM的名称。
一种单晶体管氧化物-氮化物-氧化物(ONO)EEPROM装置的实例发表在题为“一种纯单晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-Transistor Oxide-Nitrogen-Oxide EEPROM Device)”的技术论文中，作者为T.Y.Chan，kk.Young和Chenming Hu，发表于1989年3月的IEEE Electron Device Letters中。其中通过热电子注入来对存储单元编程，并且所注入的电荷储存于该装置的氧化物-氮化物-氧化物(ONO)层中。ONO EEPROM装置的其它实例则发表于美国专利第5,635,415号和第5,768,192号与PCT专利申请公告WO 99/07000，在此结合上述每一参考资料的内容以作参考。
对于公知的NROM装置，如图1所示，一个NROM存储单元100包含由多重栅极(polygates)或字线102与隐埋位线104构成的的栅格。位线104形成于基底(substrate)的N+区，从而当在金属层中形成位线时，即在该区域形成高密度的位线。在每N个或N/2个多重栅极102中，要求设置选择晶体管(select transistor)106，其中，N是位于各接头108之间的多重栅极数目。在过去，每16或32个存储单元就要有一个选择晶体管，以减少位线至存储单元的电阻值。N+区的位线电阻限制各选择晶体管之间的存储单元数目。
对带有叠栅的闪速存储单元而言，与该存储单元结合的接头必须与栅极的多晶硅之间保持间隔。随着特征尺寸依集成电路工艺发展而减小，就需要有更小的尺寸以达到更高的封装密度。一般而言，每个接头须与叠栅保持间隔，如此对准误差才不会导致叠栅与源极接头或漏极接头的短路。接头与栅极之间的间隔有助于闪速存储单元的外型尺寸的控制。
发明概述
从一方面上看，本发明涉及一种存储单元阵列，该存储单元阵列包含经由M条字线与M条位线的栅格而互联的多个存储单元，其中，M＝2，3，4，5，…，而且M条位线中的每一条均隐埋。该阵列更包含多个接头，其中，每N条字线即形成多个接头中的一个接头，N＝1，2，3，…，其中，多个接头中的每个接头均重叠多个存储单元中的不同存储单元的栅极。交连带(strap)将其中一条隐埋位线连接至一个栅极，该栅极位于多个接头中的一个接头之下，而且每P条字线形成一个选择晶体管，其中，P大于N。
本发明的上述方面具有降低总存储单元电阻与提高各选择晶体管之间存储单元数目的优点。
本发明的上述方面还具备减小阵列的总尺寸的优点。
通过下文结合附图所作的详细说明，即可最好地了解本发明连同所具的目的与优点。
附图简单说明
图1为一种原有技术的NROM存储单元的俯视剖面图，该存储单元具有隐埋位线；
图2至图6为形成本发明的实施例的处理步骤的侧视剖面图；
图7为依据本发明利用图2～6所示处理程序的实施例而构造的2位闪速EEPROM存储单元的侧视剖面图；以及
图8为图7的2位闪速EEPROM存储单元的俯视剖面图。
本发明实施方案与工业应用
非易失性存储器的设计人员已利用氮化硅(silicon nitride)的优点来将电荷储存于局部区域，并且设计出利用ONO层内两个区域的储存电荷的记忆电路。这种类型的非易失性存储装置即是我们所熟知的2位EEPROM。该2位EEPROM能够在相同大小的存储单元阵列中储存相当于为传统EEPROM两倍的信息。其中在氮化硅层的物理上不同的区域储存左位与右位，该区域靠近每一个存储单元的左侧与右侧区域。之后，再利用编程方法对2位同时进行编程与读取。通过将适当的擦除电压施加于栅极以及源极或漏极区域，就可以个别地擦除存储单元的这2位。
2位存储单元一般通过形成于半导体基底中的隐埋位线来进行存取。在形成中央栅极(central gate electrode)之前，在隐埋位线上形成位线氧化层。
图2所显示的为经历了数次工艺步骤之后的部分半导体基底200的截面图。ONO层202覆盖半导体基底200并包含第一氧化层206、第二氧化层208以及氮化硅层210，氮化硅层210夹于第一氧化层206与第二氧化层208之间。
如图3所示，抗蚀剂层(resist layer)212的形成是要覆盖住ONO层202。抗蚀剂层212可以为许多种抗蚀剂材料的其中一种，包括反应于可见光与近紫外光的光致抗蚀剂(optical photoresist)、远紫外光抗蚀剂材料等等。另外，抗蚀剂层212还可选择为一种无机抗蚀剂层、一种X光抗蚀剂层等等。在较佳实施例中，抗蚀剂层是一种酚醛清漆树脂的光致抗蚀材料。
使抗蚀剂层212受到适当波长的辐射光照射且将该层显影，从而形成一种覆盖ONO层202的抗蚀剂图案，如图3所示。抗蚀剂图案212的形成是要产生预定的几何结构，以便制造半导体基底200中的隐埋位线区域。抗蚀剂图案212使得半导体基底200的选定区域216可以进行曝光。一旦形成抗蚀剂图案212，即运用注入工艺而在半导体基底200中形成凹槽区218、220。优选通过一种倾斜离子注入工艺(angledion implant)而形成凹槽区218、210，其中，在离子注入过程期间，使半导体基底相对于法线的角度保持大约为7°至60°，典型为30°至45°。所述倾斜离子注入工艺在半导体基底200中形成凹槽区218、220，凹槽区218、220的部分区域位于一部分抗蚀剂图案212的下方。在一个较佳实施例中，将P型掺杂剂，例如硼，离子注入至半导体基底200中，从而形成凹槽区218、220。在离子注入过程中，硼离子渗透通过ONO层202而以一定角度进入半导体基底200中，其渗透量足以形成硼凹槽区，该凹槽区有部份延伸至抗蚀剂图案212的下方。
请参看图4，在形成凹槽区218、220之后，将抗蚀剂图案212所暴露的部分ONO层202进行蚀刻处理，从而暴露出半导体基底200的主表面222。优选将抗蚀剂图案212用来作为一种蚀刻掩模，从而使蚀刻处理得以将抗蚀剂掩模212所限定的选定区域216的主表面212暴露出来。在较佳的实施例中，对ONO层202做非等向性的蚀刻，使得ONO层202与抗蚀剂图案212具有连续的且大体上垂直的侧壁。
当完成蚀刻处理时，优选进行离子注入处理，以便在半导体基底200的选定区域216中形成隐埋位线区域224。优选用n型掺杂剂，例如砷，以大致垂直于半导体基底200的主表面222的角度进行离子注入。优选使用每平方厘米约3×1015至约5×1015剂量的离子，通过砷离子注入而形成隐埋位线区域224。选定离子注入能量，以便使形成的隐埋位线区域224达到半导体基底200的选定结深。优选使离子注入的能量具有足够强度，使得隐埋位线区域224的结深大于凹槽区218、220的结深。于此所使用的“结深(junction depth)”一词的含义是指基底表面至与基底内注入区域相关的p/n结的最深点的距离。
本领域技术人员会意识到，也可以使用其它方法来形成存储单元阵列。例如，凹槽区218、220与隐埋位线区域224的形成顺序可以与前述顺序相反。在一项替代的实施例中，于蚀刻ONO层202之前，可以应用注入工艺来形成位线区域224，接着以倾斜注入工艺来形成凹槽区218、220。而在另一项替代的实施例中，可以于应用任何注入工艺之前，进行ONO层202的蚀刻处理。
如图5所示，去除了抗蚀剂图案212，并形成了位线氧化层226。在一个较佳的实施例中，利用ONO层202作为氧化掩模，通过半导体基底200的加热氧化(thermal oxdation)而形成位线氧化层226。由上述的蚀刻工艺而已预先图案化的ONO层202暴露出半导体基底200的选定区域216。在氧化处理期间，ONO层202的图案部分防止了ONO层202下方区域中的半导体基底200产生氧化。因此，位线氧化层226局限在半导体基底200的选定区域216内。当完成氧化处理时，位线层226将覆盖半导体基底200中的隐埋位线区域224。
除了位线氧化层226之外，通过化学气相沉积(CVD)工艺所沉积的多晶硅层来形成位于各浮置栅229上方的控制栅极电极228。接着进行图案化及蚀刻处理，以形成覆盖于基底200上方的薄控制栅极线。如图6所示，控制栅极电极228覆盖位线氧化层226与隐埋位线224。
如图6所示，当完成上述处理时形成一种2位的闪速EEPROM存储单元。闪速EEPROM存储单元包括N型基底200，该基底200具有两个隐埋的PN结；其中之一介于源极凹槽218与基底200之间，称之为左结，另一个则介于漏极凹槽220与基底200之间，称之为右结。在沟道230的上方是由氧化硅制成的氧化层206。该氧化层206的厚度小于或等于(埃)，该氧化层形成了沟道上的电绝缘层。
电荷捕集层(charge traping layer)210位于氧化层206上方，该捕集层210的厚度范围约为20至100埃，而且优选由氮化硅(Si3N4)组成。当热电子注入进电荷捕集层时即被捕集，所以电荷捕集层用做为该存储器的保留层(retention)。
层210所选定的厚度要超过约
Figure C0180961100082
以在存储单元工作期间防止电子穿隧通过层206并且防止电子离开电荷捕集层210。因此，相对于原有技术的NMOS装置，本发明的存储单元的使用寿命大为延长。该存储单元能够储存两位——即右位与左位——的数据。
重要的是应注意到，该2位存储单元是一种对称装置。例如，就右位而言，左结用作源极端，而右结则用作漏极端。同样，就左位而言，右结用作源极端，而左结则用作漏极端。因此，在此使用左结或第一结、右结或第二结之类术语，而不使用源极与漏极。当左、右位之间的差异毫不影响特定讨论时，则采用源极与漏极的术语。但是，必须要了解的是对应于第二位的源极与漏极端与对应于第一位的源极与漏极端相比，是相反的。
该第二氧化层是二氧化硅层208，其形成于电荷捕集层上方(即氮化硅层)，而且该二氧化硅层208的厚度约60至该二氧化硅层208的功能是将形成于该层208上方的导电控制栅极电极228与电荷捕集层210从电气上隔离。该控制栅极电极228的厚度大约为
Figure C0180961100092
控制栅极电极228由一种例如为多晶硅的N型材料制成，该多晶硅一般以例如磷的N型杂质重掺杂至1019至1020原子/立方厘米的范围。
如图7的放大剖面图所示，多晶硅交连带231可以不与位线氧化层226在区域216中同时制成，而且用来将每一个隐埋位线224连接至覆盖的控制栅极电极228。如图7与图8的存储单元阵列所示，该交连带231将隐埋位线224连接至控制栅极电极228。如图8所示，该隐埋位线224是连续、均匀且完整的。该接头228A均沿着行和列而彼此对齐排列，其中，每一接头228A均覆盖隐埋位线224。接头228A的各列均沿着字线对齐排列，而该字线均与控制栅极电极228结合在一起。若每16个存储单元或字线将隐埋位线224交连(利用交连带231)到控制栅极电极228，则会降低整体存储器阵列的电阻值，而使得选择晶体管232之间的存储单元数目增加，所增加的数目将大于接头间隔数。与图1的阵列比较起来，因为选择晶体管232的密度减少，故增加的间隔即会导致存储器阵列的总尺寸缩减。这一降低的密度示意性地显示于图8中，其中，设置选择晶体管232以使其间隔两倍于连续的各接头228A之间的间隔。请注意尽管图8显示了一个M×M存储器阵列的一部分，其中M＝10，上述原理还可应用于M＝2，3，...等。
重要的是应注意到，当半导体装置缩减时，沟道的长度即变得较短，而且会产生短沟道效应。因此，在2位的存储单元中，由于每一位皆储存于晶体管的不同区域，所以短沟道效应会比单位(singal bit)晶体管更常发生。为了保留漏极电压的可用范围，2位晶体管可能需要缩减至更小的尺寸。
上文的说明用于介绍本发明，而并非用于限定范围。可对做本发明许多附加、替代及其它改动，而不脱离所附权利要求书的范围。

Claims (10)

1.一种存储单元阵列，包括：
多个存储单元，该存储单元通过M条字线与M条位线(224)的栅格互联，其中，M＝2，3，4，5，...，其中，该M条位线的每一条均隐埋；
多个接头(228A)，其中每隔N条字线即形成所述多个接头(228A)中的一个接头，N＝1，2，3，...，其中所述多个接头(228A)中的每一个均覆盖所述多个存储单元中不同的存储单元的控制栅极(228)；
一交连带(231)，其将所述隐埋位线(224)中的一条连接至控制栅极(228)，该控制栅极(228)位于所述多个接头(228A)中的一个的下方；以及
多个选择晶体管(232)，每隔P条字线即形成每一个选择晶体管(232)，其中P大于N，所述交连带通过降低电阻值来增加各选择晶体管(232)之间的所述存储单元的数目，所增加的数目大于接头间隔数。
2.如权利要求1的存储单元阵列，其中N＝16。
3.如权利要求1的存储单元阵列，其中，该位线(224)为连续、均匀且完整的。
4.如权利要求1的存储单元阵列，其中所述多个接头(228A)沿着列及行而彼此排列对齐。
5.如权利要求1或4的存储单元阵列，其中所述多个接头(228A)中的每一个均覆盖一条隐埋位线(224)。
6.如权利要求4的存储单元阵列，其中所述接头(228A)的列沿所述字线排列对齐。
7.如权利要求1的存储单元阵列，其中所述多个存储单元中的每一个均包括：
一基底(200)，其包括第一区域(218)与第二区域(220)，而该第一与第二区域之间具有一条沟道(230)以及一个位于该沟道(230)上方的浮置栅(229)，其中该浮置栅(229)包括：
一电荷捕集区域(210)，该区域(210)包含有第一数量的电荷，以及
一层(206)，该层(206)位于所述沟道(230)与所述电荷捕集区域(210)之间，其中所述层(206)所具有的厚度能够防止所述第一数量的电荷直接穿隧进入所述层(206)。
8.如权利要求7的存储单元阵列，其中该浮置栅(229)进一步包括在所述电荷捕集区域(210)上形成并将其覆盖的绝缘层(208)。
9.如权利要求7的存储单元阵列，其中所述多个存储单元中的每一个均包括EEPROM存储单元。
10.如权利要求7的存储单元阵列，其中，所述多个存储单元中的每一个均包括2位的存储单元。
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