CN100466174C - 绝缘体上应变硅的单栅极和双栅极mosfet及其形成方法 - Google Patents

绝缘体上应变硅的单栅极和双栅极mosfet及其形成方法 Download PDF

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Abstract

一种形成半导体结构(以及由此得到的结构)的方法，包括使独立式半导体应变，以及将该应变的独立式半导体固定到衬底。

Description

绝缘体上应变硅的单栅极和双栅极MOSFET及其形成方法
技术领域
本发明涉及一种半导体器件，并且更特别地涉及具有单或双栅极的绝缘体上应变硅MOSFET、以及形成绝缘体上应变硅结构的方法。
背景技术
在处于双轴张应变下的001晶向硅中制作的MOSFET比常规的MOSFET呈现出更高的载流子迁移率(例如，参见K.Rim，J.L.Hoyt，J.F.Gibbons，“Fabrication and Analysis of Deep Submicron Strained-SiN-MOSFET′s”，IEEE Trans.Electron Devices，47(7)，p.1406，(2000))。更高的载流子迁移率带来更高的电流驱动，并因此获得了更快/更短的切换时间。
“应变”硅膜一般通过在应变弛豫、组分渐变(graded)的SiGe层结构的顶部上生长外延硅层来形成(例如，参见P.M.Mooney，Materials Science and Engineering Reports R17，p.105(1996)及其中的参考文献)。
众所周知，Ge的晶格常数比Si的晶格常数大约大4％，并且Si1-xGex合金的晶格常数随着合金中Ge摩尔组分x的增加而近似线性地增加。由于这些半导体具有立方对称性，所以在未应变的晶体膜或在块晶体中，面内(in-plane)晶格常数和面外(out-of-plane)晶格常数相等。
这里，应变(或完全应变)是指将大于Si衬底的面内晶格常数的SiGe层的面内晶格常数进行压缩(compress)，使得其与Si衬底的面内晶格常数匹配(参见图31A)，导致面外晶格参数相应地扩展，所以SiGe层的面内晶格参数和面外晶格参数不再相等。当SiGe层的面内晶格参数大于Si的面内晶格参数，但仍小于SiGe面外晶格参数时，SiGe层是部分应变或部分弛豫。当SiGe层的面内晶格参数和面外晶格参数相等时，SiGe层是完全弛豫或未应变。对于双轴张应变下的Si(例如，当Si外延生长在部分或完全弛豫的SiGe层上时)，其面内晶格参数大于面外晶格参数。
发明内容
在其面内晶格参数与Si衬底的面内晶格参数匹配时，外延生长在硅(001)衬底上的薄SiGe层将会发生应变。相比之下，当生长较厚层时，通过引入位错，特别是在晶格失配小于2％时的60°失配位错，将会使应变弛豫，如图31B中示意性所示。层越厚，位错出现得越多，并且SiGe层弛豫得越多。“失配位错”是原子的错位平面(missing plane)的边界。其一般为半环，其中失配段平行于SiGe/Si界面生长并终止于达到晶片表面的螺臂(threading arm)，如图31C中所示。失配位错的出现在晶片表面产生了原子台阶。将通过引入晶体缺陷的应变弛豫称为“塑性应变弛豫”。
塑性应变弛豫导致了呈现网状图形(cross-hatch pattern)的粗糙表面，这引起了如下所述的表面粗糙度/形貌的问题，并在弛豫SiGe层和应变Si膜的上部分中引起了在105-108cm-2范围内的螺位错密度。来自失配位错网络的应变场在SiGe和Si层中引入所谓的“镶嵌(mosaic)结构”，其探测为X射线摇摆曲线的展宽。三轴X射线衍射测量能将镶嵌展宽与其他效应区分开，该其他效应诸如不均匀的SiGe晶格常数或合金组分，也能造成X射线摇摆曲线的展宽。在SiGe膜和应变Si层的上部分中的镶嵌结构的精确性质通过失配位错的排列来确定，这将根据SiGe层结构和用于制作结构的外延生长条件而变化。
另一个缺点是需要相对较厚(并因此成本相对较高)的SiGe外延层。
弛豫的SiGe缓冲层技术的另一个缺点是其只能用来制造块器件。块器件不具有由绝缘体上硅(SOI)器件所获得的诸如降低结电容和消除器件间的闩锁通道(latch-up path)之类的优点(例如，参见J-P.Colinge，Silicon-On-Insulator Technology:Materials to VLSI，2nd Ed.，Kluwer Academic Press，Boston，1997)。
其中直接在绝缘体上制作张应变SOI膜的绝缘体上应变硅技术一直为人们所期待，因为这种技术可以将SOI技术的优点和在应变硅中获得的迁移率的提高结合起来。
此外，消除了使用SiGe作为器件衬底的相关问题。例如，二硅化钴在SiGe中的形成温度要高于在纯硅中的形成温度，以及在弛豫SiGe上的应变Si中制造MOSFET中主要关心增强的n型掺杂剂扩散。
在绝缘体上方的应变硅膜能通过晶片键合和层转移来形成。对具有应变硅膜的晶片注入氢(例如，智能剥离TM(Smart-CutTM)工艺)，然后将其倒置并键合到具有绝缘体膜的处理(handle)晶片。将结合的晶片进行退火以增强键合，并大约在注入氢的深度处获得起泡(blister)和分割。
因此，将应变硅层和SiGe缓冲层的一部分转移到处理晶片。将转移的SiGe缓冲层的那一部分选择性地进行刻蚀，使得转移的应变硅层留在绝缘体上。通过键合制造绝缘体上应变硅(SSOI)的方法，在美国专利申请No.09/823,855、美国专利申请No.09/895,579和美国专利申请No.10/112,751中进行了讨论。
虽然以上讨论的晶片键合技术可以提供一种在绝缘体上获得应变硅层的方式，但其不提供用于使转移的硅膜应变的方法，而是依赖于在“塑性弛豫”的SiGe层上生长硅膜的常规技术。
使用塑性弛豫的SiGe作为用于生长应变硅的模板(template)引入了这样的问题，诸如膜中较大的表面粗糙度和较高的缺陷浓度。如上所述，其还需要较厚SiGe缓冲层的较长时间的生长。
考虑到这些问题，对于通过键合和层转移制造绝缘体上应变硅而言，存在一些主要的缺点，包括:
1.目前，键合和层转移成本较高并且产量相对较低。
2.由于SiGe层较粗糙(例如，表面形貌的问题)，一般需要较长的化学机械抛光(CMP)步骤。粗糙度是在SiGe层的塑性弛豫期间形成的网状图形的结果。
3.由于使用了较低的键合温度，键合强度可能不够。施加较低的键合温度是为了防止Ge扩散到硅中，以及防止应变硅膜的弛豫。
4.其中将氢注入到SiGe缓冲层的Smart CutTM工艺可能很难控制，因为氢将部分地移位到SiGe膜中的缺陷处，而这些位置不是想要的起泡位置。
通过把应变SiGe层转移并键合到具有硼磷硅玻璃(BPSG)膜的晶片上，对膜进行构图，然后在BPSG膜回流的温度下对晶片进行退火，可以获得SiGe的弛豫(例如，参见H.Yin，R.Huang，K.D.Hobart，Z.Suo，T.S.Kuan，C.K.Inoki，S.R.Shieh，T.S.Duffy，F.J.Kub，J.C.Sturm，“Strain relaxation of SiGe islands on compliant oxide”，J.Appl.Phys.，91(12)，p.9716，(2002))。这种技术具有下列缺点。
首先，这种技术也使用了晶片键合来转移SiGe膜，并因此具有之前讨论的一些问题。第二，在BPSG回流温度的退火导致硼和磷从玻璃扩散到SiGe膜中。由于硼和磷都是硅和SiGe的掺杂剂，所以这是不希望出现的效应。第三，通过SiGe层的弯曲，膜中的一些应变弛豫。这导致起伏的粗糙表面。
因此，在本发明之前，没有出现这样的技术，即其通过摒弃(teachaway from)晶片键合并使用SiGe层的“弹性弛豫”，消除当前方法中固有的困难(例如，和当前方法使用的塑性弛豫相比，本发明在不引入缺陷和粗糙的情况下进行)。
另外，到本发明为止，没有出现这样的技术，即其提供一种用于在导体上方的薄绝缘体上形成应变硅层的方法，这种方法产生了用于制作应变硅沟道双栅极MOSFET的起始衬底。
考虑到常规方法和结构的前述以及其他问题、缺点和不利之处，本发明的一个代表性特征在于，提供一种新颖的用于形成具有单或双栅极的绝缘体上应变硅MOSFET的方法(以及由此得到的结构)，并提供一种形成新颖的绝缘体上应变硅结构的方法。
本发明的一种示例性的、非限制性的技术通过摒弃晶片键合并使用SiGe层的弹性弛豫，消除了常规方法中固有的困难(例如，和常规方法使用的塑性弛豫相比，本发明在不引入缺陷的情况下进行)。
本发明的一种代表性的、非限制性的技术还提供一种用于在导体上方的薄绝缘体上形成应变硅层的方法，这种方法产生用于制作应变硅沟道双栅极MOSFET的起始衬底。
在本发明的第一个代表性的、非限制性的方面中，形成半导体结构(以及由此得到的结构)的方法包括，使独立式(free-standing)半导体层应变，以及将应变的独立式半导体层固定到衬底。
代表性地，提供一种用于形成应变硅膜的方法，其中通过弹性弛豫的SiGe膜使应变硅膜应变。优选地，将SiGe膜假晶地(pseudomorphically)(即完全应变)淀积在薄SOI膜上。然后当通过刻蚀把支撑掩埋氧化物层从除了单一接触点以外的区域除去时，优选地使SiGe膜弹性弛豫(例如，不形成缺陷)。这导致了包括硅层和SiGe层的独立式膜叠层。优选地，Si层和SiGe层将分担晶格失配应变。如果把SiGe膜制得远厚于硅层，那么SiGe膜将接近于完全弛豫(即，几乎未应变)。独立式膜的区域和其支撑基座的位置一般由电路设计基本规则来确定。在非限制性的、示例性的技术中，通过穿过SOI膜钻出一个腔并用不会被掩埋氧化物刻蚀剂刻蚀的材料填充该腔，能够制作出基座。基座的形成可以在淀积SiGe膜之前或之后执行、或者在淀积硅帽层之前或之后执行。
另外，应注意到，通过将SiGe膜夹在两个等厚度的硅膜之间，可以防止独立式结构的弯曲。作为选择，在另一个代表性方面中，通过适当地调整基座的高度能减小弯曲，使得代替具有在第一和第二侧上的应变硅的弛豫SiGe，把第一侧的应变硅除去，并减小了基座的高度。因此，代表性地，通过使用非常低的基座来支撑独立式膜，能够以受控的方式使用双层并减小弯曲。因此，该代表性技术是消除在弛豫SiGe侧上的应变硅层之一的一种方式，并且还能最小化(或防止)弯曲的问题。
在本发明第二个代表性的、非限制性的方面中，一种半导体衬底包括一个衬底、一个包括应变硅膜的独立式结构、一个形成在该衬底和该独立式结构上的第一电介质膜和一个形成在独立式结构和衬底之间的填充材料。该填充材料将独立式结构附着到衬底。
代表性地，半导体衬底可以包括形成在绝缘体的顶部上的应变硅膜。在上述独立式硅和SiGe膜的制造之后，通过淀积能够使薄应变Si层和Si衬底刚性附着的填充材料，将硅膜的应变状态固定。随后通过干法刻蚀，从除了由Si/SiGe膜叠层保护的部分之外的区域，随后除去填充材料。然后，对SiGe膜进行选择性地刻蚀，使其留在绝缘体上的应变Si膜之后。
在本发明第三个非限制性的、代表性的方面中，在不使用绝缘体上硅起始晶片的情况下，在绝缘体上方形成应变硅膜。通过选择性刻蚀，使用掩埋掺杂硅膜(例如，在非限制性结构中的p+掺杂；显然本发明并不限于这种导电方案，本领域普通技术人员通过将本申请作为整体来考虑，都会清楚地认识到这一点)和掺杂基座来定义在基座上的弛豫的独立式SiGe膜。
在这个代表性方法中，首先，通过外延技术，对包括p+掺杂硅膜和未掺杂硅层的膜叠层进行生长。掩埋掺杂硅膜例如能够通过在硅外延期间的在位掺杂或通过掺杂剂注入来实现。然后，通过掩膜掺杂剂注入形成p+掺杂基座，该掩膜掺杂剂注入定义了一个掺杂区域，该掺杂区域的底部在掩埋掺杂硅膜中，顶部达到未掺杂硅表面。其后，优选地在未掺杂硅膜和p+掺杂基座上方淀积一层假晶SiGe层。对SiGe层进行构图，并选择性地刻蚀未掺杂硅，留下基座上的弛豫的独立式SiGe膜。然后优选地将应变硅膜外延生长在独立式SiGe膜的所有侧上。优选地，使用填充材料来把SiGe层的底面上的应变硅膜固定到衬底。从除了由独立式膜保护的部分以外的区域，除去填充材料。然后优选地对顶部的硅和SiGe膜进行选择性刻蚀。
在本发明的第四个非限制性的、代表性的方面中，把单栅极应变硅沟道MOSFET形成在绝缘体上应变硅区域上方。
在本发明的第五个非限制性的、代表性的方面中，把具有用于阈值控制的背面栅极的单栅极应变硅沟道MOSFET形成在绝缘体上应变硅上方。优选地把栅绝缘体淀积在应变硅膜的底面上方，并优选地使用导电填充材料来制造底部栅极。MOSFET的阈值可以经由底部栅极接触来调整。
在本发明的第六个非限制性的、代表性的方面中，一种半导体器件包括一个邻近源极和漏极形成的应变硅沟道、一个形成在沟道的第一侧上的第一栅极、一个形成在沟道的第二侧上的第二栅极、一个形成在第一栅极和应变硅沟道之间的第一栅电介质和一个形成在第二栅极和应变硅沟道之间的第二栅电介质。
示例性地，公开了一种平面型双栅极应变硅沟道MOSFET，其中优选地能独立地对第一栅极(例如顶部栅极)和第二栅极(例如底部栅极)进行控制。顶部栅极和底部栅极材料可以不同。另外，顶部栅电介质的材料和膜厚度可以与底部栅电介质的不同。能使用不同的用于对准两个栅极的方案。较好的处理方案将是常规器件中适用的处理方案，其中两个栅极自对准。(例如，参见P.M.Solomon，K.W.Guarini，Y.Zhang，K.K.Chan，E.C.Jones，G.M.Cohen，A.Krasnoperova，Maria Ronay，O.Dokumaci，H.J.Hovel，J.J.Bucchignano，C.Cabral Jr.，C.Lavoie，V.Ku，D.C.Boyd，K.S.Petrarca，I.V.Babich，J.Treichler，P.M.Kozlowski，J.S.Newbury，C.P.D′Emic，R.M.Sicina，J.Benedict and H.-S.P.Wong，“Two Gates Are Better Than One-Aplanar self-aligned double-gate MOSFET technology to achieve the beston/off switching ratio as gate length shrink”，IEEE Circuits & Devices，19(1)，p.48，2003)。
在本发明的第七个非限制性的、代表性的方面中，把用于使硅膜应变的弛豫SiGe膜用另一种用于使硅膜应变的材料(例如氮化硅)来替换。根据材料的选择，可以使硅膜处在张应变或压应变下。
在本发明的第八个非限制性的、代表性的方面中，优选地将电路布局分割成子区域，这些子区域定义将制作独立式膜区域的区域。在每个子区域中，确定单一支撑基座的位置。独立式区域的分割以及基座的分配基于电路设计规则，并且可以通过计算机程序自动地执行。
在本发明的第九个非限制性的、代表性的方面中，优选地单片电路包括混合技术的MOSFET器件，诸如块CMOS、块应变硅CMOS、SOI-CMOS和应变SOI CMOS。
利用本发明特征的独特且不明显的组合，提供一种代表性方法(以及由此得到的结构)用于形成新颖的具有单或双栅极的绝缘体上应变硅MOSFET，以及一种形成新颖绝缘体上应变硅结构的方法。另外，通过摒弃晶片键合并通过使用SiGe层的弹性弛豫(例如，与常规方法使用的塑性弛豫相比，本发明在不引入缺陷的情况下进行)，本发明的代表性而非限制性的技术消除了在常规方法中固有的困难。此外，本发明提供一种用于在导体上方的薄绝缘体上形成应变硅层的方法，该方法产生用于制作应变硅沟道双栅极MOSFET的起始衬底。
附图说明
参照附图，从下列对本发明的示例性实施例的详细描述，将会更好地理解上述以及其他代表性特征、目的、方面和优点，其中:
图1说明了具有刻蚀且再填满的柱/基座104的绝缘体上硅(SOI)晶片的截面示意图；
图2说明了在外延生长SiGe膜105和Si帽层119之后的结构；
图3说明了包括弛豫SiGe膜107、应变硅膜106和120以及基座104的独立式结构；
图4说明了在适形淀积电介质膜108之后的结构；
图5说明了在淀积填充材料109之后的结构；
图6说明了在刻蚀填充材料109之后的结构，其中没有刻蚀在独立式膜109A下方的填充材料；
图7说明了在除去电介质膜108的露出部分、刻蚀应变Si膜120和SiGe膜107之后的结构。此结构包括在绝缘体108上方的应变硅膜106，其中通过填充材料109A把绝缘体108附着到衬底101；
图8说明了在绝缘体上应变硅上的MOSFET器件；
图9说明了具有一个公共背面栅极的、在绝缘体上应变硅上的MOSFET器件；
图10说明了具有沟槽隔离的在绝缘体上应变硅上的双栅极(顶部和底部)MOSFET器件；
图11和图12说明了对于高和低基座获得的弯曲量；
图13至图20说明了本发明的另一个实施例；
图21至图25说明了根据本发明的另一个实施例；
图26和图27说明了形成混合技术的器件的方法，并且具体而言:
图26说明了用应变沟道SOI MOSFET和常规SOI MOSFET制成的单片电路；
图27说明了用应变沟道SOI MOSFET和常规块MOSFET制成的单片电路；
图28说明了采用本发明技术形成电路布局的方法2800的流程图；
图29说明了用于在其中存储方法2800的程序的程序存储装置2900(例如，信号承载介质)；
图30A和图30B分别是顶视图和截面图，分别说明使用刻蚀通路208作为用于加速较大独立式区域下方BOX的刻蚀的方法；
图31A说明了在Si上生长的完全应变的SiGe膜的晶格单元变形；
图31B说明了在Si上生长的部分弛豫的SiGe膜的晶格单元变形；以及
图31C说明了在Si上生长的SiGe膜中的位错缺陷。
具体实施方式
现在参照附图，更为具体地参照图1至图30B，表示出了根据本发明的方法和结构的代表性实施例。
图1表示了一种SOI衬底100，它包括诸如硅衬底之类的衬底101、掩埋氧化物(BOX)层102和SOI层103。该SOI衬底100一般通过常规方法制作，这些常规方法例如晶片键合或注氧隔离(SIMOX)。
在预定位置处，穿过SOI膜3和BOX 2刻蚀出腔。用材料填充该腔(其将形成基座104)，这些材料例如硅、氮化硅或任何其他不会被用来刻蚀BOX 102的刻蚀剂刻蚀的材料。因此，为形成基座104，实施了所谓的“钻孔和填充”操作。如果必需将SOI膜103与衬底101隔离，则材料104优选为绝缘材料。SOI膜103是相对较薄的层，并且其厚度大约可在50至300
Figure C200480022993D0016105859QIETU
的范围内。显然，本发明不限于这样的厚度范围。
此后，如图2中所示，将完全应变的SiGe层105外延生长在SOI膜103的顶部上。SiGe层105为“完全应变”的事实意味着层105基本上没有缺陷/位错。然而，可认识到“应变”结构可能具有一些伴随的、少量的缺陷，用于本申请的“基本上无缺陷”意味着在应变硅中的螺位错密度大约在0至104cm-2的量级上。
应注意到，“应变”硅意味着它的立方晶格常数在一个尺度中变长而在另一个尺度中变窄，并因此失去了它的立方对称性。所以，“应变硅”具有畸变的晶格单元。这种畸变能通过高分辨率X射线衍射进行测量，其测量晶体材料的晶格常数。
根据SiGe的组分，SiGe层105可以具有一个所需要的厚度，该厚度可能达到
Figure C200480022993D0016105915QIETU
例如，建立具有20％ Ge的SiGe层会导致SiGe层的厚度约在
Figure C200480022993D0016105924QIETU
的量级上。然而，本领域普通技术人员通过将本申请作为整体来考虑，将会认识到SiGe层105的厚度可能依赖于很多因素，包括组分、生长技术、温度等等。
其后，把厚度基本/近似等于SOI膜103厚度的硅帽层119外延生长在SiGe膜105上。类似于SOI层103，硅帽层119一般相对较薄，并且其厚度可约在至
Figure C200480022993D0017105942QIETU
的量级上。此外，本发明当然不限于这样的示例性厚度范围。
应注意到，硅帽层119和SOI层103都是“弛豫”硅(例如，意味着它们具有块硅衬底的晶格常数)。虽然把硅帽层119生长在完全应变的SiGe层105上，但未使硅帽层应变。SiGe为“应变”的理由为，其适合于硅晶格常数的模板，并因此对于在SiGe的顶部上生长的任何层，都呈现为硅。但硅帽层和SOI层都没有应变。
然后，通过光刻和反应离子刻蚀(RIE)，将硅帽层119、SiGe膜105和SOI膜103构图成子区域。
使用例如氢氟酸(HF)等的湿法刻蚀，来刻蚀BOX 102。但不刻蚀基座104，而是使其保留。BOX 102的除去形成了独立式结构，如图3中所示，该独立式结构包括应变Si膜106、应变硅帽层120和弛豫SiGe 107。因为这种结构通过基座104只在一个非常小的区域进行支撑，所以这是独立式结构。作为结果，独立式结构能任意扩展，而在刻蚀之前，由于在晶片的平面中没有层能移动，所以迫使SiGe层105保持应变。即，SiGe层105由SOI层103刚性地支撑，SOI层103由BOX 102稳固地支撑，BOX 102又由衬底稳固地支撑。
应注意到，基座104的位置不限于任何特殊区域，只要其处在独立式结构下方的某处即可。因此，基座不需要处在独立式结构的中心下方，而是可以从中心偏离(例如，如图3中代表性所示)或可以安置在独立式结构的边缘处或独立式结构的边缘附近。
优选地，只提供单一基座104。一个基座将允许SiGe膜自由地伸展。
相比之下，如果在独立式结构下方提供多个基座104(例如，两个或更多)，则将会有多个(例如，两个或更多)限制点，并且SiGe将不得不在这两个(或更多)限制点之间伸展，由此约束了SiGe膜。因此，这种具有两个或更多基座的结构会造成一种类似于悬浮桥结构的结构，其中在SiGe的伸展中，SiGe将得到一定的约束以适应晶格常数。因而，在这种结构中将会有一些弯曲。所以，单一基座更为可取，并且能自由地安置在设计者设计的任何位置。
另外，能改变制作基座的定时。即，虽然注意到在图1中先将BOX层102和SOI层103形成、再将它们穿透以形成基座104，然后再把SiGe层105形成在基座104上方，但也可以首先形成BOX102、SOI 103、SiGe层105、甚至于硅帽层119，然后再穿透它们来形成基座104。当基座例如不是由硅制成(例如，基座104能由氮化硅制成)时，这点将很重要。具体地说，在氮化物基座的情况中，当SiGe生长时，其将不会生长在基座104上方，这可能不会有问题，但这将使结构出现不同。因而，如果为了某种原因，这种形成成为一个问题，则应更迟形成基座(例如，在图2的处理之后，并且更具体地，在形成BOX、SOI、SiGe和硅帽层之后)。
因此，回到图3，因为应变SiGe膜105不再由衬底101和BOX 102支撑(例如，除了由基座104支撑的单一接触点以外)，所以减小了在由硅层119盖在上面并且硅(SOI)103处于其之下的相对较厚的SiGe膜105中的应变。
由于在SiGe膜105中的压应变减小以形成弛豫的SiGe层107，所以应变转移到处在张应变下的SOI膜103和硅帽层119。
在弛豫的SiGe膜107和应变的硅膜106、120之间分担的应变取决于厚度比tSiGe/tSi，其中tSiGe是SiGe膜107的厚度，tSi是应变硅膜106和120的厚度之和。
如果把SiGe膜107制得远厚于硅膜106和120(即tSiGe>>tSi)，则在SiGe膜107中的压应变将较小，并且在两个Si膜中的张应变将相应地较大。一般当tSiGe/tSi约为10时，满足tSiGe>>tSi的关系(当比率为10时，在SiGe膜中的残余应变是初始应变的8％)。因此，由于弛豫SiGe的晶格常数基本上大于硅的晶格常数，SiGe层将伸展出来，并且独立式结构的底部将比以前稍微长些。因为硅膜119和103的晶格常数将自发地与弛豫的SiGe 107适应，所以上面的硅膜119和下面的硅膜103将发生应变，由此变成应变的硅膜120和106。
更为明显的如下所述，弛豫的SiGe层107优选地具有其上有硅膜的第一侧和第二侧，由此来防止弛豫的SiGe层107的弯曲。然而，本发明并不限于这种结构，并且实际上可以把硅只提供在弛豫的SiGe 107的一侧上。
因而，如图3中所示，出现了SiGe层107的“弹性弛豫”，意味着在获得这种弛豫中基本上没有缺陷形成。这与常规技术形成对照，在常规技术中“塑性弛豫”出现在缺陷在其中形成的区域，并且在常规技术中即使将衬底除去，SiGe层也将仍然包含这些缺陷。本发明的SiGe层107基本上没有缺陷，并且能较好地处在弹性形变的范围内。
此后，如图4中所示，把诸如SiO2的电介质膜108适形地淀积在独立式结构和衬底的上方。
然后，在图5中，适形地淀积诸如多晶硅或氮化硅的填充材料109，使得其填充在独立式结构下方的空间。填充材料109用于保持和维持当前状态中的独立式结构，并且具体地用于维持Si层106的应变状态。因而，先前由BOX 102保持的间隙现在用填充材料109填充，用于刚性且稳定地支撑独立式结构。
在图6中，通过反应离子蚀刻(RIE)对填充材料109进行选择性刻蚀。例如，假设填充材料109是多晶硅，并且电介质膜108是SiO2，可以使用基于HBr的化学性质等来关于SiO2选择性地刻蚀多晶硅。如图6所示，把由独立式膜结构遮蔽的、填充材料109A的一部分留下而未受到RIE的刻蚀。因此，在除了刚性地支撑弛豫的和应变的硅膜的位置外的任何位置(例如，在独立式结构下面)，对填充材料109进行刻蚀。
对电介质膜108的露出部分进行选择性刻蚀(例如，通过湿法氢氟酸刻蚀)。
然后，如图7中所示，经由RIE将应变硅帽层120刻蚀掉，并然后关于应变硅膜106，对弛豫的SiGe膜107进行选择性刻蚀。SiGe选择性湿法刻蚀的一个例子为1HF:2H2O2:3CH3COOH。因为硅膜106由刚性填充材料109A稳固地支撑，所以在将SiGe层107除去之后，硅膜106保持应变。
因此，如图7中所示，将基本上无缺陷的应变硅层形成在绝缘体上。
图8说明可以在应变硅膜106上制作诸如应变沟道MOSFET器件110的器件，该器件110包括栅极111、源极112、漏极113和栅电介质114。
应注意到，可以方便地选择填充材料109和电介质膜108，使得实现对于器件的背面栅极。实际上，能将填充材料选择为导电的背栅材料等，并且能将电介质膜108选择为栅电介质。
具体地说，图9表示了这样的结构，其中背面栅电介质116和导电背面栅极填充材料115为应变沟道MOSFET器件110形成背栅。这种相对较大的背面栅极能用于控制器件的阈值电压(Vt)(或一组器件的阈值电压)。对于低功率电路的设计，阈值电压控制尤其有用。具体地说，在电路设计中的最大限制因素之一在于，当器件的Vt较低时，目前的器件可能会具有相对较高的截止电流，并因此即使当器件处于截止时也会消耗大量的功率。因此，一种缓和这一限制因素的方法是通过提高器件的Vt来截止电路中的一部分。为执行这种操作，一种用来截止电路中一部分的方法是通过具有提高Vt的背栅。因而，使用本发明的结构可以形成这种电路。
从而，可以使用类似的工艺步骤来制作具有应变沟道的双栅极MOSFET。因而，每个器件具有它自己的用来控制阈值电压(Vt)的背栅，由此降低了电路的功率消耗。
具体来说，参照图10，刻蚀出沟槽117，并用诸如氧化物的绝缘材料来填充该沟槽117以隔离单个器件。在沟槽隔离步骤之后，由于在应变硅区域之间的间隙也和刻蚀的沟槽117一样被填充有绝缘材料，所以晶片表面被完全平坦化(例如，通过化学机械抛光(CMP)等)。
应注意到，每个器件的背面栅极118为应变沟道MOSFET 110形成第四端子，并像顶栅极111一样调整器件电流。一般MOSFET只具有三(3)端子，包括源极、漏极和栅极。然而，在图10中，表示了四端子器件，包括源极和漏极以及第一栅极和第二栅极。
顶部栅极111和底部栅极118能一起使用(例如，由此来具有为单栅极器件两倍的电流)，或能独立使用(例如，将它们电隔离)。这种栅极的独立使用将允许把器件用作具有两个不同控制的逻辑栅极。背面栅极118和背面栅电介质116能由不同材料形成，并且它们具有和它们顶部的对应栅极111和对应栅电介质114不同的厚度。
第二实施例
现在转到图11并转到一种不同的结构，应注意到，由于独立式结构包括两种失配材料的双层，所以出现了弯曲，失配材料诸如在硅上方的SiGe。如上所讨论的并如图2至图6中所示，通过将SiGe膜107夹在两个等厚的硅膜(106和120)之间，能防止这种弯曲。由于硅层106平衡了硅帽层120，所以夹在中间的SiGe膜107不弯曲。
因此，尽管在之前的图2至图6中，将夹层示为在第一侧和第二侧(例如，顶部和底部)上具有应变硅的弛豫SiGe，但在图11和图12中，除去了第一侧(例如，顶部)的应变硅。
然而，由于硅膜的总厚度tSi是双层结构(例如，在硅上方的SiGe而没有硅帽层)厚度的两倍，所以帽层120的使用降低了SiGe膜107中的应变弛豫的程度。
因此，如图11和图12中所示，可以使用双层并可以通过使用非常短的基座来支撑独立式膜，以受控方式减小弯曲(但没有完全消除弯曲)。
即，当把基座154制得很短时，由于通过衬底151，弯曲量得到了限制，所以迫使双层膜(156和157)保持为近似平坦。另一方面，当基座144较高时，膜能弯曲而不邻接衬底141，并获得了更大的弯曲度。
为了实现最佳的弯曲，应注意到，基座并不限于任何特定的高度，但优选地具有和独立式结构的长度相关的高度。在一个例子中，独立式结构的长度可以相当长(例如，达到10微米或
Figure C200480022993D0022110129QIETU
)，而基座的高度可以约为或者具有1/1000的因子。因此，随着结构从基座向下到边缘平均地逐渐变细，结构将基本上为平面。因而，这将说明一种消除在弛豫SiGe侧上(例如在顶部上)的应变硅层之一的方法，并且也防止了弯曲的问题。
第三实施例
应注意到，根据本发明的独立式结构的制作不是必需需要使用SOI晶片，而是还能用块硅晶片作为起始晶片来实现。这允许了混合互补金属氧化物半导体(CMOS)技术的结合(例如，块硅CMOS与SSOI CMOS等)。
现在参照图13至图20，对块硅衬底121注入例如硼的p型掺杂剂。如图13中所示，该注入形成了掩埋p掺杂层122，其由未掺杂硅层123覆盖。作为选择，p掺杂层122可以通过p型硅的在位掺杂外延生长来实现，之后，外延生长未掺杂硅，以形成帽层123。
基座位置由掩模注入来定义，掩模注入形成掺杂硅122A的定位柱。然后对结构进行退火以激活掺杂剂。基座还能通过上述的“钻孔和填充”技术形成，通过这种技术，在基座的位置处，刻蚀出孔并然后用对硅刻蚀具有选择性的材料填充这个孔。
如图14中所示，把一层完全应变(例如，基本上没有缺陷)的SiGe 124外延生长在硅膜123上方。另外，通过进行压应变，SiGe 124适应为硅的晶格常数。
如图15中所示，对应变SiGe膜124构图，并对硅层123进行关于SiGe和掺杂区域122、122A的选择性刻蚀。由此，将硅层123刻蚀掉，而不将SiGe和掺杂区域进行刻蚀(例如，SiGe和掺杂区域将操作为停止刻蚀)。对SiGe和p型硅具有选择性的硅刻蚀剂的一个例子是TMAH(四甲基氢氧化铵)。本领域普通技术人员通过将本申请作为整体考虑可以得出，还能够使用许多其他的刻蚀剂。
硅膜123的刻蚀产生了只由基座125支撑的独立式结构，并由此允许SiGe膜124中的应变弛豫，使得SiGe呈现了其块晶格常数并变为“弛豫的SiGe”127。通过本发明人的测试已代表性地说明，如果SiGe 127已形成在块SiGe结构上(如果这种结构会存在)，则弛豫的SiGe达到了99％弛豫量级上的弛豫。
把硅膜126外延生长在弛豫的SiGe 127上方。如图16中所示，还把硅膜126A淀积在硅层122和基座125上方。如果基座由诸如SiO2或Si3N4的电介质材料制成，则可以进行选择性的硅外延(即只在硅或SiGe表面上生长)，并且硅的淀积将不会出现在基座上。应注意到，由于用作外延模板的独立式SiGe膜127“弛豫”，所以硅膜126生长为应变。
参照图17，把电介质膜128(例如SiO2等)适形地淀积在独立式结构和衬底121上方。
如图18中所示，适形地淀积填充材料129，使得填充材料129填充独立式结构下方的空间。如上所述，填充材料可以是诸如氮化硅或二氧化硅的绝缘体。如果需要背面栅极功能性，则填充材料129可以是诸如掺杂多晶硅或金属的导电材料。
参照图19，从除了其中填充材料填充衬底和独立式结构之间的间隙处之外的任何位置，刻蚀填充材料129。然后刻蚀电解质层128的露出部分，并且还刻蚀在SiGe膜127上方及其侧壁的应变硅膜126。
如图20中所示，对弛豫的SiGe膜进行选择性刻蚀，留下在绝缘体上的应变硅膜126。应注意到，在块硅衬底上制得的图20的结构近似等同于用SOI晶片制得的图7中所示的结构。
现在，如上所述，使用本实施例的绝缘体上应变硅膜(使用块硅衬底)可以制作器件。
第四实施例
图21至图25描述这样的实施例，其中通过应变材料137的淀积使独立式硅膜136应变。在本实施例中假定使用BOX 132和SOI 133。当然，如上所述，可以替换使用块硅衬底。
如图21和图22中所示，通过首先形成基座134，对SOI膜133构图以及刻蚀BOX 132，形成独立式硅膜136。
接着，如图23中所示，把应变材料137淀积在独立式硅上方和硅衬底131上方。
本实施例的一个代表性特征是，应变材料可以是许多种材料(例如，SiGe或不同于SiGe的诸如氮化硅层的材料，等)。因此，应变材料137能通过外延来淀积为单晶，或可以将其淀积为非晶或多晶材料。单晶材料的例子为SiGe、SiC或诸如Al2O3的金属氧化物。以非晶形式淀积的应变材料的例子是诸如Si3N4的电介质和金属氧化物(例如，金属氧化物可以多晶或单晶形式来淀积)。
根据所需的应变类型，应变材料可以是压应变或张应变。因此，如果需要压应变，则可以选择具有较小晶格常数的材料。相反地，如果需要张应变，则可以使用具有较大晶格常数的材料，诸如SiGe等。根据应变材料，依赖于选择采用的应变材料，可以使应变硅层138在两个方向中都最佳地应变。
因此，根据材料的适用性、材料的其他性质或属性、材料加工的容易性等，可以采用最佳材料作为应变材料。
即，如果可以使氮化物(例如Si3N4)以与SiGe基本相同的方式工作，则可以使用氮化物，由此使整个工艺更为简单，因为能避免外延步骤而用更为简单的淀积步骤。从而，能采用提供更为简单工艺、更大的材料适用性等的材料。作为一个例子，氮化物淀积能消除更为昂贵的SiGe外延生长步骤。
淀积填充材料139以填充在衬底131和独立式结构之间的间隙。因此，通过填充材料把先前的独立式结构保持在原位。
然后，如图24中所示，通过RIE刻蚀除了由硅膜138覆盖(遮蔽)的区域之外的填充材料139。
应注意到，如果应变材料137的淀积是这样一种情况，即淀积的膜厚度约为衬底131和独立式硅膜136之间间距的一半(或更多)，则应变材料将充满间隙并且也不需要填充材料139的淀积。
如图25中所示，刻蚀应变材料的露出部分，留下应变材料137上方的应变硅膜138，其中该应变材料137通过填充材料139附着到衬底131。
第五实施例
上述实施例可用于制作混合技术的电路，其中把应变SOI和常规SOI技术或者把应变SOI与块技术进行单片集成。
如图26中所示，表示了一种混合技术芯片，说明一个集成有常规SOI MOSFET 160B的绝缘体上应变沟道MOSFET 160A。
通过将SOI晶片用作起始晶片，并通过如图1至图10中所示的上述的后续工艺步骤，制作应变沟道MOSFET 160A。在制作独立式结构的区域之外的区域上，制作常规SOI MOSFET 160B。
这里讨论的所有方法的关键特征在于，应变硅表面166和未应变硅(SOI)171表面位于同一平面中(例如，具有相同的高度)。这个代表性特征消除了表面形貌的问题，并允许了较为容易的平坦化(例如，对于沟槽隔离)。当然，应该用相同类型的沟槽隔离材料(例如氧化物)填充岛(island)之间的间隙，但是硅本身既不低于也不高于原始SOI。它为相同材料，且它也不在垂直方向移动。
作为另一个例子，图27说明了一个集成有常规块硅MOSFET180B的绝缘体上应变沟道MOSFET 180A。
如上所述参照图13至图20，把应变沟道MOSFET 180A制作在块硅起始晶片上。
即，起始材料或起始晶片的选择会依赖于设计者希望怎样完成混合技术。例如，块CMOS技术更易于和DRAM技术集成。实际上，通过在形成DRAM电容器的Si衬底中刻蚀非常深的沟槽，可以形成DRAM单元。电容器不应在表面上的原因在于空间很关键，尤其是单元密度越来越高的时候。在衬底中垂直埋入电容器节省了空间和芯片“占地”。在这种垂直电容器的情况下，由于这种深沟槽将穿透掩埋氧化物，所以无法使用(如在SOI技术中的)掩埋氧化物。因此，如果需要嵌入的存储器，则至少器件的一些区域将会需要块硅衬底。
总之，有这样一些情况，在其中混合的技术将较有优势，并且在其中有些需要块而有些需要SOI晶片。
回到图27，把块MOSFET 180B制作在晶片的未构图区域上(例如，除了制作独立式结构的区域之外的区域)。对于SOI的情况，应变硅表面181和块硅182表面位于同一平面中(例如具有相同的高度)。因此，没有形貌问题要考虑。
应注意到，在块硅上方延伸的p+Si层182不需要连续，并且实际上可以是间断的(例如，分离的、断开的等)。因此，层182不需要连续地穿过晶片，并且注入也不要连续。设计者可以定义想要进行p+注入的区域。
第六实施例
在本发明的另一个方面中，可以将以上技术有利地应用于电路设计。
即，电路设计者在设计方法和软件程序时可以方便地使用以上技术，以开发一种形成电路布局的方法，该电路布局优选地分割为子区域，这些子区域定义将制作独立式膜的区域。在每个子区域中，确定单一支撑基座的位置。对独立式区域的分割和对基座的分配基于电路设计规则，并且可以通过计算机程序自动地执行。
图28说明了设计者(关于如何正确地制作应变硅等，可能知道少许或者不知道)如何采用以上技术来设计用于最优地形成电路布局的方法和软件程序的方法2800的流程图。
首先，在步骤2810中，输入电路布局模板，包括电路设计规则。
然后，在步骤2820中，把电路布局分割为子区域(例如，岛等)，这些子区域定义将制作独立式膜的区域(例如，将形成应变硅膜等的地方)。
接着，在步骤2830中，在每个子区域中，确定单一支撑基座(和/或未应变硅膜)的位置。对独立式区域的分割和对基座的分配基于电路设计规则(例如，可以将基座定义在某一特定区域中，只要该线或该区域没有交叉，基座能安置在某一特定区域中，但不能层叠在某一特定种类的层上等)，并且能通过计算机程序自动地执行。
由此，形成最佳的电路布局。其后，运行具有设计基本准则的后处理器等，由此来形成布局。
用于分割布局的过程能查找分割部分，在分割部分中子区域大致具有类似的区域尺寸。这将有助于实现对每个子区域下方的BOX的相等刻蚀时间。
在一种不同的分割方法中，相等的子区域的规则能放宽。取而代之，在独立式膜区域中引入了附加的开口，以使在较大区域的独立式膜下的BOX 202和在较小区域的独立式膜下的BOX 202的刻蚀时间相等。这个想法还在图30A和图30B中进行了说明。
即，图30A是沿着线B1-B2的顶视图，图30B是沿着线B1-B2的截面图，分别说明了使用刻蚀通路208作为用于加速在较大独立式区域下方的BOX的刻蚀的方法。在图30B中的参考标号210和箭头(未引用)说明了刻蚀的扩展。
更为具体地说，当形成独立式膜的区域时，把BOX 202刻蚀掉，留下基座。BOX的刻蚀所用的时间取决于溶液散布以到达在衬底201上的基座204所需的时间。因而，尺寸不同(例如，一个大尺寸和一个小尺寸)的两个独立式膜区域将需要不同的时间来刻蚀。即，较大区域通常将用较长时间来刻蚀。这种不同的刻蚀时间不一定是理想的，把所有区域用近似相同的时间来刻蚀将是有利的。
因此，或是如上所述把子区域制成近似相等的尺寸，或是如图30A和图30B中所示，把刻蚀通路208(例如，小孔)引入到独立式膜(通过硅帽层207、SiGe 203和SOI 206)，使得允许刻蚀BOX的刻蚀剂溶液不仅从独立式膜的侧面进入，而且从独立式膜的顶部进入(例如，参见图30B中的箭头)。从而，不管独立式膜区域的相对尺寸，可以使BOX的刻蚀时间相等。
另外，可以有意地把一些独立式填充形状添加到SSOI器件数目较少的芯片区域中，以使在芯片上方的独立式结构的密度相等。这提高了诸如RIE和CMP之类的工艺的均匀性。
因此，除了用于形成如图1至图27中所述和所示的结构的结构和方法之外，本发明的这一不同方面包括，一种用于形成和优化设计者所设计的电路布局的计算机实现方法。
这种方法例如可以通过操作计算机(具体化为数字数据处理设备)来实现，以执行一系列的机器可读指令。这些指令可以驻留在各种类型的信号承载介质中。
这种信号承载介质可以包括，例如包含在CPU之内的RAM，如由例如快速存取存储器表示的那样或如能够通过网络等来提供的那样。作为选择，这些指令可以包含在另一种信号承载介质中，例如图29中所示的、可由CPU直接或间接读取的数据存储磁盘2900。
利用本发明的代表性特征的独特且不明显的组合，提供了一种代表性方法(以及由此得到的结构)用于形成新颖的具有单或双栅极的绝缘体上应变硅MOSFET，以及一种形成新颖的绝缘体上应变硅结构的方法。
另外，本发明通过摒弃晶片键合并且通过使用SiGe层的弹性弛豫(例如，与常规方法使用的塑性弛豫相比，本发明在不引入缺陷的情况下进行)，消除了在常规方法中固有的困难。
此外，如上所述，本发明提供一种用于在导体上方的薄绝缘体上形成应变硅层的方法，该方法产生用于制作应变硅沟道双栅极MOSFET的起始衬底。
另外，本发明说明了应变硅MOSFET可以与标准块硅CMOS或与SOI CMOS进行单片集成。
虽然根据几个代表性实施例对本发明进行了描述，但本领域技术人员将认识到，通过在所附权利要求的精神和范围内进行修改，可以实施本发明。
此外，应注意到，本申请人的目的在于包括所有权利要求要素的等同物，即使以后这些权利要求要素在诉讼期间进行了修改，也包括在本发明范围内。

Claims (40)

1.一种形成半导体结构的方法，包括：
使独立式半导体应变；以及
将所述应变的独立式半导体固定到衬底。
2.根据权利要求1所述的方法，其中所述应变包括通过张应变和压应变之一的应变。
3.根据权利要求1所述的方法，还包括一种附着材料，用于将所述应变的独立式半导体固定到所述衬底，
其中所述应变的独立式半导体包括独立式SiGe。
4.根据权利要求1所述的方法，还包括一种附着材料，用于将所述应变的独立式半导体固定到所述衬底，
其中所述应变的独立式半导体包括独立式硅。
5.根据权利要求1所述的方法，其中所述独立式半导体从绝缘体上硅(SOI)层产生。
6.根据权利要求3所述的方法，其中所述独立式半导体从在所述独立式SiGe上方外延生长的硅层产生。
7.根据权利要求1所述的方法，其中所述应变的独立式半导体完全应变。
8.根据权利要求5所述的方法，其中所述应变的独立式半导体的表面与所述SOI层的表面位于同一平面中。
9.根据权利要求6所述的方法，其中所述应变的外延生长硅层的表面与所述衬底的表面位于同一平面中。
10.根据权利要求1所述的方法，其中所述独立式半导体在单一接触点处接触所述衬底。
11.一种形成半导体衬底的方法，包括：
提供一个半导体衬底，所述半导体衬底包括掩埋氧化物和形成在所述掩埋氧化物(BOX)上的绝缘体上硅(SOI)膜；
在所述SOI膜和所述BOX中刻蚀一个腔；
用第一材料填充所述腔，以形成基座；
在所述SOI膜上方，外延淀积应变SiGe膜；
对所述应变SiGe膜和所述SOI膜进行构图；
关于所述基座和所述SOI膜，选择性地刻蚀所述BOX，以形成独立式结构；以及
使所述应变SiGe弛豫以形成弛豫SiGe，并使所述SOI应变以形成应变硅膜。
12.根据权利要求11所述的方法，还包括：
在所述SiGe膜上方，外延淀积一个硅帽层。
13.根据权利要求11所述的方法，其中所述基座的高度控制所述独立式结构的弯曲量。
14.根据权利要求11所述的方法，还包括：
在所述独立式结构上方淀积电介质膜；以及
在所述衬底上方淀积填充材料，其中所述填充材料充满在所述独立式结构和所述衬底之间的空间。
15.根据权利要求14所述的方法，还包括：
刻蚀除了在所述独立式结构和所述衬底之间的所述空间处之外的所述填充材料；以及
关于所述应变硅，选择性地刻蚀所述SiGe膜。
16.根据权利要求11所述的方法，其中提供单一基座，用于支撑所述独立式结构。
17.根据权利要求11所述的方法，其中在淀积所述SiGe膜之前或之后，形成所述基座。
18.根据权利要求12所述的方法，其中在淀积所述硅帽层之前或之后，形成所述基座。
19.一种半导体衬底，包括：
一个衬底；
独立式结构，其包括应变硅膜；
第一电介质膜，形成在所述衬底和所述独立式结构上；
填充材料，形成在所述独立式结构和所述衬底之间，
其中所述填充材料将所述独立式结构附着到所述衬底。
20.根据权利要求19所述的衬底，其中所述应变硅膜包括畸变的晶格单元。
21.根据权利要求19所述的衬底，还包括：
在所述应变硅膜下方，形成掩埋掺杂硅膜。
22.根据权利要求19所述的衬底，其中所述填充材料包括一种绝缘体材料。
23.根据权利要求19所述的衬底，其中所述填充材料包括一种导电材料。
24.一种利用权利要求19所述的半导体衬底作为起始衬底而制造的半导体器件，包括：
应变硅沟道，形成在源极和漏极附近；
第一栅极，形成在所述沟道的第一侧上；
第二栅极，形成在所述沟道的第二侧上；
第一栅电介质，形成在所述第一栅极和所述应变硅沟道之间；以及
第二栅电介质，形成在所述第二栅极和所述应变硅沟道之间。
25.根据权利要求24所述的器件，其中所述应变硅沟道包括畸变的晶格单元。
26.根据权利要求24所述的器件，其中所述应变硅沟道完全应变。
27.根据权利要求24所述的器件，其中所述第一栅极和所述第二栅极可独立控制。
28.根据权利要求24所述的器件，其中所述第一栅极和所述第二栅极包括不同的材料。
29.一种电路，包括：
绝缘体上应变硅互补金属氧化物半导体(CMOS)、绝缘体上硅CMOS和块硅CMOS中的至少一个，
其中所述绝缘体上应变硅CMOS是利用权利要求19所述的半导体衬底作为起始衬底而制造的。
30.根据权利要求29所述的电路，其中将所述绝缘体上应变硅CMOS、所述绝缘体上硅CMOS和块硅CMOS中的所述至少一个进行单片集成。
31.一种子区域的布局，其中每个子区域包括将利用权利要求11所述的方法形成的应变硅膜和与所述应变硅膜邻接的单一基座。
32.根据权利要求31所述的布局，其中所述子区域还包括刻蚀通路。
33.一种用于将原有布局分割成子区域的方法，每个子区域包括将利用权利要求11所述的方法形成的应变硅膜和基座，或者包括未应变硅膜。
34.根据权利要求33所述的方法，其中所述分割定义所述子区域具有相似的面积。
35.一种形成电路布局的方法，包括：
将电路模板分割成子区域，每个子区域定义其中将利用权利要求11所述的方法制作独立式膜区域的区域；以及
在每个子区域中，确定用于所述独立式膜区域的单一支撑基座的位置。
36.根据权利要求35所述的方法，还包括：
添加独立式填充形状，以获得基本均匀密度的独立式结构。
37.根据权利要求35所述的方法，其中所述子区域还包括刻蚀通路。
38.根据权利要求35所述的方法，其中对所述独立式膜区域的所述分割和对所述基座位置的所述确定基于电路布局和电路设计规则。
39.一种信号承载介质，可有形地具体化为一种可由数字处理设备执行的机器可读指令的程序，以执行形成电路布局的方法，所述方法包括：
将电路模板分割成子区域，每个子区域定义其中将利用权利要求11所述的方法制作独立式膜区域的区域；以及
在每个子区域中，确定用于所述独立式膜区域的单一支撑基座的位置。
40.根据权利要求39所述的介质，其中所述子区域还包括刻蚀通路。
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