CN100477227C - 半导体存储器件及其制造方法 - Google Patents

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Abstract

半导体存储器件包括半导体衬底。在半导体衬底上设置层间介质。在层间介质上设置位线。位线隔片由包含硼和/或碳的氮化物层所制成，并覆盖位线的侧壁。还提供了制造半导体存储器件的方法。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及半导体存储器件及其制造方法，更具体，涉及半导体存储器件及其制造方法。
背景技术
广泛使用氮化硅层(SINX)，例如在半导体制造工序期间的绝缘材料中的通过低压化学汽相淀积(LPCVD)方法所淀积的那些，由于它们优异的反应物离子蚀刻(RIE)和相对于氧化硅层的湿法蚀刻选择性、它们的磨损阻抗、它们的氧化阻抗以及它们作为扩散阻挡的特性。然而，SINX层具有大约7的相对高的介电常数，因而当器件尺寸减小时，寄生电容可增大，这可导致传输延迟。
近年来，氮化硼(BN)层用作半导体器件的绝缘层。BN层具有通常小于LPCVD SINX层的介电常数。典型地，通过原子层淀积(ALD)方法，在大约200℃至550℃的低温下淀积BN层，使得可以形成共形的化学计量氮化硼层。
根据淀积条件，通过ALD方法淀积的BN层典型地具有大约2.2至大约5的低介电常数。因此，相比于具有7的介电常数的SINX层，BN层的寄生电容可减小，由此减小传输延迟。
然而，通过ALD方法淀积的BN层可被空气中的湿气所水解，容易地被基于H2SO4的高温湿法化学蚀刻所蚀刻，并可具有差的氧化阻抗。
发明内容
根据本发明的一个方面，提供了一种适于抑制寄生电容的半导体存储器件，包括：半导体衬底；在半导体衬底上设置的层间介质；在层间介质上设置的位线；以及位线的侧壁上的位线隔片，并且其中位线隔片包括包含碳的氮化物层。
优选的，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
优选的，还包括：在层间介质中设置的导电图形；以及导电图形的侧壁上的接触隔片，其中层间介质具有上和下层间介质，导电图形穿透上层间介质，并且接触隔片是包含碳的氮化物层。
优选的，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
根据本发明的一个方面，提供了一种适于抑制寄生电容的半导体存储器件，包括：半导体衬底；在半导体衬底上设置的层间介质；位线图形，设置在层间介质上并具有顺序层叠的位线导电层图形和位线帽盖层图形；以及位线图形的侧壁上的位线隔片，其中位线隔片包括包含碳的氮化物层。
优选的，其中位线帽盖层图形和/或位线隔片包括SiBCN层、SiCN层和/或BCN层。
优选的，还包括：在层间介质中设置的栅图形，其中栅图形包括顺序层叠的栅导电层图形和栅帽盖层图形；以及栅图形的侧壁上的栅隔片，其中栅帽盖层图形和栅隔片的至少一个包括SiBCN层、SiCN层和/或BCN层。
优选的，还包括：设置在层间介质中的第一导电图形；以及第一导电图形的侧壁上的接触隔片，其中层间介质包括上和下层间介质部分，其中第一导电图形穿透上层间介质部分，以及其中接触隔片包括包含碳的氮化物层。
优选的，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
优选的，还包括：设置在层间介质上的存储节点；以及穿透层间介质的第二导电图形，其中存储节点电连接到第二导电图形。
根据本发明的一个方面，提供了一种适于抑制寄生电容的半导体存储器件的制造方法，该方法包括：在半导体衬底上形成层间介质；在层间介质上形成位线图形，其中位线图形包括顺序层叠的位线导电层图形和位线帽盖层图形；以及在位线图形的侧壁上形成位线隔片，其中位线隔片包括包含碳的氮化物层。
优选的，其中位线帽盖层图形和位线隔片的至少一个包括SiBCN层、SiCN层和/或BCN层。
优选的，其中通过原子层淀积(ALD)方法执行形成位线帽盖层图形和位线隔片。
优选的，其中在0.1torr至3torr的压力和400℃至800℃的衬底温度下执行ALD工序。
优选的，还包括：在层间介质中形成栅图形，其中栅图形包括顺序层叠的栅导电层图形和栅帽盖层图形；以及形成覆盖栅图形的侧壁的栅隔片，其中栅帽盖层图形和/或栅隔片包括SiBCN层、SiCN层和/或BCN层。
优选的，还包括：在所述层间介质中形成接触孔；以及在所述接触孔的侧壁上形成接触隔片，在所述接触孔中形成第一导电图形，其中所述第一导电图形的侧壁由所述接触隔片包围，其中层间介质包括下和上层间介质部分，其中第一导电图形形成为穿透上层间介质部分，以及其中接触隔片包括包含碳的氮化物层。
优选的，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
优选的，其中通过原子层淀积(ALD)方法执行形成接触隔片。
优选的，还包括：形成穿透所述层间介质的第二导电图形；在所述层间介质上形成存储节点，其中存储节点电连接到第二导电图形。
附图说明
可以从在附图中所说明的本发明的实施例的具体说明中，更加清楚本发明的上述和其他目标、特性和优势。附图不一定是按比例的，而是将重点放在说明本发明的原理上。
图1是根据本发明的实施例的半导体存储器件的布局图。
图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A以及15A是沿图1的线I-I’所取的截面图，说明根据本发明的实施例的制造半导体存储器件的方法。
图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B以及15B是沿图1的线II-II’所取的截面图，说明根据本发明的实施例的制造半导体存储器件的方法。
具体实施方式
参考附图更全面地说明本发明，其中说明了本发明的实施例。然而，可以以许多不同形式实施本发明，而不应被构建为限制于在此阐述的示例性实施例。而是，提供这些实施例使得本公开是全面和完整的，并能将本发明的范围完全传递给本领域技术人员。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。
应理解，当元件或层被称为在其他元件或层“之上”、“连接到”或“耦接到”时，它可以直接在其上、连接到或耦接到其他元件或层，或可以存在中间元件或层。相反，当元件被称为“直接在其上”、“直接连接到”或“直接耦接到”其他元件或层时，不存在中间元件或层。通篇相似数字指示相似元件。如在此使用，术语“和/或”包括一个或多个相关列项的任何和所有组合，并可以简化为“/”。
应理解，尽管在此使用术语第一、第二、第三等来描述不同元件、组件、区域、层和/或部分，不应由这些术语来限制这些元件、组件、区域、层和/或部分。这些术语仅用于将一个元件、组件、区域、层或部分从另一区域、层或部分区分开。因此，下面描述的第一元件、组件、区域、层或部分也可以称为第二元件、组件、区域、层或部分，而不背离本发明的教导。
为了描述的方便，在此使用空间相对术语，例如“底下”、“下”、“之上”、“上”等，来描述一个元件或特性与其他元件或特性的关系，如图所示。应理解，空间相对术语旨在包括除图中所描述的指向之外使用或操作的设备的不同指向。例如，如果将在图中的器件翻转，描述为在其他元件或特性“之下”或“底下”的元件将被指向为在其他元件或特性“之上”。因此，示例性术语“之下”包括上和下的两个取向。可以相反地指向结构和/或设备(旋转90度或以其他指向)并且相应地解释在此使用的空间相对描述符。
在此使用的术语仅仅是为了说明特定实施例的目的，而不旨在限制本发明的示例性实施例。如在此使用，单数形式“a”、“an”和“the”也旨在包括复数形式，除非上下文清楚指示。还应理解，当在本说明书中使用时，术语“包含”和/或“包括”指定所述特性、整数、步骤、操作、元件、和/或组件的存在，而不排除一个或多个其他特性、整数、步骤、操作、元件、组件和/或其组的存在或增加。
在此参照截面图描述了本发明的示例性实施例，这些截面图是本发明的理想化实施例的原理图。这样，期望由于例如制造工艺和/或容差所导致的说明的形状的变化。因此，本发明的示例性实施例不应被构建为限制于在此说明的区域的特定形状，而是包括由于例如制造所导致的形状的偏差。因此，在图中所说明的区域在本质上是原理性的，它们的形状不旨在说明器件的区域的实际形状，并且不旨在限制本发明的示例性实施例的范围。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属领域中普通技术人员所通常理解的相同含义。还应理解术语，例如那些在通常使用的字典中使用的术语，应被解释为具有与它们在相关技术的上下文中的含义一致的含义，并且不以理想化或者过分形式的意义来解释，除非在此明显地定义。
图1是根据本发明的实施例的半导体存储器件的布局图。图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A以及15A是沿图1的线I-I’所取的截面图，说明根据本发明的实施例的制造半导体存储器件的方法。图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B以及15B是沿图1的线II-II’所取的截面图，说明根据本发明的实施例的制造半导体存储器件的方法。
参照图1，以二维方式，在半导体衬底的预设区域中设置有源区12。通常彼此平行地设置横跨有源区12的字线14，如所示。在所说明的实施例中，每个有源区12横跨一对字线14。结果，该对字线14将每个有源区12分为三个区域。即，一对字线14之间的有源区用作公共漏区，并且在公共漏区的两侧设置的有源区用作源区。通常彼此平行地设置横跨字线14的位线16，如所示。位线16电连接到横跨位线的位线接触插塞18。位线接触插塞18电连接到公共漏区。
在源区上设置存储节点20，如所示。存储节点20经由节点接触插塞22电连接到源区。
参照图1、2A和2B，制备半导体衬底24。半导体衬底24可以是大块(bulk)单个元件或者混合半导体衬底或者在其他衬底之上的衬底。在半导体衬底24的预设区域中形成隔离层26，以限定有源区12。在有源区12上形成栅绝缘层28。在具有栅绝缘层28的衬底的整个表面上形成栅导电层。顺序地构图栅导电层和栅绝缘层28。结果，在栅绝缘层28上形成栅线。栅线用作字线14。
栅绝缘层28可以由氧化硅层和/或高k介质层所形成。术语“高k介质层”是指具有比氧化硅层高的介电常数的介质层。栅导电层可以由多晶硅层和/或金属层所形成。当栅导电层由多晶硅层所形成时，可于在多晶硅层上形成金属硅化物层，以增强多晶硅层的导电性。当构图栅导电层时，可以形成帽盖绝缘层以保护栅导电层。即，可在字线14上形成帽盖绝缘层图形30。帽盖绝缘层图形30可以由包含硼和/或碳的氮化物层形成。在该实施例中，可以通过ALD工序形成包含硼和/或碳的氮化物层。包含硼和/或碳的氮化物层可以由SiBN层、SiBCN层、SiCN层或BCN层所形成。
参照图1、3A和3B，形成栅隔片32以覆盖字线14的侧壁。栅隔片32可由包含硼和/或碳的氮化物层所形成。在该实施例中，可以通过ALD工序形成包含硼和/或碳的氮化物层。包含硼和/或碳的氮化物层包括SiBN层、SiBCN层、SiCN层和/或BCN层。可使用帽盖绝缘层图形30和栅隔片32作为离子注入掩模，将杂质离子注入有源区12，以形成公共漏区34d和源区34s。
参照图1、4A和4B，在具有字线14的衬底的整个表面上形成第一层间介质36。
参照图1、5A和5B，构图第一层间介质36以形成位线焊盘(pad)接触孔38和存储节点焊盘接触孔40，其分别露出公共漏区34d和源区34s。
参照图1、6A和6B，在具有位线焊盘接触孔38和存储节点焊盘接触孔40的衬底24的整个表面上形成导电层。导电层可由多晶硅层和/或金属层所形成。平整化导电层以形成位线焊盘42和存储节点焊盘44，其分别填充位线焊盘接触孔38和存储节点焊盘接触孔40。位线焊盘42电连接到公共漏区34d。相似地，存储节点焊盘44电连接源区34s。
参照图1、7A和7B，在具有位线焊盘42和存储节点焊盘44的衬底的表面上形成第二层间介质46。构图第二层间介质46以形成露出位线焊盘42的位线接触孔48。
参照图1、8A和8B，在具有位线接触孔48的衬底的表面上形成包含硼和/或碳的氮化物层50。即，包含硼和/或碳的氮化物层50可填充位线接触孔48。在该实施例中，可以由ALD工序形成包含硼和/或碳的氮化物层50。包含硼和/或碳的氮化物层50可由SiBN层、SiBCN层、SiCN层和/或BCN层所形成。
参照图1、9A和9B，可以通过回蚀工序蚀刻包含硼和/或碳的氮化物层50。结果，形成位线接触孔隔片50’以覆盖位线接触孔48的侧壁。如所示。当形成位线接触孔隔片50’时，形成穿通孔52以露出位线接触焊盘42的顶表面，如所示。即，在位线接触孔隔片50’中形成穿通孔52。
参照图1、10A和10B，在具有穿通孔52和位线接触孔隔片50’的衬底的表面上形成导电层。导电层可由多晶硅层和/或金属层所形成。平整化导电层已形成填充穿通孔52的位线接触插塞54，如所示。结果，位线接触孔隔片50’覆盖位线接触插塞54的侧壁。在这种情况下，位线接触插塞54电连接到位线接触焊盘42。
参照图1、11A和11B，在具有位线接触插塞54的衬底的整个表面上顺序形成阻挡金属层和导电层。阻挡金属层可由钛(Ti)层和/或氮化钛(TiN)层构成。导电层可由多晶硅层和/或金属层所构成。金属层可由钨层所构成。顺序构图导电层和阻挡金属层，以形成具有顺序层叠的阻挡金属层图形56和导电层图形58的位线16。位线16可电连接到位线接触插塞54。在这种情况下，可以在位线16上形成位线帽盖层60。位线帽盖层60可由SiBN层、SiBCN层、SiCN层或BCN层所构成。在具有位线16和位线帽盖层60的衬底的整个表面上形成包含硼和/或碳的氮化物层62。在这种情况下，可以由ALD工序形成包含硼和/或碳的氮化物层。包含硼和/或碳的氮化物层可以由SiBN层、SiBCN层、SiCN层或BCN层所构成。
参照图1、12A和12B，通过回蚀工序蚀刻包含硼和/或碳的氮化物层62，以形成覆盖位线16的侧壁的位线隔片62’。
在这种情况下，通过镶嵌工序形成位线16，即，可在具有位线接触插塞54的衬底的表面上形成层间介质。可以构图层间介质以形成露出位线接触插塞54的开口(未示出)。阻挡金属层和导电层可顺序地填充开口以形成位线。
参照图1、13A和13B，可在具有位线16和位线隔片62’的衬底的表面上形成第三层间介质64。
参照图1、14A和14B，可顺序地构图第三层间介质64和第二层间介质46，以形成露出存储节点焊盘44的开口66，如所示。
参照图1、15A和15B，可在具有开口66的衬底的整个表面上形成导电层。该导电层可由多晶硅层和/或金属层所形成。平整化导电层以形成填充开口66的存储节点接触插塞68。在该实施例中，存储节点接触插塞68可电连接到存储节点焊盘44。存储节点70可形成为电连接存储节点接触插塞68。
随后将描述使用ALD工序形成包含硼和/或碳的氮化物层的方法。包含硼和/或碳的氮化物层可由SiBN层、SiBCN层、SiCN层和/或BCN层所构成。包含硼和/或碳的氮化物层具有小于氮化硅层的介电常数。在这些层中，将参照SiBN层给出说明。SiBN层具有大约4.4的介电常数。在美国专利号6,815,350中公开了SiBN层的特性和优势，在此将其全部引入作为参考。
首先，将淀积SiBN层的晶片，例如单个的结晶硅衬底装载入处理室(未示出)，该处理室具有用于使其内部压力低于大气压力的泵，然后在大约400℃至大约800℃下加热，使得执行预设数目次的淀积SiBN层的循环。
在第一步骤，每种具有特定分压的第一和第二气体，作为源气体被注入处理室特定时间，以允许第一和第二气体被充分地吸附并在晶片的表面饱和。在这种情况下，第一气体是BCl3、BBr3、B2H6和/或BF3，以及第二气体是二氯硅烷(DCS，SiH2Cl2)、六氯硅烷(HCD，Si2Cl6)、SiCl4、SiCl6和/或硅烷(SiH4)。在某些实施例中，可以注入具有0sccm至100sccm的气体流速的BCl3和具有100sccm至3slm的气体流速的DCS(SiH2Cl2)。
在第二步骤，将第三气体，例如的Ar、He或N2气体的惰性气体注入处理室，然后清除在处理室中剩余的未反应的第一和第二气体。结果，减小第一和第二气体的分压。
在第三步骤，将具有特定分压的第四气体，例如NH3和/或N2H2的反应气体注入处理室特定时间，然后与吸附在衬底表面上的第一和第二气体发生反应，使得可以由Si、B和N构成SiBN单层。在某些实施例中，可注入具有500sccm(标准立方厘米每分钟)至3slm(标准立方公升每分钟)的气体流速的NH3气体。
在第三步骤，可以用电感耦合等离子体(ICP)、DC、RF或微波等离子体扩散第四气体，以增加反应速度。在该实施例中，NH3和/或N2H4气体可用作第四气体，或者在激发形式的N2、H2、NH3或者其混合气体可用作第四气体。
在第四步骤中，可将第五气体，例如Ar和/或He，或N2气体注入反应室，以清除例如HCl的副产品，以及在反应室中剩余的未反应第四气体。因此，充分地减小反应室中的第四气体的分压。
淀积SiBN单层的工序可由上述四个步骤所组成，并且该四个步骤可执行为用于淀积这种单层的一个循环，以形成具有期望厚度的SiBN层。即，通过ALD方法淀积的SiBN层的淀积厚度在每个循环中是恒定的，使得重复预设数目次的循环，以获得具有期望厚度的SiBN层。
当注入惰性气体或者N2气体以清除未反应气体或在第二和第四步骤中在处理室中剩余的副产品时，可在一个循环期间为了清除而注入惰性气体或者N2气体，或在本发明的某些实施例中，仅在第二和第四步骤期间为了清除而注入。
在某些实施例中，用于通过上述方法形成SiBN层的处理室的尺寸大约为7升，衬底温度是从大约400℃至800℃，以及其压力是大约0.1torr至大约3torr。
接下来，将描述根据本发明的实施例的半导体存储器件。
参照图1、15A和15B，半导体存储器件包括具有有源区12的半导体衬底24。在有源区12中提供源区34s和漏区34d。在有源区12上设置具有顺序层叠的栅导电层图形14和栅帽盖层图形30的栅图形。在有源区12和栅导电层图形14之间设置栅绝缘层28。具有露出漏区34d的位线焊盘接触孔38的第一层间介质36覆盖栅图形。位线接触焊盘42填充位线焊盘接触孔38。具有顺序层叠的位线导电层图形58和位线帽盖层图形60的位线图形电连接位线接触焊盘42。可以在位线导电层图形58之下设置阻挡金属层图形56。位线隔片62’可以是包含硼和/或碳的氮化物层并可覆盖位线图形的侧壁。
栅帽盖层图形30、位线帽盖层图形60或者位线隔片62’可以是SiBN层、SiBCN层、SiCN层和/或BCN层。
可以在第一层间介质36上设置具有露出位线接触焊盘42的位线接触孔48的第二层间介质。位线插塞54填充位线接触孔48。在位线接触孔48的侧壁和位线插塞54之间插入接触孔隔片50’。接触孔隔片50’是包含硼和/或碳的氮化物层。
包含硼和/或碳的氮化物层可以是SiBN层、SiBCN层、SiCN层或BCN层。
栅隔片32可覆盖栅图形的侧壁。栅隔片32可以是SiBN层、SiBCN层、SiCN层或BCN层。
可在第一层间介质36上设置存储节点70。在第一层间介质36中的存储节点焊盘接触孔可露出源区34s。存储节点接触焊盘44可填充存储节点焊盘接触孔40。存储节点接触焊盘44可电连接到存储节点70。
根据如上所述的本发明的某些实施例，半导体存储器件的绝缘层可以通过ALD方法，由SiBN层、SiBCN层、SiCN层和/或BCN层所构成，使得可以增强台阶覆盖和一致性，并可改进RIE蚀刻速率和相对于高温化学的蚀刻速率。此外，本发明的实施例允许由SiBN层、SiBCN层、SiCN层和/或BCN层形成的绝缘层具有比氮化硅低的介电常数，使得可以减小寄生电容以改进传输延迟特性。
已经在此公开了本发明的示例性实施例，尽管使用了特定的术语，仅仅用来以通常的和解释性的含义来解释它们，而且不是为了限制的目的。因此，本领域普通技术人员可理解，可以做出形式和细节上的各种变化，而不背离在下面的权利要求所阐述的本发明的精神和范围。

Claims (19)

1.一种半导体存储器件，包括：
半导体衬底；
在半导体衬底上设置的层间介质；
在层间介质上设置的位线；以及
位线的侧壁上的位线隔片，并且其中位线隔片包括包含碳的氮化物层。
2.如权利要求1的半导体存储器件，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
3.如权利要求1的半导体存储器件，还包括：
在层间介质中设置的导电图形；以及
导电图形的侧壁上的接触隔片，
其中层间介质具有上和下层间介质，导电图形穿透上层间介质，并且接触隔片是包含碳的氮化物层。
4.如权利要求3的半导体存储器件，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
5.一种半导体存储器件，包括：
半导体衬底；
在半导体衬底上设置的层间介质；
位线图形，设置在层间介质上并具有顺序层叠的位线导电层图形和位线帽盖层图形；以及
位线图形的侧壁上的位线隔片，其中位线隔片包括包含碳的氮化物层。
6.如权利要求5的半导体存储器件，其中位线帽盖层图形和/或位线隔片包括SiBCN层、SiCN层和/或BCN层。
7.如权利要求5的半导体存储器件，还包括：
在层间介质中设置的栅图形，其中栅图形包括顺序层叠的栅导电层图形和栅帽盖层图形；以及
栅图形的侧壁上的栅隔片，
其中栅帽盖层图形和栅隔片的至少一个包括SiBCN层、SiCN层和/或BCN层。
8.如权利要求5的半导体存储器件，还包括：
设置在层间介质中的第一导电图形；以及
第一导电图形的侧壁上的接触隔片，
其中层间介质包括上和下层间介质部分，其中第一导电图形穿透上层间介质部分，以及其中接触隔片包括包含碳的氮化物层。
9.如权利要求8的半导体存储器件，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
10.如权利要求8的半导体存储器件，还包括：
设置在层间介质上的存储节点；以及
穿透层间介质的第二导电图形，
其中存储节点电连接到第二导电图形。
11.一种半导体存储器件的制造方法，该方法包括：
在半导体衬底上形成层间介质；
在层间介质上形成位线图形，其中位线图形包括顺序层叠的位线导电层图形和位线帽盖层图形；以及
在位线图形的侧壁上形成位线隔片，其中位线隔片包括包含碳的氮化物层。
12.如权利要求11的方法，其中位线帽盖层图形和位线隔片的至少一个包括SiBCN层、SiCN层和/或BCN层。
13.如权利要求12的方法，其中通过原子层淀积(ALD)方法执行形成位线帽盖层图形和位线隔片。
14.如权利要求13的方法，其中在0.1torr至3torr的压力和400℃至800℃的衬底温度下执行ALD工序。
15.如权利要求11的方法，还包括：
在层间介质中形成栅图形，其中栅图形包括顺序层叠的栅导电层图形和栅帽盖层图形；以及
形成覆盖栅图形的侧壁的栅隔片，
其中栅帽盖层图形和/或栅隔片包括SiBCN层、SiCN层和/或BCN层。
16.如权利要求11的方法，还包括：
在所述层间介质中形成接触孔；以及
在所述接触孔的侧壁上形成接触隔片，
在所述接触孔中形成第一导电图形，其中所述第一导电图形的侧壁由所述接触隔片包围，
其中层间介质包括下和上层间介质部分，其中第一导电图形形成为穿透上层间介质部分，以及其中接触隔片包括包含碳的氮化物层。
17.如权利要求16的方法，其中氮化物层包括SiBCN层、SiCN层和/或BCN层。
18.如权利要求17的方法，其中通过原子层淀积(ALD)方法执行形成接触隔片。
19.如权利要求16的方法，还包括：
形成穿透所述层间介质的第二导电图形；
在所述层间介质上形成存储节点，
其中存储节点电连接到第二导电图形。
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