CN100479191C - Mosfet器件及其制造方法 - Google Patents
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Abstract
本发明描述了适合在栅极长度小于大约40nm时运行的MOSFET器件及其制造方法。所述MOSFET器件包括由单晶硅基材料形成的接地层。硅基本体层在所述接地层上外延淀积。所述本体层掺杂有和所述接地层相反类型的杂质。所述栅极具有和栅绝缘层直接接触的具有中间能隙功函数的金属。所述栅极被图案化到小于大约40nm的长度，还可能小于20nm。用和所述本体层的掺杂剂相同类型的掺杂剂掺杂所述MOSFET的所述源极和所述漏极。在本发明的CMOS实施方式中，在所述NMOS和所述PMOS器件的栅极中的金属可以是相同的金属。
Description
技术领域
本发明涉及电子器件。具体地，本发明涉及栅极长度小于40nm的场效应器件及其制造这种结构的方法。
背景技术
当今的集成电路包含大量器件。增强性能和提高可靠性的关键是缩小器件尺寸和减化程序(ground rule)。随着FET(场效应晶体管)器件尺寸的日益缩小，其技术变得更加复杂，需要改变器件结构且需要新的制造方法以保持所期望的一代接一代器件的性能提升。微电子的主要材料是硅(Si)，或更广义地说，是硅基材料。用于微电子的一种这样的重要的硅基材料是硅锗(SiGe)合金。
在深亚微米一代器件中保持性能提升很困难。随着器件尺寸不断缩小，各种损害器件效应变得更加严重。例如，由于栅极长度的缩短，所谓的短沟道效应(SCE)，最明显的是漏极感应势垒降低效应(drain-induced barrier lowering)(DIBL)给小型化设置了严重的障碍。而且寄生电容例如源极和漏极电容也阻碍了器件性能。同时，获得比以前更高的栅电容也遇到了障碍，比如传统上一直作为栅材料的多晶硅的耗尽。
传统上，CMOS(互补金属氧化物半导体)技术一代优于一代是通过缩小栅极长度。这是通过减薄栅介质、增加沟道掺杂和形成更浅的源极/漏极来实现的。迄今为止，通过使用这种方式已经使具有多晶硅栅电极的MOSFET(金属氧化物半导体场效应晶体管)的栅极尺寸缩小到大约40nm。许多所需要的支持缩小栅极长度方案(scheme)的元件正在接近物理极限。例如，由于掺杂剂活化和扩散效应，使用离子注入和退火使结具有高电导性同时深度浅变得很困难。对于标准工艺，更高的掺杂剂活化(在更高温度下)通常伴有额外的扩散问题和顾虑。此外，过度的结泄漏可以妨碍增加沟道掺杂到一定浓度之上，该浓度是控制栅极长度小于40nm器件的短沟道效应所需要的。这样，需要一种新器件设计、体系结构以及处理方法来克服和现有技术相关的缺陷。
发明内容
鉴于上述问题，本发明公开了一种适合在栅极长度小于40nm时运行的MOSFET。这样的MOSFET器件包括由单晶硅基材料形成的接地层。所述接地层具有浓度在大约1×1018/cm3到1×1020/cm3之间的掺杂剂杂质。厚度在大约2nm到7nm之间的硅基本体层外延淀积在所述接地层上。所述本体层掺杂有浓度在大约1×1018/cm3到5×1019/cm3之间的和接地层相反类型的杂质。在所述接地层的掺杂剂和所述本体层的掺杂剂之间的过渡区具有在大约2.5nm到0.5nm之间的跨越它们界面的宽度。栅绝缘层淀积在所述本体层上，栅极淀积在所述栅绝缘层上。所述栅极具有和所述栅绝缘层直接接触的具有中间能隙功函数的金属。所述栅极被图案化到长度小于大约40nm，还可能小于20nm。MOSFET的源极和漏极掺杂有和本体层具有相同类型的浓度在大约5×1019/cm3到2×1020/cm3之间的掺杂剂。所述源极和漏极的结深小于大约7nm。
在本发明的代表性实施方式中，器件的硅基材料本质上是纯硅。
在本发明的CMOS实施方式中，在NMOS(N沟道金属氧化物半导体)和PMOS(P沟道金属氧化物半导体)的栅极中的金属可以是相同金属。
同时也公开了一种用于制造适合在栅极长度小于40nm时运行的MOSFET的方法。该方法包括通过选择性外延生长将厚度在大约2nm到7nm之间的本体层淀积到接地层上，用相反类型的掺杂杂质来掺杂所述接地层和本体层。该方法还包括在栅绝缘体上淀积具有中间能隙功函数的金属。此种金属可以被选择为和在CMOS结构中用于NMOS和PMOS器件的金属相同的金属。
附图说明
结合详细的说明和附图，本发明的这些及其它特征将变得更加明
附图说明
结合详细的说明和附图，本发明的这些及其它特征将变得更加明显。
图1A是图解包括提升的源极和漏极的栅极长度小于40nm的MOSFET的实施方式的示意性截面图；
图1B是图解栅极长度小于40nm的MOSFET的另一个实施方式的示意性截面图；
图1C列出了用于本发明的优选的实施方式的作为结构参数函数的选择的MOSFET器件参数；
图2是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中已经制造了接地层；
图3是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中已经制造了反掺杂本体层；
图4是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中已经制造了栅绝缘层和金属栅层；
图5是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中所述栅极已被图案化；
图6A是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中正在形成提升的源/漏结；以及
图6B是图解栅极长度小于40nm的MOSFET的处理步骤的示意性截面图，其中为了源/漏结的选择性淀积，源/漏区被挖空。
具体实施方式
图1A和图1B是图解栅极长度超短，小于大约40nm的MOSFET器件的示例性实施方式的示意性截面图。所描述的实施方式包括有助于获得用于这样的栅极长度超短的MOSFET器件的有用特征的元件。本发明的实施方式目的在于使栅极长度小于大约40nm，优选的范围(regime)是15nm到35nm。还希望和所述栅绝缘体直接接触的材料是具有中间能隙功函数的金属，优选这种金属栅电极是由于它的高载流子浓度，所述高载流子浓度可带来低栅电阻和高栅电容。术语“中间能隙”(mid-gap)是指栅极材料的功函数，在描述的实施方式中，所述金属具有大概的形成MOSFET的半导体材料的p型和n型变体(version)的功函数之间的中间值。栅极材料的功函数影响器件阈(Vt)。对于超短MOSFET器件，所希望的阈值小于0.5V，可能的话，小于0.2V。满足这样的阈值要求，加上实现对高栅电容的要求以及获得可接受的短沟道效应(SCE)，比如漏极感应势垒降低效应(DIBL)需要在此公开的发明组合。这些包括高掺杂浓度衬底、或接地层、包含具有和沟道迁移载流子相同的掺杂类型的沟道的本体层和超浅、尖的结。所希望的几个器件元件的掺杂范围和物理尺寸是创造性的，和本领域可接受的学说(teaching)相反。通过新颖的低温外延生长技术使实施本发明的实施方式所需要的尖掺杂分布成为可能。在本发明的优选实施方式中，超短栅MOSFET器件和CMOS结构结合到一起，其中NMOS和PMOS器件的栅极可以包括相同的具有中间能隙功函数的金属。
在微电子领域中，在小型化中发展最快的是硅(Si)。硅基材料是硅的各种合金，其基本技术含量和硅相同。一个这样的重要的用于微电子的硅基材料是硅锗(SiGe)合金。本发明的实施方式中的所述器件就是硅基材料，典型的是锗浓度到大约20％的SiGe。在本发明的示例性实施方式中，硅基材料可以本质上是纯硅。
参见图1A和图1B，MOSFET器件的栅极30淀积在栅绝缘层40上。和栅绝缘层40直接接触的材料是具有中间能隙功函数的金属30’。这样的金属为本领域公知，它们包括W、Ta、TiN和其它。栅极金属30’通过它的功函数值对器件阈施加影响。标识符30’显示所述金属可以是更大的栅堆层30的一部分，该堆层可以包括例如多晶硅(poly-Si)和多晶硅锗(poly-SiGe)。在代表性实施方式中，栅极30可以只包括具有中间能隙功函数的金属，而不包括其它材料。图中终止栅极30顶部的波浪线表示本领域公知的可能性：在完整的栅堆层或电极中，还可能有数种材料或结构。
栅极30的长度80可能是决定器件性能的最重要的器件参数。本发明的代表性实施方式中的栅极长度范围80设想在大约10nm到大约40nm的范围内，其在微电子领域被归入超短范围(regime)内。在当前发明的典型的实施方式中，栅极长度80范围为从大约15nm到大约35nm。
进一步参见图1A和图1B，所述器件具有单晶硅基本体层10。所述器件的本体具有沟道，其中电流在栅极相对侧上沿着和栅绝缘层40的界面传导。本体层10外延淀积在接地层20上。在代表性实施方式中，本体层10可以外延生长在接地层20上。术语“外延地”“外延”“epi”等表示它们的常用用法：意思是单晶晶格结构携带跨越(carries across)界面。一般地，在外延单晶或单晶中，材料形成一个平台，在其上和晶体特征匹配的其它单晶材料通过本领域公知的几种技术之一淀积。这样的技术包括，例如分子束外延(MBE)和各种类型的化学汽相淀积(CVD)。
在本发明的示例性实施方式中，本体层10厚度在大约2nm到大约7nm的范围内。在本发明的典型实施方式中，本体层可以厚大约5nm。专门用和作为器件电流载流子的相同类型的掺杂剂来掺杂本体层10。相应地，对于NMOS器件，用n型杂质如P、As、Sb和本领域公知的其它杂质来掺杂本体层10；对于PMOS器件，用p型杂质如B、Ga、I和本领域公知的其它杂质来掺杂本体层10。本体层10中的掺杂杂质浓度被选择为在大约1×1018/cm3到5×1019/cm3的范围内，在优选的实施方式中，该范围在大约5×1018/cm3到大约5×1019/cm3之间。选择这样的掺杂剂浓度确保了器件中合适的阈值、良好的DIBL表现以及高电流携带能力。在此公开中，出于参考目的，本体层10中见到的掺杂剂类型被称为“第二类型”。在栅绝缘层下面的层中，专门掺杂和迁移沟道电荷相同的类型，有时被称为“反掺杂”。典型地，用于所谓耗尽型器件的反掺杂的一般概念为本领域公知，例如见Hu的美国专利No.：5780899。但是，Hu没有阐明(teach)本发明。
MOSFET器件具有由单晶硅基材料形成的接地层20。在接地层中的掺杂剂杂质的类型和器件迁移沟道电荷的类型相反。对于NMOS器件，用p型杂质如B、Ga、I和本领域公知的其它杂质来掺杂接地层；而对于PMOS器件，用n型杂质如P、As、Sb和本领域公知的其它杂质来掺杂接地层。在此公开中，出于参考目的，接地层20中见到的掺杂剂类型被称为“第一类型”。接地层20中的掺杂水平影响包括阈值和DIBL尺寸的重要的器件行为参数。对于本发明的超短器件的实施方式，用于接地层20的可接受的掺杂浓度范围在大约1×1018/cm3到大约1×1020/cm3之间，最好是在大约8×1018/cm3到大约1×1019/cm3的范围内掺杂。
对于在超短器件的操作中遇到的电压，一般小于大约2V，或甚至小于大约1.5V，在接地层中的掺杂浓度限制耗尽区到大约20nm的范围。结果，超过大约20nm的厚度，接地层的实际厚度不是决定器件表现的关键参数，而可以根据例如制造和设计的简易，舒适地被调整。在MOSFET设计中的接地层的一般概念为本领域公知，例如见Colinge的美国专利No.：6391752。但是，Colinge没有阐明本发明。
还是参见图1A和图1B，本体层10和接地层20具有共同的界面15。跨越界面，可能需要第一和第二类型的掺杂剂杂质之间的急过渡(abrupt transition)以用于MOSFET器件所希望的操作。在外延生长期间，本体层10的选择性处延淀积和本体层原位掺杂可以允许在接地层20中的第一类型的掺杂剂杂质和在本体层10中的第二类型的掺杂剂杂质之间的所希望的急过渡。在本发明的代表性实施方式中，第一和第二类型的掺杂剂杂质之间的过渡区具有在大约2.5nm到0.5nm之间的跨越接地层/本体层界面15的宽度。所述0.5nm的宽度可以表示在晶体结构的单分子层上的过渡。
接地层20淀积在衬底100上。如本发明优选的实施方式一样，如果所述接地层和器件电绝缘，那么衬底的属性就不重要了。典型地，衬底100可以是Si晶片、绝缘体上硅(SOI)结构、绝缘体上硅锗(SGOI)结构、或是绝缘层、或另一种本领域公知的支承结构。
图1A图示了示例性实施方式，其中源极50和漏极50(由于它们在结构上可以互换，所以两者都用同一标识符50表示)是提升类型。通过在源极和漏极上淀积材料的技术来产生浅源/漏结是本领域公知的技术。这样的制造可以包括选择性淀积工艺、注入以及快速热退火或激光退火。在栅绝缘层/本体层的界面所在的平面上突起的源/漏材料的高度一般可以在大约25nm，所述界面在图1A和1B中由虚线表示。向这样的厚度的材料内注入，结合快速热退火或是激光退火技术为本领域所公知，可以产生用于MOSFET器件所希望的结属性。在本发明的示例性实施方式中，在源极50和漏极50的掺杂剂浓度在大约5×1019/cm3到 大约2×1020/cm3范围内，其中结深84不超过大约7nm。结深是相对于栅绝缘层/本体层的接触层来给定的，其中界面在不同的图中是用水平虚线来表示的。
在图1A中绘制的源/漏结的底部比位于接地层20和本体层10之间的界面15所在的平面要稍低。和本体层厚度相比，源/漏结深84的相对位置不应根据附图的描绘而推断或受限。在本发明的各种实施方式中，结深84和本体层厚度是相互独立的，尽管它们落入大体相同的幅度，但根据具体实施方式的细节，它们每一个都可能比另一个稍大。源/漏结深84和本体层厚度大致重合的情况包括在本发明的示例性实施方式中。
图1B是图解另一个实施方式的示意性截面图，其中源极50和漏极50没有被提升，而是它们的顶大约和栅绝缘层/本体层的界面层成水平位。在本发明的实施方式中，这些水平结基本上和提升实施方式中的结具有相同的掺杂剂浓度和结深，也就是，掺杂剂浓度在大约5×1019/cm3到大约2×1020/cm3范围内，源/漏结深84小于大约7nm。在典型的实施方式中，这些类型的结可以通过结材料的选择性淀积和原位掺杂来制造。
器件的栅绝缘层40可以和本领域公知的栅绝缘层相似。它可以包括二氧化硅，氮氧化硅以及所谓的高K材料。所述栅绝缘层也可以包括在本体层10上处延生长的晶体部分。虽然栅绝缘层10可以在细节上有很多种变化，但理想的是具有小于大约1nm的等效氧化层厚度(EOT)。EOT是本领域公知的概念，表示每一个单元区的电容相同的这样的SiO2层的厚度，和所讨论的绝缘层一样。
图1A也描绘了在栅电极的边上的侧壁隔离层70。这样的结构和它的制造是本领域公知的，因为在本发明的各种实施方式中可能有或没有它们，所以它们只显示在某些图中。
还是看图1A和图1B，如波浪线所示，描述的MOSFET器件的侧面扩展没有显示。任何用在制造小型器件领域中的隔离技术例如浅沟槽隔离(STI)，都适用于本发明的实施方式。
图1C列出了用于本发明的优选实施方式的作为结构参数函数的选择的MOSFET器件参数。有关的选择的参数是MOSFET器件在饱合时的阈Vt(饱合)，(以伏为单位)，其就是漏极偏压高时的阈；和漏极感应势垒降低效应(DIBL)(以毫伏/伏为单位)。Vt(饱合)和DIBL值显示本发明的优选实施方式在这样的超短栅极长度为20nm或更短的栅极长度条件下生成了有用的器件。
图2到图6示意性地图解了本发明的实施方式的MOSFET器件和CMOS电路包括的制造步骤。
图2是图解栅极长度40nm的MOSFET的处理步骤的示意性截面图，其中已经制造了接地层20。接地层20淀积在衬底100上。一般，衬底100可以是Si晶片，SOI结构，SGOI结构，或绝缘层，或另一种本领域公知的支承结构。提供这样的合适的衬底100可能是MOSFET器件制造中的关健步骤。可以通过向衬底注入合适的掺杂剂杂质、然后退火(如可能通过快速热方法或通过激光方式)来形成接地层20。
在另一个实施方式中，接地层20可以外延淀积在单晶衬底表面上。在这样的淀积期间，接地层可以被原位掺杂。本领域中原位掺杂的意思是在生长处理期间注入掺杂剂杂质。其它合适的用于生成接地层20的方式也为本领域所公知，例如层传输，而这样的方式可以用在本发明的实施方式中。接地层20材料是硅基半导体如SiGe，可能是和其它元素(例如C)的合金。在示例性的实施方式中，接地层的硅基半导体本质上是纯硅。
图3是图解MOSFET器件的处理步骤的示意性截面图，其中已经制造了反掺杂本体层10。在本发明的代表性实施方式中，使用低温原位掺杂选择性外延处理来形成本体层10。外延处理的温度范围可以在大约500℃到650℃之间，而掺杂浓度范围在大约1×1018/cm3到5×1019/cm3之间。用于本体层10的外延淀积的理想工艺可以是UHV-CVD(超高真空化学汽相淀积)。例如在B.S.Meyerson的美国专利No.：5906680中描述了这样的淀积技术，此文在此一并作为参考。外延淀积的低温可以确保接地层20的杂质和本体层10中的杂质不互相扩散。由此，在第一类型和第二类型的掺杂剂杂质之间的跨越接地层/本体层的界面15的过渡宽度可以保持在大约2.5nm到0.5nm之间。
图4是图解MOSFET器件的处理步骤的示意性截面图，其中已经将栅绝缘层淀积到本体层10上，且栅极30已经淀积到栅绝缘层40上。本发明的示例性实施方式的栅绝缘层40可以通过本领域公知的方法制造。可以生长或淀积栅绝缘层40。栅绝缘层40可以包括二氧化硅、氮氧化硅以及所谓高K材料。栅绝缘层40也可以具有晶体部分，因为其可以在本体层10上外延生长。
接下来的制造是在栅绝缘层40上淀积具有中间能隙功函数的金属层30’。这样的金属为本领域公知，它们包括W、Ta、TiN和其它。在金属层30’上还可以淀积其它材料层，它们和金属层30’结合在一起形成栅堆层或栅电极30。
可以理解，除了上述制造工艺，在制造MOSFET器件期间可能要进行大量的其它步骤。这此步骤可能包括例如清洗、蚀刻、图案化以及其它本领域公知的步骤。还可以理解，在制造CMOS电路的情况下，这里概述的大多数处理需要为NMOS和PMOS器件分别执行。当在其中一个器件类型上操作时，另一器件类型通常要被掩蔽。但是，在淀积具有中间能隙功函数的金属层30’时不一定非要这样。本发明的优选的CMOS电路实施方式中，可能，但不是必需的，在相同的处理步骤期间，NMOS和PMOS器件可以具有淀积到各自栅电介质上的具有中间能隙功函数的相同的金属。
图5是图解MOSFET器件的处理步骤的示意性截面图，其中所述栅极已被图案化。这样的图案化可以在本领域所公知的光刻技术之后进行。一般，这样的光刻工艺规定了最后小于40nm的栅极长度80。
图6A和图6B是图解源/漏结50的不同实施方式中的步骤的示意性截面图。
参见图6A，所述器件在栅极图案化后可以进行本领域公知的步骤，例如，在栅电极的边上形成侧壁隔离体70。在本发明的代表性实施方式中，源/漏极的形成包括选择性材料淀积，因此，提升了源/漏极50。源/漏凸起的高度可以在大约25nm。然后用合适的掺杂剂杂质类型注入110提升的源/漏极，在退火程序(可以是快速热退火或是激光退火工艺)后，用这样的方式使用注入能量和剂量，最后的源/漏结的深度84小于大约7nm。
参见图6B，在本发明的另一个实施方式中，可以应用不同的方法来获得窄，高掺杂结。在这样的情况下，材料在源/漏极50’的位置被挖空，使用选择性淀积来再生长源/漏极，这样就完成了本实施方式如图1B中所示。在生长处理期间，所希望的掺杂水平是提供原位掺杂。可以通过源/漏极区50’的挖空的深度和淀积处理参数的合适的结合来实现最后小于大约7nm的浅结深。
在本发明的优选实施方式中，接地层的形成处理、本体层的淀积处理、栅绝缘层的形成处理、栅极的形成处理都可以在UHV-CVD系统中进行，而不用打断真空状态。J.Chu等人的美国专利No.6013134中已经公开了能够进行这个水平的集成的系统，全文在此一并作为参考。所述包括在淀积系统中，甚至在相继步骤之间保持真空的制造工艺的集成，可以允许急(abrupt)界面和本发明的实施方式中应用的过渡。这样的急过波例如是跨越接地层/本体层的界面15的掺杂剂杂质类型改变，其中过渡宽度大约在2.5nm到0.5nm之间。0.5nm的宽度可以表示在晶体结构的单分子层上的过渡。
本领域普通技术人员能够明白，鉴于上述说明，可能对本发明进行多种修改和改变。本发明的实质范围由所附权利要求限定。
Claims (20)
1、一种MOSFET器件，包括：
接地层，其由单晶硅基材料形成，其中所述接地层具有浓度在1×1018/cm3到1×1020/cm3之间的第一类型的掺杂剂杂质；
硅基本体层，其外延设置在所述接地层上并有与所述接地层之间的界面，其中所述本体层厚度在2nm到7nm之间，其中所述本体层具有浓度在1×1018/cm3到5×1019/cm3之间的第二类型的掺杂剂杂质，其中在所述第一类型和所述第二类型的掺杂剂杂质之间的过渡区具有在2.5nm到0.5nm之间的跨越所述界面的宽度；
栅绝缘层，其设置在所述本体层上；
栅极，其设置在所述栅绝缘层上，其中所述栅极包含具有中间能隙功函数的金属，其中所述金属和所述栅绝缘层直接接触，其中所述栅极的长度小于40nm；以及
源极和漏极，其中所述源极和所述漏极具有浓度在5×1019/cm3到2×1020/cm3之间的第二类型的掺杂剂杂质，其中所述源极和所述漏极的结深小于7nm。
2、如权利要求1所述的MOSFET器件，其中所述栅极长度在15nm到35nm之间。
3、如权利要求1所述的MOSFET器件，其中所述本体层中的所述第二类型的所述掺杂剂杂质的浓度在5×1018/cm3到5×1019/cm3之间。
4、如权利要求1所述的MOSFET器件，其中所述第一类型的所述掺杂剂杂质是n型，而所述第二类型的所述掺杂剂杂质是p型。
5、如权利要求1所述的MOSFET器件，其中所述第一类型的所述掺杂剂杂质是p型，而所述第二类型的所述掺杂剂杂质是n型。
6、如权利要求1所述的MOSFET器件，其中所述源极和所述漏极是高起型源极/漏极。
7、如权利要求1所述的MOSFET器件，其中所述单晶硅基材料和所述硅基本体层是纯硅。
8、一种CMOS电路，包括：
至少一个NMOS器件，其中所述NMOS器件还包括：
接地层，其由单晶硅基材料形成，其中所述接地层具有浓度在1×1018/cm3到1×1020/cm3之间的p型杂质；
硅基本体层，其外延设置在所述接地层上并具有与所述接地层之间的界面，其中所述本体层厚度在2nm到7nm之间，其中所述本体层具有浓度在1×1018/cm3到5×1019/cm3之间的n型杂质，其中在所述p型和所述n型杂质之间的过渡区具有在2.5nm到0.5nm之间的跨越所述界面的宽度；
源极和漏极，其中所述源极和所述漏极具有浓度在5×1019/cm3到2×1020/cm3之间的n型杂质，其中所述源极和漏极的结深小于7nm；
以及，至少一个PMOS器件，其中所述PMOS器件还包括：
接地层，其由单晶硅基材料形成，其中所述接地层具有浓度在1×1018/cm3到1×1019/cm3之间的n型杂质；
硅基本体层，其外延设置在所述接地层上并具有与所述接地层之间的界面，其中所述本体层厚度在2nm到7nm之间，其中所述本体层具有浓度在1×1018/cm3到5×1019/cm3之间的p型杂质，其中在所述n型和所述p型杂质之间的过渡区具有在2.5nm到0.5nm之间的跨越所述界面的宽度；
源极和漏极，其中所述源极和所述漏极具有浓度在5×1019/cm3到2×1020/cm3之间的p型杂质，其中所述源极和漏极的结深小于7nm；
以及，其中所述至少一个NMOS器件和所述至少一个PMOS器件中的每一个还包括：
栅绝缘层，其设置在所述本体层上；
栅极，其设置在所述栅绝缘层上，其中所述栅极包括具有中间能隙功函数的金属，其中所述金属和所述栅绝缘层直接接触，其中所述NMOS栅极的所述金属和所述PMOS栅极的所述金属是相同的金属。
9、一种用于制造MOSFET器件的方法，包括：
形成单晶硅基材料构成的接地层，将所述接地层中的掺杂剂杂质选择为第一类型并具有在1×1018/cm3到1×1020/cm3之间的浓度；
通过选择性外延生长将厚度在2nm到7nm之间的本体层淀积在所述接地层上，从而产生所述接地层和所述本体层之间的界面，用第二类型的杂质原位掺杂所述本体层到1×1018/cm3到5×1019/cm3之间的浓度，并使在所述第一类型和所述第二类型的掺杂剂杂质之间的过渡区具有在2.5nm到0.5nm之间的跨越所述界面的宽度；
在所述本体层上设置栅绝缘层；
在所述栅绝缘层上设置栅极，其中所述栅极包含和所述栅绝缘层直接接触的中间能隙功函数金属，并图案化所述栅极到具有小于40nm的长度；以及
形成源极和漏极，将所述源极和所述漏极中的掺杂剂杂质选择为第二类型并具有5×1019/cm3到2×1020/cm3之间的浓度，并使所述源极和漏极的结深小于7nm。
10、如权利要求9所述的方法，还包括将所述本体层中的所述第二类型的所述掺杂剂杂质的浓度选择在7×1018/cm3到2×1019/cm3之间。
11、如权利要求9所述的方法，还包括将所述第一类型的掺杂剂杂质选择为n型，而将所述第二类型的掺杂剂杂质选择为p型。
12、如权利要求9所述的方法，还包括将所述第一类型的掺杂剂杂质选择为p型，而将所述第二类型的掺杂剂杂质选择为n型。
13、如权利要求9所述的方法，还包括将所述单晶硅基材料和所述硅基本体层选择为是纯硅。
14、如权利要求9所述的方法，其中形成所述接地层的步骤包括所述单晶硅基材料的外延淀积和原位掺杂。
15、如权利要求9所述的方法，其中形成所述接地层的步骤包括在所述单晶硅基材料中的第一类型掺杂剂杂质的离子注入和退火。
16、如权利要求9所述的方法，其中所述本体层的所述淀积是在温度范围在500℃到650℃时，通过超高真空化学汽相淀积的工艺来实现的。
17、如权利要求9所述的方法，其中形成所述源极和所述漏极的步骤包括进行选择性淀积以升高所述源极和所述漏极，之后进行所述第二类型的掺杂剂杂质的离子注入和退火。
18、如权利要求9所述的方法，其中形成所述源极和所述漏极的步骤包括选择性淀积硅基材料到所述源极和所述漏极的中空区域中，以及原位注入所述第二类型掺杂剂杂质到所述源极和所述漏极中。
19、如权利要求9所述的方法，其中形成所述接地层、淀积所述本体层、设置所述栅绝缘层、设置所述栅极的处理都是在单一真空系统中实现的，在执行所述处理之间不中断真空状态。
20、一种用于制造CMOS电路的方法，包括：
加工至少一个NMOS器件，包括：
形成由单晶硅基材料构成的接地层，将所述接地层中的p型杂质的浓度选择为在1×1018/cm3到1×1020/cm3之间。
通过选择性外延附生将厚度在2nm到7nm之间的本体层淀积在所述接地层上，从而产生所述接地层和所述本体层之间的界面，用n型杂质原位掺杂所述本体层到1×1018/cm3到5×1019/cm3之间的浓度，以及使在所述p型和所述n型杂质之间的过渡区具有在2.5nm到0.5nm之间的跨越所述界面的宽度；
形成源极和漏极，将所述源极和所述漏极中的掺杂剂杂质选择为n型并具有在5×1019/cm3到2×1020/cm3之间的浓度，并使所述源极和漏极的结深小于7nm；
以及，加工至少一个PMOS器件，包括：
形成由单晶硅基材料构成的接地层，将所述接地层中的n型杂质选择的浓度选择为在1×1018/cm3到1×1020/cm3之间；
通过选择性外延生长将厚度在2nm到7nm之间的本体层淀积在所述接地层上，从而产生所述接地层和所述本体层之间的界面，用p型杂质原位掺杂所述本体层到1×1018/cm3到5×1019/cm3之间的浓度，以及使在所述n型和所述p型杂质之间的过渡区具有2.5nm到0.5nm之间的跨越所述界面的宽度；
形成源极和漏极，将所述源极和所述漏极中的掺杂剂杂质选择为p型并具有在5×1019/cm3到2×1020/cm3之间的浓度，并使所述源极和漏极的结深小于7nm；
以及，加工所述至少一个NMOS器件和所述至少一个PMOS器件中的每一个，包括：
在所述本体层上设置栅绝缘层；
在所述栅绝缘层上设置栅极，其中所述栅极包含和所述栅绝缘层直接接触的中间能隙功函数金属，且将所述NMOS栅极的所述金属和所述PMOS栅极的所述金属选择为相同的金属。
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