CN100492320C - 用于混合的异步和同步存储器操作的检测电路 - Google Patents

用于混合的异步和同步存储器操作的检测电路 Download PDF

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Abstract

一种用于检测和启动存储器设备的存储器访问模式的存储器访问模式检测电路及方法。该存储器访问模式检测电路接收存储器地址信号、控制信号以及时钟信号，并响应对所述存储器地址信号或控制信号的第一组合的接收产生第一模式检测信号。在该检测信号之后延时产生第一模式启动信号以启动第一模式存储器访问操作。响应对控制信号的第二组合和有效时钟信号的接收，该存储器访问模式检测电路进一步产生第二模式检测信号，以启动第二模式存储器访问操作，并抑制产生第一模式检测信号，从而取消第一模式存储器访问操作。

Description

用于混合的异步和同步存储器操作的检测电路
技术领域
本发明一般来讲涉及集成电路领域，更特别的是，涉及用于检测存储器设备中的异步和同步存储器操作的电路。
背景技术
被称为伪静态存储器的一类存储器设备典型地是功能上等同于静态随机访问存储器(SRAM)设备的存储器设备，但是具有基于传统的动态随机访问存储器(DRAM)存储单元的存储器核。通常，可以以与操作传统的SRAM相同的方式来操作这些存储器设备。正如本领域所公知的，这两种存储器存储单元之间的主要区别在于：DRAM存储器存储单元需要被周期性地刷新以保持所存储的数据，而SRAM存储器存储单元则不用。因此，伪静态存储器设备包括内部刷新电路以执行必要的DRAM存储器核的刷新操作。然而，刷新操作对于用户是透明的，从而该设备看起来好像不需要刷新操作。
虽然因为要执行周期性地刷新操作，看起来在应用DRAM存储器核时比应用SRAM存储器核时要不利，但是，在其他方面却具有极大的优势。例如，DRAM存储器阵列的存储器密度可以比SRAM存储器阵列的存储器密度大很多。在DRAM存储器存储单元的情况下，仅需要一个传输门和存储设备，典型地为电容器，来存储一比特数据。相比之下，传统的SRAM存储器存储单元可以每个存储器存储单元都具有多达6个晶体管。此外，DRAM存储器存储单元的简单结构以及较小的尺寸导致了复杂度较小的制造过程，因此与SRAM存储器存储单元比较具有较低的制造成本。因而，使用DRAM存储器核的存储器设备比具有相同存储器容量的SRAM存储器设备要便宜的多。
在努力将DRAM存储器核集成到功能上等同于SRAM设备的存储器设备中时，需要处理这两种存储器之间操作上的差别。例如，一种差别，如前面所讨论的，是DRAM存储器存储单元需要周期性地刷新，否则由该存储器存储单元存储的数据将会丢失。因此，在该存储器设备中必须包含附加电路以支持刷新操作，但是还应当保持对用户的刷新透明。
SRAM存储器核与DRAM存储器核之间的另一个差别是一旦已开始了对传统DRAM存储器核的存储器访问操作，则需要完成整个访问周期，否则数据将丢失。也就是说，DRAM访问周期以阵列中的一行存储器存储单元被激活开始，被激活行的存储器存储单元的各自的充电状态被检测并被放大。通过将一列耦合至输入/输出线来选择一个特定的存储器存储单元。从而，访问处在被激活行与所选择列的交叉点的存储器存储单元。此时，可以从该特定的存储器存储单元读取数据或向该特定的存储器存储单元写入数据。在读或写操作之后，该行存储器存储单元被去激活(deactivate)，这样，最初被检测并被放大的充电状态由各个存储器存储单元的电容器存储。正如普遍所知的，检测存储器存储单元的充电状态的过程是破坏性的。除非通过放大所述充电状态并正确地去激活所述行来完成DRAM访问周期，否则由该被激活行的存储器存储单元存储的数据将会丢失。
相比之下，对于传统的异步SRAM存储器设备来说，SRAM检测操作是非破坏性的，并且不具有与传统的DRAM存储器设备相同类型的访问周期。因此，对SRAM存储器设备可以断言随机存储器地址而没有定时限制，并且总是期望在之后的某一时间返回数据。该时间典型地被称作地址访问时间tAA。
具有SRAM存储器核的存储器设备与那些具有DRAM存储器的存储器设备之间还有一个差别是DRAM存储器核的访问时间一般要比SRAM存储器核的访问时间长。因为完成访问周期所需的时间，所以DRAM存储器核的异步访问需要更多的时间来提供有效数据。虽然传统的DRAM设备通常会提供高级访问模式来降低平均访问时间，例如页模式访问，但是仍然必须为每个数据访问都提供有效的存储器地址。因此，存储器设备的最小访问时间将受用于提供有效且稳定的存储器地址的设置时间的限制，在某些情况下，这可能花费相对较长的时间。
同步DRAM(SDRAM)设备，其根据周期性时钟信号操作，并且具有流水线体系结构，以提供比异步DRAM设备更短的平均访问时间。SDRAM设备的存储器访问时间一般较低，因为内部存储器操作的流水线操作允许并行地执行不同级的DRAM存储器访问操作，正如本领域所公知的。这允许在完成前面的存储器命令之前启动新的存储器命令。因此，传统的SDRAM设备可以提供不能被其异步DRAM对应设备复制的操作模式。例如SDRAM设备具有数据突发(burst)模式，其中在最初的存储器访问之后的每个时钟信号周期都可以输出新的数据，而不需要提供任何存储器地址，除了用于第一存储器位置的地址。也就是说，存储在起始存储器位置的数据被存取，之后从连续的存储器位置存取数据而不需要提供另外的存储器地址。
尽管有前面所述的各种缺点，在许多情况下，因为前面所述的优点，仍然期望使用具有DRAM存储器核的存储器设备。因此，期望具有可以在提供SRAM设备的异步功能的存储器设备中使用的电路，并且其包含访问DRAM存储器核的预定事件。此外，在许多应用中，期望所述电路自动检测是请求异步还是同步存储器访问操作，而不必使用指示存储器设备预期异步或同步存储器访问操作的标记或专用控制信号。以这种方式，具有这种电路的存储器设备可以被用作具有现有类型的传统存储器设备的伴生设备。
发明内容
本发明涉及一种存储器访问模式检测电路，其接收存储器地址信号、控制信号和时钟信号，检测并启动存储器设备的存储器访问模式。该存储器访问模式检测电路包括模式检测电路，其接收存储器地址信号、控制信号和时钟信号。该模式检测电路响应对存储器地址信号或控制信号的第一组合的接收产生第一模式检测信号，其可以指示异步访问请求。在存储器访问模式检测电路中还包括延迟电路，该延迟电路耦合至模式检测电路，并在接收第一模式检测信号之后延时产生延迟的第一模式检测信号，以启动第一模式访问操作。该模式检测电路还响应对控制信号的第二组合和有效时钟信号的接收产生第二模式检测信号以启动第二模式存储器访问操作，其可以指示同步访问请求。响应对第二模式检测信号的接收，延迟电路重置延时，并且不产生延迟的第一模式检测信号，有效地取消异步访问并开始同步访问作为替代。
在本发明的另一个方面，提供了一种用于启动接收存储器地址信号、控制信号和时钟信号的存储器设备中的存储器访问操作的方法。响应对存储器地址信号或表示第一模式存储器访问操作的控制信号的组合的接收产生第一模式检测脉冲，其可以表示异步访问。启动第一模式存储器访问操作的第一模式激活脉冲是在第一模式检测脉冲之后延时产生的。响应对时钟信号和表示第二模式存储器访问操作的控制信号的第二组合的接收产生第二模式检测脉冲，其可以表示同步交易。然后使用该第二模式检测脉冲抑制产生延迟的第一模式检测脉冲，并启动第二模式存储器访问操作。
附图简述
附图1是根据本发明的一个实施例的异步/同步检测电路的功能框图。
附图2是可以用在附图1的检测电路中的延迟电路的一个实施例的功能框图。
附图3是举例说明应用到附图1的检测电路中的各种信号的信号计时图。
附图4是包括根据本发明的一个实施例的异步/同步检测电路的存储器设备的一部分的功能框图。
附图5是包括附图4的存储器设备的计算机系统的功能框图。
具体实施方式
在以下对本发明的典型实施例的详细描述中，参照了附图，其构成描述的一部分，并且通过举例说明，附图中示出了可以实施本发明的特定的典型实施例。在其他例子中，公知的电路、控制信号以及计时协议没有作详细说明，以避免不必要地使本发明不清楚。对这些实施例的描述详细到足以使那些本领域技术人员能够实施本发明。在不脱离本发明的精神和范围的情况下可以使用其他实施例也可以进行修改。因此以下的详细说明并不是限制意义的，本发明的范围仅由所附的权利要求书进行限定。
附图1示出了根据本发明的实施例的异步/同步模式检测电路100。检测电路100可以在功能上等同于SRAM设备，但是使用DRAM存储器核的存储器设备中使用。正如将在以下详细说明的，由本发明的实施例提供的一个重要的好处是自动检测同步/异步操作。检测电路100还允许存储器设备同步操作。包含在检测电路100中的有异步模式检测电路110，向其提供地址信号ADDR<0:n>和控制信号。如附图1所示，提供给异步模式检测电路110的控制信号包括传统的控制信号，例如芯片使能信号CE*，地址有效信号ADV*，输出使能信号OE*，以及写使能信号WE*。星号“*”表示各个控制信号是低有效信号，也就是说当在低逻辑电平时该信号被认为有效。ADDR<0：n>信号以及CE*，ADV*，OE*，以及WE*信号是传统的，是那些本领域普通技术人员所公知的信号。
此外包含在检测电路100中的是同步模式检测电路120，其接收CE*，ADV*，OE*，以及WE*信号。同步模式检测电路120还接收周期时钟信号CLK，其由同步模式检测电路120使用以使存储器设备的操作同步。例如，同步模式检测电路120包括控制信号锁存器(未示出)，其响应CLK信号的转变，例如CLK信号的上升沿、CLK信号的下降沿，或在某些实施例中在CLK信号的上升沿和下降沿，锁存CE*，ADV*，OE*，以及WE*信号的逻辑状态。异步模式检测电路110和同步模式检测电路120具有本领域普通技术人员所公知的传统设计。
将会理解到，前面所描述的控制信号是为了举例说明而提供，在不脱离本发明范围情况下，也可以提供替代的控制信号给异步模式检测电路110和同步模式检测电路120。
刷新计时器130也包含在检测电路100中。该刷新电路130被耦合以接收来自异步模式检测电路110的脉冲PULSE_ASYNC并接收来自同步控制电路110的脉冲PULSE_SYNC。正如将在以下详细说明的，刷新计时器130在来自异步模式检测电路110的最后(即最近的)的PULSE_ASYN脉冲的下降沿之后延时td产生输出脉冲PULSE_OUT。然而，如果在延时td过去之前由同步模式检测电路120产生PULSE_SYNC脉冲的话，则刷新计时器130将被重置并被去激活以防止刷新计时器130产生PULSE_OUT脉冲。二输入布尔逻辑或(OR)门140被耦合以接收分别来自刷新计时器130和同步模式检测电路120的PULSE_OUT和PULSE_SYNC脉冲。该或门140的输出被耦合以向传统的DRAM激活电路150提供激活脉冲ACT_PULSE，以便启动DRAM存储器核(未示出)中的访问操作。
作为背景，在传统的SRAM设备中通过利用有效(低逻辑电平)CE*信号使能SRAM设备并断言存储器地址来启动存储器访问操作。在某些应用中，使用ADV*信号来向SRAM指示存储器地址是有效的，并且可以被锁存以启动存储器操作。访问的类型，即执行读操作还是写操作，受其他控制信号的逻辑电平的控制。例如，典型地，响应在断言存储器地址时具有高逻辑状态的WE*信号执行读操作。相反，响应在断言地址时具有低逻辑状态的WE*信号执行写操作。至于SRAM设备的读操作，期望在断言的存储器地址保持了最短时间的有效之后的某一时间从存储器设备返回读取数据。用于返回读取数据所需的最大时间一般被称作地址访问时间tAA。如果在完成访问操作之前断言新地址，则中断以前的访问操作，并对新断言的地址的存储器位置启动新的访问操作。
如前面所讨论的，在传统的DRAM存储器核中，访问DRAM存储器核中的存储器位置是破坏性的操作。也就是说，当访问存储器的一行时，由该行的存储器存储单元存储的数据实际上被删除，并且在完成存储器访问周期之前必须要写回到所述存储器存储单元中。因此，典型的情况是传统的DRAM存储器核由于异步方式而不能很好的适用在将以SRAM设备的方式访问的存储器设备中，在所述异步方式中可以在SRAM设备中启动存储器访问操作。也就是说，虽然前面描述的在完成存储器访问操作之前断言一个新的存储器地址的情况很容易通过传统的SRAM存储器核来适应，但对于具有传统的DRAM存储器核的情况却不是这样。如前面所说明的，对于传统的DRAM存储器核的访问操作的破坏性质要求被启动的存储器访问操作必须允许完成否则将有丢失数据的风险。可以使用检测电路100来配合具有传统的SRAM存储器接口的DRAM存储器核的使用。
然而，检测电路100可以用在具有传统的DRAM存储器核的存储器设备中，以将传统上被用于启动SRAM访问操作的随机安排的地址转变转换为适合传统的DRAM存储器核的预定事件。检测电路100还为具有传统的DRAM存储器核的存储器设备提供了一种机制以提供传统的同步DRAM设备的好处，所述DRAM存储器核既可以异步地以SRAM地址接口的方式访问又可以同步地访问。将关于传统SRAM地址接口的异步访问操作，接着是同步存储器访问操作，然后是存储器访问操作，其中同步访问操作直接跟在异步访问操作之后，对该检测电路100的操作进行讨论。包括从异步向同步存储器访问操作转变的存储器访问操作可以被称为混合模式操作。本发明的实施例自动检测混合模式操作中的转变。也就是说，异步和同步存储器访问操作的检测可以在不需要任何外部提供的、指示存储器期望异步或是同步存储器访问操作的标记的情况下进行。
如前面所讨论的，在由低CE*信号激活存储器设备并断言存储器地址之后立即启动对SRAM设备的存储器访问。因此，在接收到新断言的存储器地址和低CE*信号之后，异步模式检测电路110产生提供给刷新计时器130的PULSE_SYNC脉冲以启动延时td，在过去了时间td之后，刷新计时器130产生通过或门140作为ACT_PULSE脉冲提供给DRAM激活电路150的PULSE_OUT脉冲。响应对ACT_PULSE的接收，DRAM激活电路150启动对DRAM存储器核中对应于被断言给异步模式检测电路110的存储器地址的存储器位置的访问操作。
下面将对刷新计时器130的值进行说明。异步模式检测电路110响应对新的存储器地址的接收产生PULSE_ASYNC脉冲，而不管该新的存储器地址是否在完成存储器访问周期之前被断言。刷新计时器130插入适当长度的延时td以确保前面启动的任何存储器访问操作将有足够的时间来完成。如果刷新计时器130在过去td之前被由异步模式检测电路110产生的PULSE_ASYNC脉冲重置，则所述延时td被重置以便从接收到最近的PULSE_ASYNC脉冲开始测量该延时。通过选择长到足以允许存储器访问操作完成的延时td，刷新计时器130确保了存储器访问操作在其完成之前不被中断。也就是说，由于时间td总是在接收到PULSE_ASYNC脉冲之后被重置，因此刷新计时器130确保响应时间td没有过去就对存储器地址进行的断言，将不向DRAM激活电路150提供ACT_PULSE(即PULSE_OUT脉冲)，如前面所讨论的，选择所述td以允许完成存储器访问操作。在本发明的特定实施例中，延时td大约为25ns，其仍然允许使用DRAM存储器核的存储器设备具有60ns的访问时间tAA。
附图2示出了可以包含在刷新计时器130(附图1)中的延迟电路计时器220。该延迟电路220包括多个延迟级240。每个延迟级240具有延迟输入端和重置输入端，并且还具有延迟输出端。正如将在以下详细说明的，将使用也包含在刷新计时器中的重置电路(未示出)来响应对来自同步模式检测电路120的PULSE_SYNC脉冲的接收重置延迟电路计时器220。然而，对所述重置电路，其可以由那些本领域普通技术人员设计，将不关于延迟电路计时器220进行讨论，以避免不必要的使延迟电路计时器220的描述复杂化。
在操作时，延迟级240提供类似于应用到延迟输入端的信号的输出信号，除了它被时间tdd延迟。第一延迟级240在其延迟输入端和重置输入端都接收PULSE_ASYNC信号。后面的延迟级240被耦合以便延迟输入端耦合至前一延迟级240的延迟输出端。每个延迟级240的重置输入端都被耦合以接收PULSE_ASYNC信号，末延迟级240的延迟输出端被耦合至二输入或非门250的第一输入端。该或非门250的第二输入端被耦合以接收PULSE_ASYNC信号。该或非门250的输出端通过反相器252被耦合至传统的脉冲发生器254。脉冲发生器254响应由反相器252输出的信号的下降沿产生脉冲PULSE_OUT。该PULSE_OUT信号，如前面所提到的，通过或门140被提供给DRAM激活电路150以开始对传统的DRAM存储器核的访问操作。
在操作时，延迟电路220在最近的PULSE_ASYNC脉冲的下降沿之后延时td产生PULSE_OUT脉冲。该延时td大约为每个延迟级240的延迟tdd的总和。为了试图简化延迟电路220的说明，忽略任何门的延迟。然而，将会理解到，由于门延迟，一些时间将增加到延时td中。当延迟电路220在PULSE_ASYNC脉冲的下降沿接收到PULSE_ASYNC脉冲时，该延迟电路开始对延时td计数。也就是说，对于在所述串中的第一延迟级240，其延迟输出将在PULSE_ASYNC脉冲的下降沿之后变为低tdd。第二延迟级240的延迟输出将在第一延迟级240的延迟输出的下降沿之后变为低tdd。这样，PULSE_ASYNC脉冲的下降沿将通过延迟级240串慢慢移动，直到被应用到或非门250的输入端。应当注意的是，在此期间，反相器252的输出端保持为高。直到末延迟级240的延迟输出变为低，其发生在PULSE_ASYNC信号的下降沿之后td，反相器252的输出将变为低。当此发生时，脉冲发生器254产生PULSE_OUT脉冲。
如果在td计时计数已过去之前由延迟电路220接收第二PULSE_ASYNC脉冲，则计时串的延迟级240通过使每个延迟级240的延迟输出响应新的PULSE_ASYNC脉冲而再次变为高。因此，将响应新的PULSE_ASYNC脉冲的下降沿再次开始td递减计数，如前面所描述的。实际上，脉冲发生器254将不产生PULSE_OUT脉冲，直到向延迟电路220提供最后的PULSE_ASYNC脉冲的下降沿之后td为止。
延迟电路220的更为详细的说明在公开转让给Lovett等人的，2002年3月19日提交的，名为“用于伪静态存储器设备的异步接口电路及方法”的待审美国专利申请No.10/102,221中提供。然而，将会理解到刷新计时器130可以包括除了附图2所示的以外的延迟电路，这对于本领域普通技术人员来说是公知的。
对于同步存储器访问操作，检测电路100包括同步模式检测电路120，其可以用于启动传统的DRAM存储器核的同步存储器访问操作。参照附图1，控制信号的逻辑电平的组合以及向同步模式检测电路120提供的周期时钟信号CLK启动这种操作。同步模式检测电路120设计上是传统的，并且适合的同步模式检测电路120的设计是为那些本领域普通技术人员所公知的。在接收到控制信号的逻辑信号的正确组合并提供CLK信号之后，同步控制电路产生提供给刷新计时器130和或门140的PULSE_SYNC脉冲。所产生的PULSE_SYNC脉冲通过或门140作为ACT_PULSE被提供给DRAM激活电路150，其启动对DRAM存储器核的存储器访问。将会理解到同步模式检测电路120除了附图1所示的PULSE_SYNC脉冲以外还提供内部控制信号(未示出)，以便执行同步存储器访问操作。然而，内部控制信号本质上是传统的，因此没有示出以避免不必要地使本发明不清楚。
作为可以用于启动同步存储器访问操作的控制信号的组合的一个例子，在本发明的特定实施例中，当CE*和WE*处在逻辑低，OE*信号处在高逻辑电平并且向同步控制电路提供有效CLK信号时，请求同步存储器写操作。断言所请求的存储器地址，并且ADV*信号为低以表示存储器地址是有效的，并且应当被地址缓冲器(未示出)锁存。在启动同步存储器写操作之后，ADV*和WE*信号可以返回到高逻辑电平。突发写操作可以持续，只要CE*信号处在低逻辑电平，并且提供有效的CLK信号给同步模式检测电路120。
如前面所提到的，由同步模式检测电路120产生的PULSE_SYNC脉冲被提供给刷新计时器130以及或门140。正如以下将说明的，在由刷新计时器130可以产生PULSE_OUT脉冲以前，提供PULSE_SYNC脉冲以重置刷新计时器130。作为代替，由同步模式检测电路120提供给或门140的PULSE_SYNC脉冲被用作ACT_PULSE脉冲以立即启动同步存储器访问操作。
下面将参照附图3的计时图来说明在混合模式操作期间检测电路100的操作。该计时图示出了在从异步存储器读操作转变到同步存储器写操作时应用到检测电路100的各个信号的相对计时。附图3的计时图是为了举例说明而提供，不应当被解释为将本发明的范围限制到特定的实施例。
通过提供低逻辑电平CE*信号(即芯片使能)，断言存储器地址并选通ADV*信号为低以指示该存储器地址输入是有效的从而在时间T0启动异步存储器访问周期。异步模式检测电路110(附图1)响应对存储器地址的断言产生PULSE_ASYNC脉冲，其开始刷新计时器130的延时td330。如附图3的计时图所示，延时td330大约为25ns。当延时td330过去时，由刷新计时器130在时间T1产生PULSE_OUT脉冲，并通过或门140作为ACT_PULSE脉冲提供给DRAM激活电路150，以启动DRAM存储器核中的存储器访问操作。在时间tAA，即存储器设备的最小访问时间过去之后，通过在时间T2将OE*信号(即输出使能)改为逻辑低电平而使其有效。相应的，在存储器设备的输入/输出(IO)端提供有效读数据340。在时间T3，通过使OE*信号返回到高逻辑电平而使IO端设置在高阻抗状态，并且通过改变CE*信号到高逻辑电平而使存储器设备处于等待状态。时间T3表示异步存储器访问周期的结束。
在附图3所示的本实例中，从异步存储器访问模式到同步存储器访问模式的转变发生在时间T4之后的CLK信号的上升沿，即当CE*信号变为有效时，或者更特别的是，当CE*信号变为低时。正如将在以下更为详细所讨论的，当CE*信号在时间T4变为有效时，假定将执行异步存储器访问操作，直到检测到与ADV*信号联合的CLK信号的上升沿。此时，取消异步存储器访问操作，并且代替为启动同步存储器访问操作。那些本领域普通技术人员将会理解到，其中延时td330大约为25ns，25ns的最大时间可以从CE*信号在时间T4变为有效的时间以及检测到CLK信号的上升沿时的时间开始流逝。否则，将在同步存储器访问操作以前在DRAM存储器核中开始被假定为已启动的异步存储器访问操作。
在时间T4，通过改变CE*信号的逻辑电平为低来使能存储器设备，并且通过选通WE*信号为低来指示写操作。同样地断言存储器地址，并且ADV*信号被选通为低以表示地址输入为有效。在时间T5，DRAM存储器核中的同步写操作在同步模式检测电路120(附图1)检测到有效CE*和WE*信号并产生通过或门140提供给DRAM激活电路150的PULSE_SYNC脉冲时，响应CLK信号的上升沿启动。同时在CLK信号的上升沿锁存所述存储器地址。在时间T6，ADV*和WE*返回到高逻辑电平，同时CE*信号保持在低逻辑电平以指示不应当终止所请求的同步存储器写操作。
在时间T4，作为使能存储器设备的一部分，异步模式检测电路110，其也接收CE*，ADV*，以及地址信号，将产生PULSE_ASYNC脉冲。响应在时间T4变为有效的CE*信号产生PULSE_ASYNC脉冲，并且在刷新计时器130(附图1)开始异步存储器访问操作。在通过在延时td过去之后产生PULSE_OUT脉冲而在DRAM存储器核中启动异步存储器访问操作之前，在时间T5由同步检测电路120产生的PULSE_SYNC脉冲取消排队的异步存储器访问操作。响应对存储器地址的断言自动产生PUSLE_ASYNC脉冲。因此，刷新计时器将开始延时。从而，为了防止PULSE_OUT脉冲产生并中断同步存储器写操作，如前面所讨论的，其在时间T5启动，刷新计时器130被由同步模式检测电路120产生的PUSE_SYNC脉冲重置并禁用。因此，PULSE_OUT脉冲绝不由刷新计时器130产生。
在时间T7，呈现在IO端的写数据360被锁存并写入到对应于在时间T5锁存的存储器地址的DRAM存储器核中的位置。如前面所讨论的，当CE*信号保持在低逻辑电平时，将继续同步存储器写操作。同步存储器访问操作可以通过将CE*信号返回到高逻辑电平而终止，可以通过使CLK信号无效来实现向异步存储器操作的转变。
附图4示出了根据本发明的一个实施例的存储器设备500的一部分。该存储器设备500是包括传统的DRAM存储器阵列502的异步伪静态SRAM。该存储器设备500可以异步或同步操作。该存储器设备500包括通过命令总线508接收存储器命令的命令解码器506，其在存储器设备500内产生内部控制信号以执行各种存储器操作。命令总线508还耦合至根据本发明的实施例的异步/同步检测电路512。通过命令总线508接收的信号的例子包括CE*，ADV*，OE*，以及WE*信号，如前面所描述的。然而，那些本领域普通技术人员将会理解到对于通过命令总线508提供给存储器设备500的特定信号的变化将不脱离本发明的范围。通过地址总线520向存储器设备500的地址缓冲器510和检测电路512提供行和列地址信号。
如前面所描述的，检测电路512产生ACT_PULSE脉冲以启动对存储器阵列502的访问操作。虽然前面描述为提供给DRAM激活电路150(附图1)，如附图4所示，ACT_PULSE脉冲被提供给命令解码器506以启动附图5中的存储器访问操作。然而，将会理解到ACT_PULSE信号可以被提供给传统存储器设备的替代的或附加的功能块，而不脱离本发明的范围。
行和列地址由地址缓冲器510提供，分别供行地址解码器524和列地址解码器528解码。存储器阵列读/写电路530耦合至阵列502以通过输入输出数据总线540提供读数据给数据输出缓冲器534。写数据通过数据输入缓冲器544和存储器阵列读/写电路530被应用到存储器阵列502中。命令控制器506响应应用到命令总线508的存储器命令执行对存储器阵列502的各种操作。特别是，使用命令控制器506产生内部控制信号以从存储器阵列502读取数据并向存储器阵列502写数据。从存储器阵列502读取的数据被传送到输出缓冲器534并在数据输入/输出(IO)线550上提供。在写操作时，访问被寻址的存储器存储单元，在IO线550上提供给数据输入缓冲器544的数据存储在存储器阵列502中。
附图5是包括包含附图4的存储器设备500的计算机电路602的计算机系统600的框图。计算机电路602执行各种计算功能，例如执行特定的软件以执行特定的计算或任务。此外，该计算机系统600包括一个或多个输入设备604，例如键盘，耦合至计算机电路602以允许操作者与计算机系统接口。典型地，计算机系统600还包括一个或多个耦合至计算机电路602的输出设备606，这种输出设备典型地为显示设备。同时一个或多个数据存储设备608耦合至计算机电路602以存储数据或检索数据。存储设备608的例子包括硬盘和非易失性存储器。该计算机系统600还包括无线通信链路610，通过其计算机电路可以通过无线介质发送和接收数据。计算机电路602一般通过适当的地址、数据和控制总线耦合至存储器设备500以提供向存储器写数据或从存储器读取数据。
从以上将会理解到，虽然这里为了举例说明的目的已对本发明的具体实施例进行了说明，但是在不脱离本发明的精神和范围的情况下可以进行各种修改。例如，在附图1中描述的本发明的实施例包括二输入或门140，其向DRAM激活电路150提供ACT_PULSE脉冲以根据来自刷新计时器130的PULSE_OUT脉冲或来自同步模式检测电路120的PULSE_OUT脉冲启动存储器访问操作。然而，在本发明的替代实施例中，将不包括或门140，并且将把PULSE_OUT和PULSE_SYNC脉冲直接提供给DRAM激活电路以分别启动异步存储器访问操作或同步存储器访问操作。此外，附图1的实施例示出了用于异步模式检测电路110、同步模式检测电路120、刷新计时器130、或门140以及DRAM激活电路150的独立的功能块。然而，那些本领域普通技术人员将会理解到与附图1所示的配置相比还可以结合各种功能块到不同的配置中，并且仍然保持在本发明的范围内。因此，除了按照所附的权利要求以外，本发明并不受局限。

Claims (50)

1.模式检测电路，用于启动接收存储器地址信号和控制信号的存储器设备中的存储器访问操作，该检测电路包括：
第一模式检测电路，其被耦合以接收所述存储器地址信号和所述控制信号，并响应对控制信号的第一组合和所述存储器地址信号的接收，产生将在第一模式输出节点提供的第一模式检测信号；
第二模式检测电路，其被耦合以接收所述控制信号和时钟信号，并响应对控制信号的第二组合和有效时钟信号的接收，产生将在第二模式输出节点提供的第二模式检测信号；
刷新计时器，其具有耦合至所述第一模式输出节点的激活节点、耦合至所述第二模式输出节点的禁止节点，并且还具有计时器输出节点，在该节点提供第一模式激活信号，该刷新计时器在接收到最后接收的第一模式检测信号之后延时产生所述第一模式激活信号，并且还响应对所述第二模式检测信号的接收抑制产生所述第一模式激活信号；以及
输出电路，具有分别耦合至所述计时器输出节点和所述第二模式输出节点的第一和第二输入节点，该输出电路还具有激活信号节点，在该节点提供激活信号，以响应对所述第一模式激活信号或所述第二模式检测信号的接收启动存储器访问操作。
2.如权利要求1所述的模式检测电路，其中，所述第一模式检测信号、所述第二模式检测信号、所述第一模式激活信号，以及所述激活信号包括第一模式检测脉冲、第二模式检测脉冲、第一模式激活脉冲以及激活脉冲。
3.如权利要求1所述的模式检测电路，其中，所述输出电路包括二输入或门。
4.如权利要求1所述的模式检测电路，其中，所述第一模式检测电路响应对表示异步存储器访问操作的控制信号的第一组合的接收产生第一模式检测信号。
5.如权利要求1所述的模式检测电路，其中，所述第二模式检测电路响应对表示同步存储器访问操作的控制信号的第二组合的接收产生第二模式检测信号。
6.如权利要求1所述的模式检测电路，其中，所述刷新计时器包括：
一串延迟级，其具有第一延迟级以及末延迟级，所述第一延迟级被耦合至所述第一模式输出节点以接收所述第一模式检测信号，所述末延迟级具有提供所述第一模式激活信号的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述禁止节点和所述延迟级串，该重置电路响应对所述第二模式检测信号的接收，使所述延迟级串禁用，以防止输出所述第一模式激活信号。
7.一种用于多模式存储器设备的存储器访问模式电路，该多模式存储器设备接收存储器地址信号和控制信号，该存储器访问模式电路包括：
第一模式检测电路，用于检测第一存储器访问模式并对其进行响应而产生第一模式检测脉冲；
第二模式检测电路，用于检测第二存储器访问模式并对其进行响应而产生第二模式检测脉冲；
延迟电路，其被耦合至所述第一模式检测电路，用于在接收到最后的第一模式检测脉冲之后延时产生延迟的第一模式检测脉冲，该延迟电路还耦合至所述第二模式检测电路，以响应对所述第二模式检测脉冲的接收重置延迟电路；以及
存储器访问激活电路，其被耦合至所述延迟电路和所述第二模式检测电路，该存储器访问激活电路响应对所述延迟的第一模式检测脉冲的接收激活第一存储器访问操作，并响应对所述第二模式检测脉冲的接收激活第二存储器访问操作。
8.如权利要求7所述的存储器访问模式电路，其中，所述第一模式检测电路包括异步模式检测电路，其具有控制信号节点和地址信号节点，在该控制信号节点接收所述控制信号，在该地址信号节点接收所述存储器地址信号，该异步模式检测电路响应对存储器地址信号或表示异步模式访问操作的控制信号的组合的接收产生所述第一模式检测脉冲。
9.如权利要求7所述的存储器访问模式电路，其中，所述第二模式检测电路包括同步模式检测电路，其具有控制信号节点和时钟节点，在该控制信号节点接收所述控制信号，在该时钟节点接收时钟信号，该同步模式检测电路响应对有效时钟信号和表示同步模式访问操作的控制信号的组合的接收产生所述第二模式检测脉冲。
10.如权利要求7所述的存储器访问模式电路，其中，所述第一存储器访问操作包括异步存储器访问操作，所述第二存储器访问操作包括同步存储器访问操作。
11.如权利要求7所述的存储器访问模式电路，其中，所述延迟电路包括：
一串延迟级，其具有第一延迟级以及末延迟级，该第一延迟级被耦合至所述第一模式检测电路以接收所述第一模式检测脉冲，该末延迟级具有提供所述延迟的第一模式检测脉冲的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述第二模式检测电路和所述延迟级串，该重置电路响应对所述第二模式检测脉冲的接收，使所述延迟级串禁用，以防止输出所述延迟的第一模式检测脉冲。
12.一种用于存储器设备的存储器访问模式检测电路，该存储器设备接收存储器地址信号、控制信号和时钟信号，该存储器访问模式检测电路包括：
模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号和所述时钟信号，该模式检测电路响应对所述存储器地址信号和控制信号的第一组合的接收产生第一模式检测信号，并响应对控制信号的第二组合和有效时钟信号的接收产生第二模式检测信号以启动第二模式存储器访问操作；以及
延迟电路，其被耦合至所述模式检测电路，用于在接收所述第一模式检测信号之后延时产生延迟的第一模式检测信号，以启动第一模式存储器访问操作，并响应对所述第二模式检测信号的接收，重置所述延时以防止产生所述延迟的第一模式激活信号。
13.如权利要求12所述的存储器访问模式检测电路，其中，所述第一模式存储器访问操作包括异步存储器访问操作，所述第二模式存储器访问操作包括同步存储器访问操作。
14.如权利要求12所述的存储器访问模式检测电路，其中，所述模式检测电路包括：
异步模式检测电路，其具有控制信号节点和地址信号节点，在该控制信号节点接收所述控制信号，在该地址信号节点接收所述存储器地址信号，该异步模式检测电路响应对存储器地址信号或表示异步模式访问操作的控制信号的组合的接收产生所述第一模式检测信号；以及
同步模式检测电路，其具有控制信号节点以及时钟节点，在该控制信号节点接收所述控制信号，在该时钟节点接收时钟信号，该同步模式检测电路响应对有效时钟信号和表示同步模式访问操作的控制信号的组合的接收产生所述第二模式检测信号。
15.如权利要求12所述的存储器访问模式检测电路，其中，所述延迟电路包括：
一串延迟级，其具有第一延迟级以及末延迟级，该第一延迟级被耦合至所述模式检测电路以接收所述第一模式检测信号，该末延迟级具有提供所述延迟的第一模式检测信号的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述模式检测电路和所述延迟级串，该重置电路响应对所述第二模式检测信号的接收，使所述延迟级串禁用，以防止输出所述延迟的第一模式检测信号。
16.一种接收存储器地址信号、控制信号和时钟信号的存储器设备，该存储器设备包括：
易失性存储器存储单元阵列；
存储器阵列访问电路，其被耦合至所述易失性存储器存储单元阵列，用于访问该存储器阵列；以及
存储器访问模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号以及所述时钟信号，该存储器访问模式检测电路包括：
模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号和所述时钟信号，该模式检测电路响应对所述存储器地址信号和控制信号的第一组合的接收产生第一模式检测信号以启动第一模式存储器访问操作，并响应对控制信号的第二组合和有效时钟信号的接收产生第二模式检测信号以启动第二模式存储器访问操作；以及
延迟电路，其被耦合至所述模式检测电路，用于在接收所述第一模式检测电路之后延时产生延迟的第一模式检测信号，并响应对所述第二模式检测信号的接收，重置所述延时并产生第二模式激活信号以启动第二模式访问操作。
17.如权利要求16所述的存储器设备，其中，所述第一模式存储器访问操作包括异步存储器访问操作，所述第二模式存储器访问操作包括同步存储器访问操作。
18.如权利要求16所述的存储器设备，其中，所述存储器访问模式检测电路的模式检测电路包括：
异步模式检测电路，其具有控制信号节点和地址信号节点，在该控制信号节点接收所述控制信号，在该地址信号节点接收所述存储器地址信号，该异步模式检测电路响应对存储器地址信号或表示异步模式访问操作的控制信号的组合的接收产生所述第一模式检测信号；以及
同步模式检测电路，其具有控制信号节点以及时钟节点，在该控制信号节点接收所述控制信号，在该时钟节点接收时钟信号，该同步模式检测电路响应对有效时钟信号和表示同步模式访问操作的控制信号的组合的接收产生所述第二模式检测信号。
19.如权利要求16所述的存储器设备，其中，所述存储器访问模式检测电路的延迟电路包括：
一串延迟级，其具有第一延迟级以及末延迟级，该第一延迟级被耦合至所述模式检测电路以接收所述第一模式检测信号，该末延迟级具有提供所述延迟的第一模式检测信号的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述模式检测电路和所述延迟级串，该重置电路响应对所述第二模式检测信号的接收，使所述延迟级串禁用，以防止输出所述延迟的第一模式检测信号。
20.如权利要求16所述的存储器设备，其中，所述易失性存储器存储单元阵列包括DRAM存储器存储单元阵列，对其的访问是由完成包括一系列访问事件的访问周期来限制的。
21.如权利要求20所述的存储器设备，其中，所述存储器阵列访问电路包括DRAM阵列访问电路，用于根据所述一系列访问事件访问所述DRAM存储器存储单元阵列。
22.一种接收存储器地址信号、控制信号和时钟信号的存储器设备，该存储器设备包括：
易失性存储器存储单元阵列；
存储器阵列访问电路，其被耦合至所述易失性存储器存储单元阵列，用于访问该存储器阵列；以及
存储器访问模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号以及所述时钟信号，该存储器访问模式检测电路包括：
第一模式检测电路，用于检测第一存储器访问模式并对其进行响应而产生第一模式检测脉冲；
第二模式检测电路，用于检测第二存储器访问模式并对其进行响应而产生第二模式检测脉冲；
延迟电路，其被耦合至所述第一模式检测电路，用于在接收到最后的第一模式检测脉冲之后延时产生延迟的第一模式检测脉冲，该延迟电路还耦合至所述第二模式检测电路，以响应对所述第二模式检测脉冲的接收重置延迟电路；以及
存储器访问激活电路，其被耦合至所述延迟电路和所述第二模式检测电路，该存储器访问激活电路响应对所述延迟的第一模式检测脉冲的接收激活第一存储器访问操作，并响应对所述第二模式检测脉冲的接收激活第二存储器访问操作。
23.如权利要求22所述的存储器设备，其中，所述存储器访问模式电路的第一模式检测电路包括异步模式检测电路，其具有控制信号节点和地址信号节点，在该控制信号节点接收所述控制信号，在该地址信号节点接收所述存储器地址信号，该异步模式检测电路响应对存储器地址信号或表示异步模式访问操作的控制信号的组合的接收产生所述第一模式检测脉冲。
24.如权利要求22所述的存储器设备，其中，所述存储器访问模式电路的第二模式检测电路包括同步模式检测电路，其具有控制信号节点和时钟节点，在该控制信号节点接收所述控制信号，在该时钟节点接收时钟信号，该同步模式检测电路响应对有效时钟信号和表示同步模式访问操作的控制信号的组合的接收产生所述第二模式检测脉冲。
25.如权利要求22所述的存储器设备，其中，所述第一存储器访问操作包括异步存储器访问操作，所述第二存储器访问操作包括同步存储器访问操作。
26.如权利要求22所述的存储器设备，其中，所述存储器访问模式电路的延迟电路包括：
一串延迟级，其具有第一延迟级以及末延迟级，该第一延迟级被耦合至所述第一模式检测电路以接收所述第一模式检测脉冲，该末延迟级具有提供所述延迟的第一模式检测脉冲的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述第二模式检测电路和所述延迟级串，该重置电路响应对所述第二模式检测脉冲的接收，使所述延迟级串禁用，以防止输出所述延迟的第一模式检测脉冲。
27.如权利要求22所述的存储器设备，其中，所述易失性存储器存储单元阵列包括DRAM存储器存储单元阵列，对其的访问是由完成包括一系列访问事件的访问周期来限制的。
28.如权利要求27所述的存储器设备，其中，所述存储器阵列访问电路包括DRAM阵列访问电路，用于根据所述一系列访问事件访问所述DRAM存储器存储单元阵列。
29.一种计算机系统，包括：
数据输入设备；
数据输出设备；
处理器，其被耦合至所述数据输入和输出设备；以及
存储器设备，其被耦合至所述处理器，该存储器设备接收存储器地址信号、控制信号以及时钟信号，该存储器设备包括：
易失性存储器存储单元阵列；
存储器阵列访问电路，其被耦合至所述易失性存储器存储单元阵列，用于访问所述存储器阵列；以及
存储器访问模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号以及所述时钟信号，该存储器访问模式检测电路包括：
模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号和所述时钟信号，该模式检测电路响应对所述存储器地址信号和控制信号的第一组合的接收产生第一模式检测信号以启动第一模式存储器访问操作，并响应对控制信号的第二组合和有效时钟信号的接收产生第二模式检测信号以启动第二模式存储器访问操作；以及
延迟电路，其被耦合至所述模式检测电路，用于在接收所述第一模式检测电路之后延时产生延迟的第一模式检测信号，并响应对所述第二模式检测信号的接收，重置所述延时并产生第二模式激活信号以启动第二模式访问操作。
30.如权利要求29所述的计算机系统，其中，所述存储器设备的所述第一模式存储器访问操作包括异步存储器访问操作，所述第二模式存储器访问操作包括同步存储器访问操作。
31.如权利要求29所述的计算机系统，其中，所述存储器设备的所述模式检测电路包括：
异步模式检测电路，其具有控制信号节点和地址信号节点，在该控制信号节点接收所述控制信号，在该地址信号节点接收所述存储器地址信号，该异步模式检测电路响应对存储器地址信号或表示异步模式访问操作的控制信号的组合的接收产生所述第一模式检测信号；以及
同步模式检测电路，其具有控制信号节点以及时钟节点，在该控制信号节点接收所述控制信号，在该时钟节点接收时钟信号，该同步模式检测电路响应对有效时钟信号和表示同步模式访问操作的控制信号的组合的接收产生所述第二模式检测信号。
32.如权利要求29所述的计算机系统，其中，所述存储器设备的延迟电路包括：
一串延迟级，其具有第一延迟级以及末延迟级，该第一延迟级被耦合至所述模式检测电路以接收所述第一模式检测信号，该末延迟级具有提供所述延迟的第一模式检测信号的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述模式检测电路和所述延迟级串，该重置电路响应对所述第二模式检测信号的接收，使所述延迟级串禁用，以防止输出所述延迟的第一模式检测信号。
33.如权利要求29所述的计算机系统，其中，所述存储器设备的易失性存储器存储单元阵列包括DRAM存储器存储单元阵列，对其的访问是由完成包括一系列访问事件的访问周期来限制的。
34.如权利要求33所述的计算机系统，其中，所述存储器设备的存储器阵列访问电路包括DRAM阵列访问电路，用于根据所述一系列访问事件访问所述DRAM存储器存储单元阵列。
35.一种计算机系统，包括：
数据输入设备；
数据输出设备；
处理器，耦合至所述数据输入和输出设备；以及
存储器设备，其被耦合至所述处理器，该存储器设备接收存储器地址信号、控制信号以及时钟信号，该存储器设备包括：
易失性存储器存储单元阵列；
存储器阵列访问电路，其被耦合至所述易失性存储器存储单元阵列，用于访问所述存储器阵列；以及
存储器访问模式检测电路，其被耦合以接收所述存储器地址信号、所述控制信号以及所述时钟信号，该存储器访问模式检测电路包括：
第一模式检测电路，用于检测第一存储器访问模式并对其进行响应而产生第一模式检测脉冲；
第二模式检测电路，用于检测第二存储器访问模式并对其进行响应而产生第二模式检测脉冲；
延迟电路，其被耦合至所述第一模式检测电路，用于在接收到最后的第一模式检测脉冲之后延时产生延迟的第一模式检测脉冲，该延迟电路还耦合至所述第二模式检测电路，以响应对所述第二模式检测脉冲的接收重置延迟电路；以及
存储器访问激活电路，其被耦合至所述延迟电路和所述第二模式检测电路，该存储器访问激活电路响应对所述延迟的第一模式检测脉冲的接收激活第一存储器访问操作，并响应对所述第二模式检测脉冲的接收激活第二存储器访问操作。
36.如权利要求35所述的计算机系统，其中，所述存储器设备的第一模式检测电路包括异步模式检测电路，其具有控制信号节点和地址信号节点，在该控制信号节点接收所述控制信号，在该地址信号节点接收所述存储器地址信号，该异步模式检测电路响应对存储器地址信号或表示异步模式访问操作的控制信号的组合的接收产生所述第一模式检测脉冲。
37.如权利要求35所述的计算机系统，其中，所述存储器设备的第二模式检测电路包括同步模式检测电路，其具有控制信号节点以及时钟节点，在该控制信号节点接收所述控制信号，在该时钟节点接收时钟信号，该同步模式检测电路响应对有效时钟信号和表示同步模式访问操作的控制信号的组合的接收产生所述第二模式检测脉冲。
38.如权利要求35所述的计算机系统，其中，所述存储器设备的第一存储器访问操作包括异步存储器访问操作，并且所述第二存储器访问操作包括同步存储器访问操作。
39.如权利要求35所述的计算机系统，其中，所述存储器设备的延迟电路包括：
一串延迟级，其具有第一延迟级以及末延迟级，该第一延迟级被耦合至所述第一模式检测电路以接收所述第一模式检测信号，该末延迟级具有提供所述延迟的第一模式检测信号的输出端，每个延迟级具有第一和第二输入端以及输出端，并且通过分级延时使应用至所述第一或第二输入端的信号的下降沿延迟传播到其输出端；以及
重置电路，其被耦合至所述第二模式检测电路和所述延迟级串，该重置电路响应对所述第二模式检测脉冲的接收，使所述延迟级串禁用，以防止输出所述延迟的第一模式检测脉冲。
40.如权利要求35所述的计算机系统，其中，所述存储器设备的易失性存储器存储单元阵列包括DRAM存储器存储单元阵列，对其的访问是由完成包括一系列访问事件的访问周期来限制的。
41.如权利要求40所述的计算机系统，其中所述存储器设备的存储器阵列访问电路包括DRAM阵列访问电路，用于根据所述一系列访问事件访问所述DRAM存储器存储单元阵列。
42.一种用于启动存储器设备中的存储器访问操作的方法，该存储器设备接收存储器地址信号、控制信号和时钟信号，该方法包括：
响应对存储器地址信号或表示第一模式存储器访问操作的控制信号的组合的接收产生第一模式检测脉冲；
使最后产生的第一模式检测脉冲延时以产生第一模式激活脉冲，以启动第一模式存储器访问操作；
响应对时钟信号和表示第二模式存储器访问操作的控制信号的第二组合的接收产生第二模式检测脉冲；
抑制产生所述延迟的第一模式检测脉冲；以及
响应所述第二模式检测脉冲启动所述第二模式存储器访问操作。
43.如权利要求42所述的方法，其中，响应对存储器地址信号或表示第一模式存储器访问操作的控制信号的组合的接收产生第一模式检测脉冲包括，响应对存储器地址信号或表示异步存储器访问操作的控制信号的组合的接收产生第一模式检测脉冲。
44.如权利要求42所述的方法，其中，响应对时钟信号和表示第二模式存储器访问操作的所述控制信号的第二组合的接收产生第二模式检测脉冲包括，响应对时钟信号和表示同步存储器访问操作的所述控制信号的第二组合的接收产生第二模式检测脉冲。
45.如权利要求42所述的方法，其中，使所述最后产生的第一模式检测脉冲延时以产生第一模式激活脉冲从而启动所述第一模式存储器访问操作包括，根据所述第一模式检测脉冲的下降沿启动延迟序列，并响应完成所述延迟序列之前的任何新的第一模式检测脉冲的下降沿重置所述延迟序列，并从所述第一模式检测脉冲的下降沿重新启动所述延迟序列，并且抑制产生所述延迟的第一模式检测脉冲包括重置所述延迟序列并抑制产生所述第一模式激活脉冲。
46.如权利要求42所述的方法，其中，响应所述第二模式检测脉冲启动所述第二模式访问操作包括启动同步DRAM存储器访问周期。
47.一种用于激活存储器设备中的存储器访问操作的方法，该存储器设备具有DRAM存储器存储单元核并接收存储器地址信号、控制信号和时钟信号，该方法包括：
响应对所述存储器地址信号或表示第一模式存储器访问操作的控制信号的第一组合的接收，在接收到最后的存储器地址信号或控制信号的所述第一组合之后延时产生第一模式激活信号，该延时足够长以至于允许完成所述DRAM存储器存储单元核中的第一模式存储器访问操作；以及
响应对有效时钟信号和表示第二模式存储器访问操作的控制信号的第二组合的接收，产生第二模式激活信号以启动DRAM存储器存储单元核中的第二模式存储器访问操作，并防止产生所述第一模式激活信号。
48.如权利要求47所述的方法，其中，响应对所述存储器地址信号或表示所述第一模式存储器访问操作的控制信号的所述第一组合的接收产生第一模式激活信号包括，响应对所述存储器地址信号或表示异步存储器访问操作的控制信号的组合的接收产生所述第一模式激活信号。
49.如权利要求47所述的方法，其中，响应对有效时钟信号和表示第二模式存储器访问操作的控制信号的第二组合的接收产生第二模式激活信号包括，响应对有效时钟信号和表示同步存储器访问操作的控制信号的第二组合的接收产生第二模式激活信号。
50.如权利要求47所述的方法，其中，在接收到最后的存储器地址信号或控制信号的所述第一组合之后延时产生所述第一模式激活信号包括：
响应对所述存储器地址信号或控制信号的所述第一组合中的转变的检测，产生转变检测脉冲；
根据所述转变检测脉冲的下降沿启动延迟序列；
响应在完成所述延迟序列之前产生的新的转变检测脉冲的下降沿重置该延迟序列，并从所述新的转变检测脉冲的下降沿重新启动所述延迟序列；以及
响应所述延迟序列的完成产生第一模式激活序列。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6209071B1 (en) * 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US6690606B2 (en) * 2002-03-19 2004-02-10 Micron Technology, Inc. Asynchronous interface circuit and method for a pseudo-static memory device
US6920524B2 (en) 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
KR100620645B1 (ko) * 2004-04-13 2006-09-13 주식회사 하이닉스반도체 동기 및 비동기 병용 모드 레지스터 세트를 포함하는ｐｓｒａｍ
JP2006073062A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
JP4234126B2 (ja) 2005-09-28 2009-03-04 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリ、メモリ・アクセス制御方法
KR100738965B1 (ko) * 2006-03-07 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 장치의 동기 모드 감지 회로 및 방법
KR100695289B1 (ko) * 2006-03-09 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법
US8266405B2 (en) 2006-12-13 2012-09-11 Cypress Semiconductor Corporation Memory interface configurable for asynchronous and synchronous operation and for accessing storage from any clock domain
KR100873617B1 (ko) * 2007-04-12 2008-12-12 주식회사 하이닉스반도체 반도체 메모리 장치의 액티브 드라이버 제어 회로
US8024511B2 (en) 2007-08-31 2011-09-20 Siemens Industry, Inc. Systems, devices, and/or methods to access synchronous RAM in an asynchronous manner
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
KR100929835B1 (ko) * 2008-02-29 2009-12-07 주식회사 하이닉스반도체 안정적인 초기 동작을 수행하는 반도체 메모리 장치
US7944773B2 (en) * 2008-04-30 2011-05-17 Micron Technology, Inc. Synchronous command-based write recovery time auto-precharge control
US7920431B2 (en) 2008-06-02 2011-04-05 Micron Technology, Inc. Asynchronous/synchronous interface
KR100974225B1 (ko) * 2008-12-23 2010-08-06 주식회사 하이닉스반도체 임피던스 조정 주기 설정회로 및 반도체 집적회로
US8799909B1 (en) * 2008-12-23 2014-08-05 Juniper Networks, Inc. System and method for independent synchronous and asynchronous transaction requests
US7916575B2 (en) * 2008-12-23 2011-03-29 Emanuele Confalonieri Configurable latching for asynchronous memories
US8862966B2 (en) * 2009-09-09 2014-10-14 Advanced Micro Devices, Inc. Adjustment of write timing based on error detection techniques
US8700874B2 (en) * 2010-09-24 2014-04-15 Telefonaktiebolaget L M Ericsson (Publ) Digital counter segmented into short and long access time memory
WO2012145360A2 (en) * 2011-04-18 2012-10-26 Shaeffer Ian P Memory circuit and method for its operation
US9535778B2 (en) 2013-03-15 2017-01-03 International Business Machines Corporation Reestablishing synchronization in a memory system
US9136987B2 (en) 2013-03-15 2015-09-15 International Business Machines Corporation Replay suspension in a memory system
US9146864B2 (en) 2013-03-15 2015-09-29 International Business Machines Corporation Address mapping including generic bits for universal addressing independent of memory type
US9092330B2 (en) 2013-03-15 2015-07-28 International Business Machines Corporation Early data delivery prior to error detection completion
US9142272B2 (en) * 2013-03-15 2015-09-22 International Business Machines Corporation Dual asynchronous and synchronous memory system
US9430418B2 (en) 2013-03-15 2016-08-30 International Business Machines Corporation Synchronization and order detection in a memory system
US10241958B2 (en) * 2014-08-29 2019-03-26 Microsoft Technology Licensing, Llc Configurable synchronized processing of multiple operations
JP6447280B2 (ja) * 2015-03-18 2019-01-09 富士通株式会社 情報処理装置、およびエミュレータプログラム
US10621119B2 (en) 2016-03-03 2020-04-14 Samsung Electronics Co., Ltd. Asynchronous communication protocol compatible with synchronous DDR protocol
CN109656854A (zh) * 2017-10-12 2019-04-19 光宝科技股份有限公司 固态储存装置的重置电路及其重置方法
JP6476325B1 (ja) * 2018-02-01 2019-02-27 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． 擬似ｓｒａｍ及びその制御方法
CN110059036B (zh) * 2019-04-15 2022-04-26 西安微电子技术研究所 一种存储体内部多异步接口访问控制装置及方法
CN113253796B (zh) * 2021-07-01 2021-10-08 北京智芯微电子科技有限公司 异步输入信号的同步方法及装置、中央处理器、芯片

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54107637A (en) * 1978-02-13 1979-08-23 Hitachi Ltd Control system for dynamic type semiconductor memory unit
CA1159129A (en) * 1979-11-27 1983-12-20 Kazuo Murano Asynchronous transmission system for binary-coded information
JPS63155494A (ja) * 1986-12-19 1988-06-28 Fujitsu Ltd 擬似スタテイツクメモリ装置
JPH01128294A (ja) * 1987-11-12 1989-05-19 Sharp Corp フィールドメモリのセルフリフレッシュ装置
JP2519580B2 (ja) * 1990-06-19 1996-07-31 三菱電機株式会社 半導体集積回路
US5258952A (en) 1990-12-14 1993-11-02 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with separate time-out control for read and write operations
EP0558079B1 (en) 1992-02-28 1998-04-15 Sony Corporation Semiconductor memory device with address transition detector
EP0574598A1 (de) * 1992-06-13 1993-12-22 International Business Machines Corporation Datenpufferspeicher
US5374894A (en) 1992-08-19 1994-12-20 Hyundai Electronics America Transition detection circuit
US5510740A (en) * 1993-04-21 1996-04-23 Intel Corporation Method for synchronizing clocks upon reset
US5471157A (en) 1994-03-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Integrated circuit with centralized control of edge transition detection pulse generation
US5721860A (en) * 1994-05-24 1998-02-24 Intel Corporation Memory controller for independently supporting synchronous and asynchronous DRAM memories
US5696917A (en) * 1994-06-03 1997-12-09 Intel Corporation Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5600605A (en) * 1995-06-07 1997-02-04 Micron Technology, Inc. Auto-activate on synchronous dynamic random access memory
US5666321A (en) 1995-09-01 1997-09-09 Micron Technology, Inc. Synchronous DRAM memory with asynchronous column decode
US6209071B1 (en) * 1996-05-07 2001-03-27 Rambus Inc. Asynchronous request/synchronous data dynamic random access memory
US5805517A (en) 1996-12-27 1998-09-08 Intel Corporation Self-calibrating address transition detection scheme
US5933369A (en) * 1997-02-28 1999-08-03 Xilinx, Inc. RAM with synchronous write port using dynamic latches
JP3189745B2 (ja) * 1997-06-27 2001-07-16 日本電気株式会社 同期式半導体記憶装置
US5835440A (en) 1997-08-06 1998-11-10 Micron Technology, Inc. Memory device equilibration circuit and method
IT1294367B1 (it) 1997-08-29 1999-03-24 Sgs Thomson Microelectronics Circuiteria atd immune nei confronti di impulsi spuri
JPH11232870A (ja) * 1997-11-26 1999-08-27 Texas Instr Inc <Ti> バック・ゲート電圧制御遅延回路を有する半導体メモリ素子
JPH11238380A (ja) 1998-02-19 1999-08-31 Ricoh Co Ltd 半導体メモリ回路
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
US6075751A (en) 1999-01-15 2000-06-13 Intel Corporation Signal transition detector for asynchronous circuits
JP2001023372A (ja) * 1999-05-06 2001-01-26 Mitsubishi Electric Corp 同期型半導体記憶装置
FR2801388B1 (fr) * 1999-11-19 2003-12-12 St Microelectronics Sa Procede de commande de memoire dram rapide et controleur adapte
JP2001155483A (ja) * 1999-11-30 2001-06-08 Mitsubishi Electric Corp 半導体記憶装置
JP3367519B2 (ja) * 1999-12-03 2003-01-14 日本電気株式会社 半導体記憶装置及びそのテスト方法
JP3778417B2 (ja) 2000-02-29 2006-05-24 富士通株式会社 半導体記憶装置
JP3957469B2 (ja) * 2000-04-11 2007-08-15 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP4201490B2 (ja) * 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP4060514B2 (ja) * 2000-05-22 2008-03-12 株式会社東芝 同期信号発生回路
JP2002007200A (ja) * 2000-06-16 2002-01-11 Nec Corp メモリ制御装置及び動作切替方法並びにインターフェース装置、半導体集積チップ、記録媒体
JP3409059B2 (ja) 2000-07-26 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP3726660B2 (ja) * 2000-09-01 2005-12-14 セイコーエプソン株式会社 半導体メモリ装置のリフレッシュ制御
EP1199723B1 (en) * 2000-10-18 2008-12-31 STMicroelectronics S.r.l. Interlaced memory device with random or sequential access
JP2002150768A (ja) * 2000-11-06 2002-05-24 Fujitsu Ltd 半導体記憶装置
US6658544B2 (en) * 2000-12-27 2003-12-02 Koninklijke Philips Electronics N.V. Techniques to asynchronously operate a synchronous memory
JP3624849B2 (ja) * 2001-04-02 2005-03-02 セイコーエプソン株式会社 半導体装置、そのリフレッシュ方法、メモリシステムおよび電子機器
US6690606B2 (en) 2002-03-19 2004-02-10 Micron Technology, Inc. Asynchronous interface circuit and method for a pseudo-static memory device
US6741515B2 (en) * 2002-06-18 2004-05-25 Nanoamp Solutions, Inc. DRAM with total self refresh and control circuit
WO2004001761A1 (ja) * 2002-06-25 2003-12-31 Fujitsu Limited 半導体メモリ
US6920524B2 (en) 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation

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