CN100505316C - 具有隔离区上擦除栅的非易失性存储器 - Google Patents

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Abstract

本发明提供了一种非易失性存储器器件及这种器件的制造方法。该器件包括浮栅(16)、控制栅(19)和分离的擦除栅(10)。擦除栅(10)被提供于设于衬底(1)内的隔离区(2)内或上。因此，擦除栅(10)不增加单元尺寸。与控制栅(19)和浮栅(16)之间的电容相比，擦除栅(10)和浮栅(16)之间的电容小，且荷电的浮栅(16)通过福勒-诺德海姆隧穿穿过擦除栅(10)和浮栅(16)之间的氧化物层而被擦除。

Description

具有隔离区上擦除栅的非易失性存储器
技术领域
本发明涉及非易失性存储器(NVM)器件以及这种器件的制造和操作方法。更具体而言，本发明涉及包括置于衬底内隔离区内或上的擦除栅的非易失性存储器以及这种器件的制造和操作方法。
背景技术
非易失性存储器(NVM)被用于许多种商用和军用电子装置与设备，例如手提电话、收音机和数码相机。这些电子装置的市场持续地需要具有更低工作电压、更低功耗和减小的芯片尺寸的器件。
闪存(flash memory)或闪存单元包括具有介于控制栅(CG)和沟道区之间的一个或多个浮栅(FG)的MOSFET，浮栅与控制栅被介电层分离。随着制造技术的改进，FG尺寸已经降低到约100nm的尺度，这些器件基本上为微型EEPROM单元，其中电子和空穴通过隧道氧化物势垒而被注入浮栅。存储于FG内的电荷调整器件的阈值电压。这样，数据被存储。CG控制FG的电势。CG与FG的耦合比例与FG和CG之间的面积交叠有关，其影响闪存的读写速度。此外，耦合比例越好，即越高，则存储单元所需的工作电压可降低得越多。
尽管非易失性FG单元的单元尺寸在过去几年里已经持续地减小，编程和擦除所需的电压并未相同程度地减小。因此，降低编程和擦除电压成为非易失性存储器进一步按比例缩小的主要挑战之一。目前，在福勒-诺德海姆(Fowler-Nordheim，FN)隧穿工作模式中产生高达15至20V的编程/擦除电压变得越来越困难，特别是对于嵌入式NVM应用，原因为电源电压更低。这增加了产生高压所需的面积并降低了阵列效率。因此，类似源侧注入的低电压编程方法变得更加重要。不幸的是，在大部分情形中，仍需要高压进行擦除。
上述问题的已知解决方案是使用额外的擦除栅。一种特殊形式的闪速EEPROM结构，除了控制栅之外还利用了单独的擦除栅。通过使用这种单独的擦除栅，该擦除栅与浮栅之间进一步存在电容性耦合，擦除栅通过隧道电介质电容性耦合到该浮栅，其中当恰当的电压组合被施加到控制栅、擦除栅、源和漏时，该隧道电介质允许电子从浮栅穿过该隧道电介质到达擦除栅。然而，在这种特殊形式的闪速EEPROM结构中，擦除栅被用于增加浮栅和擦除栅之间的耦合以降低擦除电压。通过增加耦合以降低擦除电压的概念总是会大幅增大单元尺寸和工艺复杂度，当缩小NVM尺寸时，这是不利的。
US-5343063涉及一种编程只读存储器(PROM)单元结构及其制造工艺，具体地涉及可擦除PROM(EPROM)、电可擦除PROM(EPROM)和闪速EEPROM单元结构。所述器件为分裂沟道(split-channel)型器件，即，浮栅底部的表面仅延伸跨过源和漏扩散区之间沟道距离的一部分。通过栅氧化物与衬底分离的浮栅底面，用作任何其他场效应晶体管的栅，即，该浮栅上的电势决定电子是否被允许穿越源和漏之间的栅氧化物层下方的衬底沟道。该沟道其余部分的导电性受控制栅的底面控制，且实际上为与由浮栅形成的晶体管串联的单独受控的场效应晶体管。
在US-5343063中，厚电介质层首先被沉积于半导体衬底表面上，随后在该电介质内蚀刻平行的细长沟槽，直至在沟槽底面露出衬底表面。通过交替构建电介质层和导电多晶硅层，各个存储单元器件随后形成于沟槽内。沟槽之间的其余电介质用于电学隔离存储单元。
图1示出了US-5343063中描述的一个实施例。该单元结构包括各个浮栅127、129，细长控制栅137、139被提供于半导体衬底143表面上的厚场氧化物层141内的相邻沟槽中。氧化物层157被提供于浮栅127、129和控制栅137、139之间。擦除栅145、147、149被掩埋于各个厚氧化物层141内并耦合到位于厚氧化物条141对立侧上的沟槽内的浮栅127、129，其中擦除栅145、147、149被嵌入在该厚氧化物条内。擦除栅147例如通过各自擦除栅氧化物层151、153与浮栅127及129耦合。
然而，US-5343063中描述的器件和方法具有一些缺点。US-5343063的概念使用了具有高电阻的掩埋位线。这意味着需要频繁地接触位线。因此，在存储单元中需要许多空间，由此大幅降低了效率。此外，通过使用用于蚀刻浮栅多晶硅的间隙壁(spacer)而在控制栅多晶硅内形成狭缝(slit)的方法，并不适用于获得具有小尺度的结构，因为这种情况下浮栅的光刻和蚀刻的性能由于大的表面形貌而受妨碍。此外，由于大的表面形貌，使用氧化物线的绝缘方法与标准CMOS绝缘(例如STI)并不兼容。因此，US-5343063中描述的单元结构较不适用于例如嵌入式的存储器，因为当大的存储单元阵列并不包括STI但是标准CMOS包括STI，于是STI工艺在CMP期间引发问题。
发明内容
本发明的目标是提供一种非易失性存储器器件，其具有尺寸小并克服了现有技术器件缺点的单独擦除栅，以及这种器件的制造和操作方法。
上述目标通过根据本发明的方法和器件实现。
在本发明第一方面，提供了一种半导体器件，其包括：
具有衬底表面的衬底；
该衬底表面内的至少两个隔离区，所述隔离区具有远离衬底的外表面；
浮栅，在所述两个隔离区之间且至少部分与所述两个隔离区交叠地在衬底上延伸；
擦除栅；以及
控制栅，位于所述浮栅之上且优选地位于所述擦除栅之上，
其中所述擦除栅形成于隔离区之一的外表面上。
根据本发明的器件的优点为其并不增加单元尺寸。与控制栅和浮栅之间的电容相比，擦除栅和浮栅之间的电容小。利用福勒-诺德海姆隧穿擦除栅和浮栅之间的氧化物层，带电的浮栅可以被擦除。
隔离区可以为例如STI(浅沟槽隔离)区，STI区优选位于LOCOS(硅局部氧化)区上方，因为STI区可以以小于LOCOS区尺寸的尺寸形成，这可实现单元尺寸减小，从而可增大单元密度。
该器件可另外包括浮栅和控制栅之间以及擦除栅和控制栅之间的存取栅与/或绝缘层。
根据本发明，可以提供1-晶体管(1-T)和2-晶体管(2-T)单元以及具有或不具有自对准存取栅的紧凑单元。根据本发明的半导体器件可包括存取栅，该存取栅包括彼此电连接的两个导电层，该器件可进一步包括分离相邻的浮栅且基本上在该阵列的整个宽度上行进的狭缝。
此外，所揭露的非易失性存储器(NVM)包括根据本发明的半导体器件。该NVM例如可以是闪存或EEPROM。
在本发明第二方面，提供了用于制造半导体器件的方法，该半导体器件包括擦除栅、浮栅和控制栅。该方法包括：
提供具有衬底表面的衬底，该衬底表面具有至少两个外表面远离衬底的隔离区；
形成浮栅，该浮栅在所述两个隔离区之间并至少部分与所述两个隔离区交叠地在衬底上延伸；
在所述隔离区之一的外表面上形成擦除栅；以及
在所述浮栅上且优选地在所述擦除栅上形成控制栅。
通过使用根据本发明的方法，可获得的非易失性存储器具有小的尺寸以及小的擦除栅和浮栅之间的电容性耦合。
所述隔离区可提供为STI区，其优选地位于LOCOS区上，因为STI区可以以更小的尺寸形成。
隔离区外表面上的擦除栅可通过沉积和图形化第一导电层而形成，该第一导电层可优选地为多晶硅层。该浮栅可通过沉积和图形化第二导电层而形成，该第二导电层可优选地为多晶硅层，以在该第二导电层内形成狭缝从而分离相邻的浮栅。图形化可通过蚀刻狭缝而执行，使得狭缝基本上在衬底的整个宽度上行进。该方法可进一步包括：在该第二导电层的顶部上沉积介电层，以及在将要形成存取栅的位置部分除去该介电层。
形成控制栅可通过在浮栅和擦除栅上沉积第三导电层并图形化该第三导电层而执行。该第三导电层可优选地为多晶硅层。
根据本发明的方法可进一步包括，在形成控制栅之前，在浮栅和擦除栅的顶部上提供绝缘层。此外，该方法可包括形成存取栅。
在根据本发明的一个实施方案中，在形成控制栅之前，可在要形成存取栅的位置除去该绝缘层。这形成了长的连续不中断的擦除栅，其并不妨碍该非易失性存储单元的正常工作。这是因为，中断的浮栅材料被擦除栅顶部上的控制栅材料旁路，因此存取栅为电学连续的结构。
附图说明
通过以下详细描述，并结合附图，本发明的这些和其他特性、特征和优点将变得显而易见，其中附图示范性地说明了本发明的原理。该描述仅仅是出于解释的目的而非限制本发明的范围。以下引用的参考图是指附图。
图1为根据现有技术的NVM器件的剖面视图。
图2至8示出了根据本发明第一实施方案的非易失性存储单元的连续制造阶段的剖面视图。
图9为根据图8中A-A’线的剖面图。
图10为根据图8中B-B’线的剖面图。
图11为根据本发明一个实施方案的非易失性存储单元阵列配置的实施方案的俯视图。
图12a和12b分别为说明了具有标准(‘短’)狭缝的标准2-T单元的俯视图和剖面图。
图13a和13b分别为说明了具有‘长’狭缝的标准2-T单元的俯视图和剖面图。
图14a和14b分别为说明了采用EG工艺的标准2-T单元的俯视图和剖面图。
图15a和15b分别为说明了具有‘长’狭缝的修改的2-T单元的俯视图和剖面图。
图16a和16b分别为说明了根据本发明实施方案采用EG工艺的修改的2-T单元的俯视图和剖面图。
图17至27示出了根据本发明另一个实施方案的非易失性存储单元的连续制造阶段的剖面视图。
在不同图示中，相同的参考数字表示相同或相似的元件。
具体实施方式
本发明将针对具体实施方案并参考特定图示描述，但是本发明不限于此，而是由权利要求限制。所描述的图示仅仅是示意性的而非限制性的。在图示中，出于说明的目的，一些元件的尺寸被夸大而未按比例绘制。在本说明书及权利要求中使用术语“包括”的场合，并不排除其他元件或步骤。在使用不定冠词或定冠词例如“一”或“一个”、“该”引用单数名词的场合，其包括多个该名词，除非另外具体声明。
注意，用于权利要求中的术语“包括”不应被理解为局限于其后所列的装置；并不排除其他元件或步骤。因此，“包括装置A和B的器件”这一表述的范围不应限制为仅由元件A和B组成的器件。其意味着，就本发明而言，该器件的仅有相关元件为A和B。
此外，说明书和权利要求中的术语第一、第二、第三等用于区分相似元件，不一定用于描述先后或时间顺序。应该理解，所使用的术语在恰当情况下是可以互换的，且这里所描述的本发明的实施方案能够以除了这里所描述和示出之外的其他顺序操作。
另外，说明书和权利要求中的术语顶部、底部、上方、下方等是用于描述的目的，不一定用于描述相对位置。应该理解，，所使用的术语在恰当情况下是可以互换的，且这里所描述的本发明的实施方案能够以除了这里所描述和示出之外的其他取向操作。
本发明提供了一种包括擦除栅(EG)的非易失性存储器(NVM)器件以及用于制造该器件的方法。根据本发明，EG位于所谓的提供浮栅(FG)至浮栅的隔离的狭缝内的浅沟槽隔离(STI)上或内，且优选地不增加单元尺寸。因此，本发明描述了将低编程电压方法与通过使用EG的低擦除电压相结合的方式，并将导致低擦除电压的额外EG的优点与不增加单元尺寸的简单工艺相结合。
根据本发明第一实施方案，描述了包括STI顶部上的EG的NVM单元。图2至10说明了制造这种存储单元的后续工艺步骤。
该工艺过程开始于为衬底1提供隔离区2。在本发明的实施方案中，术语“衬底”可包括可以使用的或者其上可形成器件、电路或外延层的任意一种或多种底层材料。在其他备选实施方案中，该“衬底”可包括半导体衬底，例如掺杂硅、砷化镓(GaAs)、磷砷化镓(GaAsP)、磷化铟(InP)、锗(Ge)或者锗硅(SiGe)衬底。除了半导体衬底部分，该“衬底”还可包括例如绝缘层，例如SiO2或Si3N4层。因此，术语衬底还包括玻璃上硅、蓝宝石上硅这样的衬底。术语“衬底”因此被用于一般性地定义位于感兴趣层或部分下的层的元件。此外“衬底”可以是其上形成了层的任何其他基底，例如玻璃、塑料或金属层。本发明的以下描述将通过单晶硅衬底进行，然而，这并非旨在限制本发明。
隔离区2可以是例如浅沟槽隔离(STI)区或热生长场氧化物(LOCOS-硅局部氧化)区。然而，STI区较LOCOS区是优选的，因为STI区可以以比LOCOS区小的尺寸形成，这可实现单元尺寸的减小，由此可以增大单元密度。因此，在以下描述中，仅STI区2被进一步考虑，但是应该理解本发明也包括使用例如LOCOS区实施的下述工艺步骤。
在本发明中，如图2所示，衬底1设有STI区2，以便将后续的存储单元彼此隔离。在两个STI区2之间，有源区3形成于剩余衬底1内。
STI区2可通过最初在半导体衬底1内形成浅沟槽而形成，例如通过传统的光刻以及例如干法蚀刻工艺的各向异性蚀刻工艺形成所述浅沟槽，所述干法蚀刻工艺为例如使用诸如Cl2作为蚀刻剂的反应离子蚀刻(RIE)工艺。该浅沟槽形成至半导体衬底1(未在图中示出)内例如约200至600nm的深度。在例如通过等离子体氧灰化和仔细的湿法清洗，除去用于限定浅沟槽的光致抗蚀剂图案之后，通过例如低压化学气相沉积(LPCVD)工艺或通过等离子体增强化学气相沉积(PECVD)工艺或其他工艺形成例如氧化硅层的绝缘层，沉积厚度为约300至1500nm。浅沟槽由此彻底被填充。使用任何适合的技术，例如化学机械抛光(CMP)工艺或通过使用适当蚀刻剂的RIE工艺，完成从除了浅沟槽内部之外的区域除去绝缘材料，在给出的示例中为氧化硅，由此得到被填充绝缘体的STI区2。
如果不使用STI区2，LOCOS隔离区将被提供于衬底1内，它们可通过以下步骤形成：首先形成例如氮化硅的抗氧化掩模，随后将未受该氮化硅掩模图案保护的半导体衬底区域暴露于热氧化工艺。LOCOS隔离区由此被形成，其厚度等于STI区2的深度。在形成LOCOS区之后，该抗氧化掩模被除去。
尽管STI区2较LOCOS区2是优选的，但STI区2的加工存在的缺点为，会在衬底1上引入表面形貌，如图3所示。该表面形貌在非易失性存储器的进一步加工中会引入蚀刻问题。从图3可以看出，STI会导致靠近有源区3的槽(ditch)4。，在对为了使沟槽内绝缘层具有与有源区3相同的高度而形成的绝缘层进行回蚀刻期间，形成了这些槽4。当包括浮栅(FG)和控制栅(CG)(见下文)的存储器叠层被沉积于所形成的STI表面形貌上时，由于例如多晶硅层的保形(conformal)沉积，该表面形貌保留。在沉积浮栅材料(见下文)之后，通过初步除去STI表面形貌(例如使用化学机械抛光(CMP))，可以克服上述问题。该STI表面形貌于是不会被引入接下来的(多个)层。
根据本发明第一实施方案制造NVM器件的下一个步骤为形成擦除栅(EG)，如图4所示。因此，沉积第一导电层5，其优选地为多晶硅层且在下文描述中被称为擦除栅(EG)层5。EG层5优选具有不大于50nm的厚度，优选地10nm-40nm，更优选地约20nm。在EG层5的顶部上，提供了厚度约100nm的绝缘盖层(cap layer)6。EG层5和盖层6的总厚度随后将确定FG的厚度。因此，盖层6的厚度可调整成适于获得所需的FG高度。因此，如果需要特定的FG高度且EG层5变薄，则盖层6的厚度应当增加以获得所需要的FG高度。盖层6可由多层组成，例如其可包含薄的第一盖层7，例如厚度为例如10-30nm(例如20nm)的氧化物层，以及较厚的第二盖层8，例如厚度为约80nm的氮化物层。薄的第一盖层7优选地具有与隧道氧化物相同数量级的厚度(见下文)，从而避免不需要的电流流过该薄的第一盖层7。较厚的第二盖层8可用于提供EG和盖层的组合所需的高度。除了组合的氧化物/氮化物盖层6之外，在另外的实施方案中，还可以使用仅由例如氮化物层的单个绝缘层组成的盖层6。这意味着，只有氮化物层被沉积在EG层5顶部上。形成包括氧化物层7和氮化物层8的盖层6的另一个可能性为，在沉积EG层5之后但在图形化EG层5之前，氧化EG层5；这意味着在随后沉积氮化物盖层8之前无需沉积氧化物。后一种方法的优点为，部分EG层5被转变成氧化物，为该EG留下更薄的多晶硅层。这使得更容易获得厚度为例如10nm的EG层5。这是有利的，因为通过沉积多晶硅难以获得均匀的约10nm的薄多晶硅层。
之后，例如通过旋转涂敷或通过任何其他适当的方法，将例如光致抗蚀剂层的掩蔽层涂敷于迄今获得的结构，并对其进行曝光以形成擦除栅掩模9。这可通过例如标准光刻或通过任何其他恰当的技术完成。该光致抗蚀剂层例如厚度为几微米，且可由可用作光致抗蚀剂的任何适当的聚合物制成，例如聚乙烯肉桂酸酯[poly(vinylcinnamate)]或酚醛清漆(novolak)基聚合物。接着，应用掩模从而将图案对准在迄今获得的衬底上。该光致抗蚀剂层随后通过掩模被照射，例如使用紫外光。在照射之后，该光致抗蚀剂被显影，由此该光致抗蚀剂的被照射部分(正型抗蚀剂的情形)或者光致抗蚀剂的未被照射部分(负型抗蚀剂的情形)被除去，取决于所使用的光致抗蚀剂的类型。这一步骤后的结果如图4所示。擦除栅10可具有临界尺寸(CD)，即，使用特定技术或者通过使用对于本领域技术人员已知的诀窍制造半导体器件期间可形成的最小几何特征的尺寸，甚至更小。更小的CD的一个可能性为，在形成EG掩模9时，在显影抗蚀剂之后，使用抗蚀剂收缩(resist shrink)(例如紫外烘烤)或抗蚀剂灰化(例如O2等离子体)从而使EG掩模9剩余部分的尺寸收缩。特别地，抗蚀剂收缩是一种可靠且非常廉价的容易获得亚光刻尺寸的方法。通过这种技术CD可减小30-50nm。更小的尺寸可以使用相移光刻获得。
接着使用经过显影的光致抗蚀剂层作为EG掩模9，执行对EG层5的图形化，盖层6位于其顶部上。在该蚀刻步骤期间，擦除栅掩模9范围之外的EG层5和盖层6被除去(图5)，且按照这个方式，形成了第一盖层11和第二盖层12位于其顶部上的擦除栅10。在本实施方案中，第一盖层11可以为氧化物盖层，第二盖层12可以为氮化物盖层。如果仅一种材料被用于盖层6，则只有一个盖层(未在图中示出)保留于擦除栅10顶部上。随后，除去光致抗蚀剂层的剩余部分，通常通过使用有机溶剂。擦除栅10尺寸减小的又一个选择可以是，在剥离盖层6的抗蚀剂之后，对EG层5进行短时各向同性过蚀刻。对于蚀刻EG层5的后续蚀刻，盖层6随后可以用作硬掩模。
在进一步的步骤中，隧道氧化物13生长于衬底1的有源区3上。隧道氧化物13优选厚度为6-15nm，例如8nm。在该氧化步骤期间，擦除栅氧化物14形成于自由表面，即，擦除栅10的侧表面。由于氧化依赖于掺杂而增加，擦除栅氧化物14将厚于隧道氧化物13，因为EG层5的重掺杂多晶硅的氧化速率大于轻掺杂的单晶硅衬底1。擦除栅氧化物14随后将形成浮栅(见下文)和擦除栅10之间的绝缘，且在擦除期间将用于隧穿。这些步骤之后的结果示于图5。
在下一步骤中，示于图6，沉积第二导电层。第二导电层在本实施方案中可以为例如多晶硅且将在下文被称为FG层15，因为在后一个步骤中将由该FG层15形成浮栅。
随后通过例如抛光，例如使用多晶CMP(poly-CMP)，除去FG层15，向下至EG10顶部上盖层的顶部，例如向下至第二盖层12，其中在本实施方案中该第二盖层12为氮化物盖层。抛光之后，EG10顶上的部分盖层可被除去，例如擦除栅10顶上的第二盖层12可被除去。在所给出的示例中，第二盖层12为氮化物盖层，该除去可通过例如浸渍到H3PO4中来执行。第一盖层11，在本实施方案中为氧化物盖层，由此起着停止层的作用。这样就形成了浮栅16，如图7所示。对于盖层6仅包括厚氮化物层的情形，在FG层15的多晶CMP之后，仅部分该氮化物盖层6可被除去。然而，实际上并不需要这样。如果盖层6的材料(例如氮化物)一点都没有被除去，在随后蚀刻FG 16/控制栅(CG)(见下文)叠层或存取栅(AG)(见下文)期间，EG侵蚀的风险降低。另一方面，CG和FG 16之间的耦合由于没有侧壁耦合而也可以降低，这导致在编程期间CG上需要更高的电压。
接着可以执行FG 16的多晶硅注入。原则上，该注入也可以在除去第二盖层12之前执行。然而，在本实施方案中，优选地在除去第二盖层12之后执行，因为在给出的示例中，第二盖层12为氮化物盖层，且首先除去氮化物盖层12防止了用于氮化物蚀刻的H3PO4对n+掺杂FG多晶硅的侵蚀。如果使用原位掺杂多晶硅，则在氮化物蚀刻步骤期间也会发生对FG多晶硅的侵蚀。抛光FG层15且除去第二盖层12之后的结果示于图7。可以看出，FG 16包括在EG 10顶部上方延伸的额外侧壁17。这些额外侧壁17将增加FG 16与之后形成的CG之间的耦合。
在进一步的工艺过程期间，介电层18沉积在图7所示迄今获得的整个结构的顶部上。这在图8中示出。在下文描述中，介电层18被称为多晶间(interpoly)电介质(IPD)层18，因为在所给出的示例中，所使用的导电层优选是由多晶硅制成的。IPD 18优选包括多种绝缘材料，例如氧化物-氮化物-氧化物(ONO)层，且可由传统技术形成或生长。ONO层优选包括连续的二氧化硅层、氮化硅层和二氧化硅层。ONO层的总电介质厚度通常可以为约10-50nm。然而该IPD也可由更先进的材料制成，例如可以使用HfO2或Al2O5。这些材料表现出高于ONO的k值，即，相对于ONO，对于相同厚度，这些材料可产生更高电容并因此产生更高的CG至FG耦合。在IPD层18顶部上沉积第二导电层19，其优选可以为多晶硅层且在下文中被称为控制栅(CG)层19。CG层19的沉积例如可通过LPCVD工艺执行，沉积厚度为约50-400nm。CG层19的掺杂，可在沉积时通过向硅烷气氛添加恰当掺杂剂杂质(例如砷烷或磷烷)而原位地完成，或者通过离子注入工艺完成，例如对本征多晶硅层使用例如砷离子、磷离子或硼离子的掺杂剂。在CG层19的顶部上沉积了额外的盖层20。额外盖层20例如可以是氮化物层，厚度为40至200nm且优选地为约100nm。
接着，分别包括额外盖层20、CG层19、IPD 18和FG 16的栅叠层23被蚀刻。在该叠层蚀刻期间，擦除栅10顶上的第一盖层11，在所给出的示例中为氧化物盖层，不应被除去或者至少不被彻底除去，以便可以稍后形成存取栅22。目前得到的结果示于图8，该图示出了根据本发明第一实施方案的NVM器件沿字线方向的剖面图。
间隙壁21可随后紧邻FG 16/IPD 18/CG 19叠层23形成(见图9，其为沿图8的A-A’线的剖面图)。例如通过沉积并随后蚀刻绝缘材料，例如诸如TEOS或HTO的氧化物，可形成间隙壁21。间隙壁蚀刻也除去隧道氧化物层13的暴露部分，即未被栅叠层23覆盖的部分，并终止于衬底1的高度。这样形成了堆叠栅或双栅叠层。优选地，该器件被清洗，从而暴露不存在栅叠层23处的硅衬底1的表面。接着，存取栅绝缘体，例如存取栅氧化物27生长于衬底1上。
在下一步骤中，沉积第四导电层(未在图中示出)，其可以为例如原位或通过注入或者通过这两种方法的结合被掺杂的多晶硅层。该第四导电层厚度例如为450nm，但可具有优选地大于栅叠层23高度的任何其他厚度。例如通过化学机械抛光(CMP)，减小第四导电层的厚度，直至与栅叠层23的高度相同，或者刚好在栅电极23之上。可以使用其他技术除去第四导电层的多余部分。如果第四导电层采用多晶硅，则栅叠层23的额外盖层20有利地由例如氮化硅组成。该额外盖层20随后在下述的对存取栅22进行CMP期间与/或(回)蚀刻期间用作停止层，以防止对CG 19的侵蚀。
随后，涂敷掩模(未在图中示出)，该掩模覆盖了随后将形成存取栅22的两个栅叠层23之间的第四导电层，如图9所示。该掩模可由任何适于处理存储器器件的材料形成。该掩模被用于在将来不存在存取栅22的一些位置蚀刻该第四导电层，该蚀刻选择性地朝向AG氧化物27、间隙壁21、额外盖层20和盖层6其余部分(例如第一盖层11)。在蚀刻第四导电层并除去该掩模之后，结构如图9和10所示。图9和10示出了根据本发明第一实施方案的非易失性存储器器件的结构，分别为根据图8所示的A-A’和B-B’的剖面图。
在上述示例中，AG掩模被用于图形化AG22。然而，还可以采用自对准的方法。
使用本领域技术人员已知的标准工艺完成单元形成，例如MDD、HDD偏移间隙壁、MDD注入、硅化和后端处理。
图11示出了可能的阵列配置30的俯视图，即，具有用于每个单元的单独源侧选择晶体管的公共源NOR，该阵列配置30包括多个根据本发明的NVM器件，该说明了EG 10、FG/CG叠层23和STI区2的配置。此外，示出了位线接触24和源接触25的位置。图中绘制的器件的尺寸不是按比例的。还需注意，图11的目的仅仅是示意性的，因此该图不限制本发明。
因此，使用根据本发明方法的第一实施方案，可以实现一种非易失性存储器器件，其包括位于隔离区2(例如STI或LOCOS或类似区域)的顶部上的EG 10，该EG 10通过绝缘体例如(多晶氧化物或EG氧化物14)与FG 16分离。由于该绝缘体14的面积相对小，EG 10和FG 16之间的电容性耦合小。结果，施加于EG 10的正电压将在绝缘体(例如EG氧化物14)内产生大的电场，导致电子从FG 16福勒-诺德海姆(FN)隧穿通过EG氧化物14到达EG 10。这样，擦除电压可以降低，然而，EG 10上的正电压可用于擦除(而不是CG 19上的负电压)，实现了该单元的仅在正电压下工作，这对于外围的尺寸和复杂度是有利的。
使用源侧注入，漏上为3-6V，AG 22上为1-2V以及CG 19上为6-10V，可编程根据本发明的存储单元。SSI是有效的低功率编程方法，该方法可以用于具有合并的CG/FG叠层23和AG 22的所有单元概念。此外，漏上为3-6V且CG 19上为8-12V时，可以使用沟道热电子(CHE)编程。原则上，没有AG 22的其他阵列配置可以用于CHE。
由于EG 10和FG 16之间的低耦合，EG 10上的电压会导致跨过EG 10和FG 16之间的EG氧化物14的高电场。EG 10上电压为8-12V时，从FG 16向EG 10的福勒-诺德海姆隧穿是可能的。当适于不具有EG 10的现有技术器件时，福勒-诺德海姆擦除将需要15V至20V的电压。该更高的电压是由于电压损耗所致，因为FG和CG之间不是100％的耦合。这些情况下，一般而言，CG 19和FG 16之间的耦合约为50至60％。
然而，上述EG概念的一个缺点为，其不可直接适用于离散的2-晶体管(2-T)单元，这种单元中AG 22由具有接触的FG多晶的CG/FG叠层形成。这种情况下，AG 22将被切割，其中AG在该情形下由FG导电材料(例如FG多晶硅)制成。此外，该方法不是非常适合于制造具有自对准AG 22的紧凑单元，因为当STI 2上的EG 10太高时，AG 22将在EG 10旁边形成，由此导致相邻的平行AG 22的短路。对于制造具有自对准存取栅的紧凑单元，从图9示出的状态开始但是没有AG22，通过使用间隙壁，AG 22可“自动地”形成为倚靠所有垂直侧壁，即在CG/FG叠层23的两侧。由于EG 10也具有垂直侧壁，AG多晶硅将存在于这些侧壁。这导致AG-AG短路。这些电学短路因此包括在源接触25两侧，从AG 22到AG 22沿EG 10的多晶硅迹线。在第二实施方案中，描述了使用第一实施方案的EG概念制造2-T单元的方法。图12a示出了包括传统2-T单元的阵列30的一部分的俯视图，图12b示出了传统2-T单元的剖面图，其中相同字线上的相邻浮栅16通过所谓的狭缝掩模26分开。该狭缝掩模26不延伸到AG区域，因为其将切割也用做AG 22的FG材料，这可以从图13a和13b看出。当然，由于这种中断的AG 22，阵列30无法使用。
如果2-T单元与EG 10组合，则EG 10优选地总是连续不中断的长线。正如图13b所示的方式，在2-T单元中使用这种EG 10将导致断开的AG 22，如图14a和14b所示。图14a示出了包括采用EG工艺的标准2-T单元的阵列的一部分的俯视图，图14b示出了采用EG工艺的标准2-T单元的剖面图。这种情况下，AG 22电学不连续，类似于图13b所示情形。可以断定，EG 10将切割AG 22，因此EG概念与本发明第一实施方案的标准2-T方法不兼容。
克服前述问题的解决方案现在作为本发明的实施方案示于图15和16。图15示出了具有‘修改的’2-T单元的阵列的一部分，该单元没有EG，但是相邻FG 16之间具有长狭缝26。然而，这些单元可制成具有短狭缝，但这不必要地复杂了。该修改的2-T单元的形成如下。
形成‘修改的’2-T单元的第一步骤并未不同于形成标准2-T单元。这意味着，为第一衬底1提供例如STI的隔离区2，以便将后续的存储单元彼此隔离。在两个STI区2之间，有源区3形成于剩余衬底1内。随后例如通过牺牲氧化物层执行衬底注入，之后该牺牲氧化物层被除去。在进一步的步骤中，隧道氧化物13生长于衬底1的有源区3上。FG材料层被涂敷(例如沉积)于隧道氧化物13顶部上。随后通过蚀刻形成FG狭缝，以便分离相邻的FG，该蚀刻在STI氧化物上停止。FG狭缝掩模26现在由叠置于整个阵列30上的长线组成。之后，沉积IPD层18，例如具有10至20nm(优选约15nm)的EOT的ONO叠层。
形成IPD之后，必须在随后将确定AG 22的位置选择性地除去IPD层18。IPD层18可通过例如湿法或干法蚀刻被除去，IPD无需由此从侧壁被彻底除去。出于可靠性原因，在涂敷用于除去部分IPD层18的光致抗蚀剂之前，在IPD层18顶部上沉积适当材料(例如多晶硅)的薄缓冲层是有利的。这样，无需直接在IPD层18的顶部上进行抗蚀剂处理，该处理可导致可靠性危险。可选地，该缓冲层甚至可用做IPD蚀刻的硬掩模。在IPD蚀刻步骤且除去抗蚀剂之后，用于标准2-T单元的其余处理可恢复，从沉积CG层19开始。CG/FG叠层被蚀刻，由此确定CG/FG和AC线。CG材料和IPD在随后将制作FG接触的位置被除去。执行侧壁氧化，并实施MDD注入、HDD偏移间隙壁形成和HDD注入。之后衬底内暴露的有源区和暴露的导电层(CG和FG)被硅化，且执行进一步的后端处理。这样形成了‘修改的’2-T单元或具有修改的AG22的2-T单元，如图15a和15b(无EG)以及图16a和16b(有EG)所示。
在根据本发明第二实施方案的修改的2-T单元中，长的连续的EG10并不妨碍2-T单元的正常工作，如图16a和16b所示。原因在于，中断的FG导电材料16被EG 10顶部上的CG 19旁路，使得AG 22是连续的。因此，尽管存在长狭缝26，但是AG 22是电学连续的，因此不导致器件故障，这是根据本发明第二实施方案的修改的2-T方法的优点。
在本发明的第一和第二实施方案中，EG 10沿位线方向形成于STI2顶部上，所述STI 2替代了分离相邻浮栅16的传统狭缝。在本发明第三实施方案中，EG 10也沿位线方向行进，但是现在位于STI 2内。以下将讨论根据本发明第三实施方案的非易失性存储器制造期间的后续工艺步骤。然而应该注意，这仅仅是非常粗略的工艺流程，忽略了本领域技术人员公知的细节，例如用于阱注入的牺牲氧化物等。与第一和第二实施方案相反，第三实施方案的概念与具有自对准AG的紧凑单元的形成相兼容。
在第一步骤中，将硬掩模31沉积于衬底1上，该衬底可以为例如硅或者第一实施方案中罗列的任何其他合适的衬底。这示于图17。硬掩模31随后将限定该器件的有源区3(见图18)。该第一步骤为标准步骤，即提供所谓的直接STI模块2。优选地，硬掩模31可包括衬垫(pad)氧化物上氮化物。
在下一步骤中，硬掩模31用于在衬底1内蚀刻沟槽或狭缝32。这样，如图18所示，有源区3形成于衬底1内。沟槽或狭缝32将限定NVM器件的场区。目前为止，根据本发明的工艺遵从标准STI工艺中所执行的常规工艺步骤。
在进一步的步骤中，沟槽或狭缝32被部分地、未彻底地填充绝缘层33，如图19所示。绝缘层33例如可以是热生长和沉积氧化物的组合。在该步骤中，开始偏离标准STI方法。在标准STI工艺中，沟槽32完全被氧化物填充。绝缘层33优选厚度为10nm至50nm。绝缘层33一方面应该足够厚以防止沿沟槽32侧壁34的任何寄生晶体管作用。另一方面，绝缘层33还应该足够薄，以便填满整个沟槽32。因此，被绝缘层33部分填充的沟槽32现在在衬底1内形成STI区2。在进一步的工艺中，擦除栅10将如下所述地形成于这些STI区2内。
在沉积绝缘层33之后，第一导电层5被沉积以填充沟槽32的剩余部分，如图20所示。第一导电层5例如可以为原位掺杂的多晶硅，且在下文中将被称为EG层5。随后，将由该EG层5形成EG。
随后，执行平整化步，骤例如化学机械抛光(CMP)步骤，从而平整化迄今获得的器件的表面。在该步骤中，硬掩模31可用做CMP停止层。该工艺应当被调整至沟槽32内的具体层叠层。CMP后的结果示于图21。在CMP之后，硬掩模31可通过例如蚀刻被除去。在该除去之前，必须执行毯状蚀刻(blanket etch)从而将沟槽32内的EG层5和氧化物蚀刻至与有源表面35相同的高度，以便减少最后的表面形貌。结果示于图22。STI区2内的导电材料线形成EG 36。
应该注意，前述工艺仅仅是基于标准STI工艺，如何加工根据本发明第三实施方案的器件的示例。其他的更先进的STI工艺，例如STI区2上具有额外的CMP终止片(tile)，也可以用于形成图22所示的结构。
在这个工艺阶段，可执行阱注入、VT调整注入和抗击穿注入，这是技术人员所公知的(未在图中示出)。在除去用于执行这些注入的牺牲层(例如牺牲氧化物层)之后，可生长例如氧化物层的绝缘层，通过是通过热氧化。这导致隧道氧化物13形成于有源区3的顶部上。隧道氧化物13例如厚度为7至12nm。相同的氧化步骤也将导致氧化物层，所谓的多晶氧化物或EG氧化物14，生长于EG 36顶部上(见图23)。多晶氧化物或EG氧化物14将厚于隧道氧化物13，因为重掺杂EG多晶硅的氧化速率高于轻掺杂单晶硅衬底1。
在下一步骤中，可根据传统方法制作CG/FG叠层。首先，将第二导电层15沉积于图23的结构的顶部上。这示于图24。第二导电层15例如可以为多晶硅。在以下描述中，第二导电层15将被称为FG层15。FG层15的沉积优选地可由CVD工艺完成，沉积厚度约50-400nm。在沉积期间，例如通过向硅烷气氛添加砷烷或磷烷，原位掺杂FG层15，或者通过离子注入工艺，例如将砷离子、磷粒子或硼离子应用于本征多晶硅层，完成对FG层15的掺杂。图形化FG层15可通过普通曝光步骤执行。抗蚀剂层(未在图中示出)被涂敷于FG层15的顶部上，FG层15的一些部分(取决于期望的图案)被曝光。随后，未被曝光部分(或者被曝光部分，取决于使用的抗蚀剂的类型)被清洗掉，留下特定的抗蚀剂图案，使得未被剩余抗蚀剂层覆盖的层被蚀刻掉。蚀刻之后，抗蚀剂的剩余部分被除去。这样形成了FG 16，这些FG 16通过狭缝26彼此隔离，从图25可以看出。
在下一步骤，示于图26，多晶间电介质(IPD)层18被涂敷，例如通过任何合适的技术生长或沉积于图25的结构的顶部上。IPD层18优选地可为ONO层，具有例如约15nm的EOT层。然而，该IPD也可以由更先进材料形成，例如HfO2或Al2O5。这些材料表现出高于ONO的k值，即，与ONO相比，在相同的厚度下，这些材料可产生更高的电容并因此产生更高的CG-FG耦合。第三导电层19可沉积于IPD层18的顶部上，稍后由此第三导电层19形成CG。该第三导电层19优选地为多晶硅层，在以下描述中该第三导电层19将被称为CG层19。CG层19的沉积可通过LPCVD工艺完成，沉积厚度约50-400nm。可在沉积时通过向硅烷气氛添加诸如砷烷或磷烷的恰当掺杂剂杂质而原位地完成CG层19的掺杂，或者通过离子注入工艺，例如对本征多晶硅层使用例如砷粒子、磷粒子或硼离子的掺杂剂，掺杂CG层19。
可选地，可通过技术人员已知的任何合适的蚀刻技术执行叠层蚀刻。对于紧凑多晶-CMP单元，氮化物盖层(未在图中示出)可沉积在CG层19的顶部上。
图27示出了沿器件的字线方向的剖面图。该俯视图与图11所示的根据本发明第一实施方案的NVM器件的俯视图相同，不同之处为在第三实施方案的方法中EG 10和FG 16之间的横向交叠。
与本发明第一实施方案所描述的方法相比，EG 10不产生新的表面形貌，因为EG 10被彻底地埋没于STI区2内。这意味着，从图27的CG/FG/EG叠层开始，可以制作1-T和2-T单元以及具有或不具有自对准存取栅的紧凑单元。因此，根据本发明第三实施方案的方法由此适用于1-T、2-T和紧凑FG单元，后者具有或不具有自对准AG 22。对于2-T单元和紧凑单元的情形，需要小心以避免在擦除动作期间，AG 22和EG 10之间擦除栅氧化物14的电学击穿，例如由于在擦除期间对AG施加正向偏压，尽管由于AG-FG耦合这降低了紧凑单元中擦除操作的效率。应该注意，EG 10和FG 16之间的不对准不会导致隧穿面积的变化。左侧和右侧的改变彼此抵消。然而，FG 16或EG 10的CD变化直接影响隧穿面积。由于这仅仅是线性效应，而隧道电流与EG 10和FG 16之间的电压差成指数关系，因此这很可能不会导致大的VT展宽。
需要重要地提出，形成于根据本发明的器件中的擦除栅10、36不增加单元尺寸，因为其位于STI区2上或内。总是需要这些STI区2来分离相邻浮栅16。
应该理解，尽管这里已经描述了根据本发明的器件的优选实施方案、具体构造和配置以及材料，在不背离本发明的精神和范围的情况下可以进行各种形式和细节上的改变或修改。

Claims (14)

1.一种半导体器件，包括：
具有衬底表面的衬底(1)；
所述衬底表面内的至少两个隔离区(2，33)，所述隔离区(2，33)具有远离所述衬底(1)的外表面；
浮栅(16)，在所述两个隔离区(2，33)之间并且至少部分与所述两个隔离区(2，33)交叠地在所述衬底(1)上延伸；
擦除栅(10，36)；以及
位于所述浮栅(16)和擦除栅(10，36)上的控制栅(19)，
其中所述擦除栅(10，36)形成于所述隔离区(2)之一的外表面上，并且所述浮栅(16)在小于面向擦除栅(10，36)的浮栅表面的面积上被绝缘体(14)与擦除栅(10，36)隔离。
2.根据权利要求1的半导体器件，其中所述隔离区(2)为STI区。
3.根据权利要求1的半导体器件，进一步包括存取栅(22)。
4.根据权利要求1的半导体器件，其中所述半导体器件为2-T存储单元。
5.根据权利要求4的半导体器件，所述器件包括存取栅(22)，所述存取栅(22)包括彼此电连接的两个导电层。
6.根据权利要求1的半导体器件，其中所述半导体器件为紧凑单元。
7.一种非易失性存储器，包括根据权利要求1的半导体器件。
8.一种非易失性存储器，包括根据权利要求4的半导体器件。
9.根据权利要求8的非易失性存储器，浮栅在所述衬底上沿第一方向延伸，所述非易失性存储器包括在第二方向上分离彼此相邻的浮栅(16)的狭缝(26)，所述第二方向垂直于所述第一方向，所述狭缝在第一方向上在所述阵列的基本整个宽度上行进。
10.一种制造包括擦除栅(10，36)、浮栅(16)和控制栅(19)的半导体器件的方法，所述方法包括：
提供具有衬底表面的衬底(1)，所述衬底表面具有至少两个外表面远离所述衬底(1)的隔离区(2，33)；
形成浮栅(16)，所述浮栅在所述两个隔离区(2，33)之间并且至少部分与所述两个隔离区(2，33)交叠地在所述衬底(1)上延伸；
在所述隔离区(2)之一的外表面上形成擦除栅(10，36)，其中所述浮栅(16)在小于面向擦除栅(10，36)的浮栅表面的面积上被绝缘体(14)与擦除栅(10，36)隔离；以及
在所述浮栅(16)和擦除栅上形成控制栅。
11.根据权利要求10的方法，其中在所述衬底(1)内提供隔离区(2)包括提供STI区。
12.根据权利要求10的方法，其中形成浮栅(16)包括沉积导电层(15)以及在所述导电层(15)内蚀刻狭缝(26)以分离相邻的FG。
13.根据权利要求12的方法，其中执行对所述狭缝(26)的蚀刻，使得所述狭缝(26)在所述衬底(1)的基本整个宽度上行进。
14.根据权利要求12的方法，所述半导体器件进一步包括存取栅(22)，其中所述方法进一步包括：
在所述导电层(15)的顶部上沉积介电层，以及
在形成所述控制栅之前，在将形成存取栅(22)的位置至少部分除去所述介电层。
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