CN100517508C - 具有改进的擦除功能的闪存设备和控制其擦除操作的方法 - Google Patents

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Abstract

本发明涉及具有改进擦除功能的闪存设备和控制其擦除操作的方法。根据本发明，闪存设备包括存储单元块，其每个具有共享局部字线和位线的多个存储单元；X-解码器，解码行地址信号并输出解码信号；块选择单元，响应于解码信号而选择存储单元块中的一些，并将所选存储单元块的局部字线分别连接到对应全局字线；以及高电压产生器，响应于读取命令、编程命令和擦除命令之一而产生字线偏压，并响应于解码信号而分别将所产生的字线偏压提供给全局字线，其中由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。因此，在擦除操作中正偏压被施加到全局字线。这样，可以防止由于通路栅的泄漏电流导致的未被选择的存储单元块的浅擦除现象。

Description

具有改进的擦除功能的闪存设备和控制其擦除操作的方法
技术领域
本发明涉及半导体存储设备和控制其操作的方法，更具体地，涉及闪存设备和控制其擦除操作的方法。
背景技术
通常，闪存设备可分类为一般用来高速存储少量信息的NOR型、以及一般用来存储大量信息的NAND型。另外，闪存设备执行读取操作、编程操作和擦除操作。更具体地说，NAND型闪存设备的编程操作和擦除操作是通过在存储单元(cell)的P-阱和浮置栅极(floating gate)之间的绝缘膜内发生的Fowler-Nordheim(FN)隧穿效应(tunneling)来执行的。也就是说，当通过FN隧穿效应将电子注入存储单元的浮置栅极时，执行闪存设备的编程操作。在编程操作中，只有在存储单元块中包括的多个存储单元中的所选择的存储单元被编程(program)。另外，当存储单元的浮置栅极中存在的电子通过FN隧穿效应而释放到P-阱时，执行闪存设备的擦除操作。在擦除操作中，在存储单元块中包含的全部存储单元中存储的数据被同时擦除。也就是说，擦除操作是在存储单元块的基础上执行的。
图1是用于解释传统闪存设备的擦除操作的存储单元和通路栅(pass gate)的电路图。
参照图1，在擦除操作中，将0V的偏压Vb施加到全局(global)字线GWL，而将20V的主体电压(bulk voltage)VBK1施加到存储单元CA1至CAn和CB1至CBn(其中n是整数)的P-阱。存储单元CA1至CAn和CB 1至CBn的源极和漏极被浮置。另外，将电压(Vcc)电平的块选择信号BKSEL1施加到连接在所选择的(即，将被擦除的)存储单元块A的局部字线WL1与全局字线GWL之间的NMOS晶体管NM1的栅极。将0V的主体电压VBK2施加到NMOS晶体管NM1的衬底(未示出)。NMOS晶体管NM1响应于块选择信号BKSEL1而导通，并且局部字线WL1连接到全局字线GWL。因此，局部字线WL1的电压变成0V，并且在连接到局部字线WL1的存储单元CA1至CAn的控制栅极(未示出)和存储单元CA1至CAn的P-阱之间产生20V的电压差。因此，当存储单元CA1至CAn的浮置栅极的电子被释放到P-阱时，执行存储单元块A的擦除操作。
同时，连接在未被选择的(即，将不会被擦除的)存储单元块B的局部字线WL2与全局字线GWL之间的NMOS晶体管NM2的栅极被施加了0V的块选择信号BKSEL2。另外，将0V的主体电压VBK2施加到NMOS晶体管NM2的衬底上。NMOS晶体管NM2响应于块选择信号BKSEL2而关断，并且局部字线WL2与全局字线GWL分离。这使得局部字线WL2被浮置。随后，通过电容耦合现象将施加到存储单元CB1至CBn的P-阱的20V的主体电压VBK1施加到局部字线WL2，并且局部字线WL2的电压电平相应地升压(boost)到大约19V。这导致在局部字线WL2和存储单元CB1至CBn的P-阱之间的1V的微小电压差，由此电子不会从存储单元CB1至CBn的浮置栅极释放。作为结果，在执行存储单元块A的擦除操作期间，不执行存储单元块B的擦除操作。然而，尽管NMOS晶体管NM2被关断，但是可能在NMOS晶体管NM2中产生泄漏电流。因此，被升压到接近主体电压VBK1的电压电平的局部字线WL2的电压电平可能逐渐减小。这导致存储单元CB1至CBn的控制栅极和P-阱之间的电压差增大。因此，存在这样的问题，即少量电子从不应被擦除的存储单元CB1至CBn的浮置栅极释放的现象(即，浅擦除(shallow erase))。当闪存设备中包括的存储单元块的数量增加时，诸如浅擦除的擦除混乱(erase disturbance)变得更加严重。例如，无论存储单元块何时逐一执行擦除操作，都在不应被擦除的存储单元块的存储单元中重复产生浅擦除现象。因此，当对应的存储单元的阈值电压逐渐降低时，存在发生读取操作失败的问题。
发明内容
因此，本专利解决了上述问题，并公开了这样的闪存设备，其中，可以通过在擦除操作中向全局字线施加正偏压来防止由于通路栅的泄漏电流而导致的未被选择的存储单元块的浅擦除现象。
本专利还公开了一种控制闪存设备的擦除操作的方法，其中可以通过在擦除操作中向全局字线施加正偏压来防止由于通路栅的泄漏电流而导致的未被选择的存储单元块的浅擦除现象。
为了实现上述目的，提供了一种闪存设备，包括：存储单元块，每个具有共享局部字线和位线的多个存储单元；X-解码器，其将行地址信号解码，并输出解码后的信号；块选择单元，其响应于解码后的信号而选择一些存储单元块，并将所选存储单元块的局部字线分别连接到对应的全局字线；以及高电压产生器，其响应于读取命令、编程命令和数据擦除命令之一产生字线偏压，并响应于所述解码后的信号而将所产生的字线偏压分别提供给全局字线，其中，由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。
本专利还公开了一种控制闪存设备的擦除操作的方法，包括以下步骤：响应于擦除命令和行地址信号，将每个都具有正值的字线偏压分别提供给全局字线；将主体电压提供给全部存储单元块的存储单元；通过将地电压提供给全局漏极选择线和全局源极选择线，将存储单元的漏极和源极浮置；以及响应于行地址信号而选择存储单元块之一，并将所选存储单元块的局部字线连接到全局字线。
附图说明
图1是说明传统闪存设备的擦除操作的存储单元和通路栅的电路图；
图2是根据本专利实施例的示例闪存设备的方框图；
图3是图2所示的示例存储单元阵列、块选择单元、第二偏压产生器和X-解码器的详细电路图；
图4是图3所示的存储单元、通路栅以及偏压选择单元的示例电路图；
图5A是图4所示的通路栅的示例横截面图；
图5B是示出根据图4所示的字线偏压变化的通路栅能势(energy potential)的变化的示例图；
图6是根据本专利另一实施例的闪存设备的示例方框图；
图7是图6所示的存储单元阵列、块选择单元、第二偏压产生器、第二主体电压产生器和X-解码器的示例电路图；
图8是图7所示的存储单元、通路栅、偏压选择单元和主体电压选择单元的示例电路图；
图9A是图8所示的通路栅的示例横截面图；以及
图9B是示出根据图8所示的字线的偏压和主体电压变化的通路栅能势化的示例图。
具体实施方式
现在，将参照附图描述根据本专利的各种实施例。因为出于本领域普通技术人员能理解本专利的目的而提供了各种实施例，因此可以以各种方式对其进行修改，并且本专利的范围不受稍后描述的各种实施例限制。
图2是根据本专利实施例的闪存设备的方框图。
参照图2，闪存设备100包括存储单元阵列110、输入缓冲器120、控制逻辑电路130、高电压产生器140、X-解码器150、块选择单元160、页缓冲器170、Y-解码器180和数据I/O缓冲器190。存储单元阵列110包括存储单元块MB1至MBK(其中K是整数)，每个具有多个存储单元(未示出)。输入缓冲器120接收命令信号CMD或地址信号ADD，并将其输出到控制逻辑电路130。控制逻辑电路130响应于外部控制信号/WE、/RE、ALE和CLE而接收命令信号CMD或地址信号ADD。控制逻辑电路130响应于命令信号CMD而产生读取命令READ、编程命令PGM和擦除命令ERS之一。控制逻辑电路130响应于地址信号ADD而产生行地址信号RADD和列地址信号CADD。
高电压产生器140包括主体电压产生器40、第一偏压产生器50和第二偏压产生器60。主体电压产生器40响应于读取命令READ、编程命令PGM和擦除命令ERS而产生主体电压VCB，并将该主体电压VCB提供给到存储单元的P-阱。更具体地说，主体电压产生器40响应于读取命令READ或编程命令PGM而产生低电压(例如0V)电平的主体电压VCB。主体电压产生器40还响应于擦除命令ERS而产生高电压(例如20V)电平的主体电压VCB。
第一偏压产生器50响应于读取命令READ、编程命令PGM和擦除命令ERS之一而产生漏极偏压VGD和源极偏压VGS，并将漏极偏压VGD提供给全局漏极选择线GDSL，以及将源极偏压VGS提供给全局源极选择线GSSL。更具体地说，第一偏压产生器50响应于读取命令READ而产生高电压(例如4.5V)电平的漏极偏压VGD和源极偏压VGS。第一偏压产生器50还响应于编程命令PGM而产生内部电压(VCC，未示出)电平的漏极偏压VGD、以及低电压电平的源极偏压VGS。另外，第一偏压产生器50响应于擦除命令ERS而产生低电压电平的漏极偏压VGD和源极偏压VGS。
第二偏压产生器60响应于读取命令READ、编程命令PGM和擦除命令ERS之一以及解码信号DEC，而产生字线偏压VWF1至VWFJ(其中J是整数)、字线偏压VWS1至VWSJ(其中J是整数)或字线偏压VWT1至VWTJ(其中J是整数)，并将所产生的字线偏压提供给全局字线GWL1至GWLJ(其中J是整数)。更详细地说，第二偏压产生器60响应于读取命令READ而产生字线偏压VWF1至VWFJ。第二偏压产生器60响应于编程命令PGM而产生字线偏压VWS1至VWSJ。第二偏压产生器60响应于擦除命令ERS而产生字线偏压VWT1至VWTJ。
X-解码器150将行地址信号RADD解码，并输出解码信号DEC。块选择单元160响应于解码信号DEC而选择存储单元块MB1至MBK中的一个或多个，并将所选存储单元块(或存储单元块)的局部字线WL11至WL1J(参见图3)分别连接到全局字线GWL1至GWLJ。块选择单元160将所选存储单元块的漏极选择线DSL1至DSLK(参见图3)之一连接到全局漏极选择线GDSL，并将所选存储单元块的源极选择线SSL1至SSLK(参见图3)之一连接到全局源极选择线GSSL。本领域技术人员可以容易地理解页缓冲器170、Y-解码器180和数据I/O缓冲器190的结构和详细操作。因此，为简单起见，将省略对其的详细描述。
图3是图2所示的存储单元阵列、块选择单元、第二偏压产生器和X-解码器的详细电路图。
参照图3，存储单元阵列110的存储单元块MB1包括存储单元M111至M1JT(其中J和T是整数)、漏极选择晶体管DST1和源极选择晶体管SST1。存储单元M111至M1JT共享位线BL1至BLT(其中T是整数)、局部字线WL11至WL1J(其中J是整数)和公共源极线CSL1。也就是说，存储单元M111至M11T通过漏极选择晶体管DST1分别连接到位线BL1至BLT，而存储单元M1J1至M1JT通过源极选择晶体管SST1连接到公共源极线CSL1。此外，存储单元M111至M1JT的栅极连接到局部字线WL11至WL1J。同时，漏极选择晶体管DST1的栅极连接到局部漏极选择线DSL1，并且源极选择晶体管SST1的栅极连接到局部源极选择线SSL1。
存储单元阵列110的存储单元块MB2至MBK的结构与存储单元块MB1的结构相同。因此，为了避免重复，将省略对其的详细叙述。块选择单元160包括块切换单元161和通路栅电路PG1至PGK(其中K是整数)。块切换单元161响应于从X-解码器150接收的解码信号DEC而输出块选择信号BSEL1至BSELK(其中K是整数)。通路栅电路PG1至PGK被分别对应于存储单元块MB1至MBK而布置，并响应于块选择信号BSEL1至BSELK而被激活(enabled)或禁止(disabled)。
通路栅电路PG1至PGK的每一个包括多个通路栅。例如，通路栅电路PG1具有通路栅GD1、G11至G1J以及GS1。通路栅电路PG2至PGK的结构和详细操作与通路栅电路PG1的相似。因此，将在通路栅电路PG1的操作的基础上给出叙述。最好是，可以使用NMOS晶体管来实现通路栅GD1、G11至G1J以及GS1。在下文中，将把通路栅GD1、G11至G1J以及GS1称为“NMOS晶体管”。块选择信号BSEL1被输入到NMOS晶体管GD1、G11至G1J和GS1的栅极。NMOS晶体管GD1具有连接到全局漏极选择线GDSL的源极、以及连接到局部漏极选择线DSL1的漏极。NMOS晶体管G11至G1J具有分别连接到全局字线GWL1至GWLJ的源极以及分别连接到局部字线WL11至WL1J的漏极。NMOS晶体管GS1具有连接到全局源极选择线GSSL的源极和连接到局部源极选择线SSL1的漏极。NMOS晶体管GD1、G11至G1J以及GS1响应于块选择信号BSEL1而被同时导通或关断。更具体地说，当块选择信号BSEL1被激活时，NMOS晶体管GD1、G11至G1J和GS1导通，而当块选择信号BSEL1被禁止时，NMOS晶体管GD1、G11至G1J和GS1关断。当NMOS晶体管GD1、G11至G1J和GS1导通时，全局漏极选择线GDSL连接到局部漏极选择线DSL1，全局源极选择线GSSL连接到局部源极选择线SSL1，并且全局字线GWL1至GWLJ分别连接到局部字线WL11至WL1J。
第二偏压产生器60包括第一至第三泵电路(pump circuit)61、62和63以及偏压选择单元64。第一泵电路61响应于读取命令READ而产生读取电压VRD1和VRD2。最好是，读取电压VRD1具有高电压(例如4.5V)电平，而读取电压VRD2具有低电压(例如0V)电平。在存储单元阵列110的读取操作中，读取电压VRD1被施加到未被选择的存储单元(即，将不会被读取的存储单元)的栅极与其连接的局部字线，并且读取电压VRD2被施加到所选存储单元(即，要读取的存储单元)的栅极与其连接的局部字线。
第二泵电路62响应于编程命令PGM而产生编程电压VPG和VPS。最好是，编程电压VPG和VPS分别具高电压电平(例如，VPG＝18V、VPS＝10V)。在存储单元阵列110的编程操作中，编程电压VPG被施加到要编程的存储单元的栅极与其连接的局部字线，并且编程(或通过)电压VPS被施加到将不会被编程的存储单元的栅极与其连接的局部字线。另外，第三泵电路63响应于擦除命令ERS而产生擦除电压VERS。擦除电压VERS优选地具有正值，并可表示为下面的等式1。
VCB-VERS＞＝15V    (1)
(其中，VCB是在擦除操作中施加到存储单元的P-阱的主体电压，而VERS是擦除电压)
偏压选择单元64响应于从X-解码器150接收的解码信号DEC而选择读取电压VRD1和VRD2，然后将所选择的读取电压VRD1和VRD2分别输出到全局字线GWL1至GWLJ作为字线偏压VWF1至VWFJ，选择编程电压VPG和VPS，并将所选择的编程电压VPG和VPS分别输出到全局字线GWL1至GWLJ作为字线偏压VWS1至VWSJ(其中J是整数)，或者选择擦除电压VERS，并随后将所选择的擦除电压VERS输出到全局字线GWL1至GWLJ作为字线偏压VWT1至VWTJ。本领域普通技术人员可以理解第一至第三泵电路61、62和63的全部结构和操作，因此将为简单起见而将其省略。
图4是图3所示的存储单元、通路栅以及偏压选择单元的详细电路图。
参照图4，偏压选择单元64包括选择信号产生器65和选择电路S1至SJ(其中J是整数)。选择信号产生器65根据解码信号DEC产生信号选择SL1至SLJ。选择电路S1至SJ的每一个包括分别连接到全局字线GWL1至GWLJ的开关SW11至SW15、...、SWJ1至SWJ5。选择电路S1至SJ的每一个接收读取电压VRD1和VRD2、编程电压VPG和VPS以及擦除电压VERS，并响应于选择信号SL1至SLJ而将字线偏压VWF1至VWFJ、VWS1至VWSJ或者VWT1至VWTJ输出到全局字线GWL1至GWLJ。这将被更详细地描述。例如，选择电路S1的开关SW11至SW15分别连接在读取电压VRD1和VRD2、编程电压VPG和VPS以及擦除电压VERS与全局字线GWL1之间。开关SW11至SW15根据选择信号SL1的位B1至B5的逻辑值而导通或关断。在此情况中，如果使用NMOS晶体管来实现开关SW11至SW15，则当位B1至B5的逻辑值是1时，开关SW11至SW15导通。同时，当位B1至B5的逻辑值是0时，开关SW11至SW15关断。
例如，当开关SW11和SW12之一导通时，读取电压VRD1和VRD2之一作为字线偏压VWF1而被输入到全局字线GWL1。另外，当开关SW13和SW14之一导通时，编程电压VPG和VPS之一作为字线偏压VWS1而被输入到全局字线GWL1。此外，当开关SW15导通时，擦除电压VERS作为字线偏压VWT1而被输入到全局字线GWL1。在此情况中，因为选择信号产生器65将位B1至B5之一的逻辑值产生为1，并且剩余位的逻辑值为0，因此开关SW11至SW15之一导通，而剩余的开关关断。作为结果，读取电压VRD1和VRD2、编程电压VPG和VPS以及擦除电压VERS之一被施加到全局字线GWL1。选择电路S2至SJ的结构和详细操作与前述选择电路S1的结构和详细操作相似。因此，为了避免重复，将省略对其的详细描述。
在图4中示出了选择电路S1至SJ的每一个具有5个开关。然而，应当注意，只要选择电路S1至SJ的每一个输出字线偏压VWF1至VWFJ、VWS1至VWSJ或者VWT1至VWTJ，就可以以各种方式改变选择电路S1至SJ的结构。
此外，为了简化所述图，在图4中仅示出了连接到全局字线GWL1和GWLJ、局部字线WL11、WL1J、WLK1和WLKJ以及存储单元M111、M11T、M1J1、M1JT、MK11、MK1T、MKJ1和MKJT的NMOS晶体管G11、GK1、G1J和GKJ。存储单元M111至M11T的栅极连接到局部字线WL11，并且存储单元M1J1至M1JT的栅极连接到局部字线WL1J。另外，存储单元MK11至MK1T的栅极连接到局部字线WLK1，并且存储单元MKJ1至MKJT的栅极连接到局部字线WLKJ。NMOS晶体管G11的源极和漏极分别连接到全局字线GWL1和局部字线WL11，并且NMOS晶体管GK1的源极和漏极分别连接到全局字线GWL1和局部字线WLK1。此外，NMOS晶体管G1J的源极和漏极分别连接到全局字线GWLJ和局部字线WL1J，并且NMOS晶体管GKJ的源极和漏极分别连接到全局字线GWLJ和局部字线WLKJ。
现在，将参照图2至4更详细地描述闪存设备100的擦除操作。控制逻辑电路130响应于外部控制信号/WE、/RE、ALE和CLE以及命令信号CMD而产生擦除命令ERS，并且根据地址信号ADD产生行地址信号RADD。高电压产生器140的主体电压产生器40响应于擦除命令ERS而产生高电压(例如20V)电平的主体电压VCB，并将所产生的主体电压VCB提供给存储单元块MB1至MBK的存储单元。另外，高电压产生器140的第一偏压产生器50响应于擦除命令ERS而产生低电压(例如0V)电平的漏极偏压VGD和源极偏压VGS。因此，漏极偏压VGD被施加到全局漏极选择线GDSL，而源极偏压VGS被施加到全局源极选择线GSSL。同时，X-解码器150将行地址信号RADD解码，并输出解码信号DEC。高电压产生器140的第二偏压产生器60响应于擦除命令ERS和解码信号DEC而产生字线偏压VWT1至VWTJ，并将所产生的电压分别提供给全局字线GWL1至GWLJ。更具体地说，第二偏压产生器60的第三泵电路63响应于擦除命令ERS而产生具有正值的擦除电压VERS。例如，在擦除操作中，擦除电压VERS低于提供给存储单元的P-阱的主体电压VCB，并具有正值。优选地，可以将在擦除操作中被提供给存储单元的P-阱的主体电压VCB和擦除电压VERS之间的差设置为高于或等于5V。第二偏压产生器60的偏压选择单元64响应于解码信号DEC而选择擦除电压VERS，并将所选择的电压作为字线偏压VWT1至VWTJ输出。更详细地说，偏压选择单元64的选择信号产生器65响应于解码信号DEC而将选择信号SL1至SLJ的位B1至B5的值输出为全“00001”。响应于选择信号SL1至SLJ，偏压选择单元64的选择电路S1至SJ的开关SW15至SWJ5导通，而开关SW11至SWJ1、SW12至SWJ1、SW13至SWJ3和SW14至SWJ4全部关断。因此，擦除电压VERS通过开关SW15至SWJ5而被作为字线偏压VWT1至VWTJ输入到全局字线GWL1至GWLJ。
此外，块选择单元160响应于解码信号DEC而选择存储单元块MB1至MBK之一，并将所选择的存储单元块的局部字线分别连接到全局字线GWL1至GWLJ。例如，如果选择存储单元块MB1，则块选择单元160的块切换单元161响应于解码信号DEC而激活块选择信号BSEL1，并禁止所有块选择信号BSEL2至BSELK。因此，只有块选择单元160的通路栅电路PG1被激活，而通路栅电路PG2至PGK全部被禁止。更详细地说，通路栅电路PG1的通路栅GD1、G11至G1J和GS1同时导通，而通路栅电路PG2至PGK的通路栅GD2至GDK、G21至G2J、...、GK1至GKJ、GS2至GSK全关断。因此，存储单元块MB 1的漏极选择线DSL1连接到全局漏极选择线GDSL，而源极选择线SSL1连接到全局源极选择线GSSL。因而，当低电压电平的漏极偏压VGD和源极偏压VGS分别施加到漏极选择线DSL1和源极选择线SSL1时，漏极选择晶体管DST1和源极选择晶体管SST1被关断。因此，存储单元块MB1的存储单元M111至M1JT的漏极和源极变为浮置。
另外，存储单元块MB1的局部字线WL11至WL1J分别连接到全局字线GWL1至GWLJ。作为结果，全局字线GWL1至GWLJ的字线偏压VWT1至VWTJ分别被传递给局部字线WL11至WL1J。因此，在存储单元块MB1的存储单元M111至M1JT的栅极和主体之间产生电压差(例如，15V或更多)，并且通过此电压差从存储单元M111至M1JT的浮置栅极释放电子，由此执行存储单元M111至M1JT的擦除操作。
同时，存储单元块MB2至MBK的漏极选择线DSL2至DSLJ与全局漏极选择线GDSL分离，并且源极选择线SSL2至SSLJ也与全局源极选择线GSSL分离。另外，存储单元块MB2至MBK的局部字线WL21至WL2J、...、WLK1至WLKJ全部与全局字线GWL1至GWLJ分离。因此，局部字线WL21至WL2J、...、WLK1至WLKJ通过施加到存储单元块MB2至MBK的存储单元的高电压(例如20V)电平的主体电压VCB而被升压(boost)。因而，在局部字线WL21至WL2J、...、WLK1至WLKJ中产生接近主体电压VCB的升压电压VBST。在此情况中，将参照图5a和5b更详细地描述连接在存储单元块MB2至MBK的局部字线WL21至WL2J、...、WLK1至WLKJ与全局字线GWL1至GWLJ之间的NMOS晶体管G21至G2J、...、GK1至GKJ的操作。图5a和5b分别示出了NMOS晶体管GK1的横截面图及其能势。NMOS晶体管G21至G2J、...、GK2至GKJ的操作与NMOS晶体管GK1的操作相似。因此，为简单起见，将省略对其的详细描述。
图5a示出了作为通路栅的NMOS晶体管GK1的横截面图，所述晶体管连接到存储单元块MBK的局部字线WLK1。NMOS晶体管GK1的源极72被施加了具有正值的字线偏压VWT1，而其栅极74被施加了具有低电压(例如0V)电平的块选择信号BSELK。NMOS晶体管GK1的漏极73也被输入了升压电压VBST。当块选择信号BSELK处于低电平时，NMOS晶体管GK1关断。另外，因为字线偏压VWT1具有正值，所以源极72区域的能势减小到约Ev2，如图5b所示。因此，从源极72引入衬底71的电子量减少，引入连接到漏极73的局部字线WLK1的电子量减少。作为结果，当在NMOS晶体管GK中产生的泄漏电流减少时，局部字线WLK1被保持为升压电压VBST电平。因此，连接到局部字线WLK1的存储单元的数据不被擦除。
同时，与上面的描述相对，在将0V的字线偏压VWT1施加到源极72的情况中，源极72区域的能势增加到约Ev1，如图5b所示。因此，从源极72引入衬底71的电子量增加，NMOS晶体管GK1的泄漏电流量增加。因此，为了减少NMOS晶体管GK1的泄漏电流，需要减少源极72区域的能势。
图6是根据本发明另一实施例的闪存设备的方框图。
参照图6，闪存设备200包括存储单元阵列210、输入缓冲器220、控制逻辑电路230、高电压产生器240、X-解码器250、块选择单元260、页缓冲器270、Y-解码器280和数据I/O缓冲器290。除了高电压产生器240以外，闪存设备200的结构和全部操作与参照图2所述的闪存设备100的结构和全部操作相同。因此，为了避免重复，在图6中将仅描述高电压产生器240的操作。高电压产生器240包括第一主体电压产生器241、第一偏压产生器242、第二偏压产生器243和第二主体电压产生器244。第一主体电压产生器241、第一偏压产生器242和第二偏压产生器243的操作与高电压产生器140的主体电压产生器40、第一偏压产生器50和第二偏压产生器60的操作相同。因此，将省略对其的详细描述。第二主体电压产生器244响应于擦除命令ERS而将用于擦除的主体电压VSBE和参考主体电压VSBR之一提供给块选择单元260。更详细地说，当擦除命令ERS被禁止时，即，读取命令READ或编程命令PGM被激活(或产生)时，第二主体电压产生器244将参考主体电压VSBR施加到块选择单元260。另外，当擦除命令ERS被激活时，第二主体电压产生器244将用于擦除的主体电压VSBE提供给块选择单元260。
图7是图6示出的存储单元阵列210、块选择单元260、第二偏压产生器243、第二主体电压产生器244和X-解码器250的详细电路图。存储单元阵列210、块选择单元260、第二偏压产生器243和X-解码器250的结构和全部操作与参照图3所述的存储单元阵列110、块选择单元160、第二偏压产生器60和X-解码器150的结构和全部操作相同。因此，为了避免重复，省略对其的详细描述。第二主体电压产生器244包括第四泵电路321和主体电压选择单元322。第四泵电路321响应于擦除命令ERS而产生用于擦除的主体电压VSBE。用于擦除的主体电压VSBE最好具有负值，并可表示为以下等式。
VCB-VSBED通路栅的结击穿电压(2)
(VCB是在擦除操作中施加到存储单元的P-阱的主体电压，而VSBE是用于擦除的主体电压)
本领域技术人员可以理解第四泵电路321的全部结构和操作。因此，为简单起见，将省略对其的详细描述。
主体电压选择单元322响应于选择控制信号SCTL而选择用于擦除的主体电压VSBE和参考主体电压VSBR之一，并将所选择的电压提供给块选择单元260的通路栅电路PG1至PGK。更具体地说，当选择控制信号SCTL被激活时，主体电压选择单元322则选择用于擦除的主体电压VSBE，并将所选择的电压提供给通路栅电路PG1至PGK的通路栅GD1至GDK、G11至G1J、...GK1至GKJ、GS1至GSK。在此情况中，在擦除命令ERS被激活时设置的时间期间，选择控制信号SCTL被激活，并且参考主体电压VSBR将地电压电平作为输入到闪存设备200的主体的电压。
图8是图7所示的存储单元210、通路栅、偏压选择单元314和主体电压选择单元322的详细电路图。除了主体电压选择单元322外，其它组件与图4所示的组件相同。因此，为了避免重复，将省略对其的详细描述。参照图8，主体电压选择单元322具有反相器323以及开关SWB1和SWB2。反相器323将选择控制信号SCTL反相，并输出反相后的选择控制信号SCTLB。开关SWB1响应于选择控制信号SCTL而导通或关断。当开关SWB1导通时，其将用于擦除的主体电压VSBE输出到通路栅G11至G1J、...、GK1至GKJ。另外，开关SWB2响应于反相后的选择控制信号SCTLB而导通或关断。当开关SWB2导通时，其将参考主体电压VSBR输出到通路栅G11至G1J、...、GK1至GKJ。在这种情况中，通路栅G11至G1J、...、GK1至GKJ具有如图9a所示的三重阱结构(triple well structure)。
现在将描述闪存设备200的擦除操作。例如，将描述这样的情况，其中，在闪存设备200中，存储单元块MB1执行擦除操作，而存储单元块MB2至MBK不执行擦除操作。在此情况中，除了一个方面以外，闪存设备200的擦除操作与闪存设备100的擦除操作相同。这一差异在于：在闪存设备200的擦除操作中，高电压产生器240的第二主体电压产生器244还响应于擦除命令ERS而将用于擦除的主体电压VSBE提供给块选择单元260的通路栅(即，NMOS晶体管)GD1至GDK、G11至G2J、...、GK1至GKJ、GS1至GSK。在此情况中，将参照图9a和9b更详细地描述NMOS晶体管G21至G2J、...、GK1至GKJ的操作，所述NMOS晶体管连接在存储单元块MB2至MBK的局部字线WL21至WL2J、...、WLK1至WLKJ与全局字线GWL1至GWLJ之间。图9a和图9b分别是NMOS晶体管GK1的横截面图及其能势。NMOS晶体管G21至G2J、...、GK2至GKJ的操作与NMOS晶体管GK1的操作相同。因此，为简单起见，将省略对其的详细描述。
参照图9a，其示出连接到存储单元块MBK的局部字线WLK1的NMOS晶体管GK1的横截面图。NMOS晶体管GK1包括衬底331、N-阱332、P-阱333、源极334、漏极335与栅极336。具有正值的字线偏压VWT1被输入到源极334，而低(例如0V)电平的块选择信号BSELK被输入到栅极336。漏极335也被施加了升压电压VBST。当块选择信号BSELK处于低电平时，NMOS晶体管GK1关断。另外，因为字线偏压VWT1具有正值，所以源极334区域的能势减小到图9b的实线所示的大约Ev2。此外，因为具有负值的用于擦除的主体电压VSBE被施加到P-阱333，所以P-阱333的能势增大到图9b的实线所示的大约Ev2。因此，当从源极334引入P-阱333的电子量减少时，引入连接到漏极335的局部字线WLK1的电子量减少。因而，在闪存设备100的擦除操作中在NMOS晶体管GK1内产生的泄漏电流可以高于闪存设备200的擦除操作中的NMOS晶体管GK1的泄漏电流。同时，如果将0V的字线偏压VWT1输入源极334、并将0V的参考主体电压VSBR输入P-阱333，则源极334区域的能势增大并且P-阱333的能势减少到图9b的虚线所示的约Ev1。因此，因为从源极334引入P-阱333的电子量增加，所以NMOS晶体管GK1的泄漏电流增加。
如上所述，根据本发明，在擦除操作中，将正偏压施加到全局字线。因此，可以防止由于通路栅的泄漏电流而导致的非被选择的存储单元块的浅擦除现象。
尽管参照各种实施例进行了以上描述，但是应当理解，在不背离本发明和所述权利要求的精神和范围的情况下，本领域普通技术人员可对本专利进行改变和修改
相关申请交叉引用
本申请要求2005年3月10日提交的韩国专利申请第2005-0020182号的优先权，其内容通过引用而被整体合并于此。

Claims (23)

1.一种闪存设备，包括：
存储单元块，每个具有共享局部字线和位线的多个存储单元；
X-解码器，其将行地址信号解码，并输出解码信号；
块选择单元，其响应于解码信号而选择存储单元块中的一些，并将所选择的存储单元块的局部字线分别连接到对应的全局字线；以及
高电压产生器，其响应于读取命令、编程命令和擦除命令之一而产生字线偏压，并响应于解码信号而分别将所产生的字线偏压提供给全局字线，
其中，由高电压产生器响应于擦除命令而产生的字线偏压分别具有正值。
2.如权利要求1所述的闪存设备，其中，高电压产生器还响应于读取命令、编程命令和擦除命令之一而产生存储单元的主体电压、漏极偏压和源极偏压。
3.如权利要求2所述的闪存设备，其中，由高电压产生器响应于擦除命令而产生的字线偏压低于由高电压产生器响应于擦除命令而产生的存储单元的主体电压，并且
这两个电压之间的差高于或等于15V。
4.如权利要求2所述的闪存设备，其中，块选择单元包括响应于解码信号而产生块选择信号的块切换单元；以及
通路栅电路，其分别对应于存储单元块而布置，并分别响应于块选择信号而被激活或禁止，
其中，通路栅电路在分别被激活时分别将全局字线连接到存储单元块的对应局部字线。
5.如权利要求4所述的闪存设备，其中，每个通路栅电路包括通路栅，所述通路栅分别连接在全局字线和对应的存储单元块的局部字线之间，并响应于块选择信号之一而同时导通或关断。
6.如权利要求5所述的闪存设备，其中，每个通路栅是具有单阱结构的MOS晶体管。
7.如权利要求5所述的闪存设备，其中，每个通路栅是具有三重阱结构的MOS晶体管。
8.如权利要求7所述的闪存设备，其中，高电压产生器还响应于擦除命令而将用于擦除的主体电压提供给通路栅电路的通路栅的三重阱中的一些。
9.如权利要求8所述的闪存设备，其中，用于擦除的主体电压具有负值。
10.如权利要求9所述的闪存设备，其中，用于擦除的主体电压低于由高电压产生器响应于擦除命令而产生的存储单元的主体电压，并且这两个电压之间的差低于或等于每个通路栅的结击穿电压。
11.如权利要求1所述的闪存设备，其中，高电压产生器包括：
第一偏压产生器，其响应于读取命令、编程命令和擦除命令之一以及解码信号而产生漏极偏压和源极偏压；
第二偏压产生器，其响应于读取命令、编程命令和擦除命令之一以及解码信号而产生读取电压、编程电压或擦除电压作为字线偏压，并将该字线偏压分别提供给全局字线；以及
主体电压产生器，其响应于读取命令、编程命令和擦除命令之一而产生存储单元的主体电压，
其中，擦除电压具有正值，并且低于由主体电压产生器响应于擦除命令而产生的存储单元的主体电压，并且其中，这两个电压之间的差高于或等于15V。
12.如权利要求11所述的闪存设备，其中，第二偏压产生器包括：
第一泵电路，其响应于读取命令而产生读取电压；
第二泵电路，其响应于编程命令而产生编程电压；
第三泵电路，其响应于擦除命令而产生擦除电压；以及
偏压选择单元，其响应于解码信号而选择读取电压、编程电压或擦除电压，并将所选择的电压分别输出到全局字线，作为字线偏压。
13.如权利要求12所述的闪存设备，其中，偏压选择单元包括：
选择信号产生器，其根据解码信号产生选择信号；以及
选择电路，其分别连接到全局字线，并响应于选择信号而分别将读取电压、编程电压和擦除电压之一输出到对应的全局字线。
14.如权利要求7所述的闪存设备，其中，高电压产生器包括：
第一偏压产生器，其响应于读取命令、编程命令和擦除命令之一以及解码信号而产生漏极偏压和源极偏压；
第二偏压产生器，其响应于读取命令、编程命令和擦除命令之一以及解码信号而产生读取电压、编程电压或擦除电压作为字线偏压，并分别将该字线偏压提供给全局字线，以及
主体电压产生器，其响应于读取命令、编程命令和擦除命令之一而产生存储单元的主体电压，
其中，擦除电压具有正值，并且低于由主体电压产生器响应于擦除命令而产生的存储单元的主体电压，并且其中，这两个电压之间的差高于或等于15V。
15.如权利要求14所述的闪存设备，其中，高电压产生器还包括附加主体电压产生器，其响应于擦除命令而产生用于擦除的主体电压，并将所产生的主体电压提供给每个通路栅电路的每个通路栅的三重阱中的一些，其中，用于擦除的主体电压具有负值、并且与由主体电压产生器响应于擦除命令而产生的存储单元的主体电压具有差，所述差低于或等于每个通路栅的结击穿电压。
16.如权利要求15所述的闪存设备，其中，附加主体电压产生器包括：
泵电路，其响应于擦除命令而产生用于擦除的主体电压；以及
主体电压选择单元，其接收参考主体电压，响应于选择控制信号而选择参考主体电压和用于擦除的主体电压之一，并将所选择的电压输出到每个通路栅电路的每个通路栅的三重阱中的一些。
17.如权利要求16所述的闪存设备，其中，当擦除命令被激活时，选择控制信号被激活，当选择控制信号被激活时，主体电压选择单元选择用于擦除的主体电压，而当选择控制信号被禁止时，主体电压选择单元选择参考主体电压。
18.一种控制闪存设备的擦除操作的方法，包括以下步骤：
响应于擦除命令和行地址信号，将每个都具有正值的字线偏压分别提供给全局字线；
将主体电压提供给每个存储单元块的存储单元；
通过将地电压提供给全局漏极选择线和全局源极选择线，使存储单元的漏极和源极浮置；以及
响应于行地址信号而选择存储单元块之一，并将所选择的存储单元块的局部字线连接到全局字线。
19.如权利要求18所述的方法，其中，提供字线偏压包括：
将行地址信号解码，并输出解码信号；
响应于擦除命令而产生具有正值的擦除电压；以及
响应于解码信号而将擦除电压分别输出到全局字线，作为字线偏压。
20.如权利要求19所述的方法，其中，擦除电压低于提供给存储单元的主体电压，并且主体电压和擦除电压之间的差高于或等于15V。
21.如权利要求18所述的方法，其中，选择存储单元块并连接字线包括：
将行地址信号解码，并输出解码信号；
响应于解码信号而输出块选择信号；以及
响应于块选择信号，分别激活布置在全局字线和存储单元块之间的通路栅电路之一，并连接全局字线和存储单元块之一的局部字线。
22.如权利要求21所述的方法，还包括：将用于擦除的主体电压提供给具有三重阱结构的MOS晶体管的三重阱中的一些，所述MOS晶体管分别为在通路栅电路中包括的通路栅。
23.如权利要求22所述的方法，其中，用于擦除的主体电压具有负值，并且与提供给存储单元的主体电压具有差，所述差低于或等于每个通路栅的结击穿电压。
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