CN100527390C - 封装集成电路器件及其制造方法 - Google Patents

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Abstract

一种集成封装的集成电路器件，包括：集成电路管芯，其包括具有第一和第二大体平坦的表面和边缘表面的结晶衬底和形成在第一大体平坦的表面上的有源表面；形成在有源表面上的至少一个芯片级封装层；以及形成在至少一个芯片级封装层上的至少一个电接触，所述至少一个电接触通过形成在第一大体平坦的表面上的至少一个焊盘连接到有源表面上的电路。

Description

封装集成电路器件及其制造方法
技术领域
本发明涉及用于制造集成电路器件的方法和设备以及由此产生的集成电路器件，尤其涉及集成封装(integrally packaged)的管芯。
背景技术
众所周知，在所有集成电路器件的制造过程中的必要步骤是“封装”并且包括对处在集成电路中央的硅芯片以及硅芯片上的预定位置与外部电端子之间的电互连的机械和环境保护。
目前，采用三种主要技术用于封装半导体：引线键合、卷带自动键合(TAB)和倒装芯片。
引线键合利用热能和超声能以将金键合引线焊接在芯片上的键合焊盘与封装上的接触之间。
卷带自动键合(TAB)采用铜箔带取代键合引线。配置铜箔带用于每一个具体的管芯和封装组合并包括与其相适合的铜迹线图形。可以单独地或成组地将单个引线连接到芯片上的各个键合焊盘上。
倒装芯片为具有形成在键合焊盘顶部上的焊料凸起、由此允许“倒装”管芯使电路侧向下并直接焊接到衬底上的集成电路管芯。不需要引线键合且可以实现相当可观的封装体空间节省。
上述技术各自具有一定的限制。引线键合和TAB键合都易于形成坏的键合且使管芯经受相对较高的温度和机械压力。从封装尺寸的观点考虑，引线键合和TAB技术都存在问题，制造的集成电路器件的管芯对封装的面积比的范围从大约10％到60％。
倒装芯片不提供封装而仅提供互连。互连会遇到焊料凸起以及热膨胀不匹配的一致性的问题，这将可利用的衬底限制为硅或热膨胀特性与硅相似的材料。
常规的半导体封装术语学将术语芯片级封装定义为包括任何封装与管芯的比小于或等于1.2:1的封装工艺。此外，封装层通常为封闭的半导体或集成电路提供保护。
发明内容
本发明旨在提供用于制造集成电路器件的改进方法。
因此，根据本发明优选实施例，提供一种集成封装的集成电路器件，其包括集成电路管芯，该集成电路管芯包括具有第一和第二大体平坦的表面和边缘表面以及形成在第一大体平坦的表面上的有源表面的结晶衬底；形成在有源表面上的至少一个芯片级封装层和形成在所述至少一个芯片级封装层上的至少一个电接触，该至少一个电接触通过形成在第一大体平坦的表面上的至少一个焊盘连接到有源表面上的电路。
根据本发明的另一个优选实施例，提供一种集成封装的集成电路器件，其包括集成电路管芯，该集成电路管芯包括具有第一和第二大体平坦的表面和边缘表面以及形成在第一大体平坦的表面上的有源表面的结晶衬底；形成在有源表面上的至少一个芯片级封装层和形成在所述至少一个芯片级封装层的至少一个边缘表面上的至少一个电接触，该至少一个电接触通过形成在第一大体平坦的表面上的至少一个焊盘连接到有源表面上的电路。
根据本发明的再一优选实施例，提供一种集成封装的集成电路器件，其包括集成电路管芯，该集成电路管芯包括具有第一和第二大体平坦的表面和边缘表面以及形成在第一大体平坦的表面上的有源表面的结晶衬底；形成在有源表面上的至少一个芯片级封装层和形成在第二大体平坦的表面上的至少一个电接触，该至少一个电接触通过形成在第一大体平坦的表面上的至少一个焊盘连接到有源表面上的电路。
根据本发明的又一优选实施例，提供一种集成封装的集成电路器件，其包括集成电路管芯，该集成电路管芯包括具有第一和第二大体平坦的表面和边缘表面以及形成在第一大体平坦的表面上的有源表面的结晶衬底；形成在有源表面上的至少一个芯片级封装层和形成在结晶衬底的至少一个边缘表面上的至少一个电接触，该至少一个电接触通过形成在第一大体平坦的表面上的至少一个焊盘连接到有源表面上的电路。
优选地，至少一个芯片级封装层由结晶材料形成。作为另一个优选的选择，至少一个芯片级封装层由金属、塑料、热塑性塑料、热固性材料(thermosetting)和陶瓷中的至少一种形成。此外，至少一个芯片级封装层由硅形成。或者，结晶衬底和至少一个芯片级封装层都由硅形成。
根据本发明的另一优选实施例，集成封装的集成电路器件还包括形成在至少一个芯片级封装层上并直接在至少一个电接触下方的绝缘层。优选地，绝缘层包括钝化层和电介质层中的至少一种。此外，绝缘层包括环氧树脂、二氧化硅、焊料掩模、氮化硅、氮氧化硅、聚酰亚胺、BCBTM、聚对二甲苯、聚萘(polynaphthalenes)、碳氟化合物和丙烯酸盐/脂中的至少一种。
根据本发明的再一优选实施例，集成封装的集成电路还包括形成在结晶衬底与至少一个封装层之间的至少一个间隙。此外，将该间隙形成为至少一个封装层中的凹槽。
根据本发明的又一优选实施例，集成封装的集成电路器件还包括形成在结晶衬底中的至少一个间隙。
根据本发明的另一优选实施例，集成封装的集成电路器件还包括形成在结晶衬底中的至少一个间隙和形成在结晶衬底下方并密封形成在结晶衬底中的间隙的至少一个芯片级封装层。
根据本发明的另一优选实施例，提供一种制造集成封装的集成电路器件的方法，其包括：提供形成在晶片上的多个集成电路管芯，管芯中的每一个具有第一和第二大体平坦的表面、以及形成在第一大体平坦的表面上的有源表面和至少一个焊盘，该有源表面包括电路；在有源表面上形成至少一个芯片级封装层；在至少一个芯片级封装层上形成至少一个电接触，该至少一个电接触通过至少一个焊盘连接到电路；并且随后将晶片分割成多个封装的集成电路器件。
根据本发明的另一优选实施例，提供一种制造集成封装的集成电路器件的方法，其包括：提供形成在晶片上的多个集成电路管芯，管芯中的每一个具有第一和第二大体平坦的表面、以及形成在第一大体平坦的表面上的有源表面和至少一个焊盘，该有源表面包括电路；在有源表面上形成至少一个芯片级封装层；在至少一个芯片级封装层的至少一个边缘表面上形成至少一个电接触，该至少一个电接触通过至少一个焊盘连接到电路；并且随后将晶片分割成多个封装的集成电路器件。
根据本发明的另一优选实施例，提供一种制造集成封装的集成电路器件的方法，其包括：提供形成在晶片上的多个集成电路管芯，管芯中的每一个具有第一和第二大体平坦的表面和边缘表面、以及形成在第一大体平坦的表面上的有源表面和至少一个焊盘，该有源表面包括电路；在有源表面上形成至少一个芯片级封装层；在第二大体平坦的表面上形成至少一个电接触，该至少一个电接触通过至少一个焊盘连接到电路；并且随后将晶片分割成多个封装的集成电路器件。
根据本发明的另一优选实施例，提供一种制造集成封装的集成电路器件的方法，其包括：提供形成在晶片上的多个集成电路管芯，管芯中的每一个具有第一和第二大体平坦的表面和边缘表面、以及形成在第一大体平坦的表面上的有源表面和至少一个焊盘，该有源表面包括电路；在有源表面上形成至少一个芯片级封装层；在集成电路管芯的边缘表面上形成至少一个电接触，该至少一个电接触通过至少一个焊盘连接到电路；并且随后将晶片分割成多个封装的集成电路器件。
根据本发明的另一优选实施例，形成至少一个芯片级封装层包括形成至少一个结晶材料芯片级封装层。作为另外一个选择，形成至少一个芯片级封装层包括形成由金属、塑料、热塑性材料、热固性材料和陶瓷中的至少一种构成的芯片级封装层。或者，形成至少一个芯片级封装层包括形成至少一个硅芯片级封装层。此外或可选地，形成至少一个芯片级封装层包括形成至少一个硅芯片级封装层，而提供形成在晶片上的多个集成电路管芯包括提供形成在硅晶片上的多个集成电路管芯。
根据本发明的再一优选实施例，该方法还包括在至少一个芯片级封装层上形成绝缘层，并且其中形成至少一个电接触包括直接在绝缘层上形成至少一个电接触。
根据本发明的又一优选实施例，该方法还包括在多个管芯与至少一个封装层之间形成至少一个间隙。此外，形成至少一个间隙包括在至少一个封装层中形成凹槽。或者，形成至少一个间隙包括在多个管芯中形成至少一个间隙。或者，该方法还包括在多个管芯中形成至少一个间隙。
根据本发明的另一优选实施例，该方法还包括在多个管芯中形成至少一个间隙和在第二大体平坦的表面上形成至少一个芯片级封装层，由此密封间隙。
根据本发明的再一优选实施例，形成至少一个芯片级封装层包括利用键合层将芯片级封装层键合到多个管芯。优选地，键合层包括粘合剂、金属间键合(intermetallic bonding)和阳极键合(anodic bonding)中的至少一种。
根据本发明的又一优选实施例，形成至少一个芯片级封装层还包括将封装层从原始厚度减薄到所降低的厚度。优选地，减薄包括研磨、抛光和蚀刻中的至少一种。此外，所降低的厚度大约是在50-250微米之间。
根据本发明的又一优选实施例，该方法还包括在形成至少一个芯片级封装层之后并在分割之前将多个管芯从原始厚度减薄到所降低的厚度。优选地，减薄包括研磨、抛光和蚀刻中的至少一种。此外，所降低的厚度大约在10-150微米之间。另外，减薄包括减薄第二平坦表面。
根据本发明的另一优选实施例，该方法还包括在多个管芯中形成至少一个第一间隙并在至少一个芯片级封装层中形成至少一个第二间隙，第二间隙与第一间隙相通。此外，该方法还包括在第二大体平坦的表面上形成至少一个芯片级封装层，由此密封第一间隙。
根据本发明的再一优选实施例，第二大体平坦的表面上的至少一个芯片级封装层包括硅、玻璃、金属、塑料、热塑性材料、热固性材料和陶瓷中的至少一种。
优选地，在第二大体平坦的表面上形成至少一个芯片级封装层包括利用键合层将第二大体平坦的表面上的芯片级封装层键合到多个管芯。此外，键合层包括粘合剂、金属间键合和阳极键合中的至少一种。
根据本发明的又一优选实施例，在第二大体平坦的表面上形成至少一个芯片级封装层还包括将封装层从原始厚度减薄到所降低的厚度。优选地，减薄包括研磨、抛光和蚀刻中的至少一种。此外，所降低的厚度大约在50-250微米之间。
附图简述
结合附图将从下面的详细说明中更加全面地理解和认识本发明，其中：
图1A和1B分别是根据本发明优选实施例构造和实施的集成封装的集成电路器件的简化示意图和简化剖面图，该剖面图是沿图1A中的线IB-IB截取的；
图1C和1D分别是根据本发明另一优选实施例构造和实施的集成封装的集成电路器件的简化示意图和简化剖面图，该剖面图是沿着图1C中的线ID-ID截取的；
图2A和2B是将保护绝缘覆盖板附着到包含根据本发明优选实施例的多个集成电路管芯的的晶片的简化示意图；
图3A、3B、3C、3D、3E、3F、3G、3H、3I和3J是在根据本发明优选实施例的集成封装的集成电路器件制造中的各个阶段的剖面图；
图4是由图3J的晶片制造的集成封装的集成电路器件的部分切除的详细示意图；
图5和6一起提供用于执行本发明方法的设备的简化方框示意图；
图7A、7B和7C是根据本发明再一优选实施例构造和实施的集成封装的集成电路器件的三个可选实施例的简化示意图；
图8A和8B是将保护绝缘覆盖板附着到包含根据本发明另一优选实施例的多个集成电路管芯的的晶片的简化示意图；
图9A、9B、9C、9D、9E、9F、9G、9H、9I和9J是在根据本发明另一优选实施例的集成封装的集成电路器件制造中的各个阶段的剖面图；
图10是由图9J的晶片制造的集成封装的集成电路器件的部分切除的详细示意图；
图11和12一起提供用于执行本发明方法的设备的简化方框示意图；
图13A和13B分别是根据本发明优选实施例构造和实施的集成封装的集成电路器件的简化示意图和简化剖面图，该剖面图是沿着图1A中的线XIIIB-XIIIB截取的；
图13C和13D分别是根据本发明另一优选实施例构造和实施的集成封装的集成电路器件的简化示意图和简化剖面图，该剖面图是沿着图13C中的线XIIID-XIIID截取的；
图14A和14B是将保护绝缘覆盖板附着到包含根据本发明优选实施例的多个集成电路管芯的的晶片的简化示意图；
图15A、15B、15C、15D、15E、15F、15G、15H、15I和15J是在根据本发明优选实施例的集成封装的集成电路器件制造中的各个阶段的剖面图；
图16是由图15J的晶片制造的集成封装的集成电路器件的部分切除的详细示意图；
图17和18一起提供用于执行本发明方法的设备的简化方框示意图；
图19A和19B是根据本发明再一优选实施例构造和实施的集成封装的集成电路器件的三个可选实施例的简化示意图；
图20A和20B是将保护绝缘覆盖板附着到包含根据本发明另一优选实施例的多个集成电路管芯的的晶片的简化示意图；
图21A、21B、21C、21D、21E、21F、21G、21H、21I和21J是在根据本发明另一优选实施例的集成封装的集成电路器件制造中的各个阶段的剖面图；
图22是由图21J的晶片制造的集成封装的集成电路器件的部分切除的详细示意图；以及
图23和24一起提供用于执行本发明方法的设备的简化方框示意图。
本发明的最佳实施方式
现在参考图1A-3J，其示出根据本发明优选实施例的集成电路器件及其制造。如图1A和1B所示，集成电路器件包括相对较薄且紧凑、不受环境影响并且在机械上得到加强的集成电路封装10，其具有多种电导体12。
本发明的特定特征是导体12电连接到焊盘16，并且优选直接形成在覆盖在至少一个芯片级封装层20上的绝缘层18上，该至少一个芯片级封装层20覆盖在具有有源表面24的集成电路管芯22上。或者，部分或全部地消除绝缘层18。绝缘层18可以是任意适合的绝缘层，例如电介质层或钝化层。焊盘16连接到有源表面24上的电路。优选地，芯片级封装层20由结晶材料形成，最为优选地由硅形成。作为另一个选择，芯片级封装层20由金属、塑料、热塑性材料、热固性材料和陶瓷中的至少一种形成。
根据本发明的优选实施例，导体12在边缘表面25之上延伸到绝缘层18的平面26上。该接触设置允许将封装10平面安装到电路板上。如图1A和1B中所示，集成电路封装10还可以包括在形成在绝缘层18和封装层20上的焊料掩模30中的孔处的接触凸起，例如形成在电导体12上的焊料凸起28。
作为另一个选择，如图1C和1D所示，导体12没有超出边缘表面25延伸到平面26上或仅在有限的程度上延伸到平面26上，由此限定外围接触。
如图1A和1B所示，集成电路封装10还包括键合层32，用于将封装层20附着到集成电路管芯22，如下文中所述。
应该认识到下文中所述的方法提供集成电路封装10，其处于定义为芯片级封装的范围内，通常面积不比芯片尺寸大20％。还应该认识到下文中所述的方法提供集成电路封装10，其中在晶片级执行封装工艺直到将晶片式封装分割成单独的封装管芯。
图2A和2B是将保护绝缘芯片级封装层板附着到优选由硅形成的并且包含根据本发明的多个集成电路管芯的的晶片的简化示意图。如图2A和2B所示，通常，硅晶片40具有多个通过常规技术形成在其上的成品管芯22，并在管芯22的有源表面24处将其键合到芯片级封装层板42上。
根据本发明的优选实施例，如图3A所示，在有源表面24处通过键合层32将具有多个通过常规技术形成在其上的成品管芯22的晶片40键合到板42上。键合层32可以包括诸如环氧树脂或聚亚胺脂的粘合剂、诸如焊料的金属间键合和阳极键合中的一种或多种。或者，键合层32可以包括任何其它适合的键合材料。如图3A所示，将电焊盘16形成在限定在晶片40上的有源表面24上。
应该认识到当根据本发明使用晶片时，可以省略硅晶片40的常规制造中的某些步骤。这些步骤包括在焊盘上提供通路开口、晶片背面研磨和晶片背面金属涂敷。
在上文所描述的键合步骤之后，优选地将芯片级封装层板42从通常在400至1000微米范围内的原始厚度L1减薄到通常在10-250微米范围内的所降低的厚度L2，如图3B所示。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现芯片级封装层板42的减薄。
同样，优选地将硅晶片40从通常在400至1000微米范围内的原始厚度L3减薄到通常在10-150微米范围内的所降低的厚度L4，如图3B所示。或者，当采用绝缘体上硅工艺时，可以将晶片40减薄到近似0微米的降低厚度，仅留下在键合到封装层板42的有源表面24上的电路和焊盘。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现晶片40的减薄。如图3B所示，优选地在相对于有源表面24的平面上减薄晶片40。利用通过将板42键合到其上所提供的附加机械强度能够允许晶片厚度的这一减小。硅晶片厚度的减小不一定在该阶段进行，而是可以在任何适当的稍候阶段中进行。
在可选择地减小芯片级封装层板42的厚度之后，利用光刻工艺沿着其顶表面46根据预定切割线来蚀刻优选由硅形成的芯片级封装层板42，所述切割线分割单个的管芯。由此产生被蚀刻的沟槽52，其完全贯穿通常在10-250微米范围内的芯片级封装层板42的厚度延伸，并贯穿键合层32以及任何其它层，例如可能存在的绝缘层，由此暴露焊盘16。在图3C中示出包含多个芯片级封装层20和相应的多个键合到其上的集成电路管芯22的蚀刻过的封装晶片。
通常通过使用SF6、C4F8或其它适当的干燥蚀刻气体的蚀刻工艺来实现上述蚀刻。或者，在常规硅蚀刻溶液例如2.5％的氢氟酸、50％的硝酸、10％的醋酸和37.5％的水的混合物中进行蚀刻，从而将芯片级封装层板42向下蚀刻到焊盘16，如图3C所示。
硅蚀刻的结果是多个芯片级封装层20，其中的每一个包括厚度在10-250微米范围内的硅。
如图3D所示，优选地所蚀刻的沟槽52涂敷有电介质材料，例如环氧树脂、氧化硅、焊料掩模或任何其它适当的电介质材料，例如氮化硅、氮氧化硅、聚酰亚胺、BCBTM、聚对二甲苯、聚萘、碳氟化合物或丙烯酸盐/脂。最终的绝缘层18优选通过旋涂形成，或者可以通过任何适当的方法形成，例如喷涂、幕式淋涂(curtain coating)、液相淀积、物理气相淀积、化学气相淀积、低压化学气相淀积、等离子体增强化学气相淀积、快速热化学气相淀积或大气压化学气相淀积。
在绝缘层18形成之后，如图3E所示，通过任何适当的方法在每对相邻的管芯之间的绝缘层18中形成开口56。开口56延伸穿过绝缘层18，由此暴露焊盘16。
图3F示出导体层58的形成，该导体层覆盖绝缘层18并延伸到开口56中。导体层58优选由铝形成，或者可以由任何适当的导体材料或者诸如铝、铜、钛、钛钨合金或铬等材料的混合物形成。
图3G示出通常利用常规光刻技术的导体层58的构图，以限定电接触管芯22上的一个或多个焊盘16的边缘并被适当地电镀的多个导体12。
图3H示出晶片涂敷有保护材料，优选为焊料掩模30或诸如聚对二甲苯、BCBTM或聚酰胺的其它保护材料，对其进行构图以便在其中限定与导体12相通的孔60。
图3I示出在与导体12电接触的孔60处形成接触凸起，例如焊料凸起28。
根据本发明的优选实施例，如图3J所示，然后沿着线64分割晶片，以提供单独的集成电路封装，每一个包含单个的集成电路管芯22并与图1A和1B的集成电路封装10相似。
现在参考图4，其是由图3J的晶片制造的集成封装的集成电路器件10的部分切除的详细示意图。如图4所示，集成电路封装10包括通过键合层32结合到管芯22的芯片级封装层20。焊盘16的表面与直接形成在电介质绝缘层18上的导体12电接触，如上所述。
现在参考图5和6，图5和6共同示出用于制造根据本发明优选实施例的集成电路器件的设备。常规的晶片制造设备180提供晶片40。通过键合设备182，利用键合层32将单个晶片在其有源表面上键合到诸如硅衬底的芯片级封装层板42，该键合设备优选具有用于旋转晶片40、芯片级封装层板42和键合层32从而获得键合层32的均匀分布的设备。
通过研磨设备183，例如可以在市场上从日本的Disco Ltd.买到的型号为BFG 841的研磨设备，使芯片级封装层板42并且可选地使键合到其上的晶片40(图2B)变薄。然后按照优选通过利用常规光刻技术，例如通过利用如参考标记184所示的常规旋涂光刻胶，所限定的图形来蚀刻芯片级封装层板42。适当的光刻胶可以在市场上从Hoechst买到，商标名称为AZ 4562。
优选地利用适当的UV曝光系统185，例如Suss MicrTech AG的型号为MA200的UV曝光系统，通过光刻掩模186来对光刻胶进行掩模曝光。
然后在显影槽(未示出)中使光刻胶显影，并将其烘焙，然后优选通过利用CF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来蚀刻芯片级封装层板。用于此目的的在市场上可以买到的设备包括由英国的Surface Technology Systems制造的干法蚀刻机器188。
或者，利用处在温控槽(未示出)中的硅蚀刻溶液来实现蚀刻。用于此目的的在市场上可以买到的设备包括均由美国的Wafab Inc.制造的Chemkleen槽和WHRV循环器。适合的湿法蚀刻的常规硅蚀刻溶液为可以在市场上从英国的Micro-Image Technology Ltd.买到的Isoform硅蚀刻剂。
在执行蚀刻和光刻胶剥离之后，通常对已封装的晶片进行冲洗。最终的蚀刻晶片显示在图3C中。
然后用绝缘层18涂敷封装层板42中的被蚀刻的沟槽52，如步骤190所示并在图3D中示出。优选地通过利用常规的光刻技术在绝缘层18中形成开口，以暴露焊盘16，如步骤192所示并在图3E中示出。可选择地，可以提供防腐处理，如步骤194所示。
采用通过真空淀积技术操作的导体层淀积设备196，例如由列支敦士登的Balzers AG制造的溅射机器，来在芯片级封装层板42上制造导体层58(图3F)。
优选地通过利用常规电淀积光刻胶，来执行导体的构造，如图3G所示，所述常规电淀积光刻胶在市场上可以从DuPont买到、商标名称为Primecoat，或者可以从Shipley买到、商标名称为Eagle。在光刻胶槽组件198中将光刻胶施加在晶片上，所述光刻胶槽组件在市场上可以从DuPont或Shipley买到。
优选地通过UV曝光系统200利用用来限定适当的蚀刻图形的掩模202来光构造光刻胶。然后在显影槽204中使光刻胶显影，然后在处于蚀刻槽208中的金属蚀刻溶液206中对其进行蚀刻，由此提供诸如在图1A和1B中所示的导体结构。
然后，优选地通过在市场上可以从日本的Okuno买到的无电镀设备210来对图3G所示的暴露出的导体条进行镀覆。
在导体条镀覆之后，利用如参考标记212所示的焊料掩模涂敷晶片以限定凸起28的位置60(图3H)，然后以常规方法形成所述凸起28(图3I)。或者，可以不需要凸起28。
然后通过切割刀214将晶片分割成单独的预封装集成电路器件，如图3J所示。优选地，切割刀214为厚度为2-12mil的金刚石树脂型刀(diamond resinoid blade)。作为另一选择，可以利用任何其它常规方法，例如划线、蚀刻、激光和喷水，将晶片分割成单独的电路器件。最终的封装管芯如图1A和1B所示。
现在参考图7A-9J，它们示出根据本发明另一优选实施例的集成电路器件及其制造。如图7A、7B和7C所示，每一个集成电路器件包括相对较薄且紧凑、不受环境影响并且在机械上得到加强的集成电路封装，该集成电路封装具有直接电镀在覆盖在芯片级封装层上的绝缘层上的多种电导体。
图7A示出集成电路封装310，其具有多种电导体312。导体312电连接到焊盘316，并且优选直接形成在覆盖在至少一个芯片级封装层320上的绝缘层318上，该芯片级封装层覆盖在具有有源表面324的集成电路管芯322上。或者，可以部分或全部地消除绝缘层318。绝缘层318可以为任何适当的绝缘层，例如电介质层或钝化层。焊盘316连接到有源表面324上的电路。优选地，芯片级封装层320由结晶材料形成，最为优选地由硅形成。作为另一选择，芯片级封装层320由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
导体312在边缘表面325之上延伸到绝缘层318的平面326。该接触设置允许将封装310平面安装到电路板上。集成电路封装310还可以包括在形成在绝缘层318和封装层320上的焊料掩模330中形成的孔处的接触凸起，例如形成在电导体312上的焊料凸起328。集成电路封装310优选还包括键合层332，其用于将封装层320附着到集成电路管芯322。键合层332可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。
图7A的实施例的特定特征在于芯片级封装层320形成有覆盖在管芯322的有源表面324上的凹槽334。
图7B示出具有多种电导体352的集成电路封装350。导体352电连接到焊盘356，并且优选直接形成在覆盖在至少一个芯片级封装层360上的绝缘层358上，该至少一个芯片级封装层360覆盖在具有有源表面364的集成电路管芯362上。或者，可以部分或全部地消除绝缘层358。绝缘层358可以是任何适当的绝缘层，例如电介质层或钝化层。焊盘356连接到有源表面364上的电路。优选地，芯片级封装层360由结晶材料形成，最为优选地由硅形成。作为另一选择，芯片级封装层360由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
导体352在边缘表面365之上延伸到封装350的平面366上。该接触设置允许将封装350平面安装到电路板上。集成电路封装350还可以包括在形成在绝缘层358和封装层360上的焊料掩模370中形成的孔处的接触凸起，例如形成在电导体352上的焊料凸起368。集成电路封装350优选还包括键合层372，其用于将封装层360附着到集成电路管芯362。键合层372可以是诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的至少一种。
图7B的实施例的特定特征在于芯片级封装层360形成有覆盖在管芯362的有源表面364上的凹槽374，并且管芯362形成有与凹槽374相通的开口376。优选地将一般由玻璃形成的附加保护层378附着到管芯362的下侧，优选采用分割前的晶片式方式。保护层378可以由硅、玻璃、金属、塑料、热塑性塑料、热固性材料、陶瓷、其任意组合或任何其它适当的材料形成。优选地，集成电路封装350还包括键合层380，其用于将附加保护层378附着到管芯362。键合层380可以是诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。
在本发明的另一优选实施例中，优选地将保护层378从通常在400至1000微米范围内的原始厚度减薄到通常在10-250微米范围内的降低厚度。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现保护层378的减薄。
图7C示出具有多种电导体392的集成电路封装390。导体392电连接到焊盘396，并且优选直接形成在覆盖在至少一个芯片级封装层400上的绝缘层398上，该至少一个芯片级封装层400覆盖在具有有源表面404的集成电路管芯402上。或者，可以部分或全部地消除绝缘层398。绝缘层398可以是任何适当的绝缘层，例如电介质层或钝化层。焊盘396连接到有源表面404上的电路。优选地，芯片级封装层400由结晶材料形成，最为优选地由硅形成。作为另一选择，芯片级封装层400由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
导体392在边缘表面405之上延伸到绝缘层398的平面406上。该接触设置允许将封装390平面安装到电路板上。集成电路封装390还可以包括在形成在绝缘层398和封装层400上的焊料掩模410中形成的孔处的接触凸起，例如形成在电导体392上的焊料凸起408。集成电路封装390优选还包括键合层412，其用于将封装层400附着到集成电路管芯402。键合层412可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。
图7C的实施例的特定特征在于芯片级封装层400形成有覆盖在管芯402的有源表面404上的多个凹槽414。
应该认识到下述方法提供集成电路封装310、350和390，其处在限定为芯片级封装的范围内，面积通常不比芯片尺寸大20％。应该认识到下述方法提供集成电路封装310、350和390，其中在晶片级执行封装工艺直到将晶片式封装分割成单独的封装管芯。
图8A和8B是将保护绝缘芯片级封装层板附着到优选由硅形成并且包含根据本发明的多个集成电路管芯的的晶片的简化示意图。如图8A和8B所示，通常硅晶片340具有通过常规技术形成在其上的多个成品管芯322，并在管芯322的有源表面324处将其键合到芯片级封装层板342上。
根据本发明的优选实施例，如图9A所示，在有源表面524处通过键合层532将具有通过常规技术形成在其上的多个成品管芯522的晶片540键合到板542。优选地，板542包括多个凹槽534，在将板542键合到晶片540之前将所述凹槽与管芯522对准。键合层532可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。或者，键合层532可以包括任何其它适当的键合材料。如图9A所示，电焊盘516形成在限定在晶片540上的有源表面524上。
应该认识到当根据本发明使用晶片时，可以省略硅晶片540的常规制造中的某些步骤。这些步骤包括在焊盘上提供通路开口、晶片背面研磨和晶片背面金属涂敷。
在上文所述的键合步骤之后，优选地将芯片级封装层板542从通常在400至1000微米范围内的原始厚度L1减薄到通常在10-250微米范围内的所降低的厚度L2，如图9B所示。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现芯片级封装层板542的减薄。
同样，优选地将硅晶片540从通常在400至1000微米范围内的原始厚度L3减薄到通常在10-150微米范围内的所降低的厚度L4，如图9B所示。或者，当采用绝缘体上硅工艺时，可以将晶片540减薄到近似0微米的降低厚度，仅留下在键合到封装层板542的有源表面524上的电路和焊盘。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现晶片540的减薄。如图9B所示，优选地在相对于有源表面524的平面上减薄晶片540。利用通过将板542键合到其上所提供的附加机械强度能够允许晶片厚度的这一减小。硅晶片厚度的减小不一定在该阶段进行，而是可以在任何适当的稍候阶段中进行。
在可选择地减小芯片级封装层板542的厚度之后，利用光刻工艺沿着其顶表面546根据分割单独管芯的预定切割线来蚀刻优选由硅形成的芯片级封装层板542。由此产生被蚀刻的沟槽552，其完全贯穿通常在10-250微米范围内的芯片级封装层板542的厚度延伸，并贯穿键合层532以及任何其它层，例如可能存在的绝缘层，由此暴露焊盘516。在图9C中示出包含多个芯片级封装层520和相应的多个键合到其上的集成电路管芯522的被蚀刻的封装晶片，所述芯片级封装层各自包括至少一个凹槽534。
一般通过采用SF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来实现前述蚀刻。或者，在常规的硅蚀刻溶液例如2.5％的氢氟酸、50％的硝酸、10％的醋酸和37.5％的水的混合物中进行蚀刻，以便将芯片级封装层板542向下蚀刻到焊盘516，如图9C所示。
硅蚀刻的结果是多个芯片级封装层520，其中的每一个包括厚度在10-250微米范围内的硅。
如图9D所示，所蚀刻的沟槽552优选涂敷有电介质材料，例如环氧树脂、氧化硅、焊料掩模或任何其它适当的电介质材料，例如氮化硅、氮氧化硅、聚酰亚胺、BCBTM、聚对二甲苯、聚萘、碳氟化合物或丙烯酸盐/脂。最终的绝缘层518优选通过旋涂形成，或者可以通过任何适当的方法形成，例如喷涂、幕式淋涂、液相淀积、物理气相淀积、化学气相淀积、低压化学气相淀积、等离子体增强化学气相淀积、快速热化学气相淀积或大气压化学气相淀积。
在绝缘层518形成之后，如图9E所示，通过任何适当的方法在每对相邻的管芯之间的绝缘层518中形成开口556。开口556延伸穿过绝缘层518，由此暴露焊盘516。
图9F示出导体层558的形成，该导体层覆盖绝缘层518并延伸到开口556中。导体层558优选由铝形成，或者可以由任何适当的导体材料或者材料组合物形成，例如铝、铜、钛、钛钨合金或铬。
图9G示出通常利用常规光刻技术的导体层558的构图，以限定电接触管芯522上的一个或多个焊盘516的边缘并适当地对其进行电镀的多个导体512。
图9H示出晶片涂敷有保护材料，优选为焊料掩模530或诸如聚对二甲苯、BCBTM或聚酰胺的其它保护材料，对其进行构图以便在其中限定与导体512相通的孔560。
图9I示出在与导体512电接触的孔560处形成接触凸起，例如焊料凸起528。
根据本发明的优选实施例，如图9J所示，然后沿着线564分割晶片，以提供单独的集成电路封装，每一个包含单个的集成电路管芯522和至少一个凹槽534，并与图7A、7B和7C的集成电路封装310、350和390中的一个相似。
现在参考图10，其是由图9J的晶片制造的集成封装的集成电路器件510的部分切除的详细示意图。如图10所示，集成电路封装510包括通过键合层532结合到管芯522的包含至少一个凹槽534的芯片级封装层520。焊盘516的表面与直接形成在电介质绝缘层518上的导体512电接触，如上所述。
现在参考图11和12，图11和12共同示出用于制造根据本发明优选实施例的集成电路器件的设备。常规的晶片制造设备580提供晶片540。将单个晶片540与诸如硅衬底的芯片级封装层542对准，然后通过键合设备582，利用键合层532在其有源表面上将其键合到芯片级封装层板542，该键合设备优选具有用于旋转晶片540、芯片级封装层板542和键合层532以便获得键合层532的均匀分布的设备。
通过研磨设备583，例如可以在市场上从日本的Disco Ltd.买到的型号为BFG 841的研磨设备，使芯片级封装层板542并且可选地使键合到其上的晶片540(图8B)变薄。然后按照优选通过利用常规光刻技术，例如通过利用如参考标记584所示的常规旋涂光刻胶，所限定的图形来蚀刻芯片级封装层板542。适当的光刻胶可以在市场上从Hoechst买到，商标名称为AZ4562。
优选地利用适当的UV曝光系统585，例如Suss MicrTech AG的型号为MA200的UV曝光系统，通过光刻掩模586来对光刻胶进行掩模曝光。
然后在显影槽(未示出)中使光刻胶显影，并将其烘焙，然后优选通过利用SF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来蚀刻芯片级封装层板。用于此目的的在市场上可以买到的设备包括由英国的Surface Technology Systems制造的干法蚀刻机器588。
或者，利用处在温控槽(未示出)中的硅蚀刻溶液来实现蚀刻。用于此目的的在市场上可以买到的设备包括均由美国的Wafab Inc.制造的Chemkleen槽和WHRV循环器。适当的湿法蚀刻的常规硅蚀刻溶液为可以在市场上从英国的Micro-Image Technology Ltd.买到的Isoform硅蚀刻剂。
在执行蚀刻和光刻胶剥离之后，通常对已封装的晶片进行冲洗。最终的蚀刻晶片显示在图9C中。
然后用绝缘层518涂敷封装层板542中的被蚀刻的沟槽552，如步骤590所示并在图9D中示出。优选地通过利用常规的光刻技术在绝缘层518中形成开口，以暴露焊盘516，如步骤592所示并在图9E中示出。可选择地，可以提供防腐处理，如步骤594所示。
采用通过真空淀积技术操作的导体层淀积设备596，例如由列支敦士登的Balzers AG制造的溅射机器，来在芯片级封装层板542上制造导体层558(图9F)。
优选地通过利用常规电淀积光刻胶，来执行导体的构造，如图9G所示，所述常规电淀积光刻胶在市场上可以从DuPont买到、商标名称为Primecoat，或者可以从Shipley买到、商标名称为Eagle。在光刻胶槽组件598中将光刻胶施加在晶片上，所述光刻胶槽组件在市场上可以从DuPont或Shipley买到。
优选地通过UV曝光系统600利用用来限定适当的蚀刻图形的掩模602来光构造光刻胶。然后在显影槽604中使光刻胶显影，然后在处于蚀刻槽608中的金属蚀刻溶液606中对其进行蚀刻，由此提供诸如在图7A、7B和7C中所示的导体结构。
然后，优选地通过在市场上可以从日本的Okuno买到的无电镀设备610来对图9G所示的暴露出的导体条进行镀覆。
在导体条镀覆之后，利用如参考标记612所示的焊料掩模涂敷晶片以限定凸起528的位置560(图9H)，然后以常规方法形成所述凸起(图9I)。或者，可以不需要凸起528。
然后通过切割刀614将晶片分割成单独的预封装集成电路器件，如图9J所示。优选地，切割刀614是厚度为2-12mil的金刚石树脂型刀。作为另一选择，可以利用任何其它常规方法，例如划线、蚀刻、激光和喷水，将晶片分割成单独的电路器件。最终的封装管芯如图7A、7B和7C所示。
现在参考图13A-15J，它们示出根据本发明优选实施例的集成电路器件及其制造。如图13A和13B所示，集成电路器件包括相对较薄且紧凑、不受环境影响并且在机械上得到加强的集成电路封装710，该集成电路封装具有多种电导体712。
本发明的特定特征是导体712电连接到焊盘716，并且优选直接形成在覆盖在具有有源表面724的集成电路管芯722上的绝缘层718上，而不存在介于其间的封装层，例如玻璃层。或者，可以部分或全部地消除绝缘层718。绝缘层718可以是任何适当的绝缘层，例如电介质层或钝化层。焊盘716连接到有源表面724上的电路。
根据本发明的优选实施例，导体712在边缘表面725之上延伸到绝缘层718的平面726上。该接触设置允许将封装710平面安装到电路板上。如图13A和13B所示，集成电路封装710还可以包括在形成在绝缘层718上的焊料掩模730中形成的孔处的接触凸起，例如形成在电导体712上的焊料凸起728。
作为另一选择，如图13C和13D所示，导体712没有超出边缘表面725延伸到平面726上或仅仅在有限的程度上延伸到平面726上，由此限定外围接触。
集成电路器件优选包括芯片级封装层720，其由结晶材料形成，最为优选地由硅形成。作为另一选择，芯片级封装层720由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
如图13A和13B所示，集成电路封装710还包括键合层732，其用于将封装层720附着到集成电路管芯722，如下文所述。
应该认识到下述方法提供集成电路封装710，其处在限定为芯片级封装的范围内，面积通常不比芯片尺寸大20％。应该认识到下述方法提供集成电路封装710，其中在晶片级执行封装工艺直到将晶片式封装分割成单独的封装管芯。
图14A和14B是将保护绝缘芯片级封装层板附着到优选由硅形成并且包含根据本发明的多个集成电路管芯的的晶片的简化示意图。如图14A和14B所示，通常硅晶片740具有通过常规技术形成在其上的多个成品管芯722，并在管芯722的有源表面724处将其键合到芯片级封装层板742上。
根据本发明的优选实施例，如图15A所示，在有源表面724处通过键合层732将具有通过常规技术形成在其上的多个成品管芯722的晶片740键合到板742。键合层732可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。或者，键合层732可以包括任何其它适当的键合材料。如图15A所示，电焊盘716形成在限定在晶片740上的有源表面724上。
应该认识到当根据本发明使用晶片时，可以省略硅晶片740的常规制造中的某些步骤。这些步骤包括在焊盘上提供通路开口、晶片背面研磨和晶片背面金属涂敷。
在上文所述的键合步骤之后，优选地将芯片级封装层板742从通常在400至1000微米范围内的原始厚度L1减薄到通常在10-250微米范围内的所降低的厚度L2，如图15B所示。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现芯片级封装层板742的减薄。封装层厚度的减小不一定发生在该阶段，而是可以发生在任何适当的稍候阶段中。
同样，优选地将硅晶片740从通常在400至1000微米范围内的原始厚度L3减薄到通常在10-150微米范围内的所降低的厚度L4，如图15B所示。或者，当采用绝缘体上硅工艺时，可以将晶片740减薄到近似0微米的降低厚度，仅留下在键合到封装层板742的有源表面724上的电路和焊盘。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现晶片740的减薄。如图15B所示，优选地在相对于有源表面724的平面上减薄晶片740。利用通过将板742键合到其上所提供的附加机械强度能够允许晶片厚度的这一减小。
在可选择地减小晶片740的厚度之后，利用光刻工艺沿着其顶表面746根据分割单独管芯的预定切割线来蚀刻晶片740。由此产生被蚀刻的沟槽752，其完全贯穿通常在10-250微米范围内的晶片740的厚度延伸，由此暴露焊盘716。在图15C中示出包含封装层板742和相应的多个键合到其上的集成电路管芯722的被蚀刻的封装晶片，将所述封装层板分割成多个芯片级封装层。
一般通过采用SF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来实现前述蚀刻。或者，在常规的硅蚀刻溶液例如2.5％的氢氟酸、50％的硝酸、10％的醋酸和37.5％的水的混合物中进行蚀刻，以便将晶片740向下蚀刻到焊盘716，如图15C所示。
硅蚀刻的结果是多个集成电路管芯722，其中的每一个包括厚度在10-250微米范围内的硅。
如图15D所示，所蚀刻的沟槽752优选涂敷有电介质材料，例如环氧树脂、氧化硅、焊料掩模或任何其它适当的电介质材料，例如氮化硅、氮氧化硅、聚酰亚胺、BCBTM、聚对二甲苯、聚萘、碳氟化合物或丙烯酸盐/脂。最终的绝缘层718优选通过旋涂形成，或者可以通过任何适当的方法形成，例如喷涂、幕式淋涂、液相淀积、物理气相淀积、化学气相淀积、低压化学气相淀积、等离子体增强化学气相淀积、快速热化学气相淀积或大气压化学气相淀积。
在绝缘层718形成之后，如图15E所示，通过任何适当的方法在每对相邻的管芯之间的绝缘层718中形成开口756。开口756延伸穿过绝缘层718，由此暴露焊盘716。
图15F示出导体层758的形成，该导体层覆盖绝缘层718并延伸到开口756中。导体层758优选由铝形成，或者可以由任何适当的导体材料或者材料组合物形成，例如铝、铜、钛、钛钨合金或铬。
图15G示出通常利用常规光刻技术的导体层758的构图，以限定电接触管芯722上的一个或多个焊盘716的边缘并适当地对其进行电镀的多个导体712。
图15H示出晶片涂敷有保护材料，优选为焊料掩模730或诸如聚对二甲苯、BCBTM或聚酰胺的其它保护材料，对其进行构图以便在其中限定与导体712相通的孔760。
图15I示出在与导体712电接触的孔760处形成接触凸起，例如焊料凸起728。
根据本发明的优选实施例，如图15J所示，然后沿着线764分割封装层板，以提供单独的集成电路封装，每一个包含单个的集成电路管芯722和单个的芯片级封装层720，并与图13A和13B的集成电路封装710相似。
现在参考图16，其是由图15J的晶片制造的集成封装的集成电路器件710的部分切除的详细示意图。如图16所示，集成电路封装710包括通过键合层732结合到管芯722的芯片级封装层720。焊盘716的表面与直接形成在电介质绝缘层718上的导体712电接触，如上所述。
现在参考图17和18，它们共同示出用于制造根据本发明优选实施例的集成电路器件的设备。常规的晶片制造设备880提供晶片740。通过键合设备882，利用键合层732在其有源表面上将单个晶片740键合到诸如硅衬底的芯片级封装层板742上，该键合设备优选具有用于旋转晶片740、芯片级封装层板742和键合层732以便获得键合层732的均匀分布的设备。
通过研磨设备883，例如可以在市场上从日本的Disco Ltd.买到的型号为BFG 841的研磨设备，使芯片级封装层板742并且可选地使键合到其上的晶片740(图14B)变薄。然后按照优选通过利用常规光刻技术，例如通过利用如参考标记884所示的常规旋涂光刻胶，所限定的图形来蚀刻晶片740。适当的光刻胶可以在市场上从Hoechst买到，商标名称为AZ4562。
优选地利用适当的UV曝光系统885，例如Suss MicrTech AG的型号为MA200的UV曝光系统，通过光刻掩模886来对光刻胶进行掩模曝光。
然后在显影槽(未示出)中使光刻胶显影，并将其烘焙，然后优选通过利用SF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来蚀刻晶片。用于此目的的在市场上可以买到的设备包括由英国的Surface Technology Systems制造的干法蚀刻机器888。
或者，利用处在温控槽(未示出)中的硅蚀刻溶液来实现蚀刻。用于此目的的在市场上可以买到的设备包括均由美国的Wafab Inc.制造的Chemkleen槽和WHRV循环器。适当的湿法蚀刻的常规硅蚀刻溶液为可以在市场上从英国的Micro-Image Technology Ltd.买到的Isoform硅蚀刻剂。
在执行蚀刻和光刻胶剥离之后，通常对已封装的晶片进行冲洗。最终的蚀刻晶片显示在图15C中。
然后用绝缘层718涂敷晶片740中的被蚀刻的沟槽752，如步骤890所示并在图15D中示出。优选地通过利用常规的光刻技术在绝缘层718中形成开口，以暴露焊盘716，如步骤892所示并在图15E中示出。可选择地，可以提供防腐处理，如步骤894所示。
采用通过真空淀积技术操作的导体层淀积设备896，例如由列支敦士登的Balzers AG制造的溅射机器，来在晶片740上制造导体层758(图15F)。
优选地通过利用常规电淀积光刻胶，来执行导体的构造，如图15G所示，所述常规电淀积光刻胶在市场上可以从DuPont买到、商标名称为Primecoat，或者可以从Shipley买到、商标名称为Eagle。在光刻胶槽组件898中将光刻胶施加在晶片上，所述光刻胶槽组件在市场上可以从DuPont或Shipley买到。
优选地通过UV曝光系统900利用用来限定适当的蚀刻图形的掩模902来光构造光刻胶。然后在显影槽904中使光刻胶显影，然后在处于蚀刻槽908中的金属蚀刻溶液906中对其进行蚀刻，由此提供诸如在图13A和13B中所示的导体结构。
然后，优选地通过在市场上可以从日本的Okuno买到的无电镀设备910来对图15G所示的暴露出的导体条进行镀覆。
在导体条镀覆之后，利用如参考标记912所示的焊料掩模涂敷晶片以限定凸起728的位置760(图15H)，然后以常规方法形成所述凸起(图15I)。或者，可以不需要凸起728。
然后通过切割刀914将晶片分割成单独的预封装集成电路器件，如图15J所示。优选地，切割刀914是厚度为2-12mil的金刚石树脂型刀。作为另一选择，可以利用任何其它常规方法，例如划线、蚀刻、激光和喷水，将晶片分割成单独的电路器件。最终的封装管芯如图13A和13B所示。
现在参考图19A-21J，它们示出根据本发明的另一优选实施例的集成电路器件及其制造。如图19A和19B所示，每一个集成电路器件包括相对较薄且紧凑、不受环境影响并且在机械上得到加强的集成电路封装，该集成电路封装具有直接电镀在覆盖在电路管芯上的绝缘层上的多种电导体。
图19A示出集成电路封装1010，其具有多种电导体1012。导体1012电连接到焊盘1016，并且优选直接形成在覆盖在具有有源表面1024的集成电路管芯1022上的绝缘层1018上。或者，可以部分或全部地消除绝缘层1018。绝缘层1018可以为任何适当的绝缘层，例如电介质层或钝化层。焊盘1016连接到有源表面1024上的电路。
导体1012在边缘表面1025之上延伸到绝缘层1018的平面1026上。该接触设置允许将封装1010平面安装到电路板上。集成电路封装1010还可以包括在形成在绝缘层1018上的焊料掩模1030中形成的孔处的接触凸起，例如形成在电导体1012上的焊料凸起1028。
集成电路器件优选包括芯片级封装层1020，其由结晶材料形成，最为优选地由硅形成。作为另一选择，芯片级封装层1020由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
集成电路封装1010优选还包括键合层1032，其用于将封装层1020附着到集成电路管芯1022。键合层1032可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。
图19A的实施例的特定特征在于芯片级封装层1020形成有覆盖在管芯1022的有源表面1024上的凹槽1034。
图19B示出具有多种电导体1052的集成电路封装1050。导体1052电连接到焊盘1056，并且优选直接形成在覆盖在具有有源表面1064的集成电路管芯1062上的绝缘层1058上。或者，可以部分或全部地消除绝缘层1058。绝缘层1058可以为任何适当的绝缘层，例如电介质层或钝化层。焊盘1056连接到有源表面1064上的电路。
导体1052在边缘表面1065之上延伸到绝缘层1058的平面1066上。该接触设置允许将封装1050平面安装到电路板上。集成电路封装1050还可以包括在形成在绝缘层1058上的焊料掩模1070中形成的孔处的接触凸起，例如形成在电导体1052上的焊料凸起1068。
集成电路器件1050优选包括芯片级封装层1060，其由结晶材料形成，最为优选地由硅形成。作为另一选择，芯片级封装层1060由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
集成电路封装1050优选还包括键合层1072，其用于将封装层1060附着到集成电路管芯1062。键合层1072可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。
图19B的实施例的特定特征在于芯片级封装层1060形成有覆盖在管芯1062的有源表面1064上的多个凹槽1074。
应该认识到下述方法提供集成电路封装1010和1050，其处于限定为芯片级封装的范围内，面积通常不比芯片尺寸大20％。应该认识到下述方法提供集成电路封装1010和1050，其中在晶片级执行封装工艺直到将晶片式封装分割成单独的封装管芯。
图20A和20B是将保护绝缘芯片级封装层板附着到优选由硅形成并且包含根据本发明的多个集成电路管芯的晶片的简化示意图。如图20A和20B所示，硅晶片1040一般具有通过常规技术形成在其上的多个成品管芯1022，并在管芯1022的有源表面1024处将其键合到芯片级封装层板1042上。
根据本发明的优选实施例，如图21A所示，在有源表面1224处通过键合层1232将具有通过常规技术形成在其上的多个成品管芯1222的晶片1240键合到板1242。优选地，板1242包括多个凹槽1234，在将板1242键合到晶片1240之前将所述凹槽与管芯1222对准。键合层1232可以包括诸如环氧树脂或聚亚安酯的粘合剂、诸如焊料的金属间键合和阳极键合中的一个或多个。或者，键合层1232可以包括任何其它适当的键合材料。如图21A所示，电焊盘1216形成在限定在晶片1240上的有源表面1224上。
应该认识到当根据本发明使用晶片时，可以省略硅晶片1240的常规制造中的某些步骤。这些步骤包括在焊盘上提供通路开口、晶片背面研磨和晶片背面金属涂敷。
在上文所述的键合步骤之后，优选地将芯片级封装层板1242从通常在400至1000微米范围内的原始厚度L1减薄到通常在10-250微米范围内的所降低的厚度L2，如图21B所示。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现芯片级封装层板1242的减薄。芯片级封装层厚度的减小不一定在该阶段进行，而是可以在任何适当的稍候阶段中进行。
同样，优选将硅晶片1240从通常在400至1000微米范围内的原始厚度L3减薄到通常在10-150微米范围内的所降低的厚度L4，如图21B所示。或者，当采用绝缘体上硅工艺时，可以将晶片1240减薄到近似0微米的降低厚度，仅留下在键合到封装层板1242的有源表面1224上的电路和焊盘。可以通过研磨、抛光、蚀刻或任何其它适当的方法来实现晶片1240的减薄。如图21B所示，优选地在相对于有源表面1224的平面上减薄晶片1240。利用通过将板1242键合到其上所提供的附加机械强度能够允许晶片厚度的这一减小。
在可选择地减小晶片1240的厚度之后，利用光刻工艺沿着其顶表面1246根据分割单个管芯的预定切割线来蚀刻晶片1240。由此产生被蚀刻的沟槽1252，其完全贯穿通常在10-250微米范围内的晶片1240的厚度延伸，由此暴露焊盘1216。在图21C中示出包含封装层板1242和相应的多个键合到其上的集成电路管芯1222的被蚀刻的封装晶片，将所述封装层板分割成多个各自包括至少一个凹槽1234的芯片级封装层1220。
一般通过采用SF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来实现前述蚀刻。或者，在常规的硅蚀刻溶液例如2.5％的氢氟酸、50％的硝酸、10％的醋酸和37.5％的水的混合物中进行蚀刻，以便将晶片1240向下蚀刻到焊盘1216，如图21C所示。
硅蚀刻的结果是多个集成电路管芯1222，其中的每一个包括厚度在10-250微米范围内的硅。
如图21D所示，所蚀刻的沟槽1252优选涂敷有电介质材料，例如环氧树脂、氧化硅、焊料掩模或任何其它适当的电介质材料，例如氮化硅、氮氧化硅、聚酰亚胺、BCBTM、聚对二甲苯、聚萘、碳氟化合物或丙烯酸盐/脂。最终的绝缘层1218优选通过旋涂形成，或者可以通过任何适当的方法形成，例如喷涂、幕式淋涂、液相淀积、物理气相淀积、化学气相淀积、低压化学气相淀积、等离子体增强化学气相淀积、快速热化学气相淀积或大气压化学气相淀积。
在绝缘层1218形成之后，如图21E所示，通过任何适当的方法在每对相邻的管芯之间的绝缘层1218中形成开口1256。开口1256延伸穿过绝缘层1218，由此暴露焊盘1216。
图21F示出导体层1258的形成，该导体层覆盖绝缘层1218并延伸到开口1256中。导体层1258优选由铝形成，或者可以由任何适当的导体材料或者材料组合物形成，例如铝、铜、钛、钛钨合金或铬。
图21G示出通常利用常规光刻技术的导体层1258的构图，以限定电接触管芯1222上的一个或多个焊盘1216的边缘并适当地对其进行电镀的多个导体1212。
图21H示出晶片涂敷有保护材料，优选为焊料掩模1230或诸如聚对二甲苯、BCBTM或聚酰胺的其它保护材料，对其进行构图以在其中限定与导体1212相通的孔1260。
图21I示出在与导体1212电接触的孔1260处形成接触凸起，例如焊料凸起1228。
根据本发明的优选实施例，如图21J所示，然后沿着线1264分割封装层板，以提供单独的集成电路封装，每一个包含单个的集成电路管芯1222和至少一个凹槽1234，并与图19A和19B的集成电路封装1010、1050和1090中的一个相似。
现在参考图22，其是由图21J的晶片制造的集成封装的集成电路器件1210的部分切除的详细示意图。如图22所示，集成电路封装1210包括通过键合层1232结合到管芯1222的包含至少一个凹槽1234的芯片级封装层1220。焊盘1216的表面与直接形成在电介质绝缘层1218上的导体1212电接触，如上所述。
现在参考图23和24，图23和24共同示出用于制造根据本发明优选实施例的集成电路器件的设备。常规的晶片制造设备1280提供晶片1240。单个晶片1240与诸如硅衬底的芯片级封装层1242对准，然后通过键合设备1282，利用键合层1232在其有源表面上将其键合到芯片级封装层板1242，该键合设备优选具有用于旋转晶片1240、芯片级封装层板1242和键合层1232以便获得键合层1232的均匀分布的设备。
通过研磨设备1283，例如可以在市场上从日本的Disco Ltd.买到的型号为BFG 841的研磨设备，使芯片级封装层板1242并且可选地使键合到其上的晶片1240(图20B)变薄。然后按照优选通过利用常规光刻技术，例如通过利用如参考标记1284所示的常规旋涂光刻胶，所限定的图形来蚀刻晶片1240。适当的光刻胶可以在市场上从Hoechst买到，商标名称为AZ 4562。
优选地利用适当的UV曝光系统1285，例如Suss MicrTech AG的型号为MA200的UV曝光系统，通过光刻掩模1286来对光刻胶进行掩模曝光。
然后在显影槽(未示出)中使光刻胶显影，并将其烘焙，然后优选通过利用SF6、C4F8或其它适当的干法蚀刻气体的干法蚀刻工艺来蚀刻晶片。用于此目的的在市场上可以买到的设备包括由英国的Surface Technology Systems制造的干法蚀刻机器1288。
或者，利用处在温控槽(未示出)中的硅蚀刻溶液来实现蚀刻。用于此目的的在市场上可以买到的设备包括均由美国的Wafab Inc.制造的Chemkleen槽和WHRV循环器。适当的湿法蚀刻的常规硅蚀刻溶液为可以在市场上从英国的Micro-Image Technology Ltd.买到的Isoform硅蚀刻剂。
在执行蚀刻和光刻胶剥离之后，通常对已封装的晶片进行冲洗。最终的蚀刻晶片显示在图21C中。
然后用绝缘层1218涂敷晶片1240中的被蚀刻的沟槽1252，如步骤1290所示并在图21D中示出。优选地通过利用常规的光刻技术在绝缘层1218中形成开口，以暴露焊盘716，如步骤1292所示并在图21E中示出。可选择地，可以提供防腐处理，如步骤1294所示。
采用通过真空淀积技术操作的导体层淀积设备1296，例如由列支敦士登的Balzers AG制造的溅射机器，来在晶片1240上制造导体层1258(图21F)。
优选地通过利用常规电淀积光刻胶，来执行导体的构造，如图21G所示，所述常规电淀积光刻胶在市场上可以从DuPont买到、商标名称为Primecoat，或者可以从Shipley买到、商标名称为Eagle。在光刻胶槽组件1298中将光刻胶施加在晶片上，所述光刻胶槽组件在市场上可以从DuPont或Shipley买到。
优选地通过UV曝光系统1300利用用来限定适当的蚀刻图形的掩模1302来光构造光刻胶。然后在显影槽1304中使光刻胶显影，然后在处于蚀刻槽1308中的金属蚀刻溶液1306中对其进行蚀刻，由此提供诸如在图19A和19B中所示的导体结构。
然后，优选地通过在市场上可以从日本的Okuno买到的无电镀设备1310来对图21G所示的暴露出的导体条进行镀覆。
在导体条镀覆之后，利用如参考标记1312所示的焊料掩模涂敷晶片以限定凸起1228的位置1260(图21H)，然后以常规方法形成所述凸起(图21I)。或者，可以不需要凸起1228。
然后通过切割刀1314将晶片分割成单独的预封装集成电路器件，如图21J所示。优选地，切割刀1314是厚度为2-12mil的金刚石树脂型刀。作为另一选择，可以利用任何其它常规方法，例如划线、蚀刻、激光和喷水，将晶片分割成单独的电路器件。最终的封装管芯如图19A和19B所示。
本领域技术人员应该理解的是本发明不限于上文中具体示出和说明的内容。更确切地，本发明的范围包括上文中所述的各种特征的结合和部分组合及其各种修改和变化，如本领域技术人员通过阅读前述说明书能想到的并且在现有技术中没有的修改和变化。

Claims (61)

1、一种集成封装的集成电路器件，包括：
集成电路管芯，其包括：
具有第一和第二主表面和在所述第一和第二主表面之间延伸的边缘表面的结晶衬底；以及
所述第一主表面包括有源表面；
形成在所述第一主表面上的至少一个焊盘；
形成在所述有源表面上的至少一个芯片级封装层；
形成在所述结晶衬底与所述至少一个芯片级封装层之间的至少一个间隙；以及
形成在所述至少一个芯片级封装层上的至少一个电接触，所述至少一个电接触通过所述至少一个焊盘和沿所述至少一个芯片级封装层的边缘表面延伸的导体连接到所述有源表面上的电路。
2、一种集成封装的集成电路器件，包括：
集成电路管芯，其包括：
具有第一和第二主表面和在所述第一和第二主表面之间延伸的边缘表面的结晶衬底；以及
所述第一主表面包括有源表面；
形成在所述第一主表面上的至少一个焊盘；
形成在所述有源表面上的至少一个芯片级封装层；
形成在所述结晶衬底与所述至少一个芯片级封装层之间的至少一个间隙；以及
形成在所述至少一个芯片级封装层的至少一个边缘表面上的至少一个电接触，所述至少一个电接触经由所述至少一个焊盘连接到所述有源表面上的电路。
3、根据权利要求1或2所述的集成封装的集成电路器件，其中所述至少一个焊盘包括：
沿所述第一主表面延伸超出所述至少一个芯片级封装层的所述边缘表面之一的突出部分，并且所述集成封装的集成电路器件包括电导体，其覆盖所述芯片级封装层的边缘表面，并与所述焊盘的所述突出部分一起沿所述第一主表面延伸且与所述导电焊盘的所述突出部分接触。
4、根据权利要求1或2所述的集成封装的集成电路器件，还包括绝缘层，其形成在所述芯片级封装层的所述边缘表面和所述芯片级封装层的远离所述结晶衬底的所述第一主表面的主表面上且直接位于所述至少一个电接触的下方。
5、根据权利要求4所述的集成封装的集成电路器件，并且其中所述绝缘层包括钝化层和电介质层中的至少一种。
6、根据权利要求或4所述的集成封装的集成电路器件，并且其中所述绝缘层包括环氧树脂、氧化硅、焊料掩模、氮化硅、氮氧化硅、聚酰亚胺、BCB、聚对二甲苯、聚萘、碳氟化合物和丙烯酸盐/脂中的至少一种。
7、根据权利要求1或2所述的集成封装的集成电路器件，并且其中所述至少一个间隙形成为所述至少一个封装层中的至少一个凹槽。
8、根据权利要求1或2所述的集成封装的集成电路器件，并且还包括形成在所述结晶衬底中的至少一个间隙。
9、根据权利要求1或2所述的集成封装的集成电路器件，且还包括形成在所述结晶衬底中的至少一个间隙。
10、根据权利要求1或2所述的集成封装的集成电路器件，并且还包括形成在所述结晶衬底中的至少一个间隙和形成在所述结晶衬底下方并密封形成在所述结晶衬底中的所述间隙的至少一个附加芯片级封装层。
11、一种集成封装的集成电路器件，包括：
集成电路管芯，其包括：
具有第一和第二主表面和在所述第一和第二主表面之间延伸的边缘表面的结晶衬底；以及
所述第一主表面包括有源表面；
形成在所述第一主表面上的至少一个焊盘；
形成在所述有源表面上的至少一个芯片级封装层；以及
形成在所述结晶衬底与所述至少一个芯片级封装层之间的至少一个间隙；以及
形成在所述第二主表面上的至少一个电接触，所述至少一个电接触经由所述至少一个焊盘连接到所述有源表面上的电路。
12、一种集成封装的集成电路器件，包括：
集成电路管芯，其包括：
具有第一和第二主表面和在所述第一和第二主表面之间延伸的边缘表面的结晶衬底；以及
所述第一主表面包括有源表面；
形成在所述第一主表面上的至少一个焊盘；
形成在所述有源表面上的至少一个芯片级封装层；以及
形成在所述结晶衬底与所述至少一个芯片级封装层之间的至少一个间隙；以及
形成在所述结晶衬底的所述边缘表面中的至少一个边缘表面上的至少一个电接触，所述至少一个电接触经由所述至少一个焊盘连接到所述有源表面上的电路。
13、根据权利要求1-2和11-12中任何一项所述的集成封装的集成电路器件，并且其中所述至少一个芯片级封装层由结晶材料形成。
14、根据权利要求1-2和11-12中任何一项所述的集成封装的集成电路器件，并且其中所述结晶衬底和所述至少一个芯片级封装层都由硅形成。
15、根据权利要求1-2和11-12中任何一项所述的集成封装的集成电路器件，并且其中所述至少一个芯片级封装层由金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种形成。
16、根据权利要求11或12所述的集成封装的集成电路器件，还包括绝缘层，其形成在所述结晶衬底的所述第二主表面和所述边缘表面上且直接位于所述至少一个电接触的下方。
17、根据权利要求16所述的集成封装的集成电路器件，并且其中所述绝缘层包括钝化层和电介质层中的至少一种。
18、根据权利要求16所述的集成封装的集成电路器件，并且其中所述绝缘层包括环氧树脂、氧化硅、焊料掩模、氮化硅、氮氧化硅、聚酰亚胺、BCB、聚对二甲苯、聚萘、碳氟化合物和丙烯酸盐/脂中的至少一种。
19、根据权利要求1-2和11-12中任何一项所述的集成封装的集成电路器件，并且其中所述至少一个芯片级封装层由硅形成。
20、根据权利要求11或12所述的集成封装的集成电路器件，并且其中所述至少一个间隙形成为所述至少一个封装层中的至少一个凹槽。
21、根据权利要求11或12所述的集成封装的集成电路器件，其中所述芯片级封装层具有与所述结晶衬底的所述第一主表面相对的第一表面，并且所述至少一个焊盘包括：
沿所述第一表面延伸超出所述结晶衬底的所述边缘表面之一的突出部分，并且所述集成封装的集成电路器件包括电导体，其覆盖所述结晶衬底的边缘表面，并与所述焊盘的所述突出部分一起沿所述第一表面延伸且与所述导电焊盘的所述突出部分接触。
22、一种制造集成封装的集成电路器件的方法，包括：
提供形成在晶片上的多个集成电路管芯，所述管芯中的每一个具有第一和第二主表面以及形成在所述第一主表面上的至少一个焊盘，所述第一主表面包括有源表面，所述有源表面包括电路；
在所述有源表面上形成至少一个芯片级封装层，以便在所述芯片级封装层与所述有源表面之间限定至少一个间隙，所述芯片级封装层具有背对所述有源表面的主表面和延伸离开所述主表面的边缘表面；
在所述至少一个芯片级封装层的所述主表面上形成至少一个电接触，所述至少一个电接触通过所述至少一个焊盘和沿所述边缘表面延伸的导体连接到所述电路；并且
随后将所述晶片分割成多个封装的集成电路器件。
23、一种制造集成封装的集成电路器件的方法，包括：
提供形成在晶片上的多个集成电路管芯，所述管芯中的每一个具有第一和第二主表面以及形成在所述第一主表面上的至少一个焊盘，所述第一主表面包括有源表面，所述有源表面包括电路；
在所述有源表面上形成至少一个芯片级封装层，以便在所述芯片级封装层与所述有源表面之间限定至少一个间隙，所述芯片级封装层具有背对所述有源表面的主表面和延伸离开所述主表面的边缘表面；
在所述至少一个芯片级封装层的至少一个边缘表面上形成至少一个电接触，所述至少一个电接触通过所述至少一个焊盘连接到所述电路；并且
随后将所述晶片分割成多个封装的集成电路器件。
24、根据权利要求22或23所述的方法，并且还包括在所述至少一个芯片级封装层上形成绝缘层，并且其中所述形成至少一个电接触包括直接在所述绝缘层上形成所述至少一个电接触。
25、根据权利要求22或23所述的方法，并且还包括在所述多个管芯与所述至少一个封装层之间形成至少一个间隙。
26、根据权利要求25所述的方法，并且其中所述形成至少一个间隙包括在所述至少一个封装层中形成至少一个凹槽。
27、根据权利要求25所述的方法，并且其中所述形成至少一个间隙包括在所述多个管芯中形成至少一个间隙。
28、根据权利要求22或23所述的方法，并且还包括在所述多个管芯中形成至少一个间隙。
29、根据权利要求22或23所述的方法，并且还包括：
在所述多个管芯中形成至少一个间隙；并且
在所述第二主表面上形成至少一个芯片级封装层，由此密封所述间隙。
30、根据权利要求25所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
31、根据权利要求26所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
32、根据权利要求28所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
33、根据权利要求29所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
34、根据权利要求22或23所述的方法，并且还包括：
在所述多个管芯中形成至少一个第一间隙；其中
所述芯片级封装层与所述有源表面之间的所述间隙与所述第一间隙相通。
35、根据权利要求34所述的方法，并且还包括在所述第二主表面上形成至少一个芯片级封装层，由此密封所述第一间隙。
36、根据权利要求35所述的方法，并且其中所述在所述第二主表面上形成至少一个芯片级封装层包括形成至少一个结晶材料芯片级封装层。
37、根据权利要求36所述的方法，并且其中所述至少一个结晶材料芯片级封装层由硅形成。
38、根据权利要求35所述的方法，并且其中所述在所述第二主表面上形成至少一个芯片级封装层包括形成至少一个包含金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种的芯片级封装层。
39、根据权利要求35所述的方法，并且其中所述在所述第二主表面上形成至少一个芯片级封装层包括利用键合层将所述第二主表面上的所述芯片级封装层键合到所述多个管芯上。
40、根据权利要求39所述的方法，并且其中所述键合层包括粘合剂、金属间键合和阳极键合中的至少一种。
41、根据权利要求35所述的方法，并且其中所述在所述第二主表面上形成至少一个芯片级封装层还包括将所述封装层从原始厚度减薄到所降低的厚度。
42、根据权利要求41所述的方法，并且其中所述减薄包括研磨、抛光和蚀刻中的至少一种。
43、根据权利要求27所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
44、一种制造集成封装的集成电路器件的方法，包括：
提供形成在晶片上的多个集成电路管芯，所述管芯中的每一个具有第一和第二主表面以及在所述主表面之间延伸的边缘表面，所述第一主表面包括有源表面，在所述第一主表面上设置至少一个焊盘，所述有源表面包括电路；
在所述有源表面上形成至少一个芯片级封装层，以便在所述芯片级封装层与所述结晶衬底之间限定至少一个间隙；
在所述第二主表面上形成至少一个电接触，所述至少一个电接触经由所述至少一个焊盘和沿所述边缘表面中的至少一个边缘表面延伸的导体连接到所述电路；并且
随后将所述晶片分割成多个封装的集成电路器件。
45、一种制造集成封装的集成电路器件的方法，包括：
提供形成在晶片上的多个集成电路管芯，所述管芯中的每一个具有第一和第二主表面以及在所述主表面之间延伸的边缘表面，所述第一主表面包括有源表面，在所述第一主表面上设置至少一个焊盘，所述有源表面包括电路；
在所述有源表面上形成至少一个芯片级封装层，以便在所述芯片级封装层与所述结晶衬底之间限定至少一个间隙；
在所述集成电路管芯的所述边缘表面中的至少一个边缘表面上形成至少一个电接触，所述至少一个电接触通过所述至少一个焊盘连接到所述电路；并且
随后将所述晶片分割成多个封装的集成电路器件。
46、根据权利要求22-23和44-45中任何一项所述的方法，并且其中所述形成至少一个芯片级封装层包括形成至少一个结晶材料芯片级封装层。
47、根据权利要求22-23和44-45中任何一项所述的方法，并且其中所述形成至少一个芯片级封装层包括形成至少一个硅芯片级封装层，并且所述提供形成在晶片上的多个集成电路管芯包括提供形成在硅晶片上的多个集成电路管芯。
48、根据权利要求22-23和44-45中任何一项所述的方法，并且其中所述形成至少一个芯片级封装层包括形成至少一个包含金属、塑料、热塑性塑料、热固性材料和陶瓷中的至少一种的芯片级封装层。
49、根据权利要求44或45所述的方法，并且还包括在所述第二主表面和所述边缘表面上形成绝缘层，并且其中所述形成至少一个电接触包括直接在所述绝缘层上形成所述至少一个电接触。
50、根据权利要求22-23和44-45中任何一项所述的方法，并且其中所述形成至少一个芯片级封装层包括形成至少一个硅芯片级封装层。
51、根据权利要求44或45所述的方法，并且还包括在所述多个管芯与所述至少一个封装层之间形成至少一个间隙。
52、根据权利要求51所述的方法，并且其中所述形成至少一个间隙包括在所述至少一个封装层中形成至少一个凹槽。
53、根据权利要求51所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
54、根据权利要求52所述的方法，其中所述在所述有源表面上形成至少一个芯片级封装层还包括将所述至少一个芯片级封装层与所述有源表面对准。
55、根据权利要求22-23和44-45中任何一项所述的方法，并且其中所述形成至少一个芯片级封装层包括利用键合层将所述芯片级封装层键合到所述多个管芯上。
56、根据权利要求55所述的方法，并且其中所述键合层包括粘合剂、金属间键合和阳极键合中的至少一种。
57、根据权利要求22-23和44-45中任何一项所述的方法，并且其中所述形成至少一个芯片级封装层还包括将所述封装层从原始厚度减薄到所降低的厚度。
58、根据权利要求57所述的方法，并且其中所述减薄包括研磨、抛光和蚀刻中的至少一种。
59、根据权利要求22-23和44-45中任何一项所述的方法，并且还包括在所述形成至少一个芯片级封装层之后并在所述分割之前，将所述多个管芯从原始厚度减薄到所降低的厚度。
60、根据权利要求59所述的方法，并且其中所述减薄包括研磨、抛光和蚀刻中的至少一种。
61、根据权利要求59所述的方法，并且其中所述减薄包括减薄所述第二主表面。
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