CN100530433C - 非易失性存储装置的信息设定方法及非易失性存储装置 - Google Patents

Abstract

本发明的目的在于提供一种非易失性存储装置的信息设定方法及非易失性存储装置。验证感测放大器(19)用以读出改写对象的非易失性存储体单元的资料。所读出的资料于比较电路(21)中与期望资料进行比较。当改写结束时，从比较电路(21)输出一致信号MCH。对应改写对象的非易失性存储体单元MC，从选择器(23)输出易失性存储部(25)的解码信号STR(i)/SWP(i)。根据验证指示信号PGV/ERV，被验证感测放大器(19)所读出的资料储存至易失性存储部(25)。当以一致信号MCH代替验证指示信号PGV/ERV来进行控制时，于改写结束后将资料储存至易失性存储部(25)。无须再次从非易失性存储部读出操作信息。

Description

非易失性存储装置的信息设定方法及非易失性存储装置

技术领域

本发明有关一种非易失性存储装置的操作信息的设定方法。尤其有关一种将操作信息储存于非易失性存储区域，并于电源施加期间中，预先存储至易失性资料存储区域的技术者。

背景技术

如第7图所示，于专利文献1所揭示的半导体装置中，在由可电性改写的非易失性存储体单元所构成的存储体单元阵列110设定有用以储存初始设定资料的初始设定资料区域。此外，设置有坏行地址暂存器(bad column address register)190，用以储存对应于存储体单元阵列110所产生的坏行(bad column)的坏行地址。并且，设置有修整资料暂存器(trimming data register)210、230，用以储存在内部电压产生电路200中产生各种电压时所使用的调整用资料，以及在计时器电路220中产生各种时序脉波时所使用的调整用资料的各者的资料。

通过晶片测试，将内部电压产生电路200中各种电压的调整用资料以及计数器电路220中各种时序脉波的调整用资料设定至修整资料暂存器210、230，将坏行地址设定至坏行地址暂存器190。

于修整资料暂存器210、230以及坏行地址暂存器190所设定的内容，作为初始设定资料而储存至由非易失性存储体单元所构成的存储体单元阵列110内的初始设定资料区域。

此外，如第8图所示，于专利文献2所揭示的影像输入装置中，当电源开关为导通而施加有系统电源时，调查是否有来自遥控装置或外部连接的电脑的控制信息的更新(S100、S200)，当有更新要求时，根据该更新要求来更新存储于RAM(Random Access Memory；随机存取存储体)的控制信息，或将新的控制信息储存于RAM，并将更新的事实存储至RAM的预定区域(S300)。

当关断电源时，参照RAM来调查有无更新控制信息(S500)，当被更新时，将RAM所存储的控制信息写入EEPROM(electricallyerasable programmable read only memory；电性可抹除可程式化唯读存储体)(S600)。电压保持电路设计成于电源开关不导通(OFF)后，在至少结束S600处理为止的一定期间内维持系统电源电压。

专利文献1：日本公开2002-117699号公报

专利文献2：日本特开平8-125914号公报

发明内容

发明所欲解决的课题

上述专利文献1、2为将各种设定值或控制信息储存于修整资料暂存器210、230、坏行地址暂存器190等的各种的暂存器或RAM后，根据需要来进行写入至存储体单元阵列110或EEPROM的发明者。

然而，存储体单元阵列110或EEPROM通过非易失性存储体单元所构成，故有于资料的改写时需重复施加预定的偏压，且耗时的情形。因此，储存于暂存器或RAM的设定值或控制信息于被储存至存储体单元阵列110、EEPROM为止的期间，在两者间所储存的设定值或控制信息继续不一致的状态。当朝非易失性存储体单元的资料改写需要长时间时，有长时间继续设定值或控制信息的不一致状态的疑虑的疑虑。在电路操作上有长时间维持不稳定的状态的问题。

并且，关于朝非易失性存储体单元的资料改写，朝资料「0」的改写的编程操作与朝资料「1」的改写的消除操作，其朝非易失性存储体单元的施加的偏压电压、用以判断改写状态的验证操作中的参考临限值电压(threshold voltage)、执行改写操作时的操作顺序(sequence)不同。因此，当改写操作包含有由资料「1」朝「0」的改写与由资料「0」朝「1」的改写两者时，有必须共同执行编程操作与消除操作，而使改写时间变的更长的疑虑。亦有更长时间继续设定值或控制信息的不一致状态，且于电路操作上维持更长时间的不稳定状态的问题。

此外，专利文献1于出厂前的晶片测试时，由供应商来进行将内部设定电压或时序脉波等的修整(trimming)信息或坏行地址等的备份地址信息储存至非易失性存储体单元的发明者。然而，完全未揭示有应由使用者适当设定的写入保护信息等的使用者设定信息。在针对使用者设定信息适用专利文献1时，有于各种暂存器与非易失性存储体单元间，继续使用者控制信息不一致的期间的问题。

此外，专利文献2虽随时接收控制信息的更新，惟被更新的控制信息朝EEPROM的储存，根据电源的关断而被执行。因此，具备有用以于电源关断后亦继续供电的电压保持电路。然而，为了在电源关断后亦可供电，须将能量蓄积于电容元件等，而于供电期间中亦须有为了将电压维持在预定电压值的电路。根据朝EEPROM的储存时间、应储存的信息量，亦考虑到必须长时间供电。故必须具备充分尺寸的电容元件等，以及用以维持在预定电压值的稳压电路(regulate circuit)，而有电路规模及消耗电流不得不变大的问题。

此外，亦考虑将设定值或控制信息写入至非易失性存储区域后，转送至暂存器或RAM等的易失性的资料存储部。然而在该情形中，必须执行用以从非易失性存储区域读出设定值或控制信息的读出存取控制。设定值或控制信息写入非易失性存储区域后，于被存储至易失性资料存储部为止，必须有为了再次从非易失性存储区域读出的读出时间。有延迟易失性资料存储部中的设定值或控制信息的更新的问题。

解决课题的手段

本发明乃为解决上述先前技术的至少一个问题点而研创者，其目的在于提供一种非易失性存储装置的信息设定方法及非易失性存储装置，该非易失性存储装置是有关一种将非易失性存储装置的操作信息预先储存于非易失性存储区域，并且于电源施加期间中，亦将与非易失性存储区域的操作信息相同的信息存储至易失性资料存储区域并设定操作信息的非易失性存储装置，于操作信息的设定或更新时，可先执行非易失性存储区域的改写，且无延迟地执行朝易失性资料存储区域的存储。

为了达成所述目的而研创出的本发明的非易失性存储装置的信息设定方法，所述非易失性存储装置具备有用以储存操作信息的非易失性存储部、以及用以于供电中存储储存于非易失性存储部的操作信息的易失性存储部，该信息设定方法具备有：于操作信息的设定或更新时，执行非易失性存储部的改写的步骤；以及于改写的步骤结束时，根据对应于保持为可逻辑处理的操作信息的逻辑信号，将所述操作信息存储至易失性存储部的步骤。

此外，为了达成所述目的而研创出的本发明的非易失性存储装置，具备有用以储存操作信息的非易失性存储部、以及用以于供电中预先存储储存于非易失性存储部的操作信息的易失性存储部，所述非易失性存储装置中，具备：识别部，该识别部于操作信息的设定或更新时，当结束非易失性存储部的改写时，根据操作信息而输出可逻辑处理的逻辑信号；并且，根据由识别部所输出的逻辑信号来执行将所述操作信息存储至易失性存储部的操作。

于本发明的非易失性存储装置的信息设定方法及非易失性存储装置中，具备有用以储存操作信息的非易失性存储部、以及于供电中存储储存于非易失性存储部的操作信息的易失性存储部，并且，在操作信息的设定或更新时，执行非易失性存储部的改写，并在结束改写的时间点将对应被设定或更新的操作信息的逻辑信号保持为可逻辑处理。根据该逻辑信号来执行朝易失性存储部的操作信息的存储。此时，识别部根据操作信息来输出可逻辑处理的逻辑信号。

发明的效果

依据本发明，由于先执行将被设定或更新的操作信息储存至非易失性存储部的操作，并于储存结束时，将对应操作信息的逻辑信号保持成可逻辑处理，故于将储存于非易失性存储部的操作信息存储至易失性存储部时，无须执行再次从非易失性存储部来读出操作信息的存取操作。能迅速地执行从储存操作信息至非易失性存储部至存储操作信息至易失性存储部为止的操作信息的设定或更新的处理。

电源施加期间中的非易失性存储装置的操作条件是根据存储于易失性存储部的操作信息来设定，于电源施加期间中变更操作信息时，能先执行将操作信息储存至非易失性存储部的操作，并于结束储存的时间点无延迟地更新易失性存储部的内容并反应在电路操作中。能消除在先执行易失性存储部的变更时，与非易失性存储部的内容不一致的期间变长的问题，以及必须确保电源关断后的非易失性存储部的改写控制的问题，并能无延迟地执行操作信息的变更，且迅速地变更操作条件。

此外，在操作信息的设定或更新时，存储于易失性存储部的操作信息无须再次从非易失性存储部读出，而无伴随读出存取操作的电流消耗。能谋求于操作信息的设定或更新中降低消耗电流。

附图说明

第1图是第一实施形态的电路方块图。

第2图是关于第一实施形态的选择器的第一具体例。

第3图是关于第一实施形态的选择器的第二具体例。

第4图是显示第一实施形态中编程操作的时序图。

第5图是第二实施形态的电路方块图。

第6图是关于执行朝第二实施形态的易失性存储部及易失性存储部的写入控制的电路部分的电路图。

第7图是关于专利文献1的半导体装置的电路方块图。

第8图是专利文献2的操作流程图。

第9图是第一实施形态的易失性存储部25的详细电路。

第10图是关于第一实施形态的选择器的第三具体例。

第11图是Y解码信号SEL_Y(i)(I＝0至7)的解码电路。

第12图是扇区地址、第二操作信息与非易失性存储部的存储体单元的对应表。

第13图是扇区地址、第一操作信息与非易失性存储部的存储体单元的对应表。

第14图是显示于第一实施形态中，电源施加后的第一操作信息与第二操作信息的读出操作的时序图。

第15图是显示于第一实施形态中，扇区0的操作信息的编程操作的时序图。

第16图是显示于第一实施形态中，扇区的操作信息的消除操作的时序图。

主要元件符号说明

11                                        非易失性存储部

13                                        字驱动器

15                                        Y解码器

16                                        指令解码器

17                                        偏压控制电路

19                                        验证感测放大器

21                                        比较电路

23、27                                    选择器

25                                        易失性存储部

27A                                       编程用解码部

27B                                       消除用解码部

29                                        转送资料产生部

110                                       存储体单元阵列

190                                       坏行地址暂存器

200                                       内部电压产生电路

210、230                                  修整资料暂存器

220                                       计时器电路

I1、I2                                    反向器闸

N1、N2                                    存储节点

N1、N2                                    NMOS晶体管

N10、N11、N12                             晶体管

N100至N103                                逻辑闸

L1、L2、L10                               闩锁电路

T1、T2                                    转移闸极

Q、D                                      输出端子

ADD                                       地址信息

BL(i)                                     位元线群

CMD                                       指令信号

D1、D2、D3                                资料线

MC                                        非易失性存储体单元

WLTR、WLWP                                字线

ER                                        消除指示信号

MCH                                       一致信号

PG(j)                                     编程指示信号

PGV、ERV                                  验证指示信号

SA(0)至SA(6)                                扇区地址

SEL_TR、SEL_WP                              选择信号

SEL_Y(i)                                    Y解码信号

STR(i)、SWP(i)                              解码信号

T                                           输出时序信号

P1、P2                                      PMOS晶体管

POR                                         电源施加检测信号

VCC                                         电源电压

VERIFY                                      验证模式信号

具体实施方式

以下，针对本发明的非易失性存储装置的信息设定方法及非易失性存储装置，参照第1图至第6图，详细说明具体化的实施形态。

于非易失性存储装置中，在执行电路操作时，是根据各种操作信息来设定操作条件。操作信息分成两大种类。

第一操作信息是于制品出厂前由供应商所设定的信息。是用以使非易失性存储装置执行预定操作所需的信息。例如可考虑到编程操作、消除操作、以及读出操作等各种操作中所使用的偏压电压值的调整、各种操作中的时序调整、内建振荡器的振荡频率调整、或用以备份救助不良存储体单元时的备份地址信息等。这些操作信息是于出厂前的测试步骤中所决定。

第二操作信息是使用者根据使用状况所设定的信息。是用以根据所组入的系统的功能而客制化(customize)非易失性存储体装置所需的信息。例如，考虑将非易失性存储装置中的存储体单元阵列划分成每个预定区域，并针对所划分的各个区域来设定可否改写的情况，即所谓于每个扇区或扇区群设定写入保护功能的情形。此外，亦可设定可否改写操作信息。当未限制改写的自由度时，考虑设定仅于接收预定码的输入时为可改写的功能。此为通过使用者来进行这些功能或预定码的设定的情形。

于非易失性存储装置中，上述操作信息于电源关断后亦须被保持。这是因为若第一操作信息未被保持时，有无法维持工厂出货时所设定的电路操作，而导致操作性能降低或无法操作等的不良状况的疑虑。而若第二操作信息未被保持时，有无法维持对应于非易失性存储装置所搭载的系统的性能及功能的疑虑。因此，由供应商或/及使用者所设定的操作信息需要储存至非易失性存储部。

储存于非易失性存储部的操作信息是根据非易失性存储装置的操作状态而被适当地参照，藉此实现期望的电路操作。这些操作信息为根据电源施加而必须恒常地被参照以确保期望的操作条件的信息，或为根据操作状态而必须无延迟地被设定的信息。

作为隶属于前者的操作信息，有偏压电压值的调整、操作时序的调整、内建振荡器的振荡频率的调整、备份地址信息等。电路常数须根据电源施加而被确定，且内部电压产生电路、各种时序电路、以及内建振荡器等需根据电源施加而无延迟地被提供各种电路常数，使能具有调整过的电压值、操作时序、以及振荡频率。此外，关于备份地址信息，针对被输入的地址信息来判断是否需要无延迟地进行备份救助者为佳，需根据电源施加而无延迟地提供有关不良存储体单元的备份地址信息。

此外，作为隶属于后者的操作信息，有写入保护信息、改写限制信息、以及用以授予改写许可的指定码信息等的信息。关于这些操作信息，亦以针对该存取而无延迟地被提供者为佳。

依据上述状况，于非易失性存储装置中，为了预先保持操作信息，有采用非易失性存储部与易失性存储部的两段构造的情形。为了于电源关断后操作信息亦不会消失而具备非易失性存储部，并储存操作信息。于电源施加期间中，为了对应电路操作而无延迟地供给操作信息，操作信息是从非易失性存储部被转送至易失性存储部并被存储。该转送是根据电源施加或用以将非易失性存储装置予以初始化(initialize)的重置操作来进行，于电源施加期间中，根据存储于易失性存储部的操作信息来决定各种操作条件。此外，于电源施加期间中执行储存于非易失性存储部的操作信息的更新(变更)时，从非易失性存储装置外部等所输入的操作信息(变更信息)，最初是被储存于非易失性存储部(亦即于更新前更新非易失性存储部的存储体单元的信息)，接着相同的更新信息亦被存储至易失性存储部。因此，于电源施加期间对操作信息进行更新的情形中，亦根据被更新的易失性存储部的操作信息来决定各种操作条件。

藉此，于非易失性存储装置中，能于电源施加后的电路操作中或电路操作中的每一次操作要求时，无延迟地参照操作信息而达到期望的电路操作。

在此，于非易失性存储装置中所具备的非易失性存储部与易失性存储部的两阶段的存储体构成，是具有下述特征者。于电脑系统中，具有与由主存储体及快取存储体所构成的多阶层存储体所构成的快取系统为不同的目的的构成者，且达成不同的作用及效果者。在此，主存储体一般由DRAM(动态随机存取存储体)等的存储体所构成，快取存储体一般由SRAM(静态随机存取存储体)等的存储体所构成。一般任一者皆由易失性存储体所构成。

亦即，电脑系统中的多阶层的存储体系统，是为了实现高速的存储体存取而构成。具有针对主存储体的一部分区域SRAM等能够进行高速存取的快取存储体，并对快取存储体执行高速的资料读出/写入。因应于存取区域的移动或朝快取存储体的写入量达到预定水准的情形，而依据适当的时序来执行从主存储体的新资料区域读出资料至快取存储体，并将快取存储体的内容写入至主存储体。此外，当有来自存储体驱动器外部的存取要求时，若与快取存储体保持的地址空间一致，则将快取存储体连接至外部I/O，并提供高速的存取。因此，快取存储体连接至外部I/O。

相对于此，非易失性存储装置所具备的两阶段的存储体构成具有下述特征。

首先，在为了于电源关断后亦保持操作信息而具有非易失性存储部的情形，因于电源施加期间中必须高速操作，而有无法以非易失性存储部中的存取速度确保充分的电路操作的情形。为了弥补上述情形，而具备有易失性存储部，以弥补非易失性存储部中存取速度的限制。该易失性存储部具备有两阶段的存储体构成，该两阶段的存储体构成为可保持电源关断后的操作信息的非易失性存储部，以及可提供依据电源施加期间中的高速操作的操作信息至内部电路的易失性存储部。

此外，与有无施加电源无关，相同的操作信息被储存于非易失性存储部，并且于电源施加后被转送至易失性存储部，且易失性存储部的操作信息是用以决定电路操作上的操作条件。因此，储存操作信息的非易失性存储部与储存操作信息的易失性存储部具备相同的存储容量。

并且，操作信息重新被设定或更新的操作信息的流向，是固定为于储存至非易失性存储部后再存储至易失性存储部的方向。非易失性存储部中的操作信息的改写时间，由于例如朝非易失性存储体单元的浮闸极(floating gate)的电荷注入/放出的资料存储的物理性机制，与电性机制的易失性存储部的改写时间相比需要很长的时间。若依照上述设定或更新的一方向的流向，则为在结束于非易失性存储部的储存后，再将业已被设定或更新的易失性存储部的操作信息适用于电路操作，这是因为能消除非易失性存储部的内容与易失性存储部的内容不一致的期间，且能防止错误的电路操作的缘故。因此，由于依照上述设定或更新的一方向的流向，易失性存储部未与外部I/O连接，易失性存储部的设定或更新的信息完全从非易失性存储部接收。然后，需要操作信息的内部电路是从易失性存储部的输出来接收操作信息。

具备有非易失性存储部与易失性存储部的两阶段存储体构成这点，与易失性存储体所构成的快取系统不同。此外，非易失性存储部与易失性存储部具备有相同存储容量这点，亦与具备有主存储体局部区域的快取存储体的快取系统不同。并且，被设定或更新的操作信息的流向固定为从非易失性存储部朝易失性存储部的方向这点，亦与于主存储体及快取存储体间双向转送的快取系统不同。再者，非易失性存储部与外部I/O连接，易失性存储部未与外部I/O连接这点，亦与快取连接于外部I/O的快取系统不同。

储存操作信息的非易失性存储部能构成为具有与用以显示作为使用者要求的存储区域的地址空间的非易失性存储装置的存储体单元阵列相同的非易失性存储体单元构造。此时，非易失性存储部可构成为配置于与非易失性存储装置相同的区域，亦可配置于不同的区域。所谓相同的区域，是指例如共有阱区(well)。通过共通配置区域，无须特别设置非易失性存储部与非易失性存储装置的存储体单元阵列的交界区域，能不浪费地配置成小型化的区域。此外，于非易失性存储部的非易失性存储体单元与存储体单元阵列的非易失性存储体单元中，可为分离位元线或/及字线的构成或共有的构成中任一种构成。为分离的构成时，非易失性存储部与存储体单元阵列能各自独立进行平行存取(parallel access)。无须停止一般作为使用者要求的存储区域的地址空间的存取操作，而能执行朝非易失性存储部的操作信息的更新。此外，为共有的构成时，对于非易失性存储部与存储体单元阵列，因共有列(row)/行(column)解码器和读出/改写的控制部等的相互影响，而能谋求积体度的提升。

易失性存储部能使用闩锁电路或暂存器电路。当以闩锁电路或暂存器电路来构成时，能配置成接近需要操作信息的电路区块，并可恒常地读出操作信息并予以输出。第一操作信息的电路常数或备份地址等，以适用于电源施加后的电源供电中必须被恒常地参照以确保期望的操作条件的操作信息的存储为佳。并且，闩锁电路或暂存器电路配置有由用以控制非易失性存储装置的存储体单元阵列的逻辑性控制电路等所构成的电路方块，即所谓配置于周边电路区域。周边电路区域的元件布局图案为比存储体单元还宽松的线宽与空间宽。这是因为相对于存储体单元具有备份功能，而逻辑控制电路未具有备份功能的缘故。因此，闩锁电路或暂存器电路亦以宽松的线宽与空间宽来布局。

此外，当将易失性存储部作成RAM构成，且该RAM构成是以字线与位元线来将易失性存储体单元配置成阵列状，并根据地址指定来执行资料的读出与写入时，适用于预先存储大量的操作信息资料的情形。由于发展非易失性存储装置的大容量化而增大搭载扇区数量等，使设定写入保护功能的区域数量增大的情形等中，能将第二操作信息的写入保护信息预先存储至RAM。此时，以将RAM构造作成SRAM等的细间距的布局图案(此与非易失性存储装置的存储体单元阵列为相同程度)为佳。由于操作信息的位元数远少于非易失性存储装置的存储体单元数，故从缺陷密度等观点来看不需要实质性的SRAM的备份功能。并且，由于SRAM配置于周边电路，故能高速地供给操作信息至需要操作信息的电路。与以宽松的线宽与空间宽来布局的所述闩锁电路或所述暂存器电路相比，由于元件面积非常小，故可谋求晶片尺寸的缩小。

以新的操作信息来改写构成非易失性存储部的非易失性存储体单元时，执行编程操作或消除操作。这些改写操作是通过朝非易失性存储体单元的各端子施加偏压来进行朝浮闸极的电荷的放出/注入，并通过非易失性存储体单元的临限值电压的变动来进行。电荷的放出/注入虽通过FN穿隧(Fowler-Nordheim Tunneling；弗拉-诺海默穿隧)现象/热电子(Hot Electron)现象等的物理现象来进行，但一般无法以一次的偏压施加来获得期望的临限值变动(threshold shift)，而是通过多数次的偏压施加来进行电荷的放出/注入。此外，由于非易失性存储体单元特性的不一致等，使通过偏压施加的临限值电压的变化幅度亦不一致，故一般于偏压施加后，每次执行用以检证改写状态的验证操作。依据验证操作来读出储存于改写对象的非易失性存储体单元的资料，并藉此来判断改写状态。

第1图所示的第一实施形态，为在每次朝非易失性存储部的改写操作所执行的验证操作中，将从改写对象的非易失性存储体单元读出的资料存储至易失性存储部的情形。根据依每次改写操作后的验证操作而重复、而来自验证感测放大器的对应于被保持为可逻辑处理的操作信息的逻辑信号，来执行朝易失性存储部的存储操作。或者是，由于验证一致，而根据来自验证感测放大器的对应于被保持为可逻辑处理的操作信息的逻辑信号，来执行朝易失性存储部的存储操作。

于非易失性存储部11配置有在列方向/行方向呈矩阵状的非易失性存储体单元MC。列(row)方向是于每个由字驱动器13、13所驱动的字线WLTR、WLWP排列配置有被选择控制的多数个非易失性存储体单元MC。于第一实施形态中，字驱动器13、13是因应选择信号SEL_TR、SEL_WP而受控制。例如，字线WLTP是通过选择信号SEL_TR而活性化，并于被字线WLTR所选择的非易失性存储体单元MC储存有用以调整电路操作的操作条件的修整信息。同样地，字线WLWP为通过选择信号SEL_WP而活性化，并于被字线WLWP所选择的非易失性存储体单元MC储存有用以设定是否可对扇区等的存储体单元阵列的预定区域(未图示)进行改写的写入保护信息者。

于行(column)方向是以位元线来连接相同行的非易失性存储体单元MC。位元线是以每N条位元线构成存取的基本单位作为位元线群BL(1)至BL(M)。位元线群BL(1)至BL(M)是经由Y解码器15连接至N位元宽的资料线D2。Y解码器15是由在每个位元线群BL(1)至BL(M)与N位元宽的资料线D2间具备有NMOS晶体管群所构成者。Y解码器15的NMOS晶体管群，于每个NMOS晶体管群通过Y解码信号SEL_Y(1)至SEL_Y(M)予以导通控制。将任一组的位元线群BL(1)至BL(M)连接至资料线D2。

资料线D2连接于未图示的读出感测放大器以进行资料的读出存取，并经由偏压控制电路17连接于与资料端子相连的资料线D1。此外，亦连接至验证感测放大器19。

偏压控制电路17是用以根据编程指示信号PG(j)(j＝1至N)或消除指示信号ER来执行指示改写时的操作模式为编程操作或消除操作，并从资料线D2经由位元线将偏压施加至非易失性存储体单元MC的汲极端子的控制电路者。编程指示信号PG(j)与消除指示信号ER从指令解码器16输出。从外部输入的指令信号CMD被输入至指令解码器16，对应于此使指令信号CMD被解码而输出成编程指示信号PG(j)与消除指示信号ER。

于编程操作中，针对资料线D1所输入的资料期望值来确定应执行编程操作的位元位置，并根据所对应的位元线群内的位元线位置，将编程指示信号PG(j)(j＝1至N)活性化。藉此，对所对应的资料线D2执行偏压施加。于消除操作中，为了执行总括性消除，对N位元宽的资料线D2共通地执行偏压施加。于预定时间继续进行偏压施加后，朝验证感测放大器19输出验证指示信号PGV/ERV。

验证感测放大器19是用以放大经由Y解码器15而被资料线D2读出的储存于改写操作中的非易失性存储体单元MC的储存信息。根据于每次偏压施加时从偏压控制电路17输出的编程操作中的验证指示信号PGV或消除操作中的验证指示信号ERV，个别选择具有相对应的临界电压的参考存储体单元并放大读出资料。

被放大的资料经由资料线D3而输入至比较电路21与易失性存储部25。于比较电路21透过资料线D1而被输入期望资料，并与经过验证感测放大器19放大并输出的读出资料进行比较。当结束改写且读出资料与期望资料一致时，从比较电路21输出一致信号MCH。

易失性存储部25将经由资料线D3而从非易失性存储体单元MC所读出的资料，储存至通过选择器23所选择的存储区域。选择器23被输入于编程操作/消除操作中的验证指示信号PGV/ERV、选择信号SEL_TR、SEL_WT、Y解码信号SEL_Y(i)(i＝1至M)。于通过选择信号SEL_TR、SEL_WP、以及Y解码信号SEL_Y(i)(i＝1至M)所选择的连接于非易失性存储部11的位元线群BL(i)的每个非易失性存储体单元MC，输出用以显示易失性存储部25的存储位置的解码信号STR(i)/SWP(i)。此时，解码信号STR(i)/SWP(i)的输出是根据验证指示信号PGV/ERV而输出。根据输出的验证指示信号PGV/ERV，易失性存储部25储存有在验证感测放大器19中被放大的读出资料(对应保持成可逻辑处理的操作信息的逻辑信号)。此外，亦可构成为输入由比较电路21所输出的一致信号MCH以取代验证指示信号PGV/ERV，或者除了验证指示信号PGV/ERV外还输入由比较电路21所输出的一致信号MCH。藉此，结束改写操作，且当储存于改写对象的非易失性存储体单元MC的储存信息与期望资料一致时，输出解码信号STR(i)/SWP(i)。朝易失性存储部25的操作信息的存储，变成仅改写结束时的一次，无须执行非必要的储存操作。能停止非必要的电路操作并降低电流消耗。

在此，第1图中，i(＝1至M)是表示位元线群BL(i)的数量。例如，能由8群(M＝8)所构成。此外，j(＝1至M)为构成位元线群的位元线的位元宽，且为资料线D1、D2、D3的位元宽。例如，能由16位元宽(N＝16)所构成。

于第1图所示的第一实施形态中，当改写储存于非易失性存储部11的修整信息或写入保护信息时，以执行于改写操作中的偏压施加后的验证操作，将从改写对象的非易失性存储体单元MC读出的储存信息写入至易失性存储部25。藉此，在将储存于非易失性存储部11的操作信息存储至易失性存储部25时，无须于改写结束后通过未图示的读出感测放大器而再次从非易失性存储部11读出资料。能谋求缩短读出时间。

朝易失性存储部25的储存，可根据反复多数次的验证指示信号PGV/ERV，而反复多数次，另外亦能根据与期望资料的比较结果所获得的一致信号MCH，来储存于确认过结束改写操作时的读出资料。于后者的情形中，无须储存反应改写途中的非易失性存储体单元MC内容的改写前的储存信息改写，而能降低非必要的电路操作并谋求电流消耗的降低。

第2图与第3图是选择器23的具体例。选择信号SEL_TR、SEL_WP与Y解码信号SEL_Y(i)(i＝1至M)系被组合输入至各个反及闸(NANDgate)。各反及闸被输入共通的输出时序信号T。在输出时序信号T变为高位准(High lever)而被活性化的时序中，被选择信号SEL_TR、SEL_WP、以及Y解码信号SEL_Y(i)所选择的任一个解码信号STR(i)/SWP(i)被活化成高位准并被输出。

第2图中，输出时序信号T是经由反或闸(NOR gate)与反向器闸(inverter gate)将验证指示信号PGV与ERV予以逻辑或(logicaldisjunction)运算后，与一致信号MCH共同输入至反及闸，并经由反向器闸作为逻辑和(logical conjunction)运算后的信号输出。不管编程操作及消除操作的差别，只要为输出验证操作的指示的时序，且判断为结束改写操作时，将输出时序信号T予以输出。已执行改写结束的确认的读出资料为直接储存至易失性存储部25的构成。改写输出时序信号T仅在改写结束的时序输出一次，并执行资料的储存。

第3图中，输出时序信号T是经由反或闸与反向器闸将验证指示信号PGV与ERV作为逻辑或运算后的信号输出。不管编程操作及消除操作的差别，只要为每个输出验证操作的指示的时序，便将输出时序信号T予以输出。于每次偏压施加时，已执行改写状态的确认的读出资料为储存至易失性存储部25的构成。在改写结束的时序中，储存已改写的资料。

第4图是显示关于操作信息的编程操作的时序图。为选择器23具有第2图的构成时的时序图。用以设定操作条件的调整用修整信息或写入保护信息等操作信息的编程指令，在被设定的操作信息为写入保护信息时与作为写入保护设定的扇区等的地址信息ADD一起被输入。通过编程指令，根据成为对象的操作信息而输出选择信号SEL_TR、SEL_WP、以及Y解码信号SEL_Y(i)(i＝1至M)。

于编程操作前，连接至由Y解码信号SEL_Y(i)(i＝1至M)所选择的位元线群BL(i)(i＝1至M)，且通过选择信号SEL_TR、SEL_WP所选择的非易失性存储体单元MC的资料，对应验证指示信号PGV变成高位准时通过验证感测放大器19来读出。所读出的资料于比较电路21中与期望资料进行比较，判断每个位元是否处于编程状态。

上述判断结果，是针对非处于编程状态的非易失性存储体单元MC执行编程操作。连接于该非易失性存储体单元MC的位元线虽为位元线群BL(i)内N条位元线中的一条，但该位元线是通过编程指示信号PG(j)(j＝1至N)而被选择，并被施加编程用的偏压电压。于偏压施加后，通过高位准的验证指示信号PGV而读出来自非易失性存储体单元MC的资料，并与期望资料进行比较。在比较结果达到一致前，交互重复偏压施加与资料比较的操作。一边将储存于编程对象之非易失性存储体单元MC的资料与期望资料进行比较，一边依序进行偏压施加并执行编程操作。在读出资料与期望资料为一致的时间点，输出高位准的一致信号MCH以表示结束编程操作。对应一致信号MCH的输出，Y解码信号SEL_Y(i)(i＝1至M)以及被选择信号SEL_TR、SEL_WP所选择的解码信号STR(i)/SWP变成高位准而被输出。在被解码信号STR(i)/SWP(i)所选择的易失性存储部25储存有输出一致信号MCH时的读出资料。

在此，虽未显示选择器23为具有第3图之构成时的时序图，但于验证指示信号PGV变成高位准的每个时序中，Y解码信号SEL_Y(i)(i＝1至M)以及被选择信号SEL_TR、SEL_WP所选择的解码信号STR(i)/SWP(i)变成高位准而输出。于偏压施加后的每次验证操作，输出解码信号STR(i)/SWP(i)，将读出的资料储存至易失性存储部25。

此外，虽未图示有关操作信息之消除操作的时序图，但除了对非易失性存储部11全部的非易失性存储体单元MC总括性地执行消除操作，以及施加不同于编程用的偏压电压的消除用的偏压电压外，执行与编程操作的时序相同的操作。亦即，一边依序增大Y解码信号SEL_Y(i)(i＝1至M)，一边对连接至通过各Y解码信号SEL_Y(i)所选择的位元线群BL(i)的非易失性存储体单元MC执行消除操作。与第4图相同，在对应消除指示信号ER的消除用偏压电压的施加，与重复执行对应接下来的验证指示信号EVR的验证操作，且在读出资料与期望资料一致的时间点，视为结束消除操作而输出高位准的一致信号MCH。根据一致信号MCH的输出，Y解码信号SEL_Y(i)，以及由选择信号SEL_TR、SEL_WP所选择的解码信号STR(i)/SWP(i)变成高位准而输出。将输出一致信号MCH时所读出的资料储存至由解码信号STR(i)/SWP(i)所选择的易失性存储部25。

并且，关于在偏压施加后的每个验证操作输出解码信号STR(i)/SWP(i)，并将读出的资料储存至易失性存储部25的操作，亦与编程操作的情形同样可实现。

于改写途中未反转储存于非易失性存储体单元MC的资料时，读出原始资料。在未结束改写的状态下，非易失性存储装置根据变更前的操作信息而操作为佳，存储于易失性存储部的操作信息亦维持原先的信息。即使在未结束改写的状态下将由验证操作所读出的资料存储至易失性存储部，存储内容亦不变，且无需变更所设定的操作信息。

操作信息的最初设定，是根据电源施加而从非易失性存储部转送至易失性存储部并被存储。将包含有该功能的第1图的实施形态更详细的具体例显示于第9图至第15图。

第9图是第1图所示的易失性存储部25的详细电路。易失性存储部25如第10图的后述般，于通过第1图所示的选择器23的第3具体例所选择的存储区域，储存有经由资料线D3而从非易失性存储体单元MC读出至验证感测放大器19的资料。于第9图中，通过用以显示易失性存储部的存储位置的解码信号STR(i)/SWP(i)，被选择的易失性存储部导通晶体管N10与N11，将资料线D3的信息转送至闩锁电路L10并予以保持。晶体管N12是N通道晶体管N10的补偿元件，补偿资料线D3的信息为「1」时的临限值所导致的N10输出电压的降低，并使闩锁电路L10的反转加速。在设置有与N10并联的P通道晶体管的情形中，无须N12。

第10图为第1图所示的选择器23的第3具体例的M＝8时的情形。为用以选择第9图的易失性存储部的选择器电路。若仅说明与所述第2图不同的部分，于第10图中，选择器具备有输入电源施加检测信号POR的逻辑闸N100。根据电源施加来活化电源施加检测信号POR，将从非易失性存储部依序转送至易失性存储部的操作信息读入至由选择信号SEL_TR、SEL_WP以及Y解码信号SEL_Y(i)依序选择的易失性存储部。

亦即，电源施加后操作信息的最初设定，使选择器依据逻辑闸N100与N103产生作用。此外，于通过使用者进行操作信息的改写时，与所述第2图相同，使选择器依据逻辑闸N101、N102、N103产生作用。在此，第10图中的信号VERIFY为于第2图中，验证指示信号PGV及ERV经由反或闸与反向器闸予以逻辑或运算而输出的信号。

此外，如第11图所示，Y解码信号SEL_Y(i)(i＝0至7)是由后述的扇区地址SA(0)至SA(6)的解码逻辑输出与选择信号SEL_TR、SEL_WP的逻辑或输出所产生。

第12图是扇区地址、第二操作信息、以及非易失性存储部的存储体单元的对应表。显示将扇区地址SA(0)至SA(6)与各扇区的第二操作信息的保护信息储存至非易失性存储部的字线WLWP上的某行地址(SEL_Y(i)(i＝1至8))与某个I/O(D2(0)至(15))。于该例中，扇区具备有0至127的128个扇区。例如在编程扇区0的情形中，选择SEL_Y(0)，并仅对16条资料汇流排中的D2(0)进行编程。

第13图是扇区地址、第一操作信息、以及非易失性存储部的存储体单元的对应表。显示将扇区地址SA(0)至SA(6)与作为第一操作信息的修整用资料储存于非易失性存储部的字线WLTR上的某行地址与某个I/O。于该例中，修整信息具备有0至127的128个位元。该情形中，扇区地址是为了作为编程修整资料时的定址来使用。将作为第一操作信息与第二操作信息各者的资料改写，对非易失性存储部执行。各操作信息于电源施加时从非易失性存储部读出并储存至易失性存储部。因此，使用保护信息或修整信息来执行操作的电路，并非为每次直接从非易失性存储部读出操作信息，而是参照易失性存储部所保持的操作信息来执行操作。该情形显示于第14图。

第14图是用以显示于第一实施形态中电源施加后的第一操作信息与第二操作信息的读出操作的时序图。电源施加检测信号POR信号为当设备(device)被施加电源而启动设备时，读出非易失性存储部的信息储存至易失性存储部时变为高位准的信号。在该例中，启动时先成为SEL_TR＝High，依序选择至SEL_Y(i)(1＝0至7)为止并从非易失性存储部读出备份地址信息或修整信息储存至易失性存储部，接着成为SEL_WP＝High，从非易失性存储部读出保护信息储存至易失性存储部。

储存于易失性存储部的扇区保护信息恒常地被输出至WP(0)至WP(127)的信号线，而备份地址信息与修整信息恒常地被输出至TR(0)至TR(127)的信号线。根据这些操作信息来操作的电路，能恒常地参照这些信号来执行操作。例如，将扇区0予以编程或消除时，首先参照WP(0)的操作信息来进行控制，使处于保护状态时不进行编程或消除。于将振荡器周期的修整信息指派至TR(0)至TR(2)的情形中，是以依据TR(0)至TR(2)的状态变更周期的方式进行控制。

第15图是显示例示的第一实施形态中扇区0的操作信息的编程操作波形。该操作波形为将用以储存相当于非易失性存储部的扇区0的操作信息的非易失性存储体单元的资料从「1」设定为「0」时的操作波形。此时，由于编程信息即使于电源关断时亦须持续保持，故对非易失性存储部预先指派的地址进行编程。于扇区0的情形中，选择SEL_Y(0)，且对从连接至SEL_WP所选择的字线WLWP的16条位元线中、D2(0)所连接的I/O进行编程。对于是否已结束编程，进行实际地从非易失性存储部读出并予以检证的验证操作，在通过验证前重复所述编程操作。当通过验证时，由于在该时间点读出的资料通过验证放大器已被输出至资料汇流排D3上，故以将SWP(0)设定为High并储存于易失性存储体的方式，使改写过的非易失性存储部的内容储存至易失性存储部，并能立即反应改写操作信息。关于备份与修整信息的编程亦相同。

第16图是显示第一实施形态中扇区的操作信息的消除操作波形。该情形中，与所述编程不同，消除操作是总括地消除全部扇区的操作信息。此为将用以储存相当于非易失性存储部的扇区操作信息的128份非易失性存储体单元的资料总括地由「0」设定为「1」。因此，验证操作亦执行有关所消除的全部扇区的操作信息份。与编程时相同，对于是否已结束消除，进行实际地从非易失性存储部读出并予以检证的验证操作，在通过验证前重复所述消除操作。当通过验证时，由于在该时间点读出的资料通过验证放大器已被输出至资料汇流排D3上，故以将SWP设定为High并储存于易失性存储体的方式，使改写过的非易失性存储部的内容储存至易失性存储部，并能立即反应改写操作信息。将其与全部扇区的保护信息关联执行。关于备份与修整信息的消除亦相同。

于第5图所示的第二实施形态中，为利用根据朝非易失性存储部的改写操作的类别来确定改写后的资料的技术，当改写操作结束时，根据改写操作的指示信号而确定的资料存储至易失性存储体的情形。亦即，关于朝非易失性存储体单元的资料改写，为以将从资料「1」朝「0」的改写称为编程操作、和将从资料「0」朝「1」的改写称为消除操作的方式来确定资料的迁移方向改写改写。将该非易失性存储体单元的改写特征予以利用。根据从外部输入的指令信号CMD被输入至指令解码器16，使指令信号CMD被解码而输出编程指示信号PG(j)与消除指示信号ER。编程指示信号PG(j)与消除指示信号ER是作为对应保持成可逻辑处理的操作信息的逻辑信号而保持于指令解码器16，并控制易失性存储部的存储资料的反转。

第5图所示的第二实施形态的电路方块图，具备有选择器27及转送资料产生部29，以取代第一实施形态的电路方块图(第1图)中的选择器23。

选择器27被输入有选择信号SEL_TR、SEL_WP、Y解码信号SEL_Y(i)(i＝1至M)、编程指示信号PG(j)(j＝1至N)、以及从比较电路21所输出的一致信号MCH。于连接至由选择信号SEL_TR、SEL_WP、以及Y解码信号SEL_Y(i)所选择的非易失性存储部11的位元线群BL(i)的每个非易失性存储体单元MC，输出用以显示易失性存储部25的存储位置的解码信号STR(i)/SWP(i)。于编程操作时，从位元线群BL(i)内的N条位元线中，选择连接有作为编程对象的非易失性存储体单元MC的位元线。此时，解码信号STR(i)/SWP(i)的输出根据一致信号MCH变为高位准而被输出。于结束改写的时间点指示易失性存储部25中的资料储存位置。

转送资料产生部29被输入有一致信号MCH、以及编程指示信号PG(j)(j＝1至N)/消除指示信号ER，并根据一致信号MCH的输出，对应构成位元线群BL(i)的N条位元线来输出资料。在N条位元线中，对应连接有作为编程对象的非易失性存储体单元MC的位元线来产生编程状态的资料，此外有关消除操作是对应构成位元线群BL(i)的全部位元线来产生消除状态的资料。

藉此，根据用以显示结束改写操作的一致信号MCH的输出，选择器27能输出对应改写对象的解码信号STR(i)/SWP(i)，并且转送资料产生部29能根据改写对象的位元位置来输出对应改写操作的资料。

第6图是将易失性存储部25、选择器27、以及转送资料产生部29予以具体化的电路例。显示用以存储1位元份的资料的电路构成。

易失性存储部25为具有两个闩锁电路L1、L2经由转移闸极(transfer gate)T2而连接的移位暂存器构成。输入端子D经由转移闸极T1连接至闩锁电路L1，且闩锁电路L2连接至输出端子Q。虽未图示，易失性存储部25具有于输出端子Q连接下一个易失性存储部25的输出端子D的多级串联连接的构成，并为从初级的易失性存储部25的输入端子执行依序的资料转送的构成。当电源施加时，从初级的输入端子读出储存于非易失性存储部11的操作信息，并依序转送而储存至易失性存储部25。

于闩锁电路L1的存储节点N1与闩锁电路L2的存储节点N2，在和各个电源电压VCC间、以及和PMOS晶体管P1、P2、接地电位间，连接有NMOS晶体管N1、N2。从NMOS晶体管N2的闸极端子朝PMOS晶体管P1的闸极端子连接有反向器闸I1，从NMOS晶体管N1的闸极端子朝PMOS晶体管P2的闸极端子连接有反向器闸I2。转送资料产生部29是通过PMOS晶体管P1、P2、NMOS晶体管N1、N2、以及反向器闸I1、I2而构成。

选择器27由用以驱动NMOS晶体管N1与反向器闸I2的编程用解码部27A、以及用以驱动NMOS晶体管N2与反向器闸I1的消除用解码部27B所构成。前者的编程用解码部27A输入编程指示信号PG(j)(j＝1至N)中的一信号、一致信号MCH、选择信号SEL_TR或SEL_WP、以及Y解码信号SEL_Y(i)(i＝1至M)中的一信号至反及闸，并从该反及闸经由反向器闸输出已解码的信号。后者的消除用解码部27B输入消除指示信号ER、以及一致信号MCH至反及闸，并从该反及闸经由反向器闸输出已解码的信号。

于编程用解码部27中，根据Y解码信号SEL_Y(i)来选择任一组的位元线群BL(i)(i＝1至M)，并根据选择信号SEL_TR或SEL_WP，针对所选择的位元线群BL(i)来确定应连接的非易失性存储体单元MC的列方向位置。并且，根据编程指示信号PG(j)，从所选择的非易失性存储体单元MC中决定编程对象的非易失性存储体单元MC。每个配置于非易失性存储部11的非易失性存储体单元MC具备有易失性存储部25。于每个易失性存储部25所具备的编程用解码部27A中，根据上述信号的组合，任一个编程用解码部27A透过以随着一致信号MCH的高位准信号输出而被活性化并输出高位准的方式，导通NMOS晶体管N1与PMOS晶体管P2。于存储节点N1储存低位准，于存储节点N2储存高位准。易失性存储部25的输出端子Q维持于低位准信号，并输出用以显示编程状态的资料「0」。

于编程用解码部27B中，将配置于非易失性存储部11全部的非易失性存储体单元MC予以总括消除。因此，关于所对应的易失性存储部25，亦与Y解码信号SEL_Y(i)以及选择信号SEL_TR、SEL_WP无关，一律需储存用以显示消除状态的资料「1」。于每个易失性存储部25所具备的全部的编程用解码部27B通过以随着一致信号MCH的高位准信号的输出而被活性化并输出高位准的方式，导通NMOS晶体管N2与PMOS晶体管P1。于存储节点N1储存高位准，于存储节点N2储存低位准。全部的易失性存储部25的输出端子Q维持于高位准信号，并输出用以显示消除状态的资料「1」。

在此，验证感测放大器19为识别部以及放大器的一例，并为由验证感测放大器19放大并输出的读出资料为对应保持为可逻辑处理的操作信息的逻辑信号的一例。此外，指令解码器16为识别部以及改写控制部的一例，并为由指令解码器16输出的编程指示信号PG(j)、消除指示信号ER为对应保持于可逻辑处理的操作信息的逻辑信号的一例。此外，比较电路21是一致判断部或结束判断部的一例。并且，转送资料产生部29是改写信息指示部的一例。

当于改写途中未反转储存于非易失性存储体单元MC的资料时，通过用以显示结束改写操作的一致信号MCH，使存储于易失性存储部的操作信息亦维持于原先的信息。于未结束改写的状态下，非易失性存储装置根据变更前的操作信息来操作为佳。

依据上述说明所明了的本实施形态，修整信息或写入保护信息等的操作信息于电源施加后被设定或于电源施加期间中被更新时，使储存于非易失性存储部11的操作先执行。于第一实施形态中，当结束储存时，由于在验证感测放大器19读出来自被改写的非易失性存储体单元MC的资料，故根据用以显示结束改写的一致信号MCH的输出，能将读出的资料传送至易失性存储部25。于第二实施形态中，所谓改写是指编程操作或消除操作，各者被改写的资料逻辑值为事先已知者。亦即，当结束编程操作时，被改写的资料变为「0」，当结束消除操作时，被改写的资料变为「1」。因此，根据编程指示信号PG(j)(j＝1至N)或消除指示信号ER，能确定改写后的资料逻辑值，而根据用以显示结束改写的一致信号MCH的输出，能将预先可确定的资料储存至易失性存储部25。

来自非易失性存储部11的操作信息的读出存取操作，是仅执行于电源施加时或用以初始化非易失性存储装置的重置操作时，于电源施加期间中有操作信息的更新等的情形，无须于非易失性存储部11的储存后再次执行读出，并能执行朝易失性存储部25的操作信息的存储。无须来自非易失性存储部11的操作信息的再读出操作，并能谋求缩短操作信息的更新时间。于非易失性存储装置的出厂试验中，能谋求缩短储存备份地址信息或各种修整信息时的时间，并能谋求缩短出厂试验的时间。此外，于组入应用系统后，有关根据系统的要求来执行设定变更的写入保护信息等操作信息，能谋求缩短更新时间。

随着非易失性存储装置的大容量化或高功能化的发展，可考虑到增大应备份救助的不良存储体单元数目，且增大适用写入保护功能的扇区等存储体区域的分割数。此外，亦可考虑到增加应调整操作条件的电路功能。可考虑到增加应储存至非易失性存储部的备份地址信息、写入保护信息、各种修整信息等操作信息。此时，只要具备本实施形态的操作信息的储存功能，即能迅速地执行操作信息的设定或更新。

于电源施加期间中，在变更用以决定电路的操作条件的操作信息时，在结束朝非易失性存储部11的储存的时间点，能无延迟地更新易失性存储部25的内容并反应至电路操作。此外，由于朝非易失性存储部11的操作信息的储存后无须执行读出存取操作，故无伴随读出存取操作的电流消耗。于操作信息的设定或更新处理中，能谋求降低消耗电流。

并且，本发明并未限定于上述实施形态，可在未脱离本发明意旨的范围内进行各种的改良及变形。

例如，关于修整信息与写入保护信息，虽以执行朝非易失性存储部的储存与后来朝非易失性存储部的存储的情形为例来说明，但本发明并非限定于此。关于备份地址信息等及其他的操作信息亦同样可适用。

此外，作为第二操作信息，亦可为用以供给读取保护信息、读出限制信息、读出许可的指定码信息等的信息。

Claims (15)

1.一种非易失性存储装置的信息设定方法，所述非易失性存储装置具备有用以储存操作信息的非易失性存储部以及用以于供电中存储储存于所述非易失性存储部的所述操作信息的易失性存储部，所述信息设定方法具备：

于所述操作信息的设定或更新时，执行所述非易失性存储部的改写的步骤；以及

于所述改写的步骤结束时，根据对应于保持为可逻辑处理的所述操作信息的逻辑信号，将所述操作信息存储至所述易失性存储部的步骤。

2.如权利要求1所述的非易失性存储装置的信息设定方法，其中，所述改写的步骤具备：

对所述非易失性存储部进行偏压施加的步骤；以及

将所述非易失性存储部内的储存信息及通过所述偏压施加的步骤正在执行改写的储存信息予以读出的步骤，

其中，对应所述操作信息的逻辑信号为所述储存信息，且所述储存信息存储于所述易失性存储部。

3.如权利要求2所述的非易失性存储装置的信息设定方法，其中，所述偏压施加的步骤及所述读出的步骤交互重复执行，直到所述操作信息储存至所述非易失性存储部为止，

而将所述储存信息存储至所述易失性存储部的操作于每个所述读出的步骤执行。

4.如权利要求2所述的非易失性存储装置的信息设定方法，还具备：执行通过所述读出的步骤所读出的所述储存信息是否与所述操作信息一致的一致判断的步骤；并且

根据所述一致判断的步骤所得的一致结果，将所述储存信息存储至所述易失性存储部。

5.如权利要求1所述的非易失性存储装置的信息设定方法，其中，所述操作信息的设定或更新是根据改写指示信号来执行，并具备：执行所述改写的步骤是否已经结束改写的结束判断的步骤；并且

对应所述操作信息的逻辑信号为所述改写指示信号。

6.如权利要求5所述的非易失性存储装置的信息设定方法，还具备：根据所述改写指示信号来决定应存储于所述易失性存储部的所述操作信息的步骤。

7.如权利要求5所述的非易失性存储装置的信息设定方法，其中，所述改写指示信号为编程指示信号或消除指示信号。

8.如权利要求1所述的非易失性存储装置的信息设定方法，其中，储存于所述非易失性存储部的所述操作信息，是根据电源施加而被转送至所述易失性存储部。

9.一种非易失性存储装置，具备有用以储存操作信息的非易失性存储部、以及用以于供电中存储储存于所述非易失性存储部的所述操作信息的易失性存储部，所述非易失性存储装置具备：

识别部，于所述操作信息的设定或更新时，当结束所述非易失性存储部的改写时，根据所述操作信息而输出可逻辑处理的逻辑信号；并且

根据由所述识别部所输出的逻辑信号执行将所述操作信息存储至所述易失性存储部的操作。

10.如权利要求9所述的非易失性存储装置，其中，具备用以读出所述非易失性存储部内的储存信息的放大器，作为所述识别部，

而由所述识别部所输出的逻辑信号为由所述放大器所读出的所述储存信息，并于所述易失性存储部存储所述储存信息。

11.如权利要求10所述的非易失性存储装置，其中，所述非易失性存储部的改写交互重复执行，直到通过所述放大器所读出的所述储存信息与所述操作信息一致为止，

而将所述储存信息存储至所述易失性存储部的操作，是于每次通过所述放大器读出所述储存信息时执行。

12.如权利要求10所述的非易失性存储装置，还具备一致判断部，用以执行通过所述放大器所读出的所述储存信息是否与所述操作信息一致的判断；并且

将所述储存信息存储至所述易失性存储部的操作，是根据所述一致判断部的一致结果来执行。

13.如权利要求9所述的非易失性存储装置，其中，

具备改写控制部作为所述识别部，该改写控制部根据被设定或更新的所述操作信息的迁移方向来执行改写控制；

还具备结束判断部，该结束判断部执行所述非易失性存储部的改写是否已经结束的判断；并且

由所述识别部所输出的逻辑信号，为通过所述改写控制部根据所述操作信息的迁移方向而设定的改写指示信号，并根据所述结束判断部的判断，将对应所述改写指示信号的所述操作信息存储至所述易失性存储部。

14.如权利要求13所述的非易失性存储装置，还具备改写信息指示部，根据所述改写指示信号来指示应存储于所述易失性存储部的所述操作信息。

15.如权利要求13所述的非易失性存储装置，其中，所述改写指示信号为编程指示信号或消除指示信号。

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