CN100530531C - 复合基材的制造方法 - Google Patents

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CN100530531C CNB2006101566394A CN200610156639A CN100530531C CN 100530531 C CN100530531 C CN 100530531C CN B2006101566394 A CNB2006101566394 A CN B2006101566394A CN 200610156639 A CN200610156639 A CN 200610156639A CN 100530531 C CN100530531 C CN 100530531C
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Abstract

本发明涉及一种复合基材(4)的制造方法，所述复合基材包含插入至支持基材(1)和半导体材料的活性层(20)之间的至少一个薄的最终绝缘层(3)。所述方法的特征在于它包括以下步骤：在支持基材(1)上形成或沉积绝缘层(31)和在源基材(2)上形成或沉积绝缘层(32)；对所述绝缘层中的至少一个进行等离子体活化；通过分子结合将所述两个基材(1，2)经它们相应的绝缘层粘结；和将后部(21)从源基材(2)上剥离，从而仅保留所述活性层(20)；选择等离子体活化能的值和绝缘层(31，32)的各自厚度(e1，e2)以使活化的绝缘层仅在其上部被活化，所述最终绝缘层(3)的厚度为50纳米以下。

Description

复合基材的制造方法
技术领域
本发明涉及一种复合基材的制造方法，该种复合基材包括埋入，即插入半导体支持基材与半导体材料的活性层之间的绝缘层。
背景技术
在下面的说明书和权利要求中，术语“绝缘体”表示可选地具有高介电常数的电绝缘材料。
更准确地说，本发明涉及获得具有充分改善的电学性质的上述复合基材的方法，其中所述绝缘层很薄，即厚度小于50nm(50纳米)，甚至厚度小于20nm(20纳米)。
这样的基材特别是可以用在光学、电子学和光电子学领域中。
此种复合基材的具体但非限制性的实例是已知缩写为“SOI”(绝缘体上硅，silicon on insulator)的基材，它表示包含插入在两个硅层之间的绝缘的二氧化硅层的基材。
更准确地说，本发明的方法试图改善的电学性质是：
·埋入式绝缘层中的电荷密度(已知缩写为“Qbox”)。获得每平方厘米小于5×1011个电荷的值是理想的；
·击穿电压，即，超过该电压时绝缘体的电阻率急剧下降。获得最大值是理想的。作为例子，对于埋入式二氧化硅层，优选的值是尽可能地接近10MV/cm[兆伏/厘米]的值；
·活性层中的空穴和/或电子迁移率。作为说明性实例，希望在掺杂有浓度级为1015个原子/cm3的硼的硅中获得大于500cm2·V-1·s-1[厘米2·伏特-1·秒-1]的电子迁移率；以及
·“DIT”值，或“界面阱的密度，density of interface trap”，该值表示在两层之间的界面处的阱密度。在本发明的说明书中，寻求改善埋入式绝缘层与其邻近层的各界面处的DIT值。
由于DIT值是受本发明的基材形成步骤影响的主要参数之一，所以说明书的其余部分将关注该值。此外，该参数对迁移率有影响。然而，本发明一般而言旨在改善最终基材的电学性能。
阱具有在界面处保持或释放电荷载流子的能力。它们会对将在复合基材上制造的电子元件的电学性质产生极为有害的影响。
界面处的阱密度，以下简称为“DIT值”，用阱的数目/eV·cm2表示。DIT值越高，基材的电学性质越差。
作为例子，1012·eV-1·cm-2是很高的值，该值对应的基材的电学性质较差。对于已知作为“栅氧化层(gate oxide)”的品质非常好的氧化物与它们的支持体之间的界面，目前获得的最佳DIT值约为1010·eV-1·cm-2。例如在晶体管、存储器、电容器和形成集成电路的其他类型的元件中存在该氧化物。
图1A～1E描述了在本领域中已知的制造SOI型基材的一种方式的各个步骤。
如图1A和1B中所示，该方法包括氧化源基材Sou以在其表面上形成氧化物层Oxy，然后进行原子物质的植入以界定活性层Cact。氧化物层通常相当厚，可达到150nm[纳米]左右。
在粘结到支持基材Sup上(图1C)并拆分源基材Sou的残余部分(图1D)之后，得到包含插入在支持体与活性层之间的氧化物层Oxy的复合基材，其与所述支持体和活性层都具有接触界面，分别由附图标记I1和I2表示。
最后，在制造后，可以在所得的复合基材的上表面上形成一层，目的是在对所述基材进行抛光热处理时保护该表面。因此，基材由保护层Cpr被覆，并在保护层Cpr与活性层Cact之间存在界面I3。
由现有技术，已知有各种可以改善，即减小复合基材特定界面处的DIT值的方法。这些方法主要是热处理。
其中，已知称为“FGA”的“合成气体退火”包括在包含氢气和中性气体的气氛中，在约为450℃的低温对界面进行修补/恢复热处理。
然而，当在450℃实施该方法时，它对DIT值的改善作用仅仅对保护层Cpr与活性层Cact之间的I3有效，而对界面I1和I2无效，或仅有非常轻微的效果。该FGA处理方法在遇到的各界面处丧失效果。因此，该方法对于深处界面相对无效。
另外的可能性在于在高温，即超过900℃甚至超过1000℃进行退火热处理。该处理可以改善界面I2处的DIT值，但对处于更深处的界面I1几乎没有效果。
此外，在许多现有应用中，希望得到薄的埋入式绝缘层(氧化物)，例如小于50nm，甚至小于20nm。
在那样的情况中，氧化物不再仅发挥电绝缘层的功能，而是形成电子元件的集成部，所述电子元件将形成在复合基材的表面上。
此外，位于底部的支持体Sup，不再仅具有机械功能，而且还具有电学功能。所述支持基材Sup可以选择性地包含埋入式结构，例如接地层(ground plane)，或可以为复合物。
结果，对位于埋入式绝缘层的任一侧的两个界面I1和I2处的DIT值的改善是理想的。
然而，众所周知，制造包含非常薄的埋入式绝缘层的复合基材很困难。因此，例如对于SOI型基材来说，已知氧化物层越薄，最终基材中的缺陷数越多。这主要是由于在粘结时被封在界面I1处的污染物、污染颗粒和气体的存在所造成。
为了改善该粘结，一种解决方案包括对将被粘结的表面中的至少一个表面，即支持体Sup的表面和/或绝缘体Oxy的表面进行等离子体活化。即使在200℃进行仅2个小时的退火，之后在界面I1处也可以由此获得高粘合能，接近于1J/m2[焦耳/米2]。
然而，等离子体活化会相当明显地导致界面I1的电学特性恶化，特别是其DIT值。
在这点上应当参考K.
Figure C20061015663900081
-Henriksen等的文章，“Oxide chargesinduced by plasma activation for wafer bonding”，Sensors and Actuators A102(2002)，第99-105页，该文章显示了等离子体活化对基材的电学性质的负效应。
发明内容
本发明旨在克服与现有技术有关的上述缺点。
更准确地说，本发明旨在提供一种获得复合基材的方法，所述复合基材具有薄的埋入式绝缘层，即小于50nm，甚至小于20nm，其甚至可以薄至5nm，并且具有良好的电学性质，即在所述绝缘层的两个界面处具有低DIT值。
为此，本发明涉及一种制造复合基材的方法，该种复合基材包含插入至称为“支持基材”的第一半导体基材和称为“活性层”的半导体材料层之间的称为“最终层”的薄绝缘层，所述方法的特征在于包括以下步骤：
-在所述支持基材上形成或沉积称为“第一层”的绝缘层和在称为“源基材”的第二基材上形成或沉积称为“第二层”的绝缘层；
-对所述第一和第二绝缘层中的至少一个进行等离子体活化；
-通过分子结合使所述支持基材与所述源基材粘结在一起，以使所述第一和第二绝缘层沿粘结界面接触并共同形成所述最终绝缘层；和
-将所述源基材的称为“后部”的部分剥离，从而仅保留构成所述活性层的材料厚度；
选择所述等离子体活化能的值和所述第一及第二绝缘层的各自厚度(e1，e2)以使活化的绝缘层仅在从其自由表面延伸的上部被活化，所述最终绝缘层的厚度在50纳米(50nm)以下，优选在20纳米(20nm)以下。
单独或组合采用的本发明的其他有利的和非限制性的特征如下：
·形成或沉积在所述支持基材上的所述第一绝缘层的厚度(e1)和形成或沉积在所述源基材上的所述第二绝缘层的厚度(e2)满足下列关系：
e1≥emp1+d1和e2≥emp2+d2
其中，emp1和emp2分别对应于在等离子体活化处理后其性质发生变化的所述第一绝缘层的厚度和所述第二绝缘层的厚度，d1和d2对应于所述第一及第二绝缘层各自的隧道(tunneling)距离；
·在所述第一和第二绝缘层与沉积或形成有所述第一和第二绝缘层的层的各界面处，当后者由硅形成并且所述绝缘层由二氧化硅(SiO2)形成时，所述第一和第二绝缘层的界面阱密度值(DIT)为1011·eV-1·cm-2以下，优选为数个1010·eV-1·cm-2以下；
·所述第一绝缘层和/或第二绝缘层由氧化物或由具有高介电常数的介电材料形成；
·等离子体活化包括将氧等离子体以50sccm～200sccm的流速施加于所述第一和/或第二绝缘层，室内的压力为50mTorr，对于200mm的基材等离子体功率约为250W，对于300mm的基材等离子体功率约为500W，施加时间为5秒～60秒。
所述方法还包括对被覆有其绝缘层的两个基材中的至少一个进行退火的步骤，所述步骤在中性气体与氢气的混合物中进行，温度接近于900℃，时间至少为2个小时，并且所述步骤在等离子体活化之前进行。
源基材的后部优选通过研磨和/或抛光进行剥离。
所述方法还包括在等离子体活化步骤之前进行的在源基材的内部形成脆弱区，并利用沿所述脆弱区进行的拆分将源基材的后部剥离。
所述脆弱区优选通过在源基材中植入原子物质而形成。在该后一种情况中，如果实施上述退火步骤，则其可以在植入步骤之前进行。
本发明特别适用于制造SOI基材，其中源基材由硅形成，第一和第二绝缘层由二氧化硅形成。
本发明还涉及一种复合基材，所述基材包含插入至称为“支持基材”的第一半导体基材和称为“活性层”的半导体材料层之间的至少一个绝缘层，所述绝缘层形成称为“最终”层的绝缘层，其总厚度在50纳米(50nm)以下，优选在20纳米(20nm)以下，并在其与所述支持基材的界面处和其与所述活性层的界面处其界面阱密度值(DIT)在1011·eV-1·cm-2以下，更优选在1010·eV-1·cm-2以下。
根据参考附图所作的下列说明，本发明的其他特征和优点将变得显而易见，其以说明性而非限制性的方式代表了可能的实施方案及其变化形式。
附图说明
在这些附图中：
图1A～1E是表示根据已知现有技术的实施方案制造SOI型基材的各步骤的图；
图2A～2E是表示根据本发明的第一实施方案的制造方法中的各步骤的图；
图3A～3E是表示在图2A～2E中描述的方法的变化图；
图4是显示了对于具有不同直径的两个基材，等离子体活化处理后被改变的绝缘层的厚度eap与被施加以产生所述等离子体的功率密度Dp的函数关系图；和
图5是显示“隧道”距离的图2E和3E的放大图。
具体实施方式
图2A显示了使用称为“支持基材”的第一基材1和称为“源基材”的第二基材2的本发明的方法。
如图2B中所示，在支持基材1上形成或沉积称为“第一绝缘层”的绝缘层31，并在源基材2上形成称为“第二绝缘层”的绝缘层32。
绝缘层31与支持基材1之间的界面的附图标记为311，层32与2之间的界面的附图标记为321。
绝缘层31、32的自由表面分别以附图标记310和320表示。
如图2C中所示，随后对两个绝缘层31、32中的至少一个进行等离子体活化。
然后制备表面310和320用于通过分子结合进行粘结(参见图2D)。
粘结界面的附图标记为5。
最后，将源基材2称为“后部”的部分剥离以在附图标记为4的最终复合基材中仅留下构成活性层20的所述材料的厚度(参见图2E)。
在所述复合基材4中，基材1作为机械支持体，就像它在现有技术中通常情况下那样。
此外，支持基材1还形成随后将制造在复合基材4表面上的电子元件的集成部。在本发明的说明书中，其中将在绝缘体31与支持基材1之间的界面311处得到具有低DIT值的材料，构成所述支持基材1的材料的性质和物理特性对所述电子元件的电学性能有影响。鉴于此，支持基材1优选由半导体材料形成。
此外，所述支持基材1甚至还可以包含将构成最终电子元件(如电极、接地层、通道等)的部件。
最后，为了制造多层结构，作为支持基材1，也可以具有复合基材。仅仅作为描述性实例，具有锗含量为20％的锗化硅(SiGe)外延层的批次(bulk)硅基材可以作为支持基材。
复合基材4的活性层20来自下述的源基材2。所述源基材2也由半导体材料形成。
仅仅作为描述性实例，可用作基材1和2的材料的各种实例列举如下：
·支持基材1：硅(Si)、碳化硅(SiC)、锗(Ge)、任何外延生长层，例如硅基材上的硅(Si)层、锗化硅(SiGe)层或氮化镓(GaN)层、或甚至是应变硅层；
·源基材2：硅(Si)、锗(Ge)、碳化硅(SiC)、氮化镓(GaN)、锗化硅(SiGe)、砷化镓(GaAs)或磷化铟(InP)。
绝缘层31、32选自例如氧化物层或氮化物层，如二氧化硅(SiO2)或氮化硅(Si3N4)；氮氧化锗(GexOyNz)；高介电常数(高k)的介电材料，例如二氧化铪(HfO2)、氧化钇(Y2O3)、三氧化锶钛(SrTiO3)、氧化铝(Al2O3)、氧化锆(ZrO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、它们的氮化物和它们的硅化物。
首先选择各绝缘层31或32的性质以使界面311和321的电学性能最优化，其次作为用于支持基材1和源基材2的材料的性质的函数。例如，为制造GeOI(绝缘体上锗)型的最终基材4，可以在硅支持基材上形成二氧化硅的薄层并在锗源基材上形成HfO2层。
优选绝缘体31、32在其电学性质方面具有优异品质。更准确的说，它们在界面311和321处具有尽可能低的DIT值。
举例来说，当层1和2由硅形成并且绝缘层31、32由二氧化硅形成时，界面311和321处的DIT值在1011·eV-1·cm-2以下，或者甚至在1010·eV-1·cm-2以下。
然后，当绝缘体是氧化物时，它要非常小心地形成从而形成品质最佳的氧化物，例如栅氧化层。在这点上应当参考Green等的文章，“Ultrathin(＜4nm)SiO2 and Si-O-N gate dielectric layers for silicon microelectronics：Understanding the processing，structure and physical and electrical limits”，Jourcal of Applied Physics，第90卷，No.5，2001年9月1日，第2086页。
其上将形成氧化物的基材1和2的表面例如使用“RCA”化学法中的处理通过深度清洁制备，以防止任何污染。
“RCA”处理包括使用下列溶液连续处理所述表面：
·已知缩写为“SC1”(标准清洁液1)的第一溶液，所述第一溶液包含氢氧化铵(NH4OH)、过氧化氢(H2O2)和去离子水的混合物；
·已知缩写为“SC2”(标准清洁液2)的第二溶液，所述第二溶液包含盐酸(HCl)、过氧化氢(H2O2)和去离子水的混合物。
然后通过分别对支持基材1和/或源基材2进行氧化热处理而获得氧化物，随后也可以选择性地进行“合成气体退火”(forming gas anneal，FGA)型的后氧化处理。
绝缘层31、32也可以通过低压化学气相沉积(LPCVD)或通过原子层沉积(ALD)法得到。
所述沉积可以选择性地通过基材1或2的表面钝化处理进行。作为实例，所述处理可以包括在沉积二氧化铪(HfO2)的绝缘层31或32之前，在硅上形成多个二氧化硅(SiO2)单层。
绝缘层31、32的厚度e1和e2的特征描述如下。
等离子体活化处理(图2C)在可以保持绝缘层与其邻近层之间的界面处的电学特性，尤其是DIT值的条件下进行。
表面的“等离子体活化”可以定义为使该表面暴露于等离子体，该处理特别可以在真空室或常压室中进行。
所述活化可以通过控制各种暴露参数，如供应至实施活化的室中的气体的性质、流速或压力，以及输入功率而进行。
在本发明的说明书中，将被覆有待活化的绝缘层的基材导入室中，然后例如将纯气体，通常为氧气(O2)、选择性的氮气(N2)、氩气(Ar)或氦气(He)或所述气体的混合物，如氧气和氦气、氧气和氩气或氦气和氮气送入室中。
所用气体的流速是活化室的体积和基材尺寸的函数。
优选将气体以10sccm～1000sccm(标准立方厘米每分钟)的流速送入，通常为50sccm～200sccm。例如，对于直径为200mm的基材使用75sccm的流速，而对于直径为300mm的基材使用200sccm的流速。
在等离子体处理过程中需要控制在室中建立的压力，以使其在10mTorr～200mTorr的范围，通常接近50mTorr(1mTorr等于1.33×10-1Pa)。
将等离子体引发然后通过施加如下的RF(射频)功率而维持：基材直径为200mm时功率在100W～2000W的范围，优选接近250W，基材直径为300mm时功率在100W～3000W的范围，优选接近500W。
然后使绝缘体的表面暴露于等离子体5秒～60秒，优选10秒～30秒。
在进行等离子体处理时，绝缘体的表面310和/或320经历离子轰击，其可以改变被处理的绝缘体的厚度emp(通过等离子体处理改变厚度)。
参照取决于它们是否涉及第一绝缘层31或第二绝缘层32的emp1或emp2，这些厚度可以作为用于施加等离子体的功率和用于该等离子体的暴露时间的函数进行调节。
然后各绝缘层31、32仅仅在其上部，即，在图中分别从自由表面310或320延伸的部分被改变。
作为以W/cm2表示的所施加的等离子体的功率密度Dp的函数，进行测定以确定通过等离子体处理30秒而发生变化的绝缘层的厚度emp。对二氧化硅层进行这些测定，等离子体是氧等离子体。所得结果如附图4中所示。
以三角形表示的结果对应于由直径为200mm的基材所得到的结果，以菱形表示的结果对应于由直径为300mm的基材所得到的结果。
这些结果表明等离子体处理会导致厚度超过8nm的氧化物层的性质发生变化。补充的测定显示该厚度可以更大，例如对于更高的功率密度。
结果，为防止等离子体处理影响界面311、321的DIT值，必须形成绝缘层，使其厚度e1或e2大于被等离子体改变的各厚度emp1和emp2。
因此，优选绝缘层31、32的厚度e1和e2满足下列关系：
e1≥emp1+d1
e2≥emp2+d2
其中，d1和d2分别表示第一绝缘层31和第二绝缘层32的“隧道”距离。
各绝缘体因此比通过等离子体处理而发生扰动的部分厚，至少将隧道距离作为安全厚度。
在说明书的其余部分以及权利要求书中，将隧道距离d1(对应的d2)定义为距界面311(对应的321)的距离，超过该距离则当使用由复合基材4制造的电子元件时由等离子体产生的阱或缺陷不能被“隧道”效应所掌控(charge)。
图5中显示了隧道距离d1和d2的放大图。
换言之，产生的缺陷充分远离界面311或321从而不会对其产生明显影响。隧道距离d1或d2取决于构成绝缘体、源基材和支持基材的材料的性质，还取决于所制造的电子元件的种类(这是因为隧道距离取决于界面周围的电场)。
技术人员将能够确定取决于这些参数值的d1和d2的值。作为实例，在CMOS技术中所使用的电压范围内，对于硅上Si氧化物(SiO2)，隧道距离约为2nm。
此外，确定第一绝缘层31的厚度e1和第二绝缘层32的厚度e2以使复合基材4的最终绝缘层3的总厚度优选不超过50nm，或更优选不超过20nm。该最终层3的厚度近似相当于e1与e2的和。然而，应当注意也可以在等离子体处理后和粘结前，对绝缘层31、32中的一层或两层进行轻微薄化。该薄化步骤如下所述。
最后，当所使用的绝缘层是具有高介电常数的材料，即，其相对介电常数εr明显高于SiO2(其εr接近于3.9)的相对介电常数的材料时，通常是使用以下公式将其厚度e转换成“当量氧化物厚度”“EOT”：
EOT＝(εSiO2/εr)·e
不管绝缘层3的性质如何，只要本发明适于形成薄的绝缘层3(＜50nm)，就可以理解如果该绝缘层由具有高介电常数的层形成，则可以得到很低的EOT。
将用于等离子体处理的暴露时间限制为其严格需要的时间也是适宜的。
所述时间优选小于1分钟，或更优选小于30秒。延长暴露时间可能会有导致电荷在绝缘体上累积和增大绝缘体的电荷密度(QBOX)的危险，而这将不利于改善在引言中讨论的电学性能。
对等离子体活化处理的参数以及两个绝缘层31和32的厚度的相应管理可以确保使等离子体处理所产生的缺陷远离界面311，或，对应的321。
在图2D和2E中描述的实施方案中，源基材2的后部通过研磨和/或抛光剥离。
参考图3A～3E对该方法的变化形式进行说明。仅对涉及剥离后部的被改变的那些步骤进行详细说明。
如图3B中所示，在源基材2的内部形成脆弱区22。所述脆弱区将基材2的活性层20与后部21划界。
区域22可以通过多孔区形成；在这点上应当参考K.Sakaguchi等的文章“
Figure C20061015663900161
by splitting porous Si layers”，The ElectroChemical SocietyInc PV99-3，Silicon-on-iultor technology and devices，P.L.Hemment，第117～121页。在该情况中，多孔区域在层32沉积之前形成。
区域22优选通过植入轻原子物质，优选氢和/或氦离子而形成，从而不会使薄氧化物32劣化。
关于植入条件，应当参考C.Maleville和C.Mazuré的文章，“SmartCutTM Technology：from 300 nm ultrathin SOI production to advancedengineered substrates”，Solid State Electronics 48(2004)，第1055～1063页。
应当注意，尽管图中未示出，但也可以小心进行原子物质植入步骤以在绝缘层32上沉积或形成氧化物或氮化物的保护层。
选择所述附加保护层的性质以便有助于其选择性的剥离，而不会损坏下方的绝缘层。这种剥离例如可以通过选择性蚀刻进行。
作为实例，如果所形成的绝缘体是SiO2，则可以沉积氮化硅(Si3N4)的保护层。该保护层将随后在粘结步骤之前被除去。
如果在等离子体活化过程中保留所述保护层，则选择适宜的等离子体功率时要考虑其厚度。
可以选择较高的所述功率，同时要关注隧道距离，在一些情况中所述较高的功率会产生较高的能量结合。
然后如上所述进行等离子体活化和粘结步骤(参见图3C、3D)。
在进行等离子体处理之前，要进行特定的清洁措施以确保除去会产生缺陷(例如绝缘体中的电荷(QBOX))的颗粒和金属污染物。为清洁SiO2表面，如上所述，可以使用“RCA”方案，该方案包括使用SC2溶液(已知该溶液可以除去这些污染物)进行清洁的步骤。
最后，如图3E中所示，沿区域22拆分后部21的步骤包括在所述脆弱区22处施加来源于退火或引入刮刀的热应力或机械应力。
在参考图2和3描述的上述两个实施方案的变化方式中，特别是如果形成非常薄的绝缘层(约5nm)，则绝缘层31、32可以在等离子体处理后和粘结前进行薄化。
必须小心不要剥离这样的厚度，超过该厚度会失去等离子体的“强粘结”效果。因此，已知在被等离子体活化的SiO2层中超过的薄化会使该效果开始消失。当薄化超过时该效果完全消失。在SiO2的情况中，SC1溶液可以用来蚀刻并除去选定的氧化物厚度。基于SC1的该步骤可以将该溶液中的清洁效果与蚀刻效果相结合。
在参考图2和3描述的上述两个实施方案的另一种变化方式中，在形成绝缘层31、32后，并在等离子体活化步骤前和任何原子物质植入前，也可以进行合成气体退火型处理，“FGA”。
所述“FGA”热处理优选在中性气体和氢气气氛中，在接近450℃的温度进行约30分钟至数小时的时间。
也可以在中性气体中在更高的温度进行热处理，例如对于SiO2可以在氩气中在超过900℃进行处理。
可以对基材1和2中的任意一个或两个进行所述热处理。
本发明的方法的优点在于以距离两个界面311和321足够大的距离形成粘结界面5，由此保持较低的界面阱密度值(DIT)。
根据本发明，在将被粘结的每一个基材1、2上形成绝缘层31、32也很重要，否则将存在于绝缘体与未被覆有绝缘体的基材之间的粘结界面将具有过高的DIT值并且由此具有偏低的电学性质，而这对于所面临的用途来说是不够的。
下面描述实施方案的一些特定实施例。
实施例1：氧化物层厚度为25nm的SOI型基材的制备
对直径为200mm的硅基材进行热氧化以在其上形成厚度为10nm的二氧化硅(SiO2)绝缘层。
以相同的方式，在相同尺寸的硅源基材上形成厚度为15nm的二氧化硅层。
然后，使两个基材经历“FGA”型退火热处理以得到两种氧化物的电学性质。
然后对硅源基材进行氢离子植入步骤，该步骤经由覆盖所述硅源基材的二氧化硅层进行。植入剂量为5.5×1016H+/cm2，植入能量为35keV。
然后，依次使用SC1溶液和SC2溶液对所述基材的上表面进行清洁。
然后在20℃对由此制备的源基材的二氧化硅层进行氧等离子体活化处理30秒，其中功率密度为0.8W/cm2，氧压力为50mTorr(6.66Pa)，流速为75sccm(标准立方厘米)。
等离子体活化改变了最大厚度超过5.5nm的氧化物层的性质。因而可以观察到氧化物层的厚度(15nm)明显大于经等离子体处理的厚度与隧道距离d(2nm)之和。因而，上述数学关系可以得到满足。
然后通过利用化学物进行漂洗和/或擦洗对将要接触的表面进行清洁，然后再通过分子结合进行粘结。
最后，以350℃～600℃的温度进行数小时的热处理以将源基材的后部与活性层分离并拆分。
拆分后，对SOI基材的表面进行修整(即，稳定化、薄化和抛光步骤)。
等离子体活化处理前的界面311和321的DIT值分别约为几个1010·eV-1·cm-2。
所得到的最终复合基材分别具有与界面311和321的数量级相同等级的DIT值。
对于直径为300mm的硅基材使用150sccm(标准立方厘米)的流速可以获得相同的结果。
实施例2：氧化物厚度为11nm的SOI型基材的制备
采用实施例1的步骤，支持基材上和源基材上氧化物的厚度分别为3nm和10nm。然后将所得到的氧化物在由氩气中包含2％的氢气形成的气氛中，在450℃处理约1小时(FGA处理，合成气体退火)以改善DIT值。
将包含最厚氧化物层的源基材用功率为2W/cm2的等离子体活化，导致氧化物层变化超过约7nm。
将该经等离子体处理的绝缘层在SC1溶液中进行清洁，所用的浓度、温度和时间足以将该层蚀刻超过2nm的深度。
所得到的最终复合基材是SOI型结构，其包括厚度约为11nm的埋入式绝缘层并具有良好的电学性质，特别是DIT约为几个1010·eV-1·cm-2。
实施例3：氧化物厚度为20nm的GeOI型基材的制备
在直径为200mm的批次锗的源基材上形成5nm的HfO2层。在变化形式中，源基材可以由其上具有通过外延生长而形成的锗层的200mm的硅晶片构成。
在硅(Si)支持基材上形成15nm的二氧化硅(SiO2)层。
然后在20℃对支持基材的二氧化硅层进行氧等离子体活化处理30秒，其中功率密度为0.4W/cm2，氧压力为50mTorr(6.66Pa)，流速为75sccm。
然后进行粘结，随后通过使用SmartCutTM方法进行拆分将锗源基材的上部剥离。得到GeOI基材，其在与锗的界面处具有约为几个1011·eV-1·cm-2的DIT值，在与硅的界面处具有几个1010·eV-1·cm-2的DIT值。
应当注意所得到的DIT值比前述实施例高，这是因为目前还不能完全掌握锗(Ge)表面的制备和用于这些材料的适宜的绝缘体的选择。未来有可能对表面处理和选择用作绝缘体的材料以及它们的形成条件进行更为明智的选择，从而得到更低的DIT值。这里提出的本发明可以适应所述技术中的变化。
实施例4：复合基材的制备
除了支持基材不是批次硅基材而是混和SOI型基材以外，进行实施例3的步骤。其由硅支持基材、150nm的埋入式SiO2层和表面的100nm的硅(Si)层形成。
所述混和支持基材的表面层被氧化超过约10nm以形成厚度约为20nm的二氧化硅。
然后，如前述实施例所述进行等离子体活化、粘结和剥离源基材的后部。最后，形成具有下列结构的复合结构体，依次为：
·支持基材；
·150nm的二氧化硅绝缘体；
·90nm的Si层；
·20nm的氧化物层；
·5nm的HfO2层；
·最终Ge层。
实施例5：其中每一个埋入式绝缘层部很薄的双SOI型基材的制备
将实施例1进行一次，然后在实施例1的方法的最后将首次得到的SOI基材再次用作支持基材。
由此获得依次包含下列结构的复合基材：
·支持基材；
·25nm的二氧化硅绝缘体；
·50nm的Si层；
·25nm的二氧化硅层；
·50nm的最终硅层。
根据实施例4和5得到的复合基材在其每一个界面处具有良好的电学性质，即使在最深的界面也是如此，而通过FGA型最终处理则无法实现上述效果。

Claims (23)

1.一种制造复合基材(4)的方法，所述复合基材包含插入至称为“支持基材”的第一半导体基材(1)和称为“活性层”的半导体材料层(20)之间的称为“最终层”的至少一个薄绝缘层(3)，所述方法的特征在于包括以下步骤：
-在所述支持基材(1)上形成或沉积称为“第一层”的绝缘层(31)和在称为“源基材”的第二基材(2)上形成或沉积称为“第二层”的绝缘层(32)；
-对所述第一绝缘层(31)和第二绝缘层(32)中的至少一个进行等离子体活化；
-通过分子结合使所述支持基材(1)与所述源基材(2)粘结在一起，以使所述第一和第二绝缘层(31，32)沿粘结界面(5)接触并共同形成所述最终绝缘层(3)；和
-将所述源基材(2)的称为“后部”的部分(21)剥离，从而仅保留构成所述活性层(20)的材料厚度；
选择所述等离子体活化能的值和所述第一及第二绝缘层(31，32)的各自厚度(e1，e2)以使活化的绝缘层(31，32)仅在从其自由表面(310，320)延伸的其上部被活化，并且所述最终绝缘层(3)的厚度为50纳米以下。
2.如权利要求1所述的方法，其特征在于形成或沉积在所述支持基材(1)上的所述第一绝缘层(31)的厚度e1和形成或沉积在所述源基材(2)上的所述第二绝缘层(32)的厚度e2满足下列关系：
e1≥emp1+d1和e2≥emp2+d2
其中，emp1和emp2分别对应于在等离子体活化处理后其性质发生变化的所述第一绝缘层(31)的厚度和所述第二绝缘层(32)的厚度，d1和d2分别对应于所述第一及第二绝缘层的“隧道”距离。
3.如权利要求1或2所述的方法，其特征在于在所述第一和第二绝缘层(31，32)与沉积或形成有所述第一和第二绝缘层(31，32)的层的各界面(311，321)处，当后者由硅形成并且所述绝缘层由二氧化硅SiO2形成时，所述第一和第二绝缘层(31，32)的界面阱密度DIT值为1011·eV-1·cm-2以下。
4.如权利要求1或2所述的方法，其特征在于所述第一绝缘层(31)和/或所述第二绝缘层(32)是氧化物。
5.如权利要求1或2所述的方法，其特征在于所述第一绝缘层(31)和/或所述第二绝缘层(32)是具有高介电常数的介电材料，所述具有高介电常数的介电材料为相对介电常数εr高于SiO2的相对介电常数的材料。
6.如权利要求5所述的方法，其特征在于所述具有高介电常数的介电材料选自由二氧化铪HfO2、氧化钇Y2O3、三氧化锶钛SrTiO3、氧化铝Al2O3、二氧化锆ZrO2、五氧化二钽Ta2O5、二氧化钛TiO2、它们的氮化物和它们的硅化物组成的组。
7.如权利要求4所述的方法，其特征在于所述第一氧化物层(31)和/或所述第二氧化物层(32)分别通过所述支持基材(1)和/或所述源基材(2)的热氧化而得到。
8.如权利要求1或2所述的方法，其特征在于所述等离子体活化包括将氧等离子体以50sccm～200sccm的流速施加于所述第一和/或第二绝缘层(31，32)，室内的压力为50mTorr，对于200mm的基材等离子体功率为250W，对于300mm的基材等离子体功率为500W，施加时间为5秒～60秒。
9.如权利要求1或2所述的方法，其特征在于所述方法还包括对用其绝缘层(31，32)被覆的两个基材(1，2)中的至少一个进行退火的步骤，所述步骤在中性气体与氢气的混和物中进行，温度为900℃，时间至少为2小时，并且所述步骤在所述等离子体活化之前进行。
10.如权利要求1或2所述的方法，其特征在于所述源基材(2)的所述后部(21)通过研磨和/或抛光进行剥离。
11.如权利要求1或2所述的方法，其特征在于所述方法包括在所述等离子体活化步骤之前进行的在所述源基材(2)的内部形成脆弱区(22)，并沿所述脆弱区(22)通过拆分将所述源基材(2)的所述后部(21)剥离。
12.如权利要求11所述的方法，其特征在于所述方法包括，在形成所述第二绝缘层(32)之后，进行用于向所述源基材(2)内植入原子物质的步骤以在其中界定所述脆弱区(22)。
13.如权利要求12所述的方法，其特征在于在中性气体中和在氢气中进行的所述退火步骤在所述原子物质植入步骤之前实施。
14.如权利要求1或2所述的方法，其特征在于所述方法包括在所述等离子体活化之后并在粘结之前进行的对所述第一和第二绝缘层(31，32)中的至少一个进行薄化的步骤。
15.如权利要求1或2所述的方法，其特征在于所述源基材(2)由硅形成，所述第一和第二绝缘层(31，32)由二氧化硅形成。
16.如权利要求1或2所述的方法，其特征在于所述最终绝缘层(3)的厚度为20纳米以下。
17.如权利要求3所述的方法，其特征在于所述第一和第二绝缘层(31，32)的界面阱密度DIT值为1010·eV-1·cm-2以下。
18.一种复合基材(4)，其特征在于所述基材包含插入至称为“支持基材”的第一半导体基材(1)和称为“活性层”的半导体材料层(20)之间的至少一个绝缘层(31，32)，所述绝缘层(31，32)形成称为“最终”层的绝缘层(3)，其总厚度为50纳米以下，并在其与所述支持基材(1)的界面(311)处和其与所述活性层(20)的界面(321)处的界面阱密度DIT值为1011·eV-1·cm-2以下。
19.如权利要求18所述的复合基材，其特征在于所述绝缘层(3，31，32)由氧化物形成。
20.如权利要求18或19所述的复合基材，其特征在于所述绝缘层(3，31，32)由具有高介电常数的介电材料形成，所述具有高介电常数的介电材料为相对介电常数εr高于SiO2的相对介电常数的材料。
21.如权利要求18或19所述的复合基材，其特征在于所述活性层(20)由选自硅Si、锗Ge、碳化硅SiC、氮化镓GaN和锗化硅SiGe的材料制成。
22.如权利要求18或19所述的复合基材，其特征在于所述最终绝缘层(3)的总厚度为20纳米以下。
23.如权利要求18或19所述的复合基材，其特征在于所述最终绝缘层(3)的界面阱密度DIT值为1010·eV-1·cm-2以下。
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