CN100539075C - 双层多孔性介电层和半导体介电层内连线结构的制造方法 - Google Patents

双层多孔性介电层和半导体介电层内连线结构的制造方法 Download PDF

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Abstract

本发明提供一种双层多孔性介电层和半导体介电层内连线结构及其制造方法。该双层多孔性介电层和半导体介电层内连线结构包括底层介电层和顶层介电层。底层介电层与顶层介电层的原子成分相同，但介电常数值较高，且底层介电层成为顶层介电层的蚀刻停止层，顶层介电层可作为化学机械研磨停止层。双层多孔性介电层和半导体介电层内连线结构的制造方法包括形成具有第一成孔剂含量的底层介电层；形成顶层介电层，其成孔剂含量较上述第一成孔剂含量高；进行固化工艺，以使底层介电层残留的成孔剂含量比顶层介电层少。本发明使得顶部介电层的介电常数较低，同时维持与现有技术较高介电常数的单层介电层同样的薄膜硬度，并可降低工艺成本。

Description

双层多孔性介电层和半导体介电层内连线结构的制造方法
技术领域
本发明涉及一种高速、可靠电子信号传输的超大型集成电路的内连线结构，特别涉及一种双层多孔性内连线结构及其制造方法。
背景技术
低介电常数介电层加上铜双镶嵌内连线结构为公知的半导体工艺，用于高速和可靠电子信号传输的超大型集成电路(very large scale semiconductorintegrated circuits，VLSI)，特别用于集成电路的元件特征尺寸持续缩小的情况下。当介电材料的介电常数非常小到明显降低层间/内部介电层(inter/intra-metal layer)的电容时，会转而减少信号的电阻-电容延迟(RCdelay)且有助于提高信号完整度(signal integrity)。多孔性低介电常数(porouslow-k，PLK)介电材料面临的主要工艺障碍为如何与目前的集成电路工艺完全相容。这些障碍包括介电常数和材料硬度难以控制、蚀刻速率难以控制、控制时间的沟槽蚀刻工艺的蚀刻轮廓(profile)难以控制、沟槽/介层孔底部粗糙度较差，以及抵抗化学机械研磨的材料强度较差等。上述公知的多孔性低介电常数的介电材料的缺点会导致较差的元件特性和较差的元件可靠度，举例来说，因沟槽深度的变异较大而造成的金属导线的电阻的变异较大、因介层孔底部较粗糙而造成层间介电层的电容较高、因介层孔底部较粗糙而造成铜的扩散、因介层孔底部及/或沟槽底部的不连续的铜/氮化钽/多孔性低介电常数介电材料界面的较差的界面粘着度而造成较差的元件可靠度、因较差的材料硬度而造成沟槽介电层的化学机械研磨严重凹陷等。
高成本的额外工艺用于减轻上述问题。举例来说，在双镶嵌结构顶面上沉积个别的化学机械研磨停止层(separate CMP polish stoplayer)，以保护顶层介电层不受化学机械研磨或清洁工艺的侵蚀，且可视为化学机械研磨停止层。在介层孔和沟槽之间形成牺牲沟槽蚀刻停止层(dedicated trench etch stoplayer)，以较好地控制沟槽蚀刻轮廓。这些额外工艺仅能解决部分的问题，且需要额外的工艺资源，因而增加整体的制造成本。
因此需要有一种低介电常数内连线结构及其制造方法来解决上述问题。
发明内容
本发明提供一种内连线结构，以解决现有技术产生的较差的元件特性和元件可靠度等问题。本发明的内连线结构包括基板，其具有图案化双层多孔性介电层，上述图案化双层多孔性介电层位于上述基板的正上方，其等效介电常数小于或等于2.2，上述图案化双层多孔性介电层包括底层介电层和顶层介电层。上述底层介电层和上述顶层介电层未被埋藏层分隔，其中上述底层介电层和上述顶层介电层具有相同的原子成分，且上述底层介电层成为上述顶层介电层的内部蚀刻停止层，上述顶层介电层可成为上述顶层介电层的化学机械研磨停止层；金属导线区域，形成于上述图案化双层多孔性介电层中。
本发明的双层多孔性内连线结构通过微调等离子体增强型化学气相沉积工艺参数和后续的固化工艺参数，以达到理想的孔洞尺寸、孔洞密度和介电层薄膜强度，从而提供介电层较佳的化学和物理强度。较佳的介电层薄膜硬度会使蚀刻速率易于控制，且改善沟槽/介层孔的底部粗糙度。如此，会导致较佳的阻障层的界面粘着度以防止铜的扩散、较佳的铜/氮化钽/介电材料界面，并且降低层间介电层电容。较佳的介电层薄膜硬度可让顶层介电层成为化学机械研磨停止层。本发明较佳实施例的双层多孔性内连线结构不需要牺牲沟槽蚀刻停止层，从而使工艺成本降低。
本发明的双层多孔性内连线结构提供双层介电层的不同的介电层特性(介电常数和材料硬度)，使得底层介电层在顶层介电层的沟槽蚀刻工艺期间，可成为内部蚀刻停止层(inherent etch stop layer)。相较于用于现有技术蚀刻形成沟槽的利用时间控制的控制反应式离子蚀刻(reactive ion etching，RIE)工艺，本发明较佳实施例的内部蚀刻停止层，在沟槽蚀刻工艺期间，可以精确且均匀地控制沟槽深度。如此，可以精确且均匀地控制金属导线的电阻，且使得金属导线不会有厚度变异。另外，本发明较佳实施例的双层多孔性内连线结构不需要埋藏蚀刻停止层，可降低工艺成本。
本发明的双层多孔性内连线结构，由于双层介电层结构的顶层介电层的介电常数较低，因而提供较低的介电常数。且同时维持与现有技术较高介电常数的单层介电层同样的薄膜硬度。
本发明提供一种双层多孔性介电层的制造方法，包括下列步骤：在基板的表面上形成第一介电层，其具有第一成孔剂含量；在该第一介电层上形成第二介电层，其具有第二成孔剂含量，该第二成孔剂含量大于该第一成孔剂含量；对该第一介电层和该第二介电层进行第一固化工艺，其中去除该第一介电层的所有的成孔剂，以及去除该第二介电层的部分而非全部的成孔剂；在该第二介电层上形成第三介电层；以及对该第一介电层、该第二介电层和该第三介电层进行第二固化工艺，其中第二固化工艺期间去除该第二介电层的所有的成孔剂。
上述双层多孔性介电层的制造方法中，该第一介电层、该第二介电层和该第三介电层可包括低介电常数材料。
上述双层多孔性介电层的制造方法中，该低介电常数材料可为有机介电材料，包括碳、氧或氢。
上述双层多孔性介电层的制造方法中，该有机介电材料可选自下列族群：有机硅玻璃、多孔性甲基硅酸盐、含氢硅酸盐或其组合。
上述双层多孔性介电层的制造方法中，该第一介电层、该第二介电层和该第三介电层的形成方式可包括化学气相沉积工艺。
上述双层多孔性介电层的制造方法中，该第一固化工艺和第二固化工艺可为紫外线热固化工艺。
上述双层多孔性介电层的制造方法中，该成孔剂可选自下列族群：α-松油烯、β-松油烯、γ-松油烯或其组合。
本发明另提供一种半导体介电层内连线结构的制造方法，以解决现有技术的问题。本发明的半导体介电层内连线结构的制造方法包括下列步骤：
(a)在基板的表面上形成第一介电层；
(b)直接在上述第一介电层上形成第二介电层，其中上述第二介电层含有的成孔剂多于上述第一介电层含有的成孔剂；
(c)对上述第一介电层和上述第二介电层进行第一固化工艺，其中去除上述第一介电层的所有的成孔剂，以及去除上述第二介电层的部分而非全部的成孔剂；
(d)在上述第一介电层和上述第二介电层中形成多个介层孔开口和多个沟槽开口，其中上述多个介层孔开口形成在上述第一介电层中，上述多个沟槽开口形成在上述第二介电层中；
(e)在上述多个介层孔开口和上述多个沟槽开口中填入至少一种导电金属；
(f)平坦化上述导电金属且停止在上述第二介电层上；
(g)在上述第二介电层上形成第三介电层；以及
(h)对上述第一介电层、上述第二介电层和上述第三介电层进行第二固化工艺，其中在第二固化工艺期间去除上述第二介电层的所有的成孔剂。
上述半导体介电层内连线结构的制造方法中，该基板可包括介电层、导电层、阻障层、粘着促进层、半导体芯片或其组合。
上述半导体介电层内连线结构的制造方法中，该第一介电层、该第二介电层和该第三介电层可为低介电常数材料，包括碳、氧或氢。
上述半导体介电层内连线结构的制造方法中，该有机介电材料可选自下列族群：有机硅玻璃、多孔性甲基硅酸盐、含氢硅酸盐或其组合。
上述半导体介电层内连线结构的制造方法中，可利用化学气相沉积工艺形成该第一介电层、该第二介电层和该第三介电层。
上述半导体介电层内连线结构的制造方法中，该第一固化工艺和第二固化工艺可为紫外线热固化工艺。
上述半导体介电层内连线结构的制造方法中，形成该介层孔开口和该沟槽开口可包括两道光刻及蚀刻步骤。
本发明半导体介电层内连线结构的制造方法在沟槽工艺期间会使顶部介电层的介电常数值增加较少，即造成较少的介电常数损伤(k damage)，使得顶部介电层提供较低的介电常数。且同时维持与现有技术较高介电常数的单层介电层同样的薄膜硬度。
本发明半导体介电层内连线结构的制造方法通过微调等离子体增强型化学气相沉积工艺参数和后续的固化工艺参数，改善了介电层薄膜强度。较佳的介电层薄膜硬度可让顶层介电层成为化学机械研磨停止层。本发明较佳实施例的双层多孔性内连线结构不需要牺牲沟槽蚀刻停止层，从而使工艺成本降低。
本发明双层多孔性内连线结构的制造方法，会使双层介电层具有不同的介电层特性(介电常数和材料硬度)，这使得底层介电层在顶层介电层的沟槽蚀刻工艺期间，可成为内部蚀刻停止层。如此，可以精确且均匀地控制金属导线的电阻，且金属导线不会有厚度变异。另外，本发明较佳实施例的双层多孔性内连线结构不需要埋藏蚀刻停止层，可降低工艺成本。
附图说明
图1-图6b为本发明较佳实施例的内连线结构的工艺剖面图。
图7为本发明较佳实施例的双层介电层对单层介电层的薄膜硬度比较图。
图8为本发明较佳实施例的双层介电层对单层介电层的界面粘着强度比较图。
图9为本发明较佳实施例的双层介电层的傅立叶转换红外线(FTIR)光谱图，其显示双层介电层的交联键结特性。
其中，附图标记说明如下：
10、50～双层低介电常数介电层结构；10′、50′～固化双层低介电常数介电层结构；20～介层孔开口；30～沟槽开口；35～阻障层：40～导电金属；100～基板；110～第一低介电常数介电层；120～第二低介电常数介电层；110′、210′～完全固化底层介电层；120′、220′～部分固化顶层介电层；120＂～完全固化顶层介电层；210、220～介电层；201～第一固化工艺；601～第二固化工艺。
具体实施方式
以下利用工艺剖面图更详细地说明本发明较佳实施例的双层多孔性介电层的形成方法。在本发明各实施例中，相同的符号表示相同或类似的元件。
本发明较佳实施例特别有助于低介电常数的双镶嵌(dual damascene，DD)内连线结构。本发明较佳实施例可包括以下优点：低介电常数的层间介电层具有优良的物理和化学强度、层间介电层的介电常数较低，因而其电容值较低、能改善层间介电层的介电常数和薄膜强度控制、沟槽/介层孔底部粗糙度较佳、能精确且均匀地控制沟槽深度、沟槽蚀刻工艺期间对介电常数的伤害较低、不需要埋藏蚀刻停止层、不需要化学机械研磨停止层、对其他镶嵌内连线工艺具有优良的工艺相容度，以及可有或没有蚀刻停止层(etchingstop layer，ESL)。
请参考图1，其显示本发明较佳实施例的起始结构的剖面图。如图1所示的结构包括基板100，其可包括介电层、导电层、阻障层、粘着促进层(adhesion promoting layer)、半导体芯片或其组合。当半导体芯片用做基板时，上述芯片可包括形成于芯片上的各种电路及/或元件。为便于描述本发明较佳实施例，基板100包括例如公知铜镶嵌工艺中的位于金属化铜层(图未显示)上方的阻障金属层，阻障金属例如为氮化钽(TaN)。当上述阻障金属层显示为连续层时，本领域技术人员可知其下的层可为例如金属化结构的公知图案化区域。图1还显示直接在基板100上形成第一低介电常数介电层110，以及直接在第一低介电常数介电层110上形成第二低介电常数介电层120。在本发明较佳实施例中，第一低介电常数介电层110和第二低介电常数介电层120具有相同的原子成分，且两者较佳为多孔性介电层。“低介电常数”一词表示介电材料的介电常数(k)小于现有技术二氧化硅(SiO2)的介电材料的介电常数(k＝3.9～4.2)。更佳地，用于本发明实施例的“低介电常数”一词表示介电材料的介电常数介于2.1至2.9之间，然而并不包括具有其他介电常数的介电材料。组成双层介电层的每一层的精确介电常数在后段描述。
上述第一和第二低介电常数介电层利用原位(in-situ)两步骤沉积工艺(双层介电层)沉积多孔性介电材料形成。第一低介电常数介电层110和第二低介电常数介电层120的材质可为不同种类的无机(inorganic)或有机(organic)低介电常数介电材料，其利用各种薄膜沉积工艺形成，举例来说，利用化学气相沉积(chemical vapor deposition，CVD)、等离子体增强型化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、旋转涂布(spin-on coating)或类似的工艺形成。在本发明较佳实施例中，第一低介电常数介电层110和第二低介电常数介电层120的低介电常数材料为具有相同原子成分的多孔性有机介电材料，其选自下列族群：有机硅玻璃(organicsilicate glass，OSG)、多孔性甲基硅酸盐(porous methylsilsesquioxane，p-MSQ)、含氢硅酸盐(hydrogen silsesquioxane，HSQ)或其组合，然而并不包括其他含有碳(C)、氧(O)或氢(H)的有机介电材料。第一低介电常数介电层110(此处可视为层间介电层)利用等离子体增强型化学气相沉积工艺，接着进行成孔处理工艺(pore formation treatment)(或为等离子体增强型化学气相沉积成孔剂工艺(PECVD porogen approach))形成。在本发明较佳实施例中，在沉积工艺期间，等离子体增强型化学气相沉积成孔剂工艺将气态的成孔前体(pore forming precursor)(又称成孔剂前体(porogen-precursor))，以及气态的形成前体的有机硅玻璃(organic siliconglass，OSG)结构(又称结构形成物，structure-former)导入等离子体增强型化学气相沉积腔体中。在沉积工艺期间，利用沉积机台控制成孔剂前体和OSG结构形成物的流量比例。因此，沉积的介电材料含有成孔剂。在后续工艺步骤中，利用热固化工艺去除成孔剂，以在沉积的介电材料中产生孔洞，这在后段描述。在本发明较佳实施例中，成孔剂前体选自下列族群：α-松油烯(alpha-Terpinene，ATRP)、β-松油烯(beta-Terpinene)、γ-松油烯(gamma-Terpinene)或类似的材质。成孔剂前体和OSG结构形成物的流量比例，以及热固化工艺的参数决定介电材料的介电常数值和硬度(hardness)。
形成上述第一低介电常数介电层110之后，直接在第一低介电常数介电层110上形成第二低介电常数介电层(又称为沟槽介电层)120，第二低介电常数介电层120较佳利用类似于形成第一低介电常数介电层110的等离子体增强型化学气相沉积方式形成，但其成孔剂前体对OSG结构形成物的流量比例较高。在本发明较佳实施例中，形成第二低介电常数介电层120的多孔性有机介电材料与形成第一低介电常数介电层110的多孔性有机介电材料相同。如图1所示，沉积第二低介电常数介电层120之后，形成双层低介电常数介电层结构10，上述双层低介电常数介电层结构10利用原位两步骤沉积工艺形成。
如图2所示，形成双层低介电常数介电层结构10之后，对双层低介电常数介电层结构10进行第一固化工艺201。此步骤将双层低介电常数介电层结构10中的成孔剂加热至超过其分解温度(decomposition temperature)，并且在双层低介电常数介电层结构10中产生孔洞。在本发明较佳实施例中，第一固化工艺201为紫外线热固化工艺(UV thermal curing process)。固化后介电层中的孔洞尺寸和孔洞体积百分比决定其介电常数值。热固化工艺的参数决定固化后介电层的硬度。在本发明较佳实施例中，可选择第一固化工艺201的参数，以使第一低介电常数介电层110完全固化且完全交联(crosslink)，以达到高于第二低介电常数介电层120的理想的介电常数，和理想的硬度。但此时第二低介电常数介电层(沟槽介电层)120，由于其具有较高的成孔剂含量，仅部分固化且部分交联。如图2所示的固化层标示为固化双层低介电常数介电层结构10′，其包括完全固化底层介电层110′和部分固化顶层介电层120′。
在本发明较佳实施例中，用以形成完全第一低介电常数介电层110的等离子体增强型化学气相沉积工艺在220℃至270℃的温度范围下进行，较佳为250℃、工艺时间范围介于10秒至3分钟之间、稀释气体流速介于1000SCCM至5000SCCM之间、射频等离子体功率介于400W至1000W之间。成孔剂前体对总气体流量比例介于50％至60％之间，且成孔剂前体的气体流速约为3000SCCM，较总气体的气体流速高约4000SCCM。形成第二低介电常数介电层120的等离子体增强型化学气相沉积工艺在220℃至270℃的温度范围下进行，较佳为250℃、工艺时间范围介于10秒至3分钟之间、稀释气体流速介于1000SCCM至5000SCCM之间、射频等离子体功率介于400W至1000W之间。成孔剂前体对总气体流量比例介于70％至80％之间，且成孔剂前体的气体流速约为3000SCCM，较总气体的气体流速高约4000SCCM。
上述第一固化工艺201的工艺参数较佳使第一低介电介电层110完全固化且完全交联，且使第二低介电介电层120仅部分固化且部分交联。理想的“完全固化”意思是去除100％的成孔剂。实际上，假如进行固化工艺之后，若该层残留的成孔剂小于10％，即可视为完全固化。在本发明较佳实施例中，第一固化工艺201的紫外线热固化工艺在以下条件下进行：1500W/cm2的紫外线功率、温度范围为370℃至430℃、工艺时间范围为5分钟至15分钟的，较佳条件是温度范围为390℃至400℃、时间范围为5分钟至15分钟。进行第一固化工艺201之后，会增加顶层介电层120′的硬度，使其可作为化学机械研磨停止层(CMP stop layer)。
进行第一固化工艺201之后，对如图2所示的固化双层低介电常数介电层结构10′进行光刻及蚀刻工艺。如图3所示，形成用于金属导线的开口。在本发明较佳实施例中，利用“介层孔优先(via-first)”的光刻及蚀刻工艺形成开口。首先，在固化双层低介电常数介电层结构10′上形成光阻层(图未显示)。接着，进行光刻工艺，对光阻层曝光，以形成介层孔图案。然后，经由显影工艺在光阻层中形成介层孔图案。之后，进行各向异性蚀刻工艺以在固化双层低介电常数介电层结构10′形成介层孔开口20。上述各向异性蚀刻工艺蚀刻部分固化顶层介电层120′、完全固化底层介电层110′，且停止在基板100上。在本发明较佳实施例中，在反应式离子蚀刻机(RIE reactor)中进行形成介层孔开口20的上述各向异性等离子体蚀刻工艺。上述各向异性等离子体蚀刻工艺的蚀刻气体为混合物，其包括气体流速介于10SCCM至50SCCM之间的四氟化碳(CF4)、气体流速介于5SCCM至30SCCM之间的八氟环丁烷(C4F8)，以及气体流速介于300SCCM至1000SCCM之间的运载气体(carrier gas)，其由氩气(Ar)或氮气(N2)组成。可调整运载气体的气体流速，以使蚀刻反应腔中的压力维持在20毫托至60毫托之间。功率介于1000W至2000W之间的射频等离子体在蚀刻反应腔中放电轰击，并蚀刻完全固化底层介电层110′，直到到达蚀刻终点。上述各向异性等离子体蚀刻工艺对基板100的蚀刻选择比介于1：20至1：100之间。上述各向异性等离子体蚀刻工艺可允许约20％的过蚀刻周期(over etch period)，以确保完全去除位于介层孔开口20底部的完全固化底层介电层110′，并暴露出基板100，以形成介层孔插塞。
然后，去除上述光阻层。且在固化双层低介电常数介电层结构10′上形成新光阻层(图未显示)。接着，进行光刻工艺，对上述新光阻层曝光，以形成沟槽图案。然后，经由显影工艺在上述新光阻层中形成沟槽图案。之后，进行各向异性蚀刻工艺，去除一部分部分固化顶层介电层120′，且停止于完全固化底层介电层110′上。上述蚀刻工艺形成沟槽开口30。在其他实施例中，完全固化底层介电层110′作为蚀刻部分固化顶层介电层120′的内部蚀刻停止层，因而不需要埋藏停止层(buried stoplayer)。利用上述工艺形成的本发明实施例的完全固化底层介电层110′，可以达到较高的介电常数和材料硬度等优异的介电层特性。在本发明较佳实施例中，在同一个反应式离子蚀刻机中进行各向异性等离子体蚀刻工艺，以形成沟槽开口30。上述各向异性等离子体蚀刻工艺的蚀刻气体为混合物，其包括气体流速介于100SCCM至600SCCM之间的四氟化碳气体，以及气体流速介于150SCCM至650SCCM之间的运载气体，上述运载气体由氩气或氮气组成。可调整运载气体的气体流速，以使蚀刻反应腔中的压力维持在100毫托至200毫托之间。以功率介于200W至750W之间的射频等离子体在蚀刻反应腔中放电轰击，以蚀刻部分固化顶层介电层120′，直到到达蚀刻终点。上述各向异性等离子体蚀刻工艺对完全固化底层介电层110′的蚀刻选择比介于1：1.05至1：1.2之间。上述各向异性等离子体蚀刻工艺以时间模式(time mode)控制，且可允许约10％的过蚀刻(over-etch)周期，以确保完全去除位于沟槽开口30底部的部分固化顶层介电层120′，并暴露出完全固化底层介电层110′，以便填入金属。
在本发明其他实施例中，“沟槽优先”的光刻和蚀刻工艺可以用来形成作为金属导线的开口。同样地，完全固化底层介电层110′可作为部分固化顶层介电层120′的蚀刻停止层。
然后，用导电金属40填充介层开口孔20和沟槽开口30，再平坦化其表面之后，以形成如图4所示的结构。在本发明较佳实施例中，在填充导电金属40之前，在介层孔开口20和沟槽开口30中形成阻障层35。阻障层35可较好地阻挡导电金属40扩散进入介电层中。阻障层35的材质较佳选自下列族群：氮化钛(TiN)、氮化钽、钽(Ta)、钛(Ti)、钨(W)、氮化钨(TiW)、铬(Cr)、铌(Nb)、钼(Mo)或其组合。阻障层35较佳可利用包括化学气相沉积、等离子体辅助型化学气相沉积(plasma assisted chemical vapordeposition)、溅镀(sputtering)、电镀(electroplating)或类似的沉积工艺形成。在本发明较佳实施例中，利用反应式溅镀法(reactive sputtering)形成材质为氮化钽的阻障层35。导电金属40的材质较佳选自下列族群：铝(Al)、铜(Cu)、银(Ag)、钨(W)或其合金，本领域技术人员也可利用例如导电陶瓷(conductive cernamic)的其他导电物作为导电金属40。可利用包括化学气相沉积、等离子体辅助型化学气相沉积、溅镀、电镀或类似的沉积工艺，将导电金属40填入介层孔开口20和沟槽开口30。在本发明较佳实施例中，利用电镀工艺，在介层孔开口20和沟槽开口30中填入材质为铜的导电金属40。
将导电金属40填入介层孔开口20和沟槽开口30之后，对固化双层低介电常数介电层结构10′进行例如化学机械研磨(chemical mechanical polishing)的平坦化工艺，以去除部分固化顶层介电层120′上方的导电金属40。在本发明较佳实施例中，可选择上述第一固化工艺201的工艺参数，以使部分固化顶层介电层120′经过第一固化工艺201之后到达想要的薄膜硬度，直到可作为化学机械研磨停止层。在其他实施例中，可在顶层介电层120′顶面上沉积另一化学机械研磨停止层(图未显示)，其材质及形成方式与现有技术类似。
之后，如图5所示，在平坦化的导电金属40上形成另一层介电层210。介电层210构成较高层的双层低介电常数介电层结构的第一介电层，其利用类似于形成较低层的固化双层低介电常数介电层结构10的第一低介电常数介电层100的等离子体增强型化学气相沉积工艺形成，然而并不包括其他介电常数的介电材料或其他沉积条件。
形成介电层210之后，直接在介电层210上形成另一层介电层220。介电层220构成较高层的双层低介电常数介电层结构的第二介电层，其利用类似于形成介电层210的等离子体增强型化学气相沉积工艺形成，但其成孔剂前体对OSG结构形成物的流量比例较高。在本发明较佳实施例中，形成介电层220的材质、成孔剂前体对OSG结构形成物的流量比例，以及其他等离子体增强型化学气相沉积工艺参数，与较低层的固化双层低介电常数介电层结构10的第二低介电常数介电层120相同，然而并不包括其他介电常数的介电材料或其他沉积条件。如图5所示，沉积第二介电层220之后，形成较高层的双层低介电常数介电层结构50。
形成双层低介电常数介电层结构50之后，对整个双层低介电常数介电层结构50进行第二固化工艺601，第二固化工艺601较佳为用于第一固化工艺201的紫外线热固化工艺。在本发明较佳实施例中，可选择第二固化工艺601的参数，以使介电层210完全固化且完全交联，以达到高于介电层220的理想的介电常数，和达到理想的硬度。但由于介电层220具有较高的成孔剂含量，仅部分固化且部分交联。进行第二固化工艺601之后，形成如图6a所示的第二层固化双层低介电常数介电层50′，其包括完全固化底层介电层210′和部分固化顶层介电层220′。在本发明较佳实施例中，前述的部分固化顶层介电层120′仅部分固化且部分交联，而上述第二固化工艺601可使部分固化顶层介电层120′完全固化且完全交联。如图6a所示，形成较低层的固化双层低介电常数介电层结构10′的完全固化顶层介电层120＂。
接着，可重复形成较低层的双层低介电常数内连线结构的光刻工艺、介层孔/沟槽蚀刻工艺、金属导线填入工艺，以形成如图6b所示的第二层(较高层)的双层低介电常数内连线结构。
在本发明的一较佳实施例中，双层低介电常数介电层结构10′由OSG结构形成物形成，其形成第一低介电常数介电层110的成孔剂前体对总气体流量比例为60％，而形成第二低介电常数介电层120的成孔剂前体对总气体流量比例为80％。第一固化工艺201在紫外线功率约为1500W/cm2、温度范围约为390℃至400℃，以及工艺时间范围约为5分钟至15分钟的条件下进行。第二固化工艺601在紫外线功率约为1500W/cm2、温度范围约为390℃至400℃，以及工艺时间范围约为5分钟至15分钟的条件下进行。经过上述第一固化工艺201及第二固化工艺601之后，完全固化底层介电层110′的孔洞尺寸介于
Figure C200710138378D00151
至
Figure C200710138378D00152
之间，而孔洞体积百分比介于10％至25％之间。完全固化顶层介电层120＂的孔洞尺寸介于
Figure C200710138378D00153
至
Figure C200710138378D00154
之间，而孔洞体积百分比介于15％至30％之间。形成的双层沟槽/介层孔介电层，其介电常数为2.2/2.3，其等效介电常数(effective dielectric constant，keff)为2.24。上述双层沟槽/介层孔介电层的底层介电层的厚度介于
Figure C200710138378D00155
至
Figure C200710138378D00156
之间，而顶层介电层的厚度介于
Figure C200710138378D00157
至
Figure C200710138378D00158
之间。图7显示不同的双层低介电常数介电层对单层介电层的硬度比较图。介电常数为2.2/2.3的双层介电层与介电常数为2的单层介电层相比，在没有提升介电常数且没有牺牲电容的情形下，硬度提升了0.2GPa至0.3GPa。图8显示不同的双层低介电常数介电层对单层介电层的界面粘着强度(interface adhesion strength)比较图。介电常数为2.2/2.3的双层介电层与介电常数为2的单层介电层相比，界面粘着强度提升了0.3J/m2至0.5J/m2。
在本发明另一较佳实施例中，双层低介电常数介电层结构10′由OSG结构形成物形成，其形成第一低介电常数介电层110的成孔剂前体对总气体流量比例为50％，而形成第二低介电常数介电层120的成孔剂前体对总气体流量比例为80％。第一固化工艺201在紫外线功率约为1500W/cm2、温度范围约为390℃至400℃，以及工艺时间范围约为5分钟至15分钟的条件下进行。第二固化工艺601在紫外线功率约为1500W/cm2、温度范围约为390℃至400℃，以及工艺时间范围约为5分钟至15分钟的条件下进行。经过上述第一固化工艺201及第二固化工艺601之后，完全固化底层介电层110′的孔洞尺寸介于
Figure C200710138378D00159
至
Figure C200710138378D001510
之间，而孔洞体积百分比介于10％至25％之间。完全固化顶层介电层120＂的孔洞尺寸介于
Figure C200710138378D001511
至
Figure C200710138378D001512
之间，而孔洞体积百分比介于15％至30％之间。形成的双层沟槽/介层孔介电层，其介电常数为2.2/2.4，其等效介电常数为2.28。上述双层沟槽/介层孔介电层的底层介电层的厚度介于
Figure C200710138378D00161
至
Figure C200710138378D00162
之间，而顶层介电层的厚度介于
Figure C200710138378D00163
至之间。图7显示不同的双层低介电常数介电层对单层介电层的硬度比较图。介电常数为2.2/2.4的双层介电层与介电常数为2的单一层介电层相比，在没有提升介电常数且没有牺牲电容的情形下，硬度提升了0.3GPa至0.5GPa。图8显示不同的双层低介电常数介电层对单层介电层的界面粘着强度比较图。介电常数为2.2/2.4的双层介电层与介电常数为2的单一层介电层相比，界面粘着强度提升了0.5J/m2至0.8J/m2。
本发明较佳实施例的双层介电层结构可提升介电层硬度。相较于单层介电层，本发明较佳实施例的双层介电层结构由于具有材料密度较高的底层介电层，故可增加双层低介电常数介电层结构的整体等效硬度。本领域技术人员也可知本发明较佳实施例的双层介电层结构可提升界面粘着强度。当两层材料的硬度相同或相似时，可达到优良的界面粘着度。所以本发明较佳实施例的硬度居中的底层介电层110′，其介于孔洞较多、硬度较小的完全固化顶层介电层120＂和硬度极大的基板100之间(在本发明较佳实施例中，基板100为高硬度的扩散阻障层)，可预期改善完全固化底层介电层110′与完全固化顶层介电层120＂之间的界面粘着度，以及改善完全固化底层介电层110与基板100之间的界面粘着度。提升薄膜硬度和界面粘着度的上述双层介电层，可改善化学机械研磨工艺的界面剥落和界面凹陷耐受度。
如图9所示，本发明一较佳实施例的2.2/2.4的双层介电层，其含有较多的硅原子-氧原子网状键结(Si-O bonding network)91。本领域技术人员可知，用于蚀刻有机低介电常数介电材料的等离子体蚀刻剂，其含有的氯原子(Cl)对二氧化硅的蚀刻选择比较高。本发明的一较佳实施例的双层介电层中含有的硅原子-氧原子网状键结会使有机低介电常数介电材料的蚀刻速率变慢，如此可使其蚀刻速率易于控制，且改善沟槽和介层孔底部的粗糙度(roughness)。
本发明较佳实施例提供一种双层多孔性低介电常数内连线结构的制造方法，其利用调整等离子体增强型化学气相沉积工艺的成孔剂前体对结构形成物的流量比例，以及后续固化工艺的工艺参数，而较佳地控制上述双层多孔性低介电常数内连线结构层，以达到理想的介电常数和介电层硬度。
前述的双层多孔性低介电常数内连线结构，由于提升介电层硬度，提供较佳的物理强度，且由于介电层中含有较多的硅原子-氧原子网状键结，使其对蚀刻/灰化的化学抵抗性较强，而提供较佳的化学强度。上述双层多孔性低介电常数内连线结构的优点可使蚀刻速率易于控制，且改善沟槽/介层孔底部的粗糙度。如此，会导致较佳的铜阻障层的界面粘着度，以及较佳的介层孔底部的界面可靠度。
本发明较佳实施例的沟槽蚀刻工艺会使顶部介电层的介电常数值增加较少。本领域技术人员可知，在等离子体蚀刻工艺期间会消耗低介电常数介电层中的碳原子含量，以形成挥发性的副产物，且上述碳原子含量的消耗会导致介电常数的增加。本领域技术人员可在残留于介电层中的成孔剂增加其碳原子含量。在本发明较佳实施例中，由于成孔剂残留于顶层部分固化介电层中，而顶层部分固化介电层中含有较多的碳原子。沟槽蚀刻工艺之后，更多的碳原子残留于顶层部分固化介电层中，相较于无成孔剂残留的完全固化底层介电层，较高的碳原子含量会导致顶层部分固化介电层的介电常数值增加较少。沟槽蚀刻工艺之后，双层介电层结构的顶层部分固化介电层的介电常数损伤较少，而导致较低的层间介电层电容值。
本发明较佳实施例的双层多孔性低介电常数内连线结构的制造方法，由于双层介电层的不同的介电层特性(介电常数和材料硬度)，使得底层介电层在顶层介电层的沟槽蚀刻工艺期间，可作为内部蚀刻停止层。相较于现有技术沟槽蚀刻工艺的控制反应式离子蚀刻(reactive ion etching，RIE)工艺的蚀刻时间，本发明较佳实施例的内部蚀刻停止层，在沟槽蚀刻工艺期间，可以精确且均匀地控制沟槽深度，如此可以精确且均匀地控制金属导线的电阻，且使得金属导线不会有厚度变异。另外，本发明较佳实施例的双层多孔性低介电常数内连线结构的制造方法不需要埋藏蚀刻停止层，可降低工艺成本。
虽然本发明已以较佳实施例揭示如上，然而以上揭示内容并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，应可进行一定的改动与修改，因此本发明的保护范围应以所附权利要求范围为准。

Claims (14)

1.一种双层多孔性介电层的制造方法，包括下列步骤：
在基板的表面上形成第一介电层，其具有第一成孔剂含量；
在该第一介电层上形成第二介电层，其具有第二成孔剂含量，该第二成孔剂含量大于该第一成孔剂含量；
对该第一介电层和该第二介电层进行第一固化工艺，其中去除该第一介电层的所有的成孔剂，以及去除该第二介电层的部分而非全部的成孔剂；
在该第二介电层上形成第三介电层；以及
对该第一介电层、该第二介电层和该第三介电层进行第二固化工艺，其中第二固化工艺期间去除该第二介电层的所有的成孔剂。
2.如权利要求1所述的双层多孔性介电层的制造方法，其中该第一介电层、该第二介电层和该第三介电层包括低介电常数材料，该低介电常数表示介电常数介于2.1～2.9之间。
3.如权利要求2所述的双层多孔性介电层的制造方法，其中该低介电常数材料为有机介电材料，包括碳、氧或氢。
4.如权利要求3所述的双层多孔性介电层的制造方法，其中该有机介电材料选自下列族群：有机硅玻璃、多孔性甲基硅酸盐、含氢硅酸盐或其组合。
5.如权利要求1所述的双层多孔性介电层的制造方法，其中该第一介电层、该第二介电层和该第三介电层的形成方式包括化学气相沉积工艺。
6.如权利要求1所述的双层多孔性介电层的制造方法，其中该第一固化工艺和第二固化工艺为紫外线热固化工艺。
7.如权利要求1所述的双层多孔性介电层的制造方法，其中该成孔剂选自下列族群：α-松油烯、β-松油烯、γ-松油烯或其组合。
8.一种半导体介电层内连线结构的制造方法，包括下列步骤：
在基板的表面上形成第一介电层；
直接在该第一介电层上形成第二介电层，其中该第二介电层含有的成孔剂多于该第一介电层含有的成孔剂；
对该第一介电层和该第二介电层进行第一固化工艺，其中去除该第一介电层的所有的成孔剂，以及去除该第二介电层的部分而非全部的成孔剂；
在该第一介电层和该第二介电层中形成多个介层孔开口和多个沟槽开口，其中该多个介层孔开口形成在该第一介电层中，该多个沟槽开口形成在该第二介电层中；
在该多个介层孔开口和该多个沟槽开口中填入至少一种导电金属；
平坦化该导电金属且停止于该第二介电层上；
在该第二介电层上形成第三介电层；以及
对该第一介电层、该第二介电层和该第三介电层进行第二固化工艺，其中在第二固化工艺期间去除该第二介电层的所有的成孔剂。
9.如权利要求8所述的半导体介电层内连线结构的制造方法，其中该基板包括介电层、导电层、阻障层、粘着促进层、半导体芯片或其组合。
10.如权利要求8所述的半导体介电层内连线结构的制造方法，其中该第一介电层、该第二介电层和该第三介电层为低介电常数材料，包括碳、氧或氢，该低介电常数表示介电常数介于2.1～2.9之间。
11.如权利要求10所述的半导体介电层内连线结构的制造方法，其中该低介电常数材料选自下列族群：有机硅玻璃、多孔性甲基硅酸盐、含氢硅酸盐或其组合。
12.如权利要求8所述的半导体介电层内连线结构的制造方法，其中利用化学气相沉积工艺形成该第一介电层、该第二介电层和该第三介电层。
13.如权利要求8所述的半导体介电层内连线结构的制造方法，其中该第一固化工艺和第二固化工艺为紫外线热固化工艺。
14.如权利要求8所述的半导体介电层内连线结构的制造方法，其中形成该介层孔开口和该沟槽开口包括两道光刻及蚀刻步骤。
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