CN100547687C - 用于选择性地编程存储单元的方法及可再编程非易失性存储器系统 - Google Patents

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Abstract

本发明提供一种用于快闪存储器的编程技术,所述编程技术使电子从衬底注入存储器单元的电荷存储元件中。使得沿着共同字线或其它共同控制栅极线的正通过施加到所述共同线的电压而编程的存储器单元的源极区和漏极区电浮动,而未被编程的存储器单元的源极区和漏极区具有对其施加的电压。这种编程技术应用于具有NOR或NAND架构的大存储器单元阵列。

Description

用于选择性地编程存储器单元的方法及可再编程非易失性存储器系统
技术领域
本发明涉及可再编程的非易失性存储器的结构和操作,特别是涉及通过改良的衬底热电子注入技术来对快闪半导体存储器单元编程。本文参考的所有专利、专利申请案、文章和其它公开案、文献和数据的全文针对所有目的而以引用的方式并入本文中。
背景技术
如今有许多商业上成功的非易失性存储器产品正在被使用,尤其是以小型记忆卡和快闪存储器驱动器的形式。一阵列的个别存储器单元形成在具有导电性浮动栅极的半导体晶片上,大多数栅极一般由掺杂多晶硅材料制成,根据待存储在单元中的数据而在其上存储某一水平的电子电荷。浮动栅极位于源极区与漏极区之间的至少一部分沟道上,且栅极电介质位于浮动栅极与衬底之间。存储器单元的阈值电压由浮动栅极上的电荷量控制。
目前最普遍的有两类存储器单元阵列,NOR和NAND,两者主要的不同之处在于存储器单元连接在一起的方式。在NOR阵列中,个别单元的漏极连接与共同位线并联而连接在一起。在第5,070,032号、第5,095,344号、第5,315,541号、第5,343,063号、第5,661,053号和第6,281,075号美国专利中给出NOR存储器单元阵列的实例、其在存储器系统中的使用和制造其的方法。
在NAND配置中,八个、十六个或更多的存储器单元以彼此串联的形式连接成串,通过所述串的每一末端处的选择晶体管,所述串选择性地连接在个别位线与共同电位之间。字线越过多串存储器单元而延伸。通过参考第5,570,315号、第5,774,397号、第6,046,935号、第6,373,746号、第6,456,528号、第6,522,580号、第6,771,536号和第6,781,877号美国专利和第2003/0147278A1号美国专利申请案公开案可获得NAND快闪存储器单元阵列的实例及其作为存储器系统的一部分的操作。
具有用以使电子从衬底通过栅极电介质并移动到浮动栅极上的各种编程技术。在Brown和Brewer所编辑的书“Nonvolatile Semiconductor Memory Technology”,IEEE出版社,1.2部分,第9-25页(1998)中描述了最普通的编程机制。一种称为“Fowler-Nordheim穿隧(Fowler-Nordheim tunneling)”(1.2.1部分)的技术使电子在通过控制栅极与衬底沟道之间的电压差而建立的高场的影响下穿过浮动栅极电介质。另一种通常称为“热电子注入”(1.2.3部分)的漏极区中的沟道热电子注入的技术将电子从单元的沟道注入邻近单元漏极的浮动栅极区中。另一种称为“源极侧注入”(1.2.4部分)的技术以在远离漏极的沟道区中创造用于电子注入的条件的方式沿着存储器单元沟道的长度控制衬底表面电位。在Kamiya等人的文章“EPROM Cell with High Gate Injection Efficiency”,IEDM Technical Digest,1982年,第741-744页中和第4,622,656号和第5,313,421号美国专利中也描述了源极侧注入。如Ogura等人的“Low Voltage,Low Current,High SpeedProgram Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash”,IEDM,1998年,第987-990页所述,在另一种称为“弹道注入”的编程技术中,在短沟道内产生高场以将电子直接加速到电荷存储元件上。
另一种称为“衬底热电子注入”的编程技术使得进入沟道下方的耗尽区的电子由电场加速到衬底表面并接着穿过栅极电介质而到达浮动栅极。在Eitan等人的文章“Substrate Hot-Electron Injection EPROM”,IEEE Transactions on Electron Devices,第7期,ED-31卷,第934-942页(1984年7月)中有对所述编程机制的早期描述。已提出许多不同技术以在衬底中产生足够电子以用于有效编程。Eitan等人在邻近待编程的可电编程只读存储器(EPROM)单元的衬底的表面上添加双极装置。另一种方法为在存储器单元的沟道下方的衬底中形成内埋式注入器,当其p-n接面经受贯穿条件时其将电子发射入耗尽层中。例如,参阅Wijburg等人的“VIPMOS-A Novel Buried Injector Structure forEPROM Applications”,IEEE Transactions on Electron Devices,第1期,38卷,第111-120页(1991年1月),和第5,216,269号美国专利。
具有两种从快闪可电擦除且可编程只读存储器(EEPROM)单元的浮动栅极而移除电荷的普通擦除技术。一种技术是通过对源极、漏极、衬底和其它栅极施加适当电压而使电子穿过浮动栅极与衬底之间的介电层的一部分来擦除到衬底的浮动栅极。另一擦除技术是使来自浮动栅极的电子穿过位于浮动栅极与另一栅极之间的薄穿隧介电层而转移到另一栅极。
为了增大特定尺寸记忆卡和其它类型封装的存储容量,或为了既增大容量又减小尺寸,始终需要增大可存储在硅衬底的特定区域中的数字数据的量。一种增大数据的存储密度的方式为:每一存储器单元浮动栅极存储另一个以上位的数据。此可通过将电荷存储窗口划分为两个以上水平或范围而实现。使用所述四种状态使得每一单元可存储两个位的数据,使得具有十六种状态的单元可存储四个位的数据,等等。第5,043,940号、第5,172,338号和上文所提及的第6,522,580号美国专利中举例描述了多状态快闪EEPROM结构及其操作。
在快闪EEPROM系统中有用的另一类型存储器单元利用非导电性介电材料替代导电性浮动栅极而以非易失性方式存储电荷。一种介电存储材料的形式为由氧化硅、氮化硅和氧化硅(ONO)形成的三层电介质。电介质通常夹在导电性控制栅极与存储器单元沟道上方的半导体衬底之间。第2003/0109093A1号美国专利申请案公开案中描述了使用介电电荷存储的各种NOR和NAND阵列。通过将电子从单元沟道转移入氮化物中(电子在氮化物中被捕集并存储在有限区域中)来对介电存储单元编程。
另一种替代浮动栅极存储器和介电存储存储器的方法为在栅极氧化物内嵌入极小的导电区以存储捕集的电子的技术,通常称为纳米晶体存储器。如第6,656,792号和第6,090,666号美国专利和第2004/0130941号美国专利申请案公开案中所述,这些纳米结晶位置经沉积以替代导电性浮动栅极,这些纳米结晶位置通过穿隧氧化物与衬底分离且通过另一绝缘物与控制栅极分离。纳米晶体可为包括硅、锗或各种金属的各种材料。其通常为所述小尺寸且彼此在空间上隔离,使得具有覆盖源极与漏极之间的整个导电性沟道区的大量所述纳米晶体区。
上文提及的各种编程技术也可与使用非导电性介电电荷捕集装置或纳米晶体来替代导电性浮动栅极的存储器单元一同使用。也可使用普通擦除技术。
发明内容
为了避免干扰邻近正编程的存储器单元的存储器单元中所存储的电荷的电平,需要通过使用尽可能低的电压来用数据对存储器单元编程。也需要使对个别存储器单元编程的电流量最小化,借此降低对电源电路的需求且/或增大可通过特定电流电平而并行编程的存储器单元的数目。进一步需要非常快速地对存储器单元编程。通过减少将特定量的数据编程入存储器所需要的时间量,增加的编程速度和并行度会直接改良存储器系统的性能。
通过本发明的衬底热电子注入技术实现这些目标,其中,一般而言,通过向其控制栅极施加编程电压而编程的存储器单元的源极和漏极是电浮动的,而对于其它也在其控制栅极上接收编程电压的存储器单元,通过向其源极和漏极中的至少一者施加电压而禁止对其进行编程。对于对共享共同字线或其它控制栅极线的一行存储器单元中的多个存储器单元中的某些单元编程并禁止编程其它单元,此技术尤其有用。被禁止编程的存储器单元也可具有以以下方式施加到其源极和/或漏极的随时间而变化的电压:与编程电压脉冲同步地提高存储器单元衬底的电压,使得越过位于衬底与电荷存储元件之间的介电层的电压保持足够低以用于进行编程。
本发明的其它方面、优点、特征和实施细节包括在对其示范性实例的以下描述中,所述描述应结合附图而阅读。
附图说明
图1为穿过形成在半导体衬底上的存储器单元阵列的横截面,其示意性说明当两个单元的控制栅极连接到共同控制栅极线电压时,同时对一个单元编程而禁止对另一单元编程;
图2为穿过图1的存储器单元A的截面A-A的能带图;
图3A和3B为不同操作条件下穿过图1的存储器单元B的截面B-B的能带图;
图4为展示图1的存储器单元的实例操作的电压时序图,包括电压曲线(A)和(B);
图5为第一实例快闪存储器系统的方块图;
图6说明具有NAND架构的图5的系统的存储器单元阵列的代表性部分;
图7为沿着图6的NAND存储器单元列串的其半导体集成电路结构的横截面图;
图8为在图7的截面8-8处所截得的图6的存储器阵列的另一横截面图;
图9为在图7的截面9-9处所截得的图6的存储器阵列的另一横截面图;
图10说明图5-9的存储器系统的用以对其选定的存储器单元编程的操作;
图11为第二实例快闪存储器系统的方块图;
图12为具有NOR架构的图11的系统的存储器单元阵列的一部分的平面图;和
图13为图12的存储器单元阵列沿着其截面13-13所截得的横截面图。
具体实施方式
参看图1-4一般性地描述本发明的编程原理,参看图5-10描述其在具有NAND存储器阵列的存储器系统中的第一应用,且参看图11-13描述其对NOR存储器阵列的第二应用。
衬底热电子注入编程技术
在图1中以横截面形式以说明本发明的衬底热电子注入编程技术的方式展示两个存储器单元A和B。所述两个单元形成在共同的硅衬底上。基层或内层1具有n型导电掺杂。邻近衬底的表面3的阱2具有p型导电掺杂,且因此在衬底内形成p-n接面4。存储器单元A和B均形成在阱2中,且每一单元具有相同结构。具有n+掺杂的源极区5和漏极区6通过其之间的沟道区7越过衬底表面3而隔开。在此实例中,导电性浮动栅极8完全越过沟道7而延伸,但也可仅部分地越过所述沟道而延伸,且有另一栅极或若干栅极位于沟道的剩余部分上。优选地,如下文所述,在源极区和漏极区的周围局部地放置浓度高于p阱2的浓度的p型掺杂19。
通常通过热氧化在衬底的表面3上生长氧化物的薄层9以用作栅极电介质。层9夹在浮动栅极8与衬底表面3之间。形成在浮动栅极8上的电介质10通常为三层的氧化物-氮化物-氧化物(ONO)结构或另一类型的电介质,其优选具有高介电常数。在越过图1的方向上伸长的导体11越过存储器单元A和B二者延伸。位于浮动栅极8上的导体11的某些部分用作存储器单元的控制栅极。施加到线11的电压VCG因而经由这些控制栅极与这两个单元的浮动栅极8耦合,且接着这个电压的一部分根据存储器单元的衬底沟道7的个别耦合比而与其耦合。线11为典型的存储器单元阵列的大量字线中的最普通的一个字线,但也可为其它类型阵列中的其它某种类型的控制栅极。浮动栅极8和导线11通常由导电性掺杂多晶硅材料制成。
优选通过将一连串的编程电压VCG脉冲施加到导体11而从与线11耦合的存储器单元的擦除状态对所述存储器单元进行编程,且在编程脉冲之间进行个别单元的状态的读取验证。通常使每一编程脉冲的电压具有比最后的脉冲量值略大的量值。当一单元经验证已达到其所要的编程状态时,禁止对其进行进一步编程,同时继续将编程脉冲施加到线11以对其它存储器单元编程。当沿着线11的所有单元经验证均已编程到其所需状态时,那么编程操作便结束。用于图1的存储器单元的这部分编程算法普遍用于市售快闪存储器中,且在上文背景技术部分中所引用的许多参考文献中有更充分的描述。
然而,本发明利用与那些现有技术不同的编程机制。实施方案中的主要差别是在施加这些编程脉冲的过程期间对沿着线11的个别存储器单元进行控制以进行编程或禁止编程的方式。为了展示每一者的实例,已选择图1中所示的条件来说明在若干编程脉冲中的一个脉冲期间对存储器单元A进行编程且同时禁止编程存储器单元B。因为存储器单元B已达到其编程状态而存储器单元A尚未达到,所以可禁止对存储器单元B的编程。或者,如果存储器系统将存储器单元的擦除状态认作若干编程状态中的一个状态,那么因为将根本不对存储器单元B进行编程,所以可禁止编程。编程是通过将具有足够高能量的电子从衬底2穿过介电层9注入到浮动栅极8上而实现的。这些电子需经产生并朝表面3加速。
为了被编程,存储器单元A使其源极区5和漏极区6保持浮动。也就是说,这两个区保持不与存储器单元外部的任何电源电压或地电位连接。接着使得电子响应于编程VCG脉冲而注入到存储器单元A的浮动栅极8上。另一方面,在一个特定实施例中,存储器单元B的源极区5和漏极区6中的一者或两者与地电位连接,这样便会防止电子在相同的编程脉冲期间被注入到其浮动栅极8上。这种编程技术具有显著优点:其容易在各种架构的存储器单元阵列中实施,下文描述其两个实例。高能电子的注入效率较高且因此通过使用这种技术可减少编程所需的电流且提高编程的速度。
用于对存储器单元A编程的电子的来源为衬底内的p-n接面4。经由线11而施加到存储器单元A的控制栅极的编程脉冲VCG使单元在一部分脉冲期间在深耗尽模式下操作。当在所述模式下且编程脉冲电压VCG足够高时,耗尽区12已经穿透阱2而到达p-n接面4。这导致p-n接面4被正向偏压,且因此将电子供应到耗尽区12。通过从控制栅极线11上的电压而诱发的浮动栅极8上的电压,在耗尽区12内产生电场。这个电场使所注入的电子加速到表面3且一定比例的所注入的电子具有足够能量以穿过电介质9注入并到达浮动栅极8上。在编程脉冲VCG结尾,耗尽区12在阱2内收缩,导致p-n接面4不再供应电子,至少不供应编程所需数目的电子。
图2展示编程期间穿过图1的截面A-A的能带图。线111指示当Vsub接地,将VCG施加到控制栅极11时控制栅极11的费米(Fermi)能阶。为了简明起见,ONO区110展示为具有能带图中的单个能阶,但实际上其具有多个有不同能带的区,所述多个区对应于构成这个区的材料。线108表示浮动栅极电位,且线107表示在栅极-氧化物p阱表面(表面7,图1的存储器单元A)附近的p阱中的表面电位。观察到越过ONO(电介质10,图1的存储器单元A)和栅极氧化物(栅极电介质9,图1的存储器单元A)存在电压降,且越过p阱也存在电压降。图2的线102/101表示p阱与n衬底的接面。n衬底的准费米能阶展示为高于p阱的准费米能阶,但穿过p阱而耗尽的来自控制栅极的电场使这个接面略微正向偏压,从而提供电子的来源。从p-n接面4注入区2的电子具有比氧化物障壁107a的势能高的势能,且有些电子能从这个障壁上通过且在浮动栅极(浮动栅极8,图1的存储器单元A)的电位阱108中被捕集。
分别施加到阱2和衬底区1的电压Vw和Vsub优选连接在一起且设定成足以避免使p-n接面4正向偏压的值,因为这样做将为阱2中所形成的所有单元供应电子。所述的编程技术的优点为:针对每一存储器单元而选择性地控制p-n接面4的正向偏压,即使所述存储器单元形成在共同的阱2内也是如此。通过允许个别存储器单元的源极区和漏极区在至少一部分编程脉冲VCG期间浮动,借此在所述单元处于所得的深耗尽模式下的同时产生电子,由此将电子供应到所述个别存储器单元以用于其编程。不必在每一单元中形成单独的内埋式p-n接面。也不必为每一彼此隔离的单元供应单独的p-n接面,其中将从单元的外部单独控制越过每一单元的接面的电压。所述的编程技术与由典型的双阱或三阱CMOS工艺形成的存储器单元的阵列高度相容。
为了禁止对存储器单元的编程,如针对图1中的存储器单元B说明的,其源极区5和漏极区6中的至少一者与某一外部电压(例如地电位)连接。电荷在这些条件下不被注入到存储器单元B的浮动栅极8上。这是因为源极区和漏极区中的至少一者上的电压使沟道7变成反向(如图示),且这进而防止阱2内的耗尽区13到达p-n接面4。p-n接面4未经正向偏压而提供用以注入到浮动栅极8上的电子,便不会发生编程。为了避免由其它某一机制(例如来自沟道7的沟道热电子注入)无意地导致编程,将存储器单元B的源极区5和漏极区6上的电压上的任何差别最小化。
图3A展示当禁止编程时穿过图1的截面B-B的能带图。在这种情况下,因为源极接面6连接到低于控制栅极电压的电位且能响应于来自控制栅极的电场而供应电子,所以浮动栅极8下方的存储器单元B的沟道7经反转而变成n型。如果源极6的电压Vs选择为等于衬底1的电压Vsub,那么这个反转区接着屏蔽p阱-n衬底接面,且这个接面不会变成正向偏压。观察到整个控制栅极电压接着越过ONO-FG-栅极氧化物区而降低。浮动栅极的所得电位必须足够低,使得所得的电场将不足以导致Fowler-Nordheim穿隧越过氧化物9而进入浮动栅极中,所述穿隧会导致向本应被禁止的单元添加电荷。
图3B展示当禁止编程时穿过图1的存储器单元B的截面B-B的能带图,但在这个情况下,源极电压Vs大于0,通常大几伏。这导致耗尽区穿过p阱而延伸,但不会到达p阱-n衬底接面。耗尽区的深度视电压Vs和区2中的掺杂而定。然而,相对于图3A的净电压,越过浮动栅极氧化物9的净电压被降低。
图2针对存储器单元A说明的深耗尽偏压条件仅可瞬间存在。某些到达表面的电子将在表面下集聚并产生反转区。所诱发的这个反转区掩蔽衬底,终止来自浮动栅极的场力线。耗尽区崩溃且能带图类似于图3B中所示的能带图。
当应禁止选定的单元时,引入源极和漏极下方的增强的p型掺杂19以防止源极区或漏极区使p阱2耗尽并在这些区中导致电子注入。效应为局部地增加这些区中的阱掺杂,使得最大耗尽深度将安全地远离注入接面4。其展示为完全围绕源极和漏极接面,且可在形成这些接面的同时容易地引入。然而,仅需其位于源极或漏极与n型区1之间,且可使用替代的制造技术(例如离子植入)来将增加的掺杂限定到这些较窄的区。
尽管可与常规的CMOS工艺中一样形成所述的p阱2,但如果将掺杂曲线设计成有利于注入,那么编程注入效率可得以提高。这可通过使峰值掺杂浓度略低于硅表面3而实现,结果为朝向表面的电场将较高且有利地将所注入的电子加速朝向浮动栅极,最小化其散开和失去能量的机率并最大化其被注入到氧化硅介面3上的能力。
所述的新编程技术的主要优点为控制栅极编程电压VCG无需与当使用其它技术时的电压一般高。这是因为,在图1的存储器单元A的情形下当在深耗尽模式下操作时所产生的耦合比增大。设想耦合比的这种增大的另一方式是根据控制栅极如何良好地控制浮动栅极的电位而考虑。如果其紧密耦合,那么控制栅极上的电压中有较高部分出现在浮动栅极上;如果其宽松耦合,那么控制栅极上的电压更接近地面。这种效应常表达为耦合比,其定义为从浮动栅极到所有其它节点的总电容除控制栅极与浮动栅极之间的电容。当到地面的浮动栅极电容较低时,耦合比较高且浮动栅极电位相对较高。对于图1的存储器单元A(正被编程)而言,因为栅极氧化物电容与表面与衬底之间的小得多的深耗尽层电容串联,所以到地面的电容非常低。对于图1的存储器单元B(正被禁止)而言,因为沟道具有导电性且源极接地,所以到地面的电容较高,其为栅极氧化物电容。浮动栅极具有控制栅极电压的较低部分。
然而,电压VCG在某些情况下可足够高以提高无意地对存储器单元B编程的风险。由于栅极氧化层9非常薄且在其导电之前可承受的电压应力有限,上述情形便有可能发生。如果衬底沟道7与浮动栅极8之间的电压超过中间氧化层9可承受的电压,那么便会导致电子移动并穿过氧化物。因为沟道7的电压由施加到存储器单元B的源极区5和/或漏极区6的外部电压控制,所以将两个区中的一个区或两个区放置在地面电位可导致越过栅极氧化层9的高场。这是否会提高无意的编程的风险要视VCG的最大电平、介电层9的厚度及其介电常数而定。
如果存在这种风险,那么存储器单元B的沟道区7的电压可在施加到控制栅极线11的个别编程脉冲期间通过外部电源偏压或以受控方式提高。通过外部电源将源极或漏极偏压是直接的,不过并非总是实用的,而为沟道区7提高电压是优选的实施例。参看图4,曲线(A)展示施加到图1的导线11的编程脉冲的实例,为了清楚地展示其前缘14而扩大了时间标度。图4的曲线(B)说明同时施加到存储器单元B的漏极5的电压函数,而非将漏极保持在接地或某一其它固定电位。在时间t2处,在编程脉冲(A)的前缘已达到某一预定电压15之后,在漏极5上起始电压脉冲(B)。由于所驱动的电容量较低,所以VD的脉冲的上升时间可能比VCG的脉冲的上升时间短得多。
结果为:在时间t1与t2之间,越过存储器单元B的介电层9的电压增加,但所述增加通过在时间t2处开始增加漏极上的电压而达到上限。也就是说,越过介电层9的电压不是在编程脉冲期间达到最大值VCG,而是其在最大电压VCG与VD之间的差值处达到上限,其中VCG为图1的控制栅极11上的电压且VD为漏极接面5上的电压。在下文所述的对NAND阵列的存储器单元编程的情形下,通过使沟道电压提高,越过介电层的电压可甚至进一步减小。由于介电层9的导电性,这会显著减小存储器单元B发生任何编程的可能性。使用非如图4的曲线(B)所示的电压函数的其它电压函数(例如电压VD在时间t1与t2之间以小于编程脉冲的前缘14的上升速率的上升速率逐渐增大的电压函数)可获得相同的结果。
所述的编程技术的另一优点为:可使单元A(图1)的编程自我限制。当电荷在浮动栅极8上累积时,所述负电荷会抵消与浮动栅极8耦合的控制线11上的正编程电压的作用。当所存储的电荷足够用于施加到控制线11的特定电压时,耗尽区12从p-n接面4缩回,这会因此停止供应用于编程的大量电子。
也可注意到,对存储器单元A和B的选择性编程和禁止是同时发生的,而无需在施加编程脉冲之前首先调节拟被禁止的存储器单元。
尽管图1的实例存储器单元利用浮动栅极8,但所述单元可改为使用介电电荷捕集材料。介电电荷存储元件的使用已在上文背景技术内作过一般讨论。将省略图1的浮动栅极8,且所述电介质至少在沟道区7中夹在衬底表面3与导体11之间。电介质可为三层ONO,其中在中间氮化物层中捕集电荷。电荷可能大体上均匀地沿着电荷捕集电介质(沿着沟道区7)而存储,而非象其它编程技术中一样仅存储在其特定区域中。或者可使用纳米晶体来取代介电电荷捕集材料。
尽管在图1中将用作对存储器单元A进行编程的电子源的n区1展示和描述为衬底,但其也可为包含在p衬底内的n阱。这在下文所述的NAND系统实施方案中尤其有利,在所述实施方案中在擦除周期期间将这一相同的n区与p衬底隔离。通常,向n区施加高的正电压,且通过Fowler-Nordheim穿隧而从浮动栅极或电介质存储区中移除电子。使用与p衬底分离的经隔离n阱有助于在芯片的周边构造CMOS解码电路。
此外,图1的层1和2的一部分或整个厚度可替代地形成在外延层中,优选地在所述衬底的选定部分上形成的选择性外延层中。
此外,为了增强电子的注入,可在p-n接面4的邻近处增加n掺杂层1内的掺杂。可通过离子穿过层2的植入来实现所述增加的掺杂,其中所述植入在结构内作为深度函数是非均匀的。
关于图1所述的编程技术也可用于在每一电荷存储元件上存储多个状态,且因而可在每一电荷存储元件上存储多个位的数据,无论所述元件为浮动栅极或电荷捕集电介质。在所述情形下,电荷在两个以上域内存储在电荷存储元件上,每一域指示元件的一个存储状态。通常使用四个所述域或三个域加上擦除状态,导致每一电荷存储元件中存储两个位的数据。
在NAND阵列中的利用
参看图5-9,为了提供特定实例,描述特定的实施本发明的各种方面的非易失性存储器系统。图5为快闪存储器系统的方块图。存储器单元阵列21包括多个存储器单元M,所述多个存储器单元M布置在由列控制电路22、行控制电路23、c源极控制电路24和c-p阱控制电路25控制的矩阵中。列控制电路22连接到存储器单元阵列21的位线(BL)以用于读取存储在存储器单元(M)中的数据、用于在编程操作期间判定存储器单元(M)的状态且用于控制位线(BL)的电位电平以促进编程或禁止编程。行控制电路23连接到字线(WL)以选择若干字线(WL)中的一个字线,施加读取电压,施加与由列控制电路22控制的位线电位电平组合的编程电压,并施加与其上形成有存储器单元(M)的p型区(图7中标记为“c-p阱”31)的电压耦合的擦除电压。c源极控制电路24控制连接到存储器单元(M)的共同源极线(图6中标记为“c源极”)。c-p阱控制电路25控制c-p阱电压。
由列控制电路22读出存储在存储器单元(M)中的数据,并将所述数据经由I/O线和数据输入/输出缓冲器26而输出到外部I/O线。将待存储在存储器单元中的编程数据经由外部I/O线而输入到数据输入/输出缓冲器26,并转移到列控制电路22。外部I/O线连接到控制器40。
将用以控制快闪存储器装置的命令数据输入到命令介面,所述命令介面连接到与控制器40连接的外部控制线。命令数据通知快闪存储器请求何种操作。将输入命令传送到状态机28,所述状态机28控制列控制电路22、行控制电路23、c源极控制电路4、c-p阱控制电路25和数据输入/输出缓冲器26。状态机28输出快闪存储器的状态数据。
控制器40与主机系统(例如个人计算机、数码相机和个人数字助理)连接或可与其连接。由主机起始命令,以(例如)将数据存储到存储器阵列21或从存储器阵列21读取数据,并提供或接收所述数据。控制器40将所述命令转换为可由命令电路27解译和执行的命令信号。控制器还通常含有缓冲存储器,其用于正写入到存储器阵列或从存储器阵列读取的用户数据。典型的存储器系统包括一包括控制器40的集成电路芯片41,和一个或一个以上集成电路芯片42,每一芯片42含有存储器阵列和相关联的控制、输入/输出和状态机电路。趋势为将系统的存储器阵列和控制器电路在一个或一个以上集成电路芯片上集成在一起。存储器系统可经嵌入而作为主机系统的部分,或可包括在以可移除方式插入主机系统的相配插口中的存储卡中。所述卡通常含有整个存储器系统。或者,然而,可在以可移除方式彼此附接的分离的卡中提供控制器和存储器阵列。在所述情形下,存储卡含有图5中虚线右边所说明的相关联的周边电路。
参看图6,其描述存储器单元阵列21的实例结构。图中描述NAND类型的存储器单元阵列。在特定实例中,存储器单元(M)被划分成1,024个区块。同时擦除存储在每一区块中的数据。因此,区块为可同时擦除的诸多单元的最小单位。在这个实例中,在每一区块中,存在被划分成偶数列和奇数列的8,512列。位线也被划分成偶数位线(BLe)和奇数位线(BLo)。在自身的浮动栅极处与每一字线(WL0到WL3)耦合的四个存储器单元串联连接以形成NAND单元单位串。NAND单元单位的一个端子经由第一选择晶体管(S)(其栅电极耦合到第一选择栅极线(SGD))连接到相应的位线(BL),且另一端子经由第二选择晶体管(S)(其栅电极耦合到第二选择栅极线(SGS))连接到c源极。尽管图中为了简明起见展示每一单元单位中包括四个浮动栅极晶体管,但更通常使用更高数目的晶体管,例如8个、16个乃至32个。
在这个特定实例中,在用户数据读取和编程操作期间,同时选择4,256个单元(M)。所选定的单元(M)具有相同字线(WL)(例如WL2)和相同类型的位线(BL)(例如偶数位线Ble0到Ble4255)。因此,可同时读取或编程532个字节的数据。这532个字节的同时读取或编程的数据形成一逻辑页。因此,一个区块可存储至少八个逻辑页。当每一存储器单元(M)存储两个字节的数据(即多电平单元)时,一个区块存储16页。当存储器单元的电荷存储元件中的每一元件存储一个位的数据和在多状态操作中存储一个以上位的数据时,为了存储两个或两个以上逻辑页的数据,可进一步增加沿着每一字线的行中的存储器单元的数目。在如第2004/0057283号美国专利申请案公开案中所述的另一实施例中,对一组相邻的位线一起编程而非如上所述每隔一位线编程。
图7沿着连接在位线BL与C源极线之间的存储器单元的两个串联串,在位线(BL)的方向上展示图6中示意性展示的类型的NAND单元单位的横截面图。在p型半导体衬底29的表面处形成p型区c-p阱31,由n型区30包围c-p阱以将c-p阱与p型衬底29电隔离。n型区30经由第一接触孔(CB)和n型扩散层介面而连接到由第一金属M0制成的c-p阱线。p型区c-p阱31也经由第一接触孔(CB)和p型扩散层介面而连接到c-p阱线。c-p阱线连接到c-p阱控制电路25(图5)。
每一存储器单元具有:浮动栅极(FG),其存储对应于单元中所存储的数据的一定量的电荷;字线(WL),其形成栅电极;和n型导电性的漏极和源极区32。浮动栅极(FG)经由栅极氧化膜34而形成在c-p阱的表面上。字线(WL)经由绝缘膜35而堆叠在浮动栅极(FG)上。源电极经由第二选择晶体管(S)和第一接触孔(CB)而连接到由第一金属(M0)制成的共同源极线(c-源极)。共同源极线连接到图5的c源极控制电路24。漏电极经由第一选择晶体管(S)、第一接触孔(CB)、第一金属(M0)的中间配线和第二接触孔(V1)而连接到由第二金属(M1)制成的位线(BL)。位线连接到列控制电路22。
图8和9在字线(WL2)的方向上分别展示存储器单元(图7的截面8-8)和选择晶体管(图7的截面9-9)的横截面图。由形成在衬底中并由隔离材料填充的槽将每一列与相邻列隔离,其称浅槽隔离(STI)。通过STI、字线(WL)和中间介电层35使浮动栅极(FG)彼此隔离。因为选择晶体管(S)的栅电极(SG)以与浮动栅极(FG)和字线(WL)的形成工艺步骤相同的形成工艺步骤形成,所以其展示出堆叠栅极结构。这两个选择栅极线(SG)在其末端(未图示)处连接在一起。或者,可使用额外的遮罩操作以选择性地移除分离所述线的绝缘体而在阵列内将其局部连接在一起。
参看图10,其展示图6的如上文关于图1-4所述而操作的两个串联连接的NAND存储器单元串。在这个实例中,正对多串中的一串中的存储器单元A编程,同时禁止所述多串中的另一串中沿着相同字线WL2的存储器单元B被编程。在特定NAND阵列中,依次编程其存储器单元,首先为沿着邻近源极连接的字线WL0的行中的单元,且接着顺次地每次一行,沿着WL1的行、接着是沿着WL2的行、接着是沿着WL3的行等。在这个实例中,存储器单元A和B沿着字线WL2,这意味着沿着字线WL0和WL1的存储器单元已经被编程,且沿着字线WL3的存储器单元保持擦除状态。当将编程电压施加到字线WL2时,将一电压施加到位线BL0以允许存储器单元A的编程。在使用编程电压驱动WL2的同时,将一电压施加到位线BL1以禁止存储器单元B的编程。C源极线通常保持在地面电位或小的正电位以最小化沟道与C源极线之间发生泄漏或击穿的可能性。在其它实施例中,对字线编程的次序可能会不同。一种方法为先对WL0编程,接着对WL2编程,接着对WL1编程,且继续以这种方式交替。
如上文关于图1所述,图10的存储器单元A的编程发生时,其源极区和漏极区处于浮动状态。因此在编程期间使得包括存储器单元A的串的漏极侧开关晶体管44和源极侧开关晶体管45不导电(断开)。即使漏极侧开关晶体管44的(例如)栅极上具有3伏,但仍其使不导电,因为也向位线BL0施加3伏。使得源极侧开关晶体管45不导电,因为向其栅极施加0伏。因此开关晶体管44与45之间的整个串的存储器单元的源极区和漏极区处于浮动状态。
为了禁止图10的存储器单元B的编程,通过将不同于施加到位线BL0的电压的电压施加到其位线BL1,同时使含有存储器单元B的串的漏极侧开关晶体管46导电(接通)。如果(例如)BL1保持在地面电位,且中间字线(在这种情况下仅为WL3)保持在地面,那么存储器单元B的漏极将处于地面电位。即使邻近存储器单元B的沿着WL3的存储器单元关闭,因为其尚未编程,所以其将零伏从开关晶体管47传到存储器单元B的漏极,在具有负阈值的擦除状态下也是如此。
如上文主要关于图4所述,不是在对存储器单元A编程的整个周期期间将存储器单元B的漏极保持在地面电位,而是可能优选仅在每一编程脉冲的上升时间的起始部分如此操作,且接着将漏极电压切换为某一正电压。这可通过起初将BL1的电压保持在地面且接着将其升高到与BL0的电压相同的电压(但在图4的时间t2处)而执行。当VCG的电压继续上升时,字线(和相关联的源极区和漏极区)下方的沟道电位也随之升高,借此减小越过栅极氧化物的净场。在t2后不久,当漏极电压达到选择栅极上的电压(小于选择栅极晶体管的阈值电压)时,选择栅极将切断沟道,沟道将浮动,且沟道电位将随着控制栅极的电压继续上升而上升。尽管这使得耗尽进入p阱,但剩余电压上升不足以使耗尽到达n衬底p阱接面(图1的p-n接面4)和将电子注入到浮动栅极上。根据控制栅极电压中的剩余上升的量值,所得的越过浮动栅极氧化物的场可小于图1(其中VD是直接施加到沟道的)的结构中所获得的场。
NOR阵列中的利用
图11的方块图中一般性说明并入本发明的各种方面的实例存储器系统。将大量可个别定址的存储器单元51布置在行和列的规则阵列中,不过单元的其它物理布置当然也是可能的。位线(本文指定为沿着单元阵列51的列延伸)经由线55与位线解码器和驱动器电路53电连接。字线(本说明书中指定为沿着单元阵列51的行延伸)经由线57而电连接到字线解码器和驱动器电路59。选择栅极(其连接线沿着阵列51中的存储器单元的列延伸)经由线63而电连接到选择栅极线解码器和驱动器电路61。解码器53、59和61中的每一解码器均通过总线65从存储器控制器67接收存储器单元地址。解码器和驱动电路也经由各自的控制和状态信号线69、71和73而连接到控制器67。
控制器67可经由线75连接到主机装置(未图示)。主机可为个人计算机、笔记本式计算机、数码相机、音频播放器、其它各种手持式电子装置等。通常以根据若干现有物理和电子标准中的一种标准(例如来自PCMCIA、CompactFlashTM协会、MMCTM协会、Secure Digital(SD)卡协会等的一种标准)的卡实施图11的存储器系统。当采用卡的格式时,线75在与主机装置的互补连接器介接的卡上的连接器中终止。许多卡的电接口遵循ATA标准,其中存储器系统对于主机而言仿佛是一台磁盘驱动机。也存在其它存储卡接口标准。或者,可将图11所示的类型的存储器系统嵌入在主机装置中。
解码器和驱动器电路53、59和61根据各自的控制和状态线69、71和73中的控制信号而在阵列51的其各自的线(如通过总线65而定址的)中产生适当电压,以执行编程、读取和擦除功能。任何状态信号(包括电压电平和其它阵列参数)均由阵列51经由相同的控制和状态线69、71和73而提供到控制器67。电路53内的多个读出放大器接收指示阵列51内的定址存储器单元的状态的电流或电压电平,且在读取操作期间通过线81将关于那些状态的信息提供给控制器67。为了能并行地读取大量存储器单元的状态,通常使用大量读出放大器。在读取和编程操作期间,通常经由电路59每次对一行单元定址而用以存取由电路53和61选择的定址行中的许多单元。在擦除操作期间,通常将许多行中的每一行中的所有单元作为用于同时擦除的区块而一起定址。
图12和13中展示示范性阵列51的数个存储器单元,包括以与图1中所示的存储器单元A和B的方式相同的方式分别编程和禁止的两个存储器单元A和B。源极和漏极扩散部分85-87形成在具有p型导电性的共同半导体阱89内,且在列方向上伸长并在行方向上隔开。以横截面展示的浮动栅极部分地越过存储器单元的源极区与漏极区之间的存储器单元的沟道而延伸。在沟道区的剩余部分上,导电选择栅极线SG1、SG2和SG3也在列方向上伸长且在行方向上隔开。这在存储器单元的相邻源极区与漏极区之间形成与浮动栅极晶体管串联的选择晶体管。介电层(未图示)位于衬底与浮动和选择栅极之间。在行方向上伸长且在列方向上隔开的导电字线WL1、WL2和WL3在浮动和选择栅极上延伸,且其间具有介电层。
在编程期间,向阵列的选择栅极线SG1、SG2和SG3施加电压以使处于其下方的存储器单元沟道区维持在非导电状态。也就是说,个别存储器单元的选择晶体管是断开的。通常通过将选择栅极线连接到地面电位来实现这种断开。允许正被编程的存储器单元A的漏极区86浮动。将编程电压施加到字线WL2,如已关于图1所述,所述编程电压通常为以深耗尽形式操作存储器单元A的一系列编程脉冲。
对于通过字线WL2上的相对高的电压而禁止编程的存储器单元B而言,电压同时施加到其源极/漏极区87,这会允许在浮动栅极下方的沟道中形成反转区。已关于图1描述了对其的操作。如上所述,施加到源极/漏极区87的电压也可与图4的曲线(B)一致。
当然,优选同时对尽可能多的沿着整个行或字线的存储器单元编程。这会导致以存储器单元A的方式同时对沿着一行的许多存储器单元编程。如果系统将擦除状态识别为若干编程状态中的一种状态,那么所述行中的其它存储器单元将根本不会被编程。与存储器单元B一样,禁止对这些单元编程。然而,所述行中的其它单元将被编程,但在其到达其编程状态时会象存储器单元B一样被禁止编程,同时继续对所述行中的其它单元编程。当沿着所述行的所有单元因其均已达到其编程电荷电平而被禁止时,则完成对所述行的编程操作。
结语
尽管已就本发明的示范性实施例描述了本发明的各种方面,但应了解,本发明在附加权利要求书的整个范围内受到保护。

Claims (16)

1.一种对与共同控制栅极线耦合的多个存储器单元进行选择性编程的方法,其中将所述存储器单元形成在一种导电类型的半导体阱内,所述存储器单元各自具有:具有相反导电类型的源极区和漏极区,所述区形成在所述阱的表面中且所述区之间具有沟道区;电荷存储元件,其位于所述沟道的至少一部分上,所述阱形成在具有所述相反导电类型的半导体区中,所述方法包含:
将编程电压施加到所述共同控制栅极线,
通过允许沿着所述控制栅极线的所述多个存储器单元中的至少一些存储器单元的源极区和漏极区电浮动而对所述至少一些存储器单元进行编程,和
通过将电压施加到沿着所述控制栅极线的所述多个存储器单元中的其它存储器单元的源极区和漏极区中的至少一者而禁止对所述其它存储器单元的编程。
2.根据权利要求1所述的方法,其中施加编程电压包括:将一系列电压脉冲施加到所述共同控制栅极线,且其中禁止对所述多个存储器单元中的其它存储器单元的编程包括将电压施加到所述其它存储器单元的源极区和漏极区中的至少一者,所述电压在个别电压脉冲的上升时间期间增加。
3.根据权利要求2所述的方法,其中施加电压包括:在个别电压脉冲的上升时间的一部分期间将电位施加到其源极区和漏极区中的至少一者,随后在所述上升时间的剩余部分期间施加逐步增加的电压。
4.根据权利要求1所述的方法,其中所述共同控制栅极线为根据NAND架构的存储器单元阵列的多个字线中的一个字线。
5.根据权利要求1所述的方法,其中所述共同控制栅极线为根据NOR架构的存储器单元阵列的多个字线中的一个字线。
6.根据权利要求1所述的方法,其中将编程电压施加到所述共同控制栅极线包括用以下方式进行此施加:使沿着所述控制栅极的所述多个存储器单元中的所述至少一些存储器单元在其沟道区下方在深耗尽模式下操作以使所述阱与所述半导体区域之间的相反导电类型的接面正向偏压从而产生用于一深耗尽区的电子。
7.根据权利要求1所述的方法,其中将电压施加到所述多个存储器单元中的其它存储器单元的源极区和漏极区中的至少一者包括以促使所述其它存储器单元的沟道区的导电类型发生反转的方式进行此施加。
8.一种在非易失性存储器单元阵列中对沿着字线中的共同字线的不同串中的存储器单元进行选择性编程的方法,其中所述非易失性存储器单元阵列形成在具有第一导电类型的半导体衬底阱中且电荷存储元件定位于跨越其中的具有第二导电类型的源极区与漏极区之间的表面,所述衬底阱在具有所述第二导电类型的半导体材料的衬底内形成介面,其中所述存储器单元排列在多个串联连接的串中,且字线延伸跨越所述多个串中的存储器单元的电荷存储元件,所述方法包含:
允许沿着所述字线中的共同字线的第一群组存储器单元的源极区和漏极区电浮动,
将编程电压施加到所述共同字线,所述编程电压足以导致电荷从所述衬底注入所述第一群组中的存储器单元的电荷存储元件中,和
将电压施加到沿着所述共同字线的第二群组存储器单元的源极区和漏极区中的至少一者,所述电压足以在将所述编程电压施加到所述共同字线期间禁止所述第二群组存储器单元的编程。
9.根据权利要求8所述的方法,其中将电压施加到沿着所述共同字线的所述第二群组存储器单元的源极区和漏极区中的至少一者包括:经由所述个别串中的其它存储器单元对所述第二群组存储器单元施加电位,其中所述第二群组存储器单元为所述个别串的一部分。
10.根据权利要求8所述的方法,其中施加编程电压包括将连续的电压脉冲施加到所述共同字线,且其中将电压施加到所述第二群组存储器单元的源极区和漏极区中的至少一者包括:在所述编程脉冲的上升时间期间,首先对所述第二群组存储器单元施加一个电位且接着施加在所述脉冲期间维持的增加的正电压,其中经由所述个别串中的其它存储器单元将所述电压施加到所述第二群组存储器单元,其中所述第二群组存储器单元为所述个别串的一部分。
11.一种可再编程非易失性存储器系统,其包含:
多个存储器单元,其各自具有定位于源极区与漏极区之间的沟道区上方的至少一个电荷存储元件,其中所述源极区和漏极区在具有第二导电类型的阱内具有第一导电类型,所述第二导电类型与所述第一导电类型相反,所述阱形成在具有所述第一导电类型的主体内且二者之间存在接面,
多个控制栅极线,其延伸跨越所述多个存储器单元的电荷存储元件,
第一地址解码和电压供应电路,其与所述多个控制栅极线连接并响应于地址,所述电路在一定时间内将编程电压施加到所述控制栅极线中经定址的控制栅极线,和第二地址解码和电压供应电路,其与所述源极区和漏极区连接,所述电路(a)允许沿着所述经定址的控制栅极线的存储器单元中的被编程的存储器单元的源极区和漏极区在将所述编程电压施加到所述经定址的控制栅极线期间电浮动,且(b)在将所述编程电压施加到所述经定址的控制栅极线的时间的至少一部分期间,将沿着所述经定址的控制栅极线的存储器单元中正被禁止编程的存储器单元的源极区和漏极区中的至少一者连接到所述多个存储器单元外部的电压源。
12.根据权利要求11所述的存储器系统,其中所述第一电路将所述编程电压施加为一系列具有受控持续时间的编程电压脉冲,且所述第二电路与所述编程电压脉冲同时地将所述被禁止编程的存储器单元的源极区和漏极区中的至少一者连接到非零电压,但持续时间小于所述编程电压脉冲的持续时间。
13.根据权利要求11所述的存储器系统,其中所述多个存储器单元的电荷存储元件包括导电性浮动栅极。
14.根据权利要求11所述的存储器系统,其中所述多个存储器单元的电荷存储元件包括非导电性介电电荷捕集材料。
15.根据权利要求11所述的存储器系统,其中所述多个存储器单元在串联连接的由至少八个存储器单元组成的多个串的阵列中连接在一起以形成所述阵列的列,且其中所述控制栅极线延伸跨越多个串中的多行存储器单元。
16.根据权利要求15所述的存储器系统,其中所述多串存储器单元在其末端处额外含有选择晶体管,且其中所述第二电路额外地(a)将含有正被编程的存储器单元的第一组串的一端连接到使所述第一组串的所述末端处的选择晶体管不导电的电压,且(b)将含有正被禁止编程的存储器单元的第二组串的一端连接到使所述第二组串的所述末端处的选择晶体管导电的电压。
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