CN100565805C - 制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种制造半导体器件的方法，其包括：提供第一导电性类型的半导体衬底，衬底不包含外延层；在衬底的表面形成阶梯掩模层，掩模包括：具有第一厚度的第一部分，和位于第一部分相对侧的第二和第三部分，第二和第三部分具有大于第一厚度的第二厚度；通过掩模层注入第二导电性类型的掺杂剂以在衬底中形成隔离区，隔离区将衬底的被包围区域从衬底的其余部分隔离开；以及除去掩模层。使用本发明的技术。可以以高精度注入掺杂剂以限定衬底内的深度。通过避免热扩散过程，可以减少器件之间的水平分割和器件自身的水平尺寸。此外，可以避免与外延层生长有关的高成本。

Description

制造半导体器件的方法
本申请是申请日为2003年8月13日且发明名称为“无外延衬底中隔离的互补金属氧化物硅器件”的中国专利申请No.03823803.9的分案申请。
技术领域
本发明涉及半导体器件技术，尤其涉及彼此电隔离且与它们形成于其中的衬底电隔离的互补金属氧化物硅(MOS)器件。
背景技术
在互补MOS(CMOS)器件的发展过程中，人们一直在努力将更多的器件装入一定面积的半导体晶片中。图1-5示出了这一发展中的几个阶段。
图1A示出了标准CMOS结构，其通常用在形体尺寸1.2μm或更大的器件中。CMOS 10包括P沟道MOSFET 10a和N沟道MOSFET 10b，且形成在P衬底11中。
典型地，在P衬底11中形成许多其他的NMOSFET和PMOSFET。P沟道MOSFET 10a形成在N阱中，该N阱通过常规注入和扩展扩散工艺形成。N阱14注入衬底11较浅深度并在受到热处理时同时沿垂直和水平方向扩展。
MOSFET 10a和10b都是横向器件且分别包括栅极12a和12b，栅极12a和12b通过栅极氧化层16与衬底11分隔开。PMOSFET 10a包括P+源极区13a、P+漏极区13b和N+接触区13c，其用于与N阱14接触。NMOSFET10b包括N+源极区14a、N+漏极区14b和P+接触区14c，其用于通过金属接触18与NMOSFET 10b的主体，P衬底11接触。栅极12a、12b之下的沟道区可能或可能不包含阈值调节注入。
金属接触点18连接在系统中最负值的电压，其通常为地。因此，CMOS10不能在超过地很高的电压下工作。此外，NMOSFET 10b与CMOS 10中的任何其他NMOSFET分享共同的体端子，且注入衬底11的任何电流或噪声都连接到NMOSFET 10b和器件中的任何其他NMOSFET，因为这些NMOSFET未被隔离。
在CMOS 10中，必须要设计衬底11的掺杂浓度以设定NMOSFET 10b的电特性。这一局限在图1B所示的CMOS 20中得到了改善，其中NMOSFET10b形成在P阱21中。不过，将NMOSFET 10b形成在P阱21中的主要目的是控制NMOSFET 10b的击穿(breakdown)和穿通(punchthrough)特性。由于P衬底11和P阱21之间没有PN结，NMOSFET 10b仍然与CMOS 20中的任何其他NMOSFET以及任何其他与衬底连接的器件分享同一主体(body)，因为NMOSFET 10b的体端子在电气上是与P衬底11通用的且N+区域14a和14b不能偏置高于P衬底11电势之上的大电压。
图1C一般性地给出了可用来制造CMOS 20的工艺。该工艺从在衬底11上形成场效应氧化层开始。用掩模遮蔽衬底并通过注入和扩散磷形成N阱14。再次用掩模遮蔽衬底并通过注入和扩散硼形成P阱21。
接下来，该工艺有两种变化。在一种变化中，通过掩模界定有源器件区域并从该有源器件区域蚀刻场效应氧化层。在另一种变化中，场效应氧化层被剥离并热生长垫氧化物层。通过常规LOCOS工艺形成场效应氧化物区域，该工艺包括通过构图氮化物层界定有源器件区域和从将要生长场效应氧化物蚀刻氮化物层。进行覆层磷注入(blanket phosphor implant)以形成N场效应淀积区(NFD)，并形成掩模以界定将要注入硼以形成P场效应淀积区的区域(PFD)。然后在其中已经除去氮化物层的区域中形成场效应氧化物区域，剥离氮化物层，并生长和剥离牺牲氧化物层以修复晶体损伤并除去可能影响栅极氧化层正常生长的任何氮化硅残余。
然后淀积栅极氧化层，并淀积、掺杂、掩蔽和蚀刻多晶硅层以形成MOSFET的栅极。PMOSFET 10a的源极和漏极区域通过掩蔽衬底并注入硼形成，而NMOSFET 10b的源极和漏极区域通过掩蔽衬底并注入磷和/或砷形成。在硼和磷/砷的注入过程中使用退火进行推进(drive)。
然后进行常规的互连形成工艺，包括淀积和蚀刻玻璃层和淀积(溅射)接触PMOSFET 10a和NMOSFET 10b的源极、漏极和主体区域的金属层。
图2A示出了一种利用更现代的工艺制造的CMOS 30，这种工艺能够制造栅极尺寸更小的器件。N阱14包含PMOSFET 30a，且P阱21包含NMOSFET 30b。N阱14和P阱21彼此互补地形成，即，衬底11的整个表面被N阱14或P阱21占据。氧化物侧壁间隔层19形成在栅极12a、12b上。氧化物侧壁间隔层阻止了高浓度掺杂剂注入衬底11中，藉此在PMOSFET 30a中邻接源极和漏极区域13a、13b形成轻掺杂的P区域33a、33b并在NMOSFET 30b中邻接源极和漏极区域14a、14b形成轻掺杂的N区域。在栅极12a、12b的顶部形成硅化物层32。CMOS 30是代表了0.25μm到1.2μm范围内的大多数CMOS器件的非隔离双阱CMOS。与图1b所示的NMOSFET 10b那样，NMOSFET 30b与CMOS 30中的所有其他NMOSFET共享公用的主体区域。因此，NMOSFET 30b必须要在地附近偏置，且对P衬底11中出现的任何噪声很敏感。
图2B所示的CMOS 40与CMOS 30类似，但是形成在轻掺杂P外延层41中，该P外延层41又是生长在重掺杂的P+衬底42上的。通常这么做以通过防止沿衬底出现横向电压降改善器件的闩锁(latch-up)特性。重掺杂的P+衬底40具有比图2A所示的P衬底11更低的电阻率。这是一种问题的标志，这种问题可能发生在共享轻掺杂共用主体区域的非隔离器件中。尽管重掺杂衬底能够降低普通数字IC中的闩锁效应，但它不能在功率和高电流IC中对闩锁提供足够的保护。
“外延”指在同种半导体的单晶衬底上生长单晶半导体薄膜。单词“外延”从希腊文含义“在......上布置”派生而来。参见A.S.Grove著，John WileySons出版社(1967)出版的Physics and Technology of Semiconductor Devices(《半导体器件物理和技术》)，7-20页。
图2C给出了可用于制造CMOS器件30和40的工艺。对于CMOS 30，该工艺从P衬底11开始，对于CMOS 40，该工艺从P+衬底42开始且包括在P+衬底42上生长P外延层41。互补阱的形成和LOCOS场效应氧化物的形成与图1C中所述的工艺大致相同。栅极的形成包括通过化学气相淀积在多晶硅栅极上形成金属层和随后进行硅化工艺。
继栅极形成之后，用掩模掩蔽衬底并注入磷以形成轻掺杂N区域34a、34b。除去该掩模并形成另一个掩模以界定轻掺杂P区域33a、33b。注入BF2以形成P区域33a、33b。然后淀积并蚀刻侧壁氧化物以形成侧壁隔离层38a、38b、39a和39b。
用掩模掩蔽衬底并注入砷以形成N+区域14a、14b。再次掩蔽衬底并注入BF2以形成区域13a、13b。执行退火工艺以推进掺杂剂。
互连的形成包括淀积带有中间介质层的两个Al-Cu层。进行快速热退火(RTA)，淀积、构图并蚀刻玻璃层，并在第一Al-Cu层之前在玻璃上淀积Ti或TiN粘附层。典型地，在构图之前通过回蚀或化学-机械抛光(CMP)对诸如旋涂式玻璃或BPSG的玻璃层进行平面化处理。继淀积第二玻璃层之后，通过通透掩模蚀刻，淀积钨并回蚀，并淀积第二Al-Cu层。第二玻璃层可以是利用TEOS作为前体的化学气相淀积(CVD)层或旋涂式玻璃(SOG)层，其应该在低温下形成以免熔化第一金属层。钨插栓(tungsten plug)典型地用于在淀积第二金属层之前平面化通孔。平面化通过回蚀或CMP进行。
图3A给出了一种根本不同的制造CMOS器件的方法，其使用了从制造双极性器件发展来的技术。CMOS 50包括形成在P阱56中的NMOSFET 50a和形成在N阱55中的PMOSFET 50b。P阱56和N阱55形成在N外延层52中，N外延层52在P衬底51上生长。NMOSFET 50a包括N+源极区60a和N+漏极区域60b。轻掺杂N区域62a、62b分别邻接区域60a、60b形成。栅极形成在栅极氧化层65上，硅化物层59淀积在该栅极上。到P阱56的接触通过P+区域61c制造。
PMOSFET 50b包括P+源极区域61b和P+漏极区域61a。轻掺杂P区域63a、63b分别邻接区域61a、61b形成。栅极形成在栅极氧化层65上，硅化物层59淀积在该栅极上。到N阱55的接触通过N+区域60c制造。
N外延层52的诸区域通过诸如包含P掩埋层53和P阱56的P扩散堆叠结构彼此隔离，它们在N外延层52的顶部和底部注入然后加热以便使它们向上和向下扩散直到它们合并。使P掩埋层53和P阱56以这种方式扩散所必需的“热预算”(即，温度和时间的乘积)是极为重要的，其决定了该布置许多电特性的设定。此外，P掩埋层53和P阱56还在横向扩散，这限制着器件的组装密度。
图3B给出了一种变化，其中N掩埋层54被CMOS器件70中的混合N掩埋层71所代替。N掩埋层71一般掺杂有磷，但是含有掺杂有锑的中心区域72。N掩埋层71的掺磷部分向上扩散与N阱55合并，消除了图3A的CMOS器件50中所示的位于中间的N外延层52部分。这提供了一条通向N阱55的低电阻通路，有助于防止因N阱55中的横向电压降造成的闩锁。尽管如此，P阱56仍然电连接到P衬底51上，带来了上述的局限性和问题。
图3C-3E为图3A和3B所示的截面处掺杂浓度与衬底中深度的关系曲线图。如图所示，形成这些CMOS器件所需的工艺对于诸如外延厚度、扩散系数和温度之类的参数变动高度敏感，此外，它们往往相当昂贵，需要很长的处理时间和专用的高温扩散炉。示出的工艺要求P型掩埋层、砷N型掩埋层和磷N型掩埋层的每一层都具有其自己专用的掩模，这使得工艺成本更加昂贵。
图4A是图3A和3B分别示出的CMOS器件50a和50b的示意电路图。衬底51被示为地。PMOSFET 50b被显示为通过二极管97与地隔离，该二极管97代表P衬底51和N掩埋层71之间的PN结。二极管95和96分别代表P+源极区域61b和P+漏极区域61a与N阱55之间的结。NMOSFET 50a被示为未隔离。二极管92和93分别代表N+漏极区域60b和N+源极区域60a与P阱56之间的结。
图4B给出了也可以由该工艺形成的PNP双极性晶体管。P+区域可以是发射极，N阱55和N掩埋层71可以是基极，而P衬底51可以是集电极。
图5A示出了一种CMOS器件100，其包括三个掩埋层：位于N阱104下方的磷N掩埋层103(NBL2)、位于P阱105下方的P掩埋层106和连续延伸于N阱104和P阱105下方的锑(或砷)N掩埋层102(NBLl)。PMOSFET100a和NMOSFET 100b类似于图3A和3B中所示的PMOSFET 50a和NMOSFET 50b。
在P阱105下方延伸N掩埋层102有着将PMOSFET 100a与P衬底101隔离的效果。这样所有的MOSFET都与衬底隔离开了。不过，增加N掩埋层102需要额外的掩模，而且在很长的隔离扩散工艺中扩散N掩埋层102给工艺带来了更多的变数。因此，必须要超裕度设计包括掩埋层的全部向上扩散的所有参数，仅仅为了形成30V的器件(理想情况下不到2μm的硅就可以支持这种器件)外延层114可能必须要生长到超过6μm的厚度。此外，所有掩埋层的横向扩散和发生在隔离(阱)推进(drive-in)期间的N掩埋层102的向上扩散进一步降低了可能实现的组装密度。
图5B给出了一种用于CMOS器件100的可能工艺程序。该工艺开始于其上形成有厚氧化物层的P衬底。形成掩模用于N掩埋层102，并注入锑和磷，且通过热处理使它们扩散。
然后在互补掩埋层工艺和多掩埋层工艺之间做出选择。在多掩埋层工艺中，分别使用不同的掩模限定N掩埋层103和P掩埋层106的位置。继每次掩蔽步骤之后，注入N型掺杂剂(磷)或P型掺杂剂(硼)，在注入之后，通过热处理扩散掺杂剂。在互补掩埋层工艺中，淀积氮化物层，然后使用CBL掩模构图和蚀刻，之后注入两个阱之一，随后将其氧化。氮化物防止在未被第一阱扩散到的区域中发生氧化，而第一阱则被厚氧化物所覆盖。然后剥离氮化物，并进行与第一阱互补的第二阱的注入。厚氧化物阻碍了从第一阱区域进行的注入。然后扩散第二阱，且剥离所有氧化物。于是，一个掩模就界定了诸互补阱。
在形成三个掩埋层之后，生长P外延层并如上述在外延层中形成NMOS和PMOS器件。很明显，这是一中非常复杂的工艺，包括了大量的掩蔽步骤。举例来说，仅仅在6英寸的晶片上形成掩埋层就可能要花150美元。如果在制造NMOSFET或PMOSFET的过程中出错，投入的成本将完全损失。此外，必需的多步扩散带来了很大的出错可能性，即使完美地完成了扩散，该工艺所固有的掺杂剂的横向扩散也减少了能够在衬底一定面积内形成的器件数量。
图5C示出了沿图5A的截面5C-5C所得的掺杂分布。该图示出了N掩埋层102和P阱105之间的P外延层区域。有时N掩埋层102与P阱105合并在一起。发生这一变化主要是因为P阱105参考的是外延层的顶面，而N掩埋层102参考的是P衬底101的表面。这些变化可能对器件的电特性具有显著影响，包括结击穿、电阻、电容、速度和电流。
图5D的示意图示出了CMOS器件100的优势。NMOSFET 100a具有连接到独立端子110a的主体，且能够独立于P衬底101被偏置。二极管127代表P阱105和N掩埋层102之间的PN结，而二极管128代表N掩埋层102和P衬底101之间的PN结，它们为NMOSFET 100a提供了隔离。二极管127和128的阴极为N掩埋层102。
图5A-5D证明，要形成隔离结构，需要非常复杂、成本很高的工艺，其具有大量的变数可能和可能的错误。这种工艺主要适于具有大的外形尺寸和大的横向间距的器件，并且只能在能进行高温操作的制造厂进行。这种工艺与诸如图2A所示的工艺的现代的CMOS工艺不协调，而图2A所示的工艺代表了当前存在的大约90％的制造能力。因此，在生产隔离CMOS器件所需工艺和今天可用于生产此类器件的制造设备之间存在一种基本的矛盾。无疑在半导体制造技术领域中有着对克服这一问题的工艺的需求。
发明内容
根据本发明，使用一种高能量注入制造各种结构，以将晶体管及其他器件与半导体衬底电隔离并使它们彼此电隔离。可选地，可以使用不同能量的一系列注入。与现行做法形成鲜明对比的是，隔离结构和器件是在非外延半导体衬底中形成的。衬底受到非常有限的热预算，因此注入在纵横方向上的扩散都受到了限制。
在该隔离结构的一组实施例中，包括包围第二导电性类型的区域的深隔离层和侧壁，该侧壁从掩埋层向上延伸以形成第一导电性类型的杯形或碟形结构。深隔离层可以这样形成：用掩模掩蔽衬底的表面，通过掩模中的开口将第一导电性类型的掺杂剂注入衬底表面以下的预定深度。然后可以再次掩蔽衬底的表面，并可以通过开口注入第一导电性类型的掺杂剂以形成该隔离结构的侧壁，其中开口可以是环形的。为了增加侧壁的高度，可以以不同能量进行一系列注入以制作交叠掺杂区域的垂直堆叠结构。
隔离区可以形成在第二导电性类型的衬底中。由隔离结构包围的区域的掺杂浓度可以保持不变，或者可以加入额外的第二导电性类型的掺杂剂以形成第二导电性类型的阱。第二导电性类型的阱可以邻接隔离结构，或者掺杂浓度保持不变的衬底的中间层可以将阱从隔离结构隔开。在其他实施例中，该阱可以通过深隔离层延伸到掩埋层下方的衬底中。可以在隔离结构所包围的区域中分别形成第一和第二导电性类型的两个阱。该结构可以分别包括两个第一和第二导电性类型的深层。第二导电性类型的深层可以从第一导电性类型的深层向上或向下，或者同时向上和向下延伸。第二导电性类型的深层的横向尺寸可以小于第一导电性类型的深层的横向尺寸。
晶体管或其他器件可以形成在由隔离结构包围的区域或者隔离结构自身中，或者同时形成在二者之中。
在有些实施例中，隔离结构包括注入掩埋层或阱，但没有侧壁。
衬底常常被偏置在地电势或最负的芯片上(on-chip)电势，但并非必须要这样。
在可以利用本发明的技术与衬底隔离的器件中，有N沟道和P沟道MOSFET、PNP和NPN双极型晶体管、二极管、绝缘栅双极型晶体管(IGBT)、电阻、结型场效应晶体管、光电二极管、探测器或任何其他硅器件。
使用本发明的技术避免了上述的许多问题。可以以高精度注入掺杂剂以限定衬底内的深度。通过避免热扩散过程，可以减少器件之间的水平分割和器件自身的水平尺寸，所避免的热扩散过程可以是通过外延层的顶面注入的掺杂剂向下的扩散，或者是在外延层和其下的衬底之间的界面引入的掺杂剂的向上和向下的扩散。此外，可以避免与外延层生长有关的高成本。
附图说明
图1A和1B示出了已知的CMOS结构。
图1C示出了用于形成图1B所示的CMOS结构的工艺流程。
图2A和2B示出了利用比图1C所示的工艺更现代的工艺制造的CMOS器件。
图2C给出了可用于制造图2A和2B的CMOS器件的工艺。
图3A和3B示出了一种制造CMOS器件的方法，其使用了从制造双极性器件发展来的技术。
图3C-3E为图3A和3B所示的截面处掺杂浓度与衬底中深度的关系曲线图。
图4A为图3A和3B所示的CMOS器件的示意性电路图。
图4B为也可以从制造图3A和3B的器件的工艺形成的PNP双极性晶体管的示意电路图。
图5A给出了包含三个掩埋层的CMOS器件。
图5B示出了用于制造图5A的CMOS器件的工艺。
图5C示出了图5A所示的CMOS器件的掺杂分布。
图5D示出了图5A所示的CMOS器件的示意图。
图6A-6V给出了若干可以用本发明的方法形成的基本结构。
图7A-7C给出了根据本发明的包含图6A-6V所示的一些元件的器件，其包括完全隔离的CMOS器件、隔离的NPN型晶体管、N沟道轻掺杂漏极MOSFET(LDMOS)、横向双注入P沟道LDMOS、衬底PNP型晶体管和非隔离NMOSFET。
图8A-8H给出了用于形成根据本发明的隔离P阱的工艺。
图9A-9G为代表图7A-7C所示的器件的示意电路图。
图10A-10F给出了在仍然提供隔离结构的前提下如何变化衬底中的N深隔离层深度。
图11A-11G示出了利用阶梯氧化物形成隔离区的方法。
图12A-12F示出了利用LOCOS技术形成隔离结构的工艺。
图12G-12O给出了图12A-12F中所示工艺的变化。
图13给出了可用于形成完全隔离的双阱CMOS器件的几种工艺。
图14A-14H给出了一种将常规N和P阱扩散与随后的深隔离N层注入组合的“混合”工艺。
图15A为示出硼和磷注入作为注入能量的函数的投影射程(Rp)的曲线图。
图15B为类似硼和磷注入的分散情况(straggle，ΔRp)的曲线图。
图16A示出了P+区域底部和P阱中的深隔离N层之间的垂直尺寸，以及P+区域底部和P衬底的一区域中的深隔离N层之间的垂直尺寸。
图16B为示出二极管的击穿电压如何随图16A所示垂直尺寸变化的曲线图。
图16C示出了击穿电压与深隔离N层的注入能量之间的函数关系。
图17A-17E示出了用于形成隔离区的侧壁的注入范围必须要受到控制以提供有效的隔离区。
图18A-18D示出了如何可以利用一系列注入形成隔离区的垂直侧壁。
图19A-19D示出了用于制造具有图18A-18D所示种类的侧壁的隔离区的工艺步骤。
图20A-20D示出了在衬底表面上生长场效应氧化物区域之后执行的类似于图19A-19D所示的工艺步骤。
图21A给出了在隔离区的侧壁中的注入的水平扩散。
图21B给出了通过深隔离层和填充氧化物的沟槽形成的隔离结构。
图21C和21D给出了通过填充氧化物的注入形成的隔离结构。
图22A和22B示出了每种结构中的隔离结构和深隔离层与衬底表面的重掺杂区之间的垂直间隔。
图22C为图22A和22B所示的每种结构中的深隔离层和重掺杂区之间的击穿电压曲线图。
具体实施方式
图6A-6V给出了若干可以用本发明的方法形成的基本结构。总的目的是形成若干位于深注入的“表面下”层之上的注入阱。实际上这些是“积木”，可以在制造有用器件的过程中按照各种方式进行组合。这里所说的深注入层是与常规的“掩埋层”相比而言的，其在生长外延层之前和期间形成在外延层的底部。此类外延前掩埋层必然地在生长外延层期间表现出掺杂剂再分布。
图6A示出了P衬底130中深注入的N隔离层131。图6B示出了深注入隔离层133，其被分割为部分133a和133b。图6C示出了在隔离层131之上形成且与之隔开的注入P阱134。不过，没有侧壁隔离区，P阱134未与P衬底130隔离开。图6D示出了接触N隔离层131的P阱134；而图6E示出，P阱134可以以这种方式注入：P阱134的一部分位于深N隔离层131的下面。
图6F示出了位于深N隔离层131上方且与之隔开的N阱135；图6G示出了与深N隔离层131交叠的N阱135；而图6H示出了一种环形N阱135，其与深N隔离层131汇合，形成完全隔离区140，该完全隔离区140在侧面由N阱135，在底部由深N隔离层131所包围。
图6I示出了P阱134邻接N阱135，且N阱135接触深N隔离层131。图6J与图6I相似，只是P阱134与N阱135隔开。图6K示出了由互补阱工艺形成的结构，其中P衬底130的整个表面被P阱134或N阱135所占据，且N掩埋层位于P阱和N阱之下并与它们接触。如果N阱135形成围绕P阱134的中心部分的环或环形结构，那么该中心截面将以与图6H所示的隔离结构相同的方式被完全隔离。图6L与图6H相似，但是其示出的结构中P阱134之一注入到比N阱135浅的深度，且被N阱135所形成的环形圈所包围。图6M与图6L相似，不过P阱134延伸到深N隔离层131之下。在图6L和6M中，P阱134都完全从P衬底130隔离开。
图6N示出了在P衬底130中注入的P型表面下层136。尽管在该实施例中没有PN结，但其会具有颠倒的或“逆行的”掺杂浓度，即，从衬底130的表面朝向深P层136的向下方向，P型杂质的掺杂浓度增大。图6O示出了与深P层136汇合的P阱134，其可以是完全注入的。同样，这一结构可以具有逆行掺杂浓度。
图6P-6R示出了包括共处于P衬底130中的深N隔离层131和深P层136的结构。由于深层131和136具有不同的横向尺寸，在形成它们时使用了不同的掩模。用于形成深层131的掩模会具有比用于形成深层136的掩模中的开口宽的开口。在其他实施例中，可以使用同一掩模形成深N层和深P层，在那种情况下诸层会具有大致相同的横向尺寸。图6P示出了同时从深N层131向上和向下延伸的深P层136。图6Q示出了仅从深N层131向上延伸的深P层136。图6R示出了仅从深N层131向下延伸的深P层136。
图6Q示出的结构可以通过在这样的注入能量下注入深P层136形成，在这样的注入能量下，其具有小于深N层131的投影射程的投影射程。图6R示出的结构可以通过在这样的注入能量下注入深P层136形成，在这样的注入能量下，其具有深于深N层131的投影射程的投影射程。图6P的结构可以利用两次注入形成深P层136实现，一次注入比深N层131深，另一次比深N层131浅。另一种制造图6P的结构的方法包括单次注入硼以形成深P层136，该注入具有与用于形成深N层131的磷注入相同的射程，不过剂量更低。发生超过和低于深N层131的深P层136的暴露部分是因为在任何给定深度上，硼表现出比磷更大的分散度。
图6S示出了一种包括P阱134、深P层136和深N层131的实施例，P阱134和深P层136位于深N层131上方。P阱134和深P层136会具有逆行掺杂浓度。图6T与图6S相似，只是深P层136同时从深N层131向上和向下延伸，包括两次注入之一。图6U类似于图6S，但是示出的深P层136与深N层131隔开。隔开深P层136和深N层131的P衬底的部分不是由外延工艺而是利用注入注入能量的差别形成的，因此能够以很大精度设置分隔距离。
图6V示出了类似于图6L相似的N阱135，其围绕P阱134和深P层136注入。P阱134和深P层136类似于图6S所示的结构进行安排。这样，图6V示出了完全隔离的逆行P阱可以最小热预算非常精确地形成。
总之，图6A-6V表明，不用依赖外延生长，可以利用本发明的原理制造多种多样的结构。因为没有涉及到外延工艺，因此可以更少的横向移动、更少的变数和对击穿电压的更多控制，非常精确地形成结构的组件。此外，掺杂浓度可以是从衬底表面向下扩展的普通高斯分布，或者是颠倒或逆行分布(向着衬底表面向上扩展的高斯分布)。可以利用组合的注入合成非高斯分布。
图7A-7C给出了包含图6A-6V所示的一些元件的CMOS结构。所有这些结构无需生长外延层即能单片集成。
图7A示出了一种根据本发明制造的完全隔离的CMOS器件150。CMOS器件150含有PMOSFET 169a和NMOSFET 169b。NMOSFET 169b形成在P阱154b中，且大体类似于图2A中所示的NMOSFET 30b。NMOSFET 169b中包括了N+源极区域159b、N+漏极区域163b和P+主体接触区157c。N-区域163a和163b为轻掺杂漏极区域。栅极155b形成在栅极氧化层156b上方。LOCOS场效应氧化层160和第二氧化物层161位于P衬底151的表面上。
P阱154b位于深N层152a上面，且由N阱153包围，深N层152a和N阱153a一起将NMOSFET 169a从P衬底151隔离开。不过，在这种情况下，N阱153a还是包含有PMOSFET 169a，其与图2A所示的PMOSFET 30a大体相似，也与P衬底151隔离。PMOSFET 169a中包括了P+源极区域157a、P+漏极区域157b和N+主体接触区159a。P-区域158a和158b为轻掺杂漏极区域。栅极155a形成在栅极氧化层156a上方。
在其他实施例中，N阱153a不必包含PMOSFET，但可以由P阱154b所包围，从而简单地提供了从P衬底151隔离开的P阱154b。由N阱153a代表的隔离环的宽度可以加宽以提高结构的隔离能力。
二极管169c也形成在N阱153c中。二极管169c包括P+阳极区157d和N+阴极区159e。深N层152b位于N阱153c之下且压制空穴在P衬底151中的注入，以防止PNP双极性行为影响到P+阳极区157d、N阱153c和P衬底151。可以通过加宽N阱153c抑制横向PNP导电，以将N阱153c的横向范围加大到P+区域157d之外。
可选地，如果需要在PMOSFET 169a和NMOSFET 169b之间实现更大的隔离，PMOSFET 169a可以放在与N阱153a隔开的N阱中，而N阱153a可完全用于将NMOSFET 169b从衬底隔离开。
图7B给出了一实施例，其中包含NPN型晶体管169d和N沟道轻掺杂漏极横向双扩散沟道MOSFFT(LDMOS)169e。
在NPN型晶体管169d中，N+区域159g充当发射极，P+区域157e和P阱154c充当基极，而N阱153d和深N层152c充当集电极。深N层152c将基极(P阱154c)与P衬底151隔离开。
在N沟道LDMOS 169e中，N+区域159i、N阱153f和深N层152充当漏极，其中N阱153f充当漏极的轻掺杂部分，以将电压降沿N阱153f的横向范围扩散并扩散离开N+区域159i和P阱154d。P+区域157f和P阱154d充当MOSFET的主体，而N+区域159i充当源极。虽然如果使用了分离的源极和主体接触，源极和主体可以独立偏置，按照惯例，利用金属源极-主体接触162将源极和主体短接到一起。主体区域(P+区域157f和P阱154d)通过N阱153f和深N层152d与P衬底151隔离。
图7C示出了三个器件：P沟道LDMOS 169f、衬底PNP型晶体管169g和非隔离NMOSFET 169h。
在P沟道LDMOS 169f中，P+区域157g和P阱154e充当漏极，其中P阱154e充当漏极的轻掺杂延伸，以助于沿横向在P+区域157g和N阱153h之间分散电压降。P+区域157g的电压不应该超过P阱154e和深N层152e之间的结击穿电压。N+区域159k、N阱153h和深N层152e充当主体，而P+区域157h充当源极。同样，如图所示，源极和主体典型地通过金属源极主体接触167短接到一起，但是可以分别偏置。漏极(P+区域157g和P阱154e)通过N阱153h和深N层152e与P衬底151隔离。
衬底PNP型晶体管169g包括充当发射极的P+区域157k、充当基极的N+区域159m和N阱153j以及连接到P衬底151并共同充当集电极的P+区域157i和P阱154f。衬底PNP型晶体管169g可以在P衬底151中引起电流，因此衬底PNP型晶体管169g的电流密度一般限于小信号应用。
NMOSFET 169h与NMOSFET 169b(图7A)类似，只是其主体(P阱154f)没有被N阱和深N层所包围，因此未与衬底隔离开。NMOSFET 169h包括N+源极区域159n、N+漏极区域159p、多晶硅栅极155e和栅极氧化层156e。P+区域157j提供到主体(P阱154f)的接触。决定是否令NMOSFET隔离或不隔离是设计选择的问题。
图8A-8H给出了用于形成根据本发明的隔离P阱的工艺。在图8A中，优选为厚的氧化物层170形成在P衬底173上。在氧化物层170上淀积光致抗蚀剂层171并使用常规光刻技术构图以形成开口。如图8B所示，通过该开口蚀刻氧化物层170。可以进行受控制的蚀刻，在原地留下一部分氧化物层170，或者可以完全除去开口下的一部分氧化物层170并可以生长新的薄氧化物层。无论哪种情况，在开口中的P衬底173上都保留一薄的氧化物层170a。通过薄氧化物层170a注入诸如磷的N型掺杂剂以形成深N层174。然后剥离氧化物层170和170a以及光致抗蚀剂层171，留下图7C所示的结构，其在P衬底中浮置有一紧凑的、高度有界的(highly defined)深N层174。
表1总结了在形成深N层174过程中所用的处理步骤以及该工艺的一些可能的变体。
表1
Figure C20071015281400171
根据深N层174上方诸层中形成的所需电压，表1所描述的条件可以改变。一般说来，器件的额定电压越高，N层就应该注入得越深。如果在注入深N层之后发生任何显著的高温扩散/氧化(热预算)，也必须要进行更深的注入。
可选地，可以薄薄地生长氧化物层170并在注入期间留在原地，因此就不需要用于形成层170a的回蚀了。
在P衬底173的表面上形成垫氧化物层172，淀积并构图第二光致抗蚀剂层176，留下开口，如图8D所示。该开口优选为环形(即，其中形成有孔的立体图案(solid pattern))。注入诸如磷的N型掺杂剂，建立起N阱175，因为开口的环形形状，N阱175包围着P衬底173的任何和所有的隔离部分177。
剥离光致抗蚀剂层176，并淀积和构图第三光致抗蚀剂层179以在N阱175上形成开口。通过该开口注入诸如硼的P型掺杂剂以形成隔离的P阱178，其具有比P衬底173的掺杂剂浓度更大的掺杂剂浓度。所得的结构在图8E中示出。并非所有隔离区177必须要接收用于形成P阱178的离子注入。
表2中描述了可以在形成N阱175和P阱178的过程中使用的工艺条件，其中包括一些工艺变体。
表2
P阱和N阱可以由单次注入形成，不过随后必须要重掺杂以避免穿通击穿。在表2中，目标举了一个包括浅和深注入的两次注入阱形成的例子。这种方法用于制造5V的CMOS器件时效果很好，并且用于制造12V的CMOS器件时获得了可接受的结果。
浅注入设定基本的CMOS器件特性，使其充分重掺杂以防止沟道穿通，但又充分轻掺杂以表现出足够接近目标的阈值电压，该目标即，浅Vt调节注入能够设定最后的阈值电压值(无需过度的反掺杂)。阱掺杂也必须充分轻以实现所需的击穿电压。在本上下文中的“浅”注入是指，对于硼来说在200keV能量以下的或对于磷来说300keV能量以下的注入，“深”注入是指对于硼来说超过400keV能量的或对于磷来说超过700keV能量的注入。较深注入的剂量优选较高以助于抑制寄生双极性作用(parasitic bipolar action)。不过，P阱一定不能象深N层那么深，否则，P阱可能会反掺杂(counterdope)深N层且器件的隔离能力将劣化。
也可以通过额外的注入形成阱掺杂分布，不过这时表面剂量可以进一步相应地减少。举例来说，如所述的12V兼容N阱可以包括250keV下1E12cm-2的磷注入和1MeV下3E13cm-2的磷注入。可以包括，例如在诸如600keV的中间能量下的额外7E12cm-2的额外注入(added implant)。额外注入的能量越低，越可能影响到表面浓度。
在仅5V器件中，对多次系列注入的需要比12V器件中低，因为因为所有注入层都可以形成得离表面更近，即，在注入能量更低。由于掺杂剂限制在更薄的层内，给定剂量的所得浓度得到了提高。因此，可以更低的掺杂剂剂量制造5V CMOS阱，不过仍然制造具有更高掺杂剂浓度的层。
5V N阱可以包括500keV下仅5E12cm-2的深注入，这是更深的12V深P阱的能量的一半和剂量的六分之一。5V N阱的浅注入可以包括250keV下的6E11cm-2的剂量，这与12V器件在能量上没有很大差异。剂量低并不是如此关键，因为PMOS器件的特性与其说是阱本身的函数，不如说更是后续Vt调节注入的函数。此外，PMOS器件比NMOS器件表现出寄生骤回(parasiticsnapback)的可能更小。
在5V P阱中制造5V NMOS与在12V P阱中制造12V NMOS大不相同。5V P阱和12V P阱都包括防止体穿通的深注入和防止表面穿通的浅注入的组合，在两种情况下浅注入都具有表面附近的峰值，这是40keV注入的结果。5V P阱的浅注入一般具有比12V P阱更高的剂量，范围从高20％到多达两倍，主要用以防止在沟道长度短的5V器件中发生穿通。
不过，5V P阱中所用的深硼注入比12V P阱既浅又轻。例如，5V P阱可以包括250keV能量下1到2E13cm-2附近的注入剂量。相反，12V P阱使用的是500keV附近的深注入，注入剂量为3E13cm-2到5E13cm-2(几乎是5V P阱的能量的两倍和剂量的两倍)。直观看来似乎高压器件要使用更高剂量的注入，与低压器件相比，高压器件发生体穿通和骤回现象距表面更远。因为更高的少数载流子寿命，加剧了体材料内的寄生双极性现象。通过饱和MOSFET中漏极耗尽区的高电场区域的电流通路的对准也加剧了碰撞电离。增加深注入的掺杂使这些影响降到最低。
如图8F所示，在垫氧化物层173a上方淀积氮化硅层180。使用常规光刻技术构图并蚀刻氮化物层180，以暴露垫氧化物层173a的特定区域。然后在氮化物层180上淀积光致抗蚀剂层181并构图以在P阱178上制作开口。通过氮化物层中的开口注入如硼的P型掺杂剂以在该结构的P阱178和其他P阱中形成高浓度的P型场效应掺杂(PFD)区域182。
如图8G所示，除去光致抗蚀剂层181，并通过氮化物层180中的开口注入如磷或砷的N型掺杂剂以形成高浓度N型场效应掺杂(NFD)区域183。进入N阱175的掺杂剂形成NFD区域183，而进入P阱178的NFD掺杂剂浓度并不足以完全反掺杂PFD区域182。与常规CMOS器件的情况不同的是，必须要将热氧化时间和温度保持在最小，以防止掺杂剂在深N层以及N阱和P阱中，尤其是其重掺杂部分中重新分布。对于厚度约
Figure C20071015281400201
的场效应氧化物来说，使用5E13cm-2附近的NFD注入，而PFD注入则需要两倍的剂量。注入在低能量下进行，典型地约50keV。
对P衬底173进行低温氧化，在P衬底中位于氮化物层180的开口下方的部分中制作场效应氧化层184。这就是众所周知的硅局部氧化(LOCOS)工艺。退火也在PFD区域182和NFD区域183中进行推进，从而形成场效应掺杂剂区域，其与场效应氧化层184一起提供更高的场效应阈值并防止有源器件之间的区域中发生反型。
接着，在P衬底173的表面上形成牺牲氧化物层(未示出)并生长栅极氧化层185。图8H所示的隔离结构已经能够用于形成MOSFET了，例如，图7A所示的CMOS器件。
图9A-9G为代表图7A-7C所示的器件的示意电路图，图7A-7C进行了与图9A-9G类似的编号。图9A示出了PMOSFET 169a和NMOSFET 169b(图7A)。NMOSFET 169b由二极管193和二极管197与P衬底151隔离，二极管193代表着P阱154b和深N层152a之间的PN结，二极管197代表着深N层152a和P衬底151之间的PN结。二极管193和197为背对背二极管，它们将NMOSFET 169b从P衬底151完全隔离开。二极管193和197的阴极(即，深N层)可以偏置到任意电势，标记为“FI”(“底隔离，floorisolation”的缩写)，但是典型地偏置在芯片上最正的电势。这一电势也共用于偏置PMOSFET 169a的源极。
在图9B中，二极管169c(图7A)由二极管200从P衬底151隔离开，二极管200代表着深N层152b和P衬底151之间的结。在工作中，二极管169c的阴极(引脚K)必须保持比地(二极管200的阳极)更正的电势。图9C示出了NPN型晶体管169d(图7B)，其中二极管202代表着P衬底151和深N层152c之间的结。图9D示出了衬底PNP型晶体管169g(图7C)。很重要的一点是，集电极(P+区域157i)物理位置在基极(N阱153i)附近，使得电流不会流得太远，以致进入P衬底151并沿之流动。
图9E示出了非隔离NMOSFET 169h(图7C)，其具有类似图9A的NMOS169b的结构，但没有形成二极管193和197的深N层。图9F示出了横向高压PMOSFET 169f(图7C)。二极管212代表深N层152e和P衬底151之间的结。主体(N阱153h)短接到源极(P+区域157h)，而“反平行”二极管211代表主体和漏极(P阱154e)之间的结。图9G示出了横向NMOSFET169e(图7B)。二极管209代表深N层152d和P衬底151之间的结。主体(P阱154d)短接到源极(N+区域159j)，而“反平行”二极管208代表主体和漏极(N阱153f)之间的结。
图10A-10F给出了在仍然提供隔离结构的前提下如何变化衬底中的深N层深度。
图10A示出了注入到P衬底221中深度d1处的深N层221。深N层通过光致抗蚀剂层223中的开口和氧化物层222注入。在图10B中，光致抗蚀剂层223已经除去并为光致抗蚀剂层224所替代，光致抗蚀剂层224经构图具有环形开口。通过光致抗蚀剂层224中的环形开口注入掺杂剂以形成N阱225，其与深N层221汇合以形成隔离结构。可选地，可以利用比N阱的剂量更高的另一次注入形成该环。
在图10C中，在P衬底230上淀积厚氧化物层232和光致抗蚀剂层234并构图以提供开口。在该开口中生长薄氧化物层233。可选地，可以回蚀氧化物层232以形成薄氧化物层。通过薄氧化物层233在P衬底230中注入深N层221。除去光致抗蚀剂层234，并淀积具有环形开口的光致抗蚀剂层235，如图10D所示。深N层221注入比d1大的深度d2，这使得难于使用单个N阱，诸如图10B所示的N阱225形成隔离结构。相反，如图10D和10E所示，首先，中间中等深度N(MN)阱236形成在深N层231的顶侧，随后注入第二N阱237，其延伸到P衬底230的表面并与N阱236汇合。典型地，形成N阱237的注入剂量是这样的，要获得N阱236和237的逆行掺杂分布，即，N阱237的掺杂浓度小于N阱236的掺杂浓度，该N阱236的掺杂浓度又小于深N层231的掺杂浓度，虽然MN阱236和深N阱也可以具有同样的掺杂浓度。
结果是获得了P衬底230的隔离区238。剥离氧化物层232和光致抗蚀剂层235，生成图10F所示的隔离结构，该结构包括从深N层231向上延伸到P衬底230表面的N区域堆叠结构。可以通过这种方式堆叠任意数量的N区域，以制作各种深度的隔离结构。N区域的堆叠结构可以由各种能量和剂量的脉冲注入(pulsed implant)形成，以获得所希望的任何尺寸和掺杂分布的隔离结构。顶部的N区域、N阱237可以是CMOS N阱或专用的隔离注入。构成MN236和N阱237的侧壁也可以使用沟道注入或不同能量的多次注入形成。
图8B、8D和10A-10E所示的注入优选利用高能量注入机进行，这种注入机可以实现3000000eV或更高的注入能量，在形成时还要限制注入之后的热处理的量，以避免注入掺杂剂的扩散。纵向和横向注入的掺杂剂的位置可以很大的准确度决定，这和控制热扩散工艺结果的不确定性形成了鲜明的对照。结果，隔离区紧凑且位置可以预定，并且可以提高衬底内晶体管或其他器件的组装密度。
在迄今所述的工艺和结构中，注入是通过均匀厚度的氧化物层完成的(从离子注入掩蔽出去的区域除外)。获得的阱和深层具有基本上与晶片的初始平面平行运行的掺杂剂分布和结。
图11A-11G示出了利用阶梯氧化物形成隔离区的方法。台阶氧化物可用于形成结的形状或轮廓。该工艺以在P衬底240上形成厚氧化物层241开始。在氧化物层241上淀积光致抗蚀剂层242并构图出开口，通过开口蚀刻一部分氧化物层241，如图11B所示。如图11C所示，在开口中生长更薄的氧化物层243。淀积并构图另一光致抗蚀剂层244，如图11D所示，这次形成较小的开口。通过较小开口除去一部分氧化物层243，除去光致抗蚀剂层244，并在开口中生长更薄氧化物层245，得到图11E所示的阶梯结构。
通过氧化物层241、243和245在单一能量下注入如磷的N型掺杂剂。由于氧化物层241、243和245厚度不同，注入的射程有所不同，生成了深N层246a和N阱246b和246c，如图11F所示。氧化物层241足够厚，使得其防止基本上所有的掺杂剂达到P衬底240。经过短时间的退火，形成了如图11G所示的碟形隔离结构247，其包围着P衬底240的隔离区248。
与此前的结构相反，在任何存在氧化物台阶的地方，注入层的深度在整个芯片内沿横向都有变化。可以增加步骤数量以制作更渐增、平缓的掺杂分布。要制作连续变化的结，可以使用梯度氧化物(graded oxide)。
图12A-12F示出了一种形成隔离结构的工艺，其使用LOCOS(硅局部氧化)技术形成梯度氧化物。该工艺始于P衬底250，在其上淀积有氧化硅层251和氮化硅层252，如图12A所示。利用常规光刻蚀刻氮化物层252，形成开口253，如图12B所示。然后对该结构执行LOCOS工艺，生长厚场效应氧化层254，如图12C所示，其中包括众所周知的“鸟喙”形状255，此处氮化物层252因生长氧化物层而向上弯曲。
然后除去氮化物层252，如图12D所示，留下开口252a，此处P衬底仅被氧化物层251所覆盖。注入如磷的N型掺杂剂以形成图12E所示的深N层256。N层在开口252a下的区域中被掩埋，在鸟喙形状255下的区域中向上弯曲到达P衬底250的表面。在一个实施例中，掺杂剂未穿透场效应氧化层254。结果在图12F中示出，其中P衬底250的隔离区257被N层256所包围。
这种工艺可能有很多变化，图12G-12O示出了几种。图12G示出了一实施例，其中，在场效应氧化物中形成两个开口，且在该两个开口下形成N层256a和256b，分别包围着两个隔离区257a和257b。只要场效应氧化层的部分254充分长，N层256a和256b就保持隔离。还可以在阱之间引入额外的P型掺杂剂。图12H所示结构与图12G的类似，只不过在深N层256a上方所包围的区域中形成了N阱258和P阱259。
在图12I中，在N层256a上方的区域中形成了N阱258，且在N层256b上方的区域中形成了P阱259。在整个结构上方淀积介质层260。在介质层260中形成两个接触开口，并通过该接触开口注入N型掺杂剂以形成N+接触区261a和261b。用金属填充开口以形成接触262a和262b。N层256a被金属接触262a电接触，而N层256b被金属接触256b电接触，允许N层256a和256b偏置在所需的电势。其他接触可以同时形成，以连接到在隔离深N环中制造的器件。
图12J所示的结构与此类似，只不过N层256a和256b通过场效应氧化物的区域254下的N层264连接。这通过如下方式实现：如图12K所示，利用光致抗蚀剂层270掩蔽该结构，并以充分的能量注入掺杂剂使之穿透场效应氧化物区域254但不穿透光致抗蚀剂层270。
可选地，如果想要隔离N阱258和P阱259，可以用掩模掩蔽该结构，并注入如硼的P型掺杂剂以在场效应氧化物区域254下形成P场效应掺杂区(PFD)271，如图12L所示。图12M示出了通过氮化物层251中的开口注入P型场效应掺杂剂，该开口是利用光致抗蚀剂层252b构图形成的。这发生在深N高能量注入之前。图12M示出了基本上与图12B所示相同的工艺阶段，其中已构图的氮化物层252覆盖在氧化物层251上。P掺杂通过开口253注入以形成PFD271。在生长了场效应氧化物254之后，PFD271仍下沉在场效应氧化物254下方，如图12N所示。然后可以进行深N层注入。
可选地，可以在形成场效应氧化物之后，通过以高能量经过场效应氧化物254注入掺杂剂形成PDF 271。
图12O示出了图12K与12L的组合，其中PFD 271把N阱从P阱259隔离开，N层264将N层256b与相邻N层(未示出)连接起来。
图13给出了可用于形成双阱CMOS器件的几种工艺的总结。上面的路线表示使用高热预算的常规扩散阱工艺。下一条路线描述了根据本发明的低热预算工艺的两个变体。在一种变体中，形成初始氧化物层并掩蔽其表面用于注入深N层。在注入深N层之后，掩蔽其表面用于注入隔离结构的侧壁。可选地，可以进行LOCOS工艺并可以用高能量注入形成回转的(wraparoud)隔离结构(如图12A-12F所示)。
形成隔离结构之后，可以形成互补N和P阱，其每一个都在掩蔽步骤之后进行。利用常规工艺并利用底隔离和侧壁隔离工艺，执行LOCOS工艺以生长场效应氧化物区域。利用回转工艺(wraparound process)已经形成了场效应氧化物区域，因此在形成互补阱之后该工艺就完成了。
图14A-14H给出了一种将常规N和P阱扩散与随后的深隔离N层注入组合的“混合”工艺。图14A示出了在P衬底300上形成氧化物层301。氧化物层301可以具有，例如，到1μm的厚度。在图14B中，用光致抗蚀剂层303a掩蔽氧化物层301并通过光致抗蚀剂层303a中的开口蚀刻一部分氧化物层301以制作薄氧化物层302。氧化物层302可以具有从50到
Figure C20071015281400251
的厚度，优选为大约
Figure C20071015281400252
通过光致抗蚀剂层303a中的开口以低能量注入磷形成N区域304。典型地，磷注入的能量为80到160keV，剂量为1E12到5E13cm-2。如图14C所示，通过热处理扩散N区域304以形成N阱304。扩散可以在900到1200℃下进行，但优选在大约1050到1100℃下进行，扩散时间从4到12小时，以实现1到2μm的结深度。
淀积并构图第二光致抗蚀剂层303b并通过光致抗蚀剂层303b中的开口蚀刻另一部分氧化物层301以形成薄氧化物层306，同样约
Figure C20071015281400253
厚，如图14D所示。通过光致抗蚀剂层303b中的开口注入P型掺杂剂(硼)以形成P区域305。如图14E所示，通过热处理扩散P区域305以形成P阱305。用于注入和扩散P阱305的条件与上述用于注入和扩散N阱304的类似。如图所示，P衬底300典型地包括若干个N阱304和P阱305。
到目前为止该工艺为常规的高热预算工艺，且N阱304和P阱305中的掺杂剂分布为高斯型的，从衬底表面向下移动掺杂浓度在增加。
接下来，如图14G所示，剥离氧化物层302、303和306，并在N阱304和P阱305上淀积第三光致抗蚀剂层307且构图出开口。利用高能量注入，在P衬底300中形成深N层307。这样设定注入的能量，使得深N层307重叠于N阱304，且可选地重叠于P阱305并在其下延伸。注入能量在1.0到1.5MeV的范围内，对于大产量低成本生产来说2.3MeV为最大值。超过大约2.3MeV以上，一般可用的注入机会出现低射束电流和长处理时间的问题。除去光致抗蚀剂层307，得到图14H所示的结构。
图15A为示出硅中的硼和磷注入作为注入能量的函数的投影射程(Rp)的曲线图。曲线310示出了“成沟”(channeling)的硼的射程，曲线312示出了磷和非成沟硼的射程。因为成沟硼通过晶格中的沟道运动，因此它的射程稍大于非成沟硼的射程。
图15B为类似硼和磷注入的分散情况(ΔRp)的曲线图。曲线314为硼的分散情况，曲线316为磷的分散情况。
图16A示出了P+区域355底部和P阱353中的深N层354之间的垂直尺寸XDP(最大)，以及P+区域356底部和P衬底351的一区域352中的深N层354之间的垂直尺寸XDP。假定P阱353比区域352掺杂更重。由深N层354、区域352和P+区域356形成的二极管352a基本上是PIN二极管，而由深N层354和P阱353形成的二极管353则为PN二极管。
图16B为一曲线图，其示出了二极管352a和353a的击穿电压如何分别随XDP变化的。如对PIN二极管所预期的，二极管352a的BV随着XDP而变化(即，深N层354和P+区域356之间的P衬底区域353为PIN二极管的本征区)。二极管353a的BV在XDP降到距离(XDP)1之前基本恒定，然后在距离小于(XDP)1时与二极管352a的BV重合。二极管352a的BV在XDP值大于(XDP)1处更大。图16C示出了击穿电压与深N层的注入能量之间的函数关系。
因此，图16A-16C展示了，如何控制深N层深度XDP这一变量以制造具有期望的击穿电压的器件。图17A-17E示出了如何必须控制用于形成隔离区的侧壁的注入射程这另一个变量。如图17A所示，器件380包含深N层383和侧壁注入384，它们在标号为385的区域汇合。深N层383和侧壁注入384形成了包围P衬底381的区域382的隔离区的一部分。
图17B为截自图17A的A-A′截面的掺杂分布曲线图。侧壁384射程为RP2，峰值浓度387，深N层射程为RP1，峰值掺杂剂浓度388。在重叠于区域385，深N层383和侧壁384的分布叠加在一起，掺杂剂浓度沿曲线386逐渐从峰值387降低到峰值388。在深N层383的底部，在深N层383和P衬底381之间的结处净掺杂剂浓度降到零。曲线386区域中的掺杂浓度应当尽量高，以实现良好的隔离。
图17C和17D示出了两种其他的可能性。在图17C中，侧壁384和N掩埋区域383的相应射程分开得更宽，结果，曲线386所代表的掺杂剂浓度降到了低于深N层383的峰值浓度388的最小值。这是一种不如图17B所示的分布好的分布。图17D示出了一实施例，其中深N层383和侧壁384由本征P区域分隔(如图17E所示的截面所示)。这是更不合乎需要的实施例，因为隔离区非常容易泄漏，且器件的电性能不可预测。
图18A-18D给出了图17D和17E定义的问题的解决方案，其中深N层很深，使得在它和侧壁之间有一缝隙。在图18A中，器件400包含两个重叠于的注入404和405，其以不同能量形成在不同深度以形成侧壁406。下注入404也与深N层403重叠于。侧壁406和深N层403一起包围着P衬底401的区域402。
在图18B中，以依次变大的能量和深度形成四个注入411、412、413和414。注入411-414中的每一个都与其上面和/或下面的注入重叠于，形成连续的垂直侧壁419。重叠于区域被标为415-418。
类似地，根据所需要的侧壁的高度，可以使用任意数量的注入。典型地，每一注入仅持续几分之一秒，因此整个壁可以用快速连续的脉冲注入很快形成。图18C和18D为通过由一系列脉冲注入形成的侧壁的垂直截面获得的掺杂剂分布曲线。在两种情况下，注入NI1、NI2和NI3(或深N层DN)分别具有RP1、RP2和RP3的投影射程和峰值掺杂剂浓度420、421和422。在图18D中，每次注入的剂量相同，结果，随着注入越深，峰值浓度在下降。发生这种现象是因为随着射程的增加分散(ΔRP)在增加；因此，如果剂量相同，同样数量的杂质原子分散在更大的垂直距离上，峰值掺杂浓度必然会降低。在图18C中通过随注入变深增大剂量克服了这一效应。结果，每个注入中的峰值掺杂剂浓度几乎保持相同。
图19A-19D示出了用于制造具有图18A-18D所示种类的侧壁的隔离区的工艺步骤。图19A示出了通过光致抗蚀剂层453中的开口450在P衬底451中注入深N层454。光致抗蚀剂层453被除去并代之以光致抗蚀剂层460。如图19B所示，在光致抗蚀剂层460中形成开口462并以稍小于用于深N层454的能量完成注入461。接着完成注入463(图19C)和注入464(图19D)，其中每一个通过光致抗蚀剂层460的同一开口462以依次更低的能量完成。由于这一工艺是在低温下进行的，阴极注入461、463和464只有极少的水平散布，从而得到了界限清晰的垂直侧壁。结果是形成了包围P衬底451的区域452的隔离结构。
图20A-20D示出了在P衬底482的表面上生长场效应氧化物区域481a和481b之后执行的类似操作的相应步骤。在通过光致抗蚀剂层485的开口注入深N层484时，场效应氧化物区域481a和481b使得在深隔离层484中形成了升高的部分484a和484b。不过，场效应氧化物区域481a和481b使得注入486具有碟形轮廓，这补偿了深N层484的升高部分484a和484b(图20B)。类似地，注入488和489也具有碟形，这补偿了其下的注入的形状(图20C和20D)。结果，图20D所示的包围P衬底482的区域483的侧壁基本上具有与图19D所示的侧壁相同的紧凑的垂直剖面。
实际上，通过利用持续增大的能量提供注入而不是脉冲注入可以无限地增加注入的数量。如果浓度要在整个侧壁中保持相同，也可以随着能量提高剂量。
如上所述，即使由该工艺形成的侧壁具有非常紧凑的垂直形状，掺杂剂仍然有一些不可避免的水平扩散。这在图21A中示出，其中，尽管光致抗蚀剂层506中的开口水平尺度为YPR，注入504和505分别横向扩散到尺度YN11和YN12，两者都稍大于YPR。实际上，注入越深，水平扩散的范围或“分散”越大，即，YN12会典型地大于YN11。这样一来，如果必须要形成非常深的隔离区，深注入必然带来的水平分散的量可能会超过实现器件所需的最小形体尺寸可接受的程度。
这一问题的一种解决方案如图21B所示，其中在P衬底511中形成了填充氧化物的沟槽514。填充氧化物的沟槽514邻接深N层513以形成包围P衬底511的区域512的隔离区。这一结构可以如下形成：注入深N层513，蚀刻沟槽，在沟槽中淀积氧化物(例如，通过CVD工艺)，并平面化氧化物填充物的顶面。
在有些情况下，可能难以在填充氧化物的沟槽和深掩埋层之间实现适当的重叠于。可以使用图21C所示的技术解决这一问题，其中通过填充氧化物的沟槽524，即在沟槽被介质填充之后，注入如磷的N型掺杂剂。P衬底521的表面利用光致抗蚀剂层525掩蔽。因为沟槽524中的氧化物对掺杂剂的通过有着比衬底稍强的抵抗力，因此形成了稍呈杯形或碟形的深N层523，从沟槽524的底部向下延伸，转到水平方向，然后朝着相邻沟槽(未示出)的底部向上转弯。除去光致抗蚀剂层525，得到图21D所示的结构。注意，为了清楚起见，放大了深N层523的曲率。
另一个设计者必须要注意的条件是在衬底表面处深层和重掺杂区域之间的穿通击穿的可能性。这一问题在图22A和22B中示出。图22A示出了一个器件530，其P衬底531的区域532被深N层533和侧壁注入534和535所包围。深N层533与P衬底531表面的N+区域536隔开垂直距离XNIN。图22B示出了与之形成对比的器件540，其与器件530相同，只不过在被包围的区域中形成了更为重掺杂的P阱537，且深N层533与N+区域536隔开垂直距离XNPN。
图22C为一曲线图，示出了N+区域536和深N层533之间的击穿电压作为用于形成深N层533的注入能量的函数的变化(其与图22A和22B所示的垂直距离XNIN和XNPN直接相关)。如图所示，在器件540(曲线542)中，在深N层变得相当浅之前，击穿电压基本保持恒定，其中在VPT(NPN)处发生穿通。在器件530(曲线544)中，在VPT(NIN)处发生穿通之前击穿电压直接随着深N层的注入能量变化，VPT(NIN)比VPT(NPN)高相当多。因此提供P阱从总体上降低了击穿电压，但使得击穿电压在发生穿通之前对垂直距离相对地不敏感。在被包围的区域中“照原样”保留P衬底在垂直距离XNIN较大时增大了击穿电压，但击穿电压对XNIN敏感且在XNIN值较大时发生穿通。
依赖高温扩散的工艺在高温工艺过程中导致硅中所有的掺杂剂扩散和重新分布。总的“热时间”，即对衬底进行高温处理的时间一般称为工艺的“热预算”。由于IC和晶体管的制造过程一般使用一系列可能涉及各种时长的不同温度扩散的步骤，一般不容易仅使用温度和时间对各种不同工艺的累积热预算进行比较。不过，实际上在任何工艺中第一个被引入硅中的掺杂剂确实会在工艺的整个热预算中经历扩散，因此工艺的“热预算”从第一个掺杂剂被引入衬底的时间开始计量。这些掺杂剂在热处理过程中的运动受Fick扩散定律的支配，如A.S.Grove在Physics and Technology of SemiconductorDevices(《半导体器件物理和技术》)(1967)第50页中所描述的，该定律被写成一个描写高斯型掺杂剂浓度分布N(x)作为时间函数的方程：
N ( x ) = No · e - x 2 4 Dt
其中D为掺杂剂在衬底中的扩散系数，t为时间，No为由如下关系式以注入剂量Q描述的扩散过程中任意给定时间的表面浓度：
No = Q π ( Dt )
两个方程共同揭示了，热预算Dt的增加成比例地降低了表面浓度No和任意深度处掺杂剂的浓度N(x)。对任意扩散的结深Xj整理方程，得到
x j = - 4 ( Dt ) ln ( N ( x j ) No )
其中N(xj)为扩散发生到其中的相反导电类型层的本底掺杂浓度。因此，结的深度大致与其“Dt”热预算的平方根成正比。因此，可以简单地通过将每一部分的Dt值求和得到整个工艺的总Dt值，用Dt描述单次扩散或一系列许多时间和温度都不同的扩散。
扩散系数D是温度T、掺杂剂种类(例如硼B、磷P、砷As或锑Sb)的函数，在有些情况下，例如磷，还稍微依赖于浓度。这些掺杂剂的扩散系数在O.D.Trapp等人的Semiconductor Techno1ogy Handbook(《半导体技术手册》)(1980年版)4-6页中给出，或者通过仿真获得。
根据本发明的工艺可以使用如下面表3中给出的热预算非常低的工艺，例如，其中大部分扩散，即，最大的Dt，发生在形成栅极氧化层和S/D注入氧化期间。更高温度栅极氧化(850℃)的动机是为了获得高质量的氧化物。S/D注入氧化用来使栅极的侧壁隔离层的侧壁氧化物增加密度，该侧壁氧化物是一开始淀积的。
表3
低热工艺示例
这样一来，累积热预算为所有单个步骤的所有Dt值之和。在上面描述的示例工艺中，硼的总Dt为0.00085μm2，磷的为0.01110μm2。一般地，低热预算可以认为是这样一种情况，其大部分的热预算发生在850℃下总计不到4小时内，或者(考虑到种种工艺流程)其总的Dt热预算对硼来说低于0.03μm2或对磷来说低于0.05μm2。
一可选实施例为场效应氧化或部分阱扩散使用了中等热预算，其可以包括1000℃或更高温度但不超过1100℃下两到三小时的热时间(参见表4)。在这期间，会发生显著的但并非无法忍受的掺杂剂再分布，特别是在深注入层中。中等热预算可以通过硼的Dt值在0.3μm2以下且磷的Dt值在0.5μm2以下的工艺近似，或者粗略地比低热预算工艺流程高一个数量级。
表4
中等热预算步骤
Figure C20071015281400311
与此相反，如表3所例举的，用于深高压阱、深隔离结、高压双极性基极扩散和DMOS晶体管主体扩散的常规高热预算工艺可能包括非常长的扩散，典型地，根据所需的深度从3小时到15小时。这些扩散导致所有掺杂剂发生显著的重新分布，尤其是在深掩埋层或结中更是如此。
表5
高热预算工艺步骤
Figure C20071015281400312
上文实施例应被看作例证性的而不是限制性的。对于本领域的技术人员来说，根据本发明的宽阔原理，许多其他的实施例将是显而易见的。

Claims (12)

1.一种制造半导体器件的方法，其包括：
提供第一导电性类型的半导体衬底，所述衬底不包含外延层；
在所述衬底的表面形成阶梯掩模层，所述掩模包括：
具有第一厚度的第一部分，和
位于所述第一部分相对侧的第二和第三部分，所述第二和第三部分具有大于所述第一厚度的第二厚度；
通过所述掩模层注入第二导电性类型的掺杂剂以在衬底中形成隔离区，所述隔离区将衬底的被包围区域从衬底的其余部分隔离开；以及
除去所述掩模层。
2.如权利要求1所述的方法，其中所述隔离区包括侧壁，所述侧壁分别在所述掩模层的第二和第三部分下的区域延伸到所述衬底的表面。
3.如权利要求1所述的方法，其中所述被包围区域直接位于所述掩模层的第一部分的下方。
4.如权利要求3所述的方法，其中所述掩模层包括氧化物。
5.如权利要求1所述的方法，其中形成阶梯掩模层包括：
在该衬底的表面上形成第一层；
在该第一层的表面上形成第二层；
构图该第二层以在其中形成开口；
通过该第二层中的开口移除该第一层的一部分；和
在开口下的衬底上方形成第三层，该第三层比该第一层更薄，
其中该第一和第三层包括氧化物且该第二层包括光致抗蚀剂。
6.一种制造半导体器件的方法，其包括：
提供第一导电性类型的半导体衬底，所述衬底不包含外延层；
在所述衬底的第一区域上形成氮化物层；
在所述第一区域的第一侧的第二区域中和所述第一区域的第二侧的第三区域中生长氧化物层，所述氮化物层防止了在所述第一区域中生长所述氧化物层；
除去所述氮化物层；
将第二导电性类型的掺杂剂注入所述衬底中，所述掺杂剂形成第一隔离区，所述第一隔离区将衬底的被包围区域从衬底的其余部分隔离开。
7.如权利要求6所述的方法，其中所述被包围区域位于衬底的所述第一区域下方。
8.如权利要求6所述的方法，包括注入所述第二导电性类型的掺杂剂以在所述被包围区域中形成所述第二导电性类型的阱。
9.如权利要求8所述的方法，包括注入所述第一导电性类型的掺杂剂以在所述被包围区域中形成所述第一导电性类型的阱。
10.如权利要求6所述的方法，其包括：
在所述衬底的第四区域上形成第二氮化物层，所述第四区域邻接所述第三区域；以及
在所述第二氮化物层的所述第三区域的相对侧的衬底的第五区域中生长氧化物层；且
其中注入所述第二导电性类型的掺杂剂形成第二隔离区，所述第二隔离区包围所述衬底的第二被包围区域。
11.如权利要求10所述的方法，包括形成重叠于所述第一隔离区的第一接触区和重叠于所述第二隔离区的第二接触区。
12.如权利要求10所述的方法，其中注入所述第二导电性类型的掺杂剂在衬底的所述第三区域下形成连接区域，所述连接区域在所述第一和第二隔离区之间提供电接触。
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