CN100568508C - 对称及自对准的非易失性存储器结构 - Google Patents

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Abstract

一半导体基板上的存储器结构必要的包含一第一导线、两导电块、两第一介电间隔区、一第一介电层，和一第二导线。该第一导线，如一多晶硅线，是形成于该半导体基板上；且该两由多晶硅组成的导电块是，如形成于该第一导线的两侧，并由两第一介电间隔区与该第一导线绝缘。该第一介电层，如一个氧化物/氮化物/氧化物(ONO)层，是形成与两导线块上和第一导线上；且第二导线是形成于第一介电层上，并大致垂直于该两掺杂区。相应的，导电块、第一介电层及第二导线堆形成一浮栅结构，其可用于存储电荷。该第一导线和导电块分别用作一选择栅和浮栅，然，掺杂区和第二导线分别用作位线和一字线。

Description

对称及自对准的非易失性存储器结构
技术领域
本发明是关于一种非易失性存储器结构，更具体的，是关于一种具有高单元密度的对称及自对准(self-aligned)的非易失性存储器结构。
背景技术
可擦除可编程只读存储器(EPROMs)与电可擦除可编程只读存储器(EEPROMs)是广为人知的非易失性存储器设备，其可存储数据及可根据需要擦除和重写数据。
该传统的非易失性存储单元通常需要高电流操作，如，200微安(μA)用于热电子编程，因而并不适应芯片发展中低能耗的趋势。因此，一EEPROM设备的型式包含一已开发的所谓的分离栅(split-gate)电极，以获得高效率和低电流编程，其中该编程电流可被缩减至，如1μA。
许多EEPROM设备使用两多晶硅层(一层用于浮栅的形成，另一层用于控制栅的形成，及可能的电气互连)，而别的EEPROM设备使用三多晶硅层。如，美国专利第4,302,766号提供一用作浮栅的第一多晶硅层，一用作控制栅的第二多晶硅层，及一第三多晶硅层。该第三多晶硅层藉由一擦除窗口耦合至该第一多晶硅层的一部分，用于在单元擦除中使用。美国专利第4,331,968亦使用一第三多晶硅层以形成一擦除栅。另外，美国专利第4,561,004号及4,803,529号在他们自己专门的结构中使用三层多晶硅层。
美国专利第4,622,656号描述一EEPROM设备，其藉由在选择栅(selectgate)下具有一高掺杂的沟道区(channel region)，且在浮栅下具有低掺杂或掺杂至相反的导通类型的沟道区，而在该沟道的过渡位置提供一显著的表面电势差，进而提供一降低的编程电压。
此外，以下将结合附图对一些近期开发的新式存储器结构作详细介绍。
美国专利第5,712,180号揭示一种快闪EEPROM单元布局，如图1(a)及1(a)及沿图1(a)中A-A线获得的剖面图1(b)所示。EEPROM单元101包含一隐埋源极区(buried source region)102及一隐埋漏极区(buried drain region)103，分别为一相对厚的介电层104，105掩埋。沟道区106被分为一第一部分106-1和一第二部分106-2。该第一部份106-1受多晶硅层109影响用作一选择栅，而该第二部分106-2受一多晶硅层形成的浮栅107影响，该浮栅107又依次受一多晶硅层形成的控制栅108的影响。如该技术领域所广为人知的，合适的介电层，如热成长氧化物是位于沟道106、多晶硅层109，及多晶硅层107之间用于绝缘。类似的，合适的介电层如氧化物或氧化物/氮化物组分形成于三多晶硅层之间。金属硅化物可用于替换一个或更多多晶硅层108与109。如需要，一高掺杂P+区120是用于临近隐埋漏极区103的沟道106-2内，以便为该包含沟道106-2的存储器晶体管提供一稳定的门限电压。相应的，出于对准容限(aligned tolerance)考虑该浮栅107不得不在宽度方向上大于多晶硅层109，即，图1(a)中的纵长方向。因此，很难降低该类结构的大小。
美国专利第5,414,693号亦揭示一种快闪EEPROM存储器结构，如图2及沿图2中BB线获得的剖面图3所示。该单元结构形成于一P掺杂基板206上，该基板206具有一晶体管201的漏极204及一晶体管202的漏极205。该两漏极204，205用作位线。晶体管201包含一浮栅207a及一位于其上的控制栅208a。同样的，该晶体管202包含一浮栅207b及一位于其上的控制栅208b。一字线209延伸于该两晶体管201和202，并形成于该浮栅晶体管201，202之间的选择栅的控制栅209a。该字线209顺序连接一存储器阵列中一行选择栅，并垂直于位线列，即漏极204，205。类似的，为允许对准容限，浮栅207a和207b需要较选择栅209a在宽度方向上大，即，如图2中所示的纵长方向。因此，该存储器单元尺寸很难显著降低。
综上所述，美国专利第US 5,712,180与US 5,414,693号中浮栅是完全由控制栅在控制栅图形化过程中定义的，因而该浮栅不得不比选择栅在宽度方向上大，以允许对准容限。这种状况下，存储器单元尺寸不能显著降低。
发明内容
本发明的目的是提供一种存储器结构用于低能耗设备应用，且该存储器结构包含具有竞争性的小存储器单元以便该单元密度可有效提高。
为达到上述目的，一存储器结构，如，在一半导体基板上的包含两形成于两掺杂区的单元，被揭示。该存储器结构必要的包含一第一导线、二导电块、二第一介电间隔区、一第一介电层，及一第二导线。该第一导线，如一多晶硅线，是形成于该半导体基板上；该两导电块，如由多晶硅组成的是形成于该第一导线的两侧，并由该两第一介电间隔区与该第一导线绝缘。该第一介电层，如一氧化物/氮化物/氧化物(ONO)层形成于该两第二导电块上及第一导线上；且该第二导线形成于该第一介电层上，且实质上垂直于该两掺杂区。
相应的，该导电块、第一介电层及该第二导线堆形成一典型的浮栅结构，即，该导电块可存储电荷。该第一导线和导电块分别用作一选择栅和浮栅；而该掺杂区和第二导线分别用作位线和一字线。此外，第一导线也可作为用于数据擦除的擦除栅。
上述分离栅存储器结构可由下述步骤加工。首先，于一半导体基板上形成两第四导线，于各第四导线两侧形成两第二介电间隔区。接着，向该半导体基板内注入掺杂物以形成紧靠该两第四导线的两掺杂区，并在两第四导线间形成一第一导线。该第一导线可由沉积导电物质并随后进行平坦化而得到。蚀刻该两第四导线以形成两紧靠该第一导线的导电块。接着，于该两导电块和该第一导线上形成该第一介电层，且于该第一介电层上形成一垂直于该掺杂区的第二导线。
进一步的，出于提高该字线完善性考虑，可增加下列步骤。沉积一介电层并蚀刻以于该第二导线旁形成两第二介电间隔区。该第二介电间隔区也可氧化形成。接着，形成一大致平行于该第二导线的第三导线，其中该第三导线用作另一字线，该第二介电间隔区用作两者间的一绝缘体；一介电质，如氧化物或ONO，设置于该第三导线和该半导体基板之间。结果，该字线密度将几乎翻倍。
附图说明
图1(a)与1(b)说明一现有的存储器结构；
图2与图3说明另一现有的存储器结构；
图4(a)至4(i)说明加工根据本发明的存储器结构的过程；
图5说明参考根据本发明的存储器结构的电路图；
图6说明根据本发明的存储器结构的俯视图。
具体实施方式
本发明的实施例将参考附图作描述。
出于说明本发明特征的考虑，以下举例说明一用于制作一NMOS型的存储器单元的过程。
如图4(a)所示，一范围为70-110埃(angstroms)的栅介电质层402热成长于一半导体基板401的表面，接着，顺序沉积一导电层与一掩膜层404于其上。该导电层可由多晶硅组成并具有一500-1000埃之间的厚度；掩膜层404可以是一厚度为200-1000埃之间的氮化硅层。
依次的，该栅介电质层402、该导电层及该掩膜层404可由光刻或蚀刻图案化加以分隔，以形成若干导线403。
在图4(b)中，两范围为100-300埃的介电间隔区405形成于各导线403的侧，接着形成光刻胶块406；N+掺杂物，如1×1014-5×1015atoms/cm2砷离子，被注入该半导体基板401，其被该光刻胶块406揭开，以形成N+区407。该介电间隔区405可由氧化或沉积低压化学气相沉积(LPCVD)氧化物，或高温氧化物(HTO)，接着向回蚀刻。于是，该光刻胶块406被剥离。
在图4(c)中，介电层408、409形成于半导体基板401上，其中介电层408、409可选择沉积。介电层409形成于掺杂区407，以便其厚度较氧化的介电层408厚。可选择的，该介电层408、409可是氧化物或ONO层。顺序的，一导电层410，如一多晶硅或多晶硅/硅化钨(poly/WSi)层，沉积其上。
在图4(d)中，导电层410或由化学机械性抛光(CMP)或向回蚀刻若干导线410’平坦化。接着，介电层411形成于导线410’的顶部。介电层411可由CVD氧化物沉积并向回蚀刻，或由热成长，即氧化。
在图4(e)中，掩膜层404被移除，如使用磷酸；接着一介电层，如ONO层412沿设备的轮廓形成。然后，另一导电层413沉积其上，其中两第一介电间隔区405、两导电块403，及两掺杂区407是沿该第一导线410′对称。
图4(f)是图4(e)中设备的俯视图。导电层413蚀刻形成分隔的导线413’用作字线，同时导线403分隔成若干导电块403′。结果，导电块403′、ONO层412和导线413’的堆用作一浮栅结构，即，导电块403′是用于存储。接着，CVD氧化物被沉积、平坦化，以在导电块403′间和导线413’间形成绝缘线414。
图4(g)是沿图4(f)中1-1线获得的剖视图，其中氮化物层416用作导线413’的掩膜，用于在形成该绝缘线414时平坦化该CVD氧化物。
如图4(h)、4(i)所示，其中图4(i)是沿图4(h)中2-2线获得的剖视图。可选择的，介电间隔区417可形成于导线413’旁侧，接着导线418亦用作字线，形成于介电间隔区417之间，以便理想的情况下字线的密度可翻倍。
图5是一参照本发明前述分离栅存储器结构的示意图，其中存储器单元结构与图4(e)中所示相同。然而一些组件根据他们的功能重新命名：数据线(位线)标为DL1、DL2、DL3，选择栅标为SG1、SG2、SG3，及字线标为WL1、WL2、WL3。浮栅单元标为FG1、FG2、FG3，其中位于一选择栅SG2两侧的浮栅单元分别标为TL、TR。表1中举例显示存储器单元TL、TR的读、编程、擦除。如，当编程TL时，DL2、DL3分别是5V、0V，WL2是12V，且SG2是1V。相应的，TL与TR由耦合至TL与TR的电压WL2启动，SG2同样被启动。因此，浮栅FG1下产生5V偏压。进而，电子将跳入TL的存储单元用于编程。
对TL的读，除WL2与SG2分别是5V和3V外，1.5V的DL3是为耗尽DL3的掺杂区，以便忽略TR的效果，即忽略TR是否编程。相应的，如TL编程时无电流产生；相反，TL没有编程时有电流产生。该读操作使用所谓的“反读”方式，即读右手侧单元编程与否，偏压是设置于左手侧位线而非右手侧。
对TL的擦除，如表1中的擦除(I)所示。一高负电压，如-18V应用于WL2，以通过底下的介电质层将电子排出浮栅FG1并进入半导体基板。为避免高负电压引起复杂的电路设计，应用如擦除(II)所示的一藉由分割电压的方式。如，DL1、DL2与DL3是5V，WL2是-10V。因此，在50％耦合率的情况下，大约-5V将被耦合至FG1。因而，跨FG1产生10V偏压。进一步的，介电间隔区405也可用作一沟道氧化物，且导线410’，如SG2，可用作一擦除栅。此类擦除条件列在擦除(III)中。
TR的编程、读和擦除大体上与TL的相同，因而这里省略详细的描述。
表1
Figure C20051013267800091
图6是参考图5的存储器布局的平面图，说明浮栅FG1、FG2与FG3，选择栅SG2与SG3，数据线DL2与DL3，及字线WL的关系。该浮栅是完全自对准选择栅和字线，以便根本不需要对准容限。因此，可获得一具有竞争性的小尺寸，因而显著提高存储器结构的单元密度。
除上述提到的关于NMOS型晶体管的加工方法，PMOS型晶体管也可藉由掺杂硼离子获得，而不背离本发明的精神。
本发明的上述实施例仅用于说明。熟悉本领域技术的人员在不背离下述权利要求范围的情况下，可作出大量可选实施例。

Claims (5)

1.一种存储器结构，其特征在于
包含：
一第一导线，用作一选择栅，并形成于一半导体基板上；
两导电块，用作两浮栅，形成于该第一导线两侧，并由该两导电块和该第一导线间的两第一介电间隔区与第一导线绝缘；
一第一介电层，形成于该两导电块和该第一导线之上；
一第二导线，用作一字线，并形成于第一介电层和两导电块之上，并垂直于两掺杂区，该两掺杂区用作位线，形成于该半导体基板中；
其中该第一导线和两导电块形成于该两掺杂区之间，上述第二导线控制该两导电块的运作，上述两导电块各自对应于紧邻的上述两掺杂区之一，读上述两导电块的其中之一的编程状态包含：设置第一正电压至上述第一导线，设置第二正电压至上述第二导线，且设置一偏压至紧邻上述两导电块的另一个的掺杂区，从而耗尽该上述两导电块的另一个的掺杂区，以忽略该两导电块的另一个正在编程的效果。
2.根据权利要求1所述的存储器结构，其特征在于进一步包含一位于该第一导线与半导体基板之间的第三介电层，该第三介电层由氧化物或氧化物/氮化物/氧化物组成。
3.根据权利要求1所述的存储器结构，其特征在于该第一介电层是一氧化物/氮化物/氧化物层。
4.根据权利要求1所述的存储器结构，其特征在于进一步包含一平行于该第二导线的第三导线，且其由一位于两者间的第二介电间隔区与第二导线绝缘。
5.根据权利要求1所述的存储器结构，其特征在于该两导电块之一的编程是由施加不同电压至该两掺杂区而产生。
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