CN100574108C - 延迟锁定环路及其驱动方法 - Google Patents

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Abstract

本发明公开了一种延迟锁定环路及其驱动方法。该延迟锁定环路包括：时钟缓冲器，用于缓冲所输入的外部时钟，以产生内部时钟，该时钟缓冲器产生控制信号，用于根据电源是否关闭来停用内部时钟；延迟线，用于延迟内部时钟；时钟驱动器，用于缓冲延迟线的输出，以产生时钟信号，该时钟驱动器根据电源是否关闭停用时钟信号；延迟监控器，用于延迟外部时钟；相位检测器，用于检测内部时钟与延迟监控器的输出间的相位差异，以产生检测信号，该相位检测器根据控制信号而被停用，以及移位寄存器，用于根据来自相位检测器的检测信号控制延迟线。因此，在断电状态期间可充分满足断电激励时间，同时降低整个半导体器件的电流消耗。

Description

延迟锁定环路及其驱动方法
技术领域
本发明涉及延迟锁定环路(DLL，delay locked loop)及其驱动方法，特别涉及可以降低功率消耗的延迟锁定环路(DLL)及其驱动方法。
背景技术
一般而言，使用系统或电路中的时钟作为用于使操作定时匹配的基准。时钟也用于保证快速无误的操作。当在内部使用从外部输入的时钟时，内部电路的时间延迟(时钟相差(clock skew))发生。为了补偿此类时间延迟，并从而使内部时钟具有与外部时钟相同的相位，可使用延迟锁定环路(DLL)。
同时，DLL具有与传统使用的锁相环路(PLL)相比对噪声较不敏感的优点。由于此原因，DLL已广泛用于同步半导体存储器，包括DDR SDRAM(双倍数据传输率同步DRAM)。其中，寄存器控制DLL已得到广泛应用。
由于退出有源断电模式(active power down mode)所需时间为tCD，其可充分满足有源断电激励(excitation)时间规则。
仅在DRAM接收读取命令时才使用从DLL所输出的时钟。换言之，如果未施加读取命令，则DLL继续进行锁定操作。实际上，根本不使用DLL的输出。
从DDRII SDRAM，断电模式分为两种类型，其中对于这两种类型中每一种类型所规定的断电激励时间不同。换言之，断电模式分为有源断电模式与预充电断电模式。当有源断电模式库激活(active)时，可直接在断电激励后进行读取操作。相反地，在激励预充电断电模式后，可施加激活命令以启动该库，然后进行读取操作。因此，使用DLL的输出需要一定时间。由于此原因，在DDRII SDRAM规则中，有源断电激励时间为2个周期，而预充电断电模式激励时间为6个周期。
现在将参考图1说明在传统同步DRAM中所用的DLL。
提供了时钟缓冲器10，用于缓冲外部时钟CLK，以产生内部时钟CLKin。内部时钟CLKin在延迟线20中延迟一定时间，然后输入至时钟驱动器30。时钟驱动器30缓冲在延迟线20中所延迟的内部时钟CLKin，以产生时钟信号CLKout。
提供了延迟监控器60，其具有与外部时钟CLK相同的延迟路径。时钟信号CLKout在延迟监控器60中延迟，然后输入至相位检测器40。相位检测器40检测经由延迟监控器60的时钟信号CLKout与内部时钟CLKin之间的相位差异，以产生移位控制信号shift-left(左移位)与shift-right(右移位)。移位寄存器50根据移位控制信号shift-left与shift-right决定延迟线20的延迟时间。换言之，如果移位控制信号shift-left输入至移位寄存器50，则寄存器向左移动。相反地，如果移位控制信号shift-right输入至移位寄存器50，则寄存器向右移动。当经由延迟监控器60的时钟信号CLKout与内部时钟CLKin具有最小的抖动(jitter)时，延迟固定。
然而，在使用此类DLL的DDR或DDRII SDRAM中，DLL不考虑断电模式而完全操作，从而消耗电流。由此，消耗了许多的功率。此原因将说明如下。
在DDR或DDRII SDRAM中，因为有源断电激励时间(从断电模式退出至正常模式所需的时间)非常短，约2个周期，DLL即使在有源断电模式下也无法完全关闭。换言之，如果要求在有源断电模式期间，在DLL完全关闭后输出DLL时钟，则有源断电模式必须通过时钟缓冲器10、延迟线20及时钟驱动器30，如上所述。假定时钟缓冲器10的延迟时间为tCB，延迟线20的延迟时间为tDL，且时钟驱动器30的延迟时间为tCD，则tCB+tDL+tCD大幅高于断电激励时间(约2个周期)。因此，在现有技术中，因为即使在有源断电模式下，DLL也会完全操作，所以会消耗许多的功率。
发明内容
本发明的一个目的为提供一种能够解决前述问题的延迟锁定环路(DLL)及其驱动方法。
本发明的另一目的为提供一种延迟锁定环路(DLL)及其驱动方法，其通过在有源断电模式期间，部分关闭DLL，同时保持DLL自身的锁定信息，可满足有源断电激励时间，同时降低功率消耗。
根据本发明用于实现上述目的的一个方面，提供了一种延迟锁定环路，包括：时钟缓冲器，用于缓冲所输入的外部时钟，以产生内部时钟，该时钟缓冲器产生控制信号，用于根据电源是否关闭来停用内部时钟；延迟线，用于延迟内部时钟；时钟驱动器，用于缓冲延迟线的输出，以产生时钟信号，该时钟驱动器根据电源是否关闭停用时钟信号；延迟监控器，用于延迟外部时钟；相位检测器，用于检测内部时钟与延迟监控器的输出间的相位差异，以产生检测信号，该相位检测器根据控制信号而被停用，以及移位寄存器，用于根据来自相位检测器的检测信号控制延迟线。
根据本发明的另一方面，提供了一种驱动延迟锁定环路的方法，包括以下步骤：在有源断电模式下，停用相位检测器、移位寄存器及时钟驱动器，同时保持时钟缓冲器与延迟线的使能状态，在有源断电激励时，使能已停用的相位检测器、移位寄存器及时钟驱动器，在预充电断电模式下，停用时钟缓冲器、延迟线、时钟驱动器、延迟监控器、相位检测器及移位寄存器，在预充电断电激励时，使能时钟缓冲器、延迟线、时钟驱动器、延迟监控器、相位检测器及移位寄存器。
附图说明
根据以上结合附图所说明的本发明的优选实施例，可明白本发明的上述及其它目的、特征与优点，其中：
图1为说明传统延迟锁定环路的方框图；
图2为说明根据本发明实施例的延迟锁定环路的方框图；
图3为说明图2所示的时钟驱动器的详细电路图；以及
图4为说明图2所示的时钟缓冲器的详细电路图。
附图标记说明
10    时钟缓冲器
20    延迟线
30    时钟驱动器
40    相位检测器
50    移位寄存器
60    延迟监控器
70    时钟缓冲器
80    延迟线
90    时钟驱动器
100                        延迟监控器
110                        相位检测器
120                        移位寄存器
130                        存储体控制单元
shift-left、shift-right    移位控制信号
CLKin                      内部时钟
CLK、/CLK                  外部时钟
CLKout                     时钟信号
CT                         控制信号
pcg_pdn                    预充电断电信号
act_pdn                    有源断电信号
all_pdn                    时钟驱动器控制信号
G1、G3、G5                 NOR门
G7、G8                     OR门
G2、G4、G6                 反相器
具体实施方式
下文将参考附图详细说明根据本发明的具体实施例的延迟锁定环路(DLL)及其驱动方法。
图2是说明根据本发明的具体实施例的延迟锁定环路(DLL)的方框图。
提供了时钟缓冲器70，用于缓冲外部时钟CLK及/CLK，以产生内部时钟CLKin及控制信号CT。内部时钟CLKin在延迟线80中延迟一定时间，然后输入至时钟驱动器90。时钟驱动器90缓冲在延迟线80中所延迟的内部时钟CLKin，以产生时钟信号CLKout。
同时，存储体控制单元130输出预充电断电信号pcg_pdn及有源断电信号act_pdn。预充电断电信号pcg_pdn是在以下情况下使能的信号，即在诸如DDR SDRAM的同步DRAM的存储体内的字线路径被切断(shut)的状态下进入断电状态。有源断电信号是在以下情况下使能的信号，即在诸如DDRSDRAM的同步DRAM的存储体内的字线路径被激活的状态下进入断电状态。
OR(或)门G8逻辑组合预充电断电信号pcg_pdn与有源断电信号act_pdn，以输出时钟驱动器控制信号all_pdn。如果预充电断电信号pcg_pdn或有源断电信号act_pdn处于高(HIGH)状态，则时钟驱动器控制信号all_pdn变为高状态。
时钟驱动器90的结构如图3所示。时钟驱动器控制信号all_pdn与延迟线80的输出信号在NOR(或非)门G1中逻辑组合。如果时钟驱动器控制信号all_pdn处于高状态，则NOR门G1的输出变为低(LOW)状态，而不考虑延迟线80的输出。而且，当低状态在反相器G2中反转时，作为时钟驱动器90的输出的时钟信号CLKout即停用，变为高状态。相反地，如果时钟驱动器控制信号all_pdn处于低状态，则NOR门G1输出延迟线80的输出反转后的信号。此信号在反相器G2中再次反转，从而产生作为时钟驱动器90的输出的时钟信号CLKout。
提供了延迟监控器100，其具有与外部时钟CLK相同的延迟路径。时钟信号CLKout在延迟监控器100中延迟，然后输入至相位检测器110。相位检测器110检测经由延迟监控器100的时钟信号CLKout与内部时钟CLKin之间的相位差异，以产生移位控制信号shift-left(左移位)与shift-right(右移位)。移位寄存器120根据移位控制信号shift-left与shift-right决定延迟线80的延迟时间。换言之，如果移位控制信号shift-left输入至移位寄存器120，则寄存器向左移动。相反地，如果移位控制信号shift-right输入至移位寄存器120，则寄存器向右移动。当经由延迟监控器100的时钟信号CLKout与内部时钟CLKin具有最小的抖动时，延迟固定。
然而，相位检测器110的操作由时钟缓冲器70所输出的控制信号CT来控制。例如，如果控制信号CT处于高状态，则相位检测器110的操作停止。如果相位检测器110的操作停止，则移位寄存器120不操作。
现在参考图4说明时钟缓冲器70的详细结构与操作。
时钟信号CLK及/CLK在放大器A中放大，然后转换成其波形已整形的时钟信号。NOR门G3逻辑组合已在放大器A中整形的时钟与预充电断电信号pcg_pdn。例如，如果预充电断电信号pcg_pdn处于高状态，则NOR门G3的输出变为低状态，而不考虑放大器A的输出。由于此低状态在反相器G4中反转，内部时钟CLKin停用，而变为高状态。因此，停用延迟线80。相反地，如果预充电断电模式信号pcg_pdn处于低状态，则放大器A的输出在NOR门G3中反转，并且在反相器G4中再次反转，因而变为内部时钟CLKin。
此外，预充电断电信号pcg_pdn与有源断电信号act_pdn在OR门G8中逻辑组合。如果预充电断电信号pcg_pdn或有源断电信号act_pdn变为高状态，则OR门G7的输出变为高状态。放大器A的输出及OR门G7的输出在NOR门G5中逻辑组合。如果OR门G7的输出处于高状态，则NOR门G5的输出变为低状态，而不考虑放大器A的输出。由于此低状态在反相器G6中反转而变为高状态，控制信号CT停用，以变为高状态。停用控制信号CT所控制的相位检测器110。
根据上述说明，现在将详细描述根据本发明的DLL在诸如DDR SDRAM的同步DRAM的各模式下的操作。
A.预充电断电模式
在预充电断电模式下，仅预充电断电信号pcg_pdn变为高状态。如参考图4所述，在此状态下，由于内部时钟CLKin及控制信号CT停用以变为高状态，即时钟缓冲器70切断对其的时钟输入，DLL完全进入休眠状态，仅具有先前锁定的信息。在此状态下，DLL的功率消耗变为接近于零(0)。
退出预充电断电模式所需时间的规则约为6个时钟周期。由于tCB+tDL+tCD设定在2个时钟周期内，退出预充电断电模式毫无问题。
B.有源断电模式
在有源断电模式下，仅有源断电信号act_pdn变为高状态。如参考图4所述，在此状态下，由于控制信号CT停用，而内部时钟CLKin被使能，仅时钟缓冲器70与延迟线80消耗功率。换言之，DLL的内部时钟经由时钟缓冲器70与延迟线80到达时钟驱动器90的输入，仅具有先前锁定的信息，且不进行其它所有锁定操作。因此，可大幅降低功率，且在时钟在断电状态下激励时的短时间内，可提供DLL时钟。
根据上述本发明，本发明具有新的效果，即其在断电状态下可充分满足断电激励时间，同时降低整个半导体器件的电流消耗。
此外，当DLL的一部分在断电状态下操作时，可在断电激励状态时大幅降低功率噪声。
虽然已结合附图中所述的本发明的具体实施例描述了本发明，但本发明不限于此。本领域一般技术人员应该明白，在脱离本发明的范围与精神的情况下，可对本发明进行各种替代、修正及变化。

Claims (9)

1.一种延迟锁定环路，包括：
时钟缓冲器，用于缓冲所输入的外部时钟，以产生内部时钟，该时钟缓冲器产生控制信号，用于根据电源是否关闭来停用所述内部时钟；
延迟线，用于延迟所述内部时钟；
时钟驱动器，用于缓冲所述延迟线的输出，以产生时钟信号，该时钟驱动器根据电源是否关闭停用所述时钟信号；
延迟监控器，用于延迟所述外部时钟；
相位检测器，用于检测所述内部时钟与所述延迟监控器的输出之间的相位差异，以产生检测信号，该相位检测器根据所述控制信号而被停用；以及
移位寄存器，用于根据来自所述相位检测器的检测信号控制所述延迟线。
2.如权利要求1所述的延迟锁定环路，其中所述时钟缓冲器包括：
放大器，用于缓冲所述外部时钟；
第一装置，用于根据电源是否关闭产生或停用所述内部时钟；以及
第二装置，用于根据电源是否关闭来产生所述控制信号。
3.如权利要求2所述的延迟锁定环路，其中所述第一装置包括：
NOR门，用于接收所述放大器的输出以及当电源关闭时产生的信号作为输入；以及
反相器，用于反转所述NOR门的输出。
4.如权利要求2所述的延迟锁定环路，其中所述第二装置包括：
NOR门，用于接收所述放大器的输出以及当电源关闭时产生的信号作为输入；以及
反相器，用于反转所述NOR门的输出。
5.如权利要求1所述的延迟锁定环路，其中所述时钟驱动器包括：
NOR门，用于接收当电源关闭时产生的信号及所述延迟锁定环路的输出作为输入；以及
反相器，用于反转所述NOR门的输出。
6.一种延迟锁定环路，包括：
时钟缓冲器，用于缓冲所输入的外部时钟，以产生内部时钟，该时钟缓冲器根据预充电断电信号停用所述内部时钟，并根据所述预充电断电信号或有源断电信号产生控制信号；
延迟线，用于延迟所述内部时钟；
时钟驱动器，用于缓冲所述延迟线的输出，以产生时钟信号，该时钟驱动器根据所述预充电断电信号或所述有源断电信号停用所述时钟信号；
延迟监控器，用于延迟所述外部时钟；
相位检测器，用于检测所述内部时钟与所述延迟监控器的输出之间的相位差异，以产生检测信号，该相位检测器根据所述控制信号而被停用；以及
移位寄存器，用于根据来自所述相位检测器的所述检测信号控制所述延迟线。
7.如权利要求6所述的延迟锁定环路，其中所述时钟缓冲器包括：
放大器，用于缓冲所述外部时钟；
第一NOR门，所述预充电断电信号及所述放大器的输出输入至该第一NOR门；
第一反相器，用于反转所述第一NOR门的输出，其中第一反相器的输出对应于内部时钟的开/关；
OR门，所述预充电断电信号及所述有源断电信号输入至该OR门；
第二NOR门，所述OR门的输出与所述放大器的输出输入至该第二NOR门；以及
第二反相器，用于反转所述第二NOR门的输出，其中第二反相器的输出对应于控制信号的开/关。
8.如权利要求6所述的延迟锁定环路，其中所述时钟驱动器包括：
NOR门，所述延迟线的输出及所述预充电断电信号或所述有源断电信号输入至该NOR门；以及
反相器，用于反转所述NOR门的输出。
9.一种驱动延迟锁定环路的方法，所述延迟锁定环路具有：时钟缓冲器，用于缓冲外部时钟，以产生内部时钟；延迟线，用于延迟所述内部时钟一定时间；时钟驱动器，用于缓冲所述延迟线的输出，以产生时钟信号；延迟监控器，用于延迟所述时钟信号；相位检测器，用于检测所述延迟监控器的输出与所述内部时钟之间的相位差异；以及移位寄存器，用于根据所述相位检测器的输出控制所述延迟线，该方法包括以下步骤：
在有源断电模式下，根据有源断电信号停用所述相位检测器、所述移位寄存器及所述时钟驱动器，同时保持所述时钟缓冲器及所述延迟线的使能状态；
在有源断电激励时，使能已停用的所述相位检测器、移位寄存器及时钟驱动器；
在预充电断电模式下，根据预充电断电信号停用所述时钟缓冲器、所述延迟线、所述时钟驱动器、所述延迟监控器、所述相位检测器及所述移位寄存器；以及
在预充电断电激励时，使能所述时钟缓冲器、所述延迟线、所述时钟驱动器、所述延迟监控器、所述相位检测器及所述移位寄存器。
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