CN100590739C - 半导体集成电路器件 - Google Patents

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CN100590739C CN01804803A CN01804803A CN100590739C CN 100590739 C CN100590739 C CN 100590739C CN 01804803 A CN01804803 A CN 01804803A CN 01804803 A CN01804803 A CN 01804803A CN 100590739 C CN100590739 C CN 100590739C
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memory cell
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nonvolatile memory
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石桥孝一郎
山冈雅直
宿利章二
柳泽一正
西本顺一
青木正和
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Abstract

关于具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。

Description

半导体集成电路器件
技术领域
本发明涉及一种半导体集成电路器件，特别涉及使用多层布线的高集成度半导体集成电路中，无需增加制造成本且适宜对存储单元阵列进行缺陷挽救的半导体集成电路器件。
背景技术
在多层布线的缺陷挽救方面，作为对有该缺陷的地方进行编程的方式，大都采用用激光切断多晶硅的方法、或用激光切断布线的方法。这就是电气与电子工程师协会，固态电路会议技术论文摘要第418-419页(IEEE International Solid-state Circuits Conference，Digest ofTechnical Papers，p.p.418-419)的DRAM中所实施的例子如下。
把缺陷挽救办法引入半导体集成电路之际，为了降低成本，应考虑以下这些要素。
(1)不增加制造工序，
(2)减小芯片面积，
(3)缩小测试和挽救行程，
鉴于以上要素，上述现有技术的缺陷挽救方式有以下的问题。
(1)用激光的切断方法，首先，半导体集成电路在晶片状态完成以后，用探针进行检查，而后，使用激光器的切断装置进行切断。对这种方式来说，除额外需要激光切断装置外，从探针检测直到用激光切断为止的一连串行程都要花时间。所以，挽救行程中也包括的测试行程就复杂化了，造成成本上升。
(2)为了用激光熔断多晶硅，首先需要除去多晶硅上的绝缘膜。但是对于采用多层布线的半导体集成电路，多晶硅上的绝缘膜越厚，随着加厚，除去绝缘膜变得越困难。特别是，用铜进行布线的时候，绝缘膜成了交互重叠氮化硅膜和氧化硅膜的构造，对于这种构造，除去多晶硅上绝缘膜尤为困难。并且，虽然象现有例一样，也能用激光切断铜布线本身，然而铜比铝的熔点高，用于切断的激光需要更大的能量。这就有大激光能量对切断部分的周围构造发生损伤的担心。
本发明的目的在于解决上述多层布线中缺陷挽救电路的问题，在使用多层布线工艺或铜布线的这种集成电路方面，提供一种不会造成制造成本、芯片面积、测试成本增加的缺陷挽救电路。
发明内容
为了达成上述课题，
1、本发明提供一种半导体集成电路器件，包括：
具有存储单元的易失性存储单元阵列；
易失性冗余存储单元，用于在上述易失性存储单元阵列中存在作为有缺陷的易失性存储单元的缺陷存储单元时，置换上述缺陷存储单元；
用于根据上述缺陷存储单元来存储冗余地址信息的非易失性存储器，和
与所述非易失性存储器连接的挽救译码器，用于根据存入上述非易失性存储器内的冗余地址信息、用来自上述冗余存储单元的输出替换来自上述缺陷存储单元的输出；
其中，上述非易失性存储器具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在所述半导体衬底的所述主表面中形成的第2导电类型的第2半导体区、和浮置栅极，上述浮置栅极隔着绝缘膜配置在上述第1、第2半导体区上，
在所述第1半导体区中提供有第2导电类型的源区和第2导电类型的漏区；
其中，通过对所述第2半导体区和对上述源区和漏区施加规定的电压，可以擦去数据。
2、根据上述1所述的半导体集成电路器件，其特征是还包括：
与引线框连接的用于输入或输出信号的焊盘；以及
包括第2晶体管且与上述焊盘连接用于输入或输出上述信号的输入输出电路，所述输入输出电路连接于所述易失性存储单元阵列和所述易失性冗余存储单元；
其中，所述易失性存储单元阵列设置于核心区的逻辑电路部分内并具有第1晶体管，以及
其中，上述第2晶体管的绝缘膜比上述第1晶体管的绝缘膜厚。
3、根据上述2所述的半导体集成电路器件，其特征是：上述非易失性存储器的上述绝缘膜的膜厚大于上述第1晶体管的上述绝缘膜的膜厚，并与上述第2晶体管的上述绝缘膜的膜厚相等。
4、根据上述2所述的半导体集成电路器件，其特征是：上述半导体集成电路器件配备有多个焊盘，且上述多个焊盘能够选择地输入上述信号和用于控制向上述非易失性存储器写入数据的控制信号。
5、本发明还提供一种半导体集成电路器件，包括：
具有存储单元的易失性存储单元阵列；
易失性冗余存储单元，用于在上述易失性存储单元阵列中存在作为有缺陷的易失性存储单元的缺陷存储单元时置换上述缺陷存储单元；
用于根据上述缺陷存储单元来存储冗余地址信息的非易失性存储器；
错误校正电路；和
挽救译码器，用于对根据存入上述非易失性存储器内的冗余地址信息、用来自冗余存储单元的输出与来自上述缺陷存储单元的输出的替换进行控制，
其中，上述非易失性存储器具有形成在半导体衬底主表面中的第1导电类型的第1半导体区和形成在上述半导体衬底的上述主表面中的第2导电类型的第2半导体区，上述第1半导体区包括在其中形成的源区与漏区以及通过第1绝缘膜形成的第1栅极，上述第2半导体区包括通过第2绝缘膜形成的与上述第1栅极连接的第2栅极；以及
上述错误校正电路与上述非易失性存储器和上述挽救译码器相连接，并把校验位附加于上述冗余地址信息，以便把具有校验位的上述冗余地址信息存入上述非易失性存储器，并对从上述非易失性存储器读出的数据进行错误校正处理后输出到上述挽救译码器。
6、根据上述5所述的半导体集成电路器件，其特征是：上述错误校正电路对上述冗余地址信息可校正到1位的错误。
7、本发明还提供一种半导体集成电路器件，包括：
用于存储冗余地址信息的非易失性存储器；
对存入上述非易失性存储器单元的冗余地址信息进行译码的译码器；以及
由上述译码器控制的开关电路；
其中，上述非易失性存储器的每一个都具有第1和第2非易失性存储单元，上述第1和第2非易失性存储单元的每一个都具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、以及通过在其与上述第1半导体区、上述第2半导体区之间分别插入绝缘膜而形成的栅电极；以及
利用上述第1和第2非易失性存储单元存储1位信息。
8、根据上述7所述的半导体集成电路器件，其特征是：上述第1和第2非易失性存储单元存储相同的信息，并通过输出分别从上述非易失性存储单元输出的数据的逻辑和来读出上述1位信息。
9、根据上述7所述的半导体集成电路器件，其特征是：上述第1非易失性存储单元存储第1信号，上述第2非易失性存储单元存储与上述第1信号成互补关系的第2信号，
通过检测上述第1非易失性存储单元的阈值电压与上述第2非易失性存储单元的阈值电压之差，读出上述1位信息。
10、根据上述9所述的半导体集成电路器件，其特征是：上述第1非易失性存储单元的栅宽与上述第2非易失性存储单元的栅宽不同，可以在向上述非易失性存储器写入信息之前输出预定数据。
11、本发明还提供一种半导体集成电路器件，具有：
用于存储冗余地址信息或调整信息的非易失性存储器，
对存入上述非易失性存储单元的上述冗余地址信息或上述调整信息进行译码的译码器，以及
由上述译码器控制的开关电路，
其中，上述非易失性存储器的每一个都具有非易失性存储单元，上述非易失性存储单元的每一个都具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、以及通过上述第1半导体区和上述第2半导体区之间分别插入绝缘膜而形成的栅电极，该栅电极可以通过给上述第2半导体区和上述源区与漏区中的至少一个施加规定的电压来进行写和读；
其中，根据复位信号把用于读出的规定电压施加于上述非易失性存储单元，从上述非易失性存储器读出的上述冗余地址信息或调整信息被存储于寄存器中，以及
在电源供给上述半导体集成电路器件的期间，在寄存器内保持从上述非易失性存储器中读出的上述冗余地址信息或调整信息，而且不向上述非易失性存储单元施加所述规定电压。
12、根据上述11所述的半导体集成电路器件，其特征是：上述复位信号是在上述半导体集成电路器件的电源接通时生成的。
13、根据上述11所述的半导体集成电路器件，其特征是：根据上述复位信号使上述半导体集成电路器件内包括的逻辑电路、寄存器和状态机器初始化。
14、根据上述11所述的半导体集成电路器件，其特征是还包括：
具有上述译码器的逻辑电路，
用于输入比上述逻辑电路工作电压要高的电压的第1焊盘，上述工作电压用于上述非易失性存储器的写入工作，和
用于输入或输出上述逻辑电路所需要的信号的第2焊盘，
其中，上述第2焊盘被连接到外部端子，而上述第1焊盘不连接到外部端子。
15、本发明还提供一种半导体集成电路器件，具有：
第1和第2非易失性存储单元，具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、以及在上述第1半导体区和上述第2半导体区之间分别插入绝缘膜而形成的栅电极；以及
生成控制信号的控制电路，上述控制信号用于对上述第1和第2非易失性存储单元进行写或读，
其中，上述控制电路与上述第1非易失性存储单元邻接配置，用于从上述控制电路把上述控制信号加到上述非易失性存储单元上的信号线沿着与上述控制电路和上述第1非易失性存储单元之间的边界交叉的方向延伸，以及
通过对上述第1和第2非易失性存储单元输出的数据取逻辑和来读出存储在上述第1和第2非易失性存储单元内的信息。
16、根据上述15所述的半导体集成电路器件，其特征是：上述第1非易失性存储单元和上述第2非易失性存储单元共用其控制栅极。
17、本发明还提供一种半导体集成电路器件，在一个芯片上包括逻辑电路和具有易失性存储单元的易失性存储单元阵列，上述半导体集成电路器件具有：
易失性的冗余存储单元，用于在上述易失性存储单元阵列内存在作为有缺陷的易失性存储单元的缺陷存储单元时，置换上述缺陷存储单元；
用于根据上述缺陷存储单元来存储冗余地址信息的非易失性存储器；
挽救译码器，用于根据存入上述非易失性存储器的冗余地址信息、用来自上述冗余存储单元的输出替换来自上述缺陷存储单元的输出；和
检测电路，用于检测上述易失性存储单元阵列，检测上述缺陷存储单元的地址或端口，并生成上述冗余地址信息；
其中，上述非易失性存储器包括第1晶体管，该第1晶体管具有形成在第1导电类型的第1半导体区中的第2导电类型的源和漏、配置在上述源和漏之间的栅绝缘膜和配置在上述栅绝缘膜上的浮置栅，以及具有通过上述栅绝缘膜形成在上述浮置栅的延伸部分之下的第2导电类型的第2半导体区的控制栅；以及
上述非易失性存储器能够通过把预定电压施加到源区、漏区和控制栅之上而进行擦去或写入。
18、根据上述17所述的半导体集成电路器件，其特征是还包括：
具有上述译码器的逻辑电路；
用于输入比上述逻辑电路工作电压要高的电压的第1焊盘，上述工作电压用于上述非易失性存储器的写入工作；
用于输入或输出上述逻辑电路所需要的信号的第2焊盘，
其中，上述第2焊盘连接到外部端子，而上述第1焊盘不连接到外部端子。
19、根据上述17所述的半导体集成电路器件，其特征是：上述半导体集成电路器件在晶片阶段进行第1次测试和对上述非易失性存储器的第1次写入，在封装后进行第2次测试和对上述非易失性存储器的第2次写入。
进而，在测试其上安装有非易失性存储器的半导体集成电路时，进行对该非易失性存储器写入冗余数据。
附图说明
图1(a)是装备本发明实施例的缺陷挽救电路的SRAM存储单元阵列的示意图；
图1(b)是装备缺陷挽救电路的芯片框图；
图1(c)是芯片剖面图；
图1(d)是快速存储器的电路图；
图2(a)是本发明第二实施例的框图；
图2(b)是测试流程图；
图3(a)是本发明快速存储器部分的电路图；
图3(b)是写入时和读出时的工作波形图；
图4(a)是本发明编程位的电路图；
图4(b)表示快速存储器单元部分的布局图；
图5(a)是7位并行排列编程位的示意图；
图5(b)表示控制电路中的一部分电路图；
图6表示各信号的波形图；
图7表示本发明半导体集成电路实施例的芯片图；
图8表示本发明半导体集成电路实施例的芯片图；
图9表示各信号的波形图；
图10(a)是本发明第二实施例的框图；
图10(b)是测试的流程图；
图11表示本发明另一实施例的框图；
图12(a)表示编程位与ECC电路框图的关系示意图；
图12(b)表示数据与奇偶校验位的对应表；
图12(c)表示根据图12(b)所示对应的错误校正电路图；
图13(a)是本发明编程位的电路图；
图13(b)是其工作时的输入信号波形图；
图14(a)是多个图13的编程位并行排列的示意图；
图14(b)表示控制电路中的一部分电路图；
图15(a)是本发明编程位的电路图；
图15(b)是多个编程位并行排列的电路图；
图16(a)是芯片剖面图；
图16(b)是存储单元的布局图；
图17是本发明编程位的电路图；
图18表示将本发明应用于DRAM阵列的挽救电路中的例图；
图19表示将本发明应用于集成电路的电源电压降压电路的实施例图。
图20表示将本发明应用于延迟电路的延迟调整的实施例图；
图21说明复位信号的功能图；
图22表示封装引线框不连接Vpp管脚的实施例图；
图23表示封装引线框连接Vpp管脚的实施例图；
图24是表示图23实施例的挽救方法图。
具体实施方式
以下，通过本发明的实施例，本发明的意义就清楚起来了。
图1表示本发明的第一实施例。图1(a)是装备有缺陷挽救电路的SRAM存储单元阵列的示意图；图1(b)是装备缺陷挽救电路的芯片框图；图1(c)是芯片剖面图；图1(d)是快速存储器的电路图。
图1(a)中，1是用于快速存储器的编程单元、2是挽救译码器、3是存储单元阵列、4是冗余位线、5是位线、6是连接到有缺陷存储单元7的位线、8译码器、9是开关、10是总线、14是冗余用读出放大器、15和16是读出放大器。
该SRAM的存储单元阵列上，在连接位线6的存储单元7中存在缺陷，把该缺陷的位置编程到编程单元1中。通过挽救译码器2利用开关9的连接，不使用将来自连接有缺陷存储单元的位线6的信号放大后的结果，就可以读出数据。
图1(b)中示出芯片上各个电路布局的一个例子。11是芯片、17是输入输出电路部分(I/O部)、18是核心部分。核心部分18中，包括CPU38、SRAM单元阵列部分19。编程单元1位于I/O部之中是理想的。这时，不增加核心部的面积就能实行挽救。
图1(c)是核心部分18和编程单元1的剖面图。20是P型硅衬底，21、23是P阱，22、24是N阱。25、26、27(28、29、30)分别是NMOS(PMOS)晶体管的源区、栅极、漏区。利用该NMOS晶体管和PMOS晶体管，可以构成由2个负载MOS晶体管、2个驱动MOS晶体管、和2个传输MOS晶体管组成的6MOS晶体管的SRAM。
并且，32、33是n+区，34是p+区，35是n+区，31是浮栅电极。
因此，构成如图1(d)所示那样的快速存储单元。图1(d)中，Vd为漏极、Vs为源极、Vg为控制栅电极，Vf是浮栅电极。该快速存储单元在初始状态，即制造工序结束后的阶段，浮栅电极Vf内不存在电子，阈值电压是比较低的值。对此，随着向该Vf注入电子，可使阈值升高。利用取出该阈值差作为信号，可以形成非易失性的存储元件。
本发明中，利用这样的快速存储单元作为编程单元，构成如图1(a)所示的冗余电路。另外，图1(c)中，32相当于源极Vs、33相当于漏极Vd，34、35和24相当于控制栅极Vg。
可以举出用于这种快速存储器进行擦去、写入、读出的电压关系的一个例子。在擦去工作方面，给控制栅极Vg施加接地电位那样的0V、给源极Vs施加7V、给漏极Vd施加接地电位那样的0V。
这时，从浮栅电极Vf以隧道电流方式，把电子拉到源极Vs，使快速存储器的阈值电压降低。在写入工作方面，给控制栅电极Vg施加5V、源极Vs施加5V、漏极Vd施加接地电压那样的0V。这时，热电子注入控制栅极Vg，快速存储器的阈值电压上升。在读出工作方面，给控制栅极Vg施加大约不发生热电子的电压例如1.8V，给源极Vs施加接地电压那样的0V。关于写入、读出工作，包括其电路构成，以后更详细说明。
所谓的叠层型快速存储器，浮栅和控制栅分别用不同的多晶硅层制作。这时，因为多晶硅的制作工序增多，制造成本也增加了。对此，按照本实施例，可以用一层多晶硅制造快速存储器，而且不用改变常规的CMOS制造工艺就能制成。
并且，图1(d)的快速存储单元，实质上就是组合2个晶体管的构造，所以面积比起叠层型快速存储器来要增加。
但是，如本实施例的情况那样，用于存储单元阵列的缺陷挽救时，为了编程，需要的位数少，可将编程单元纳入输入输出电路区内，因而实质上不会增加面积。
例如，在图1(a)所示的缺陷挽救电路中，假定读出放大器14的个数为64个，只要用6位的编程单元就可以实行挽救。对于0.25μm工艺，图1(d)的存储单元面积约为10平方微米，而6位的刷新单元为60平方微米。要是这样的面积，即使把集成电路的整个面积设定为5毫米见方，也只是0.00024％，快速存储器单元面积的增大全然不成问题。
有可能如以上所述的那样，按照本实施例，即使不引入制作浮栅时那种特别工艺，也能构成快速存储器，依靠使用该快速存储器，作为存储缺陷信息的非易失性编程单元，就可以导入缺陷挽救电路而不会造成面积的增大。
图2是本发明第二实施例的框图(a)和测试的流程图(b)。
除图1(a)的构成外，具有检测高速缓冲存储器阵列功能的逻辑电路部分的BIST(Built in Self-Test：内建自测)电路36和在编程单元中编程数据时用于施加必要高电压的Vpp管脚37。
BIST电路36自动生成高速缓冲存储器阵列的测试图，加到高速缓冲存储器阵列上，短时间内实行存储单元阵列的检测。特别是，至于本实施例的BIST电路36，则具有根据存储单元阵列的检测结果，自动生成挽救地址的功能。
本实施例中，按照图2(b)所示的测试流程进行挽救。测试开始后，首先，借助于BIST电路36，检测高速缓冲存储阵列3中是否有缺陷。如果没有缺陷，就结束有关存储器的测试。假如存储器中有缺陷，就把有缺陷的信息送到测试器。另一方面，BIST电路36计算用于挽救的地址，把算出的地址送给编程单元1。然后，从测试器，把用于进行写入的高电压，通过VPP管脚37加到快速存储器上。这时，对写入快速存储器，写入跟挽救地址对应的数据，并结束流程。
本实施例中，可以全部电气上进行这些一连串动作。所以，晶片完成后，可以在进行检测的过程中进行缺陷挽救。
所以，按照本发明，对测试或缺陷挽救而言，可以将必要的检测时间或装置控制在最小限度的增加，其结果，会有降低测试成本的效果。
另外，如上述一样，对于用存储器的检测专用电路块检测存储器，如图10(a)和图10(b)所示，关于具有CPU的集成电路器件，也可以设法用CPU本身的功能，使其检测存储器。
这里，所说CPU就是由进行运算的运算器电路块和控制它的电路块组成的部分。就微处理器来说，通常同时搭载该CPU和高速缓冲存储器。
图10(b)中示出本实施例的测试。首先，测试器生成用于检测CPU100的测试向量，并加到半导体集成电路上。对CPU100所加的测试向量送回应答。测试器应答如果不正确，假如CPU功能不正确，把该半导体集成电路判定为不良。
另一方面，送回的应答如果正确，CPU的功能判定为正常，就把用于检测存储器的编程送到CPU100。CPU100用该编程，独立检测存储器，并将其结果报告测试器的同时，生成挽救地址送给编程单元。该流程与图2的实施例同样。
本实施例中，就是没有用于检测存储器的硬件，也能实行挽救，而且在用于存储器检测的硬件方面需要防止增加面积，以最小的面积，就能够实行存储器的挽救。
图3是本发明快速存储器的部分电路图(a)和写入时与读出时的工作波形图(b)。
图3中，40是存储用于写入的数据的寄存器，41是快速存储单元。用本图说明本发明的快速存储器的工作。
首先，把信号set规定为“H”，在寄存器40内的结点ns，设置要写入快速存储器的数据。该要写入的数据，例如是图2中示出的挽救地址。
把数据写入快速存储器时，首先把许可编程的prog信号设定为“L”，将数据信号送入MOS晶体管42。只要数据为“1”，MOS晶体管42就是导通状态。
另一方面，为了写入快速存储器，只要将必要的电压，例如5V加到源线信号s1和快速存储单元栅极的控制栅cg，快速存储器的晶体管44就变成导通状态。并且，对MOS晶体管43的直通栅tg也施加电压，使该晶体管成为导通状态。这时成为从s1沿MOS晶体管44、43、42的线路流动电流。由于这时漏电压在高压的状态流动电流，MOS晶体管44的沟道内发生热电子，超越氧化膜的势垒，将电子注入浮栅的Vf。因此，MOS晶体管44的阈值电压上升，写入“1”。写入数据“0”时，MOS晶体管42为截止状态，这时MOS晶体管44中没有电流流过，其阈值电压不变。所注入的电子储存在浮栅电极内，因而即使切断电源，也保持不放电的状态。
另一方面，读出时，给cg施加不发生热电子的“H”电压，例如1.8V。假如电子注入浮栅Vf，MOS晶体管44的阈值电压升高起来，因而没有离化。如果没有注入电子，阈值照样较低，因而导通。在读出时，用/read信号，使PMOS晶体管46变成导通状态。并且，对tg也施加规定的电压，使MOS晶体管43变成导通。这时，如果数据为“1”时，就没有流电流，bit端子电压升高，输出“H”。并且，如果数据为“0”，电流流动，bit端子电压降低，就输出“L”。
另外，本实施例中，如图3中所示，为了写入，对于施加高电压的某个MOS晶体管43、44、45，要用高耐压的MOS晶体管。
利用以上这样的快速存储器及其电路，进行电气上的写入和读出。
图4就是对图3的电路提高快速存储单元读出时的正确性和可靠性，图4(a)是编程位电路的实施例，图4(b)是快速存储单元部分布局的实施例。
快速存储单元，利用在浮置电极Vf上存储电子来保持数据。
本发明的情况，由于浮置电极也采用与一般MOS晶体管栅电极相同构造的栅电极，为了在栅氧化膜内积累电子，所以不用特殊的氧化膜。但是，因此随元件而来氧化膜的漏电流很大，可以认为所积累的电荷通过氧化膜漏掉了。
鉴于这种状况，本实施例中，是一种采用快速存储单元2个单元构成1位的提高可靠性的方式。
快速存储单元41由2个单元构成。读出或写入的方式是与图3中所示的实施例同样的。写入时，写入数据如果是“0”，2个存储单元两者同时没有注入电子的动作，写入数据如果是“1”，2个存储单元两者就同时进行电子注入动作，各自提高MOS晶体管44的阈值。
读出时，从2个MOS晶体管44读出的数据，由门50获得逻辑和。即，读出的数据如果是“0”和“0”，输出的读出数据(read data)是“0”，读出的数据是“0”和“1”、“1”和“0”、“1”和“1”的场合，输出的读出数据都是“1”。因这样一来，积累于快速存储单元的1个浮置电极内的电子，即使由于氧化膜中缺陷等某些原因而漏掉并使阈值降低，也能构成不会输出弄错数据的编程位，可以提高可靠性。
并且，本实施例中，读出数据(read data)不是把电荷保持在电容里的动态型锁存器，而是采用使用触发电路的叠层型寄存器59(另外，读出时，信号set为“L”)。这是因为本编程位的读出数据，只要在半导体芯片上加上电源就总是有效的缘故。
图4(b)中，51表示编程位的边界。并且，52是将成为快速存储单元栅极的N阱、53是P+扩散层区、54是N+扩散层区、55浮置电极、56是P阱、57是N+扩散层区、58是将成为tg的栅电极。如布局图所示，浮置电极也是2个，将成为快速存储单元栅电极的N阱52在电路图上是共通的，因而N阱也可以不分开，就会以最小面积构成2个快速存储单元。就是说，如下面实施例所示，也与多位排列编程位的情况同样。
另外，这种方式的情况下，编程位的电路规模也很大，有专用面积增大的问题，然而用于挽救时，不仅需要许多位，而且实质上几乎不可避免使芯片面积增大尺寸。
图5是7位并列排列图4中所示编程位的实施例(a)和表示控制电路中一部分电路的图(b)。
本实施例中，61是控制电路，从62到68是并列排列的编程位，69是电平移位电路。并且，各个编程位62到68为横向排列，与该排列邻接配置控制电路61。写入数据是d0到d6，读出数据表示为q0到q6。并且，Vdd是低电压，Vss是接地电压，Vpp是为数据写入快速存储单元所需要的高电压。
本实施例的情况下，控制栅电极也是全部的编程位共通的，因而N阱可以共通。所以，只要排列图4中所示的布局图，图5的实施例照样能实现。
除这些电源电压外，set、prog、read、tg、sl、cg都是向快速存储单元的写入、读出时需要的控制信号。这些电源或控制信号，在并列排列电路的情况下是共通的信号。所以，集中用控制电路61生成这些需要的控制信号，因此通过横穿横向排列的快速存储单元和外围电路的方式进行布线，可以构成多个位。
并且，控制信号之中cg和sl需要发生5V的高电压。如表示控制电路一部分的图5(b)中所示，这些信号，例如运算振幅1.8V的prog或read信号以后，利用通过把Vpp用于电源的电平移位电路69就可以生成。
按照本实施例，即使排列多个位的情况下，也能紧凑地构成编程位。
图6是表示各信号的波形图。在本实施例中，示出了从半导体集成电路的电源接通、向编程位的写入、进而直到编程位读出为止的一连串工作。实际点说，实施写入编程位到电源断开的工作由半导体制造商完成，第二次电源接通以后的工作，是用户使用芯片时所实施的工作。
首先，一接通电源，就将电源Vdd和电源Vpp置位于1.8V。然后，BIST发送写入编程位的地址(挽救地址)，生成数据信号d。其次，通过保持(assert)set信号，把所生成的数据信号d取到寄存器内。通过保持(assert)prog信号开始写入工作。保持Prog信号时，sl、cg信号就变成与Vpp信号相同电压。而且，因为规定VPP的电压为5V，sl、cg的信号等于5V，就实行向快速存储单元的写入。而后，电源回到off状态。
其次，当接通电源的时候，集成电路内产生reset信号，进而由reset信号生成read信号。按照read信号，开始从快速存储单元读出数据的工作，并把读出数据送到寄存器。
如图6所示，快速存储单元上只有复位时施加电压。读出数据由图4所示的这种寄存器在电源接通的时间内才保持。因此，具有在快速存储单元内防止特有现象的长时间加电压而破坏积累信息的效果。
图7是表示本发明半导体集成电路实施例的芯片图。70是半导体集成电路、71是核心区、72是复位电路、73～75是用于控制信号输入的焊盘。
要写入编程位的地址信号d由BIST电路36发生，并送给编程单元。并且，将用于挽救的地址信号q从编程单元1送到挽救译码器2。另一方面，复位电路72发生对编程单元1的读出控制需要的控制信号reset。控制信号prog、set、read，设有用于73到75的控制信号输入的专用焊盘，通过焊盘可以从外部进行输入。
图7的例子中，这时，也会增加焊盘的个数，导致芯片面积的增大。于是，图8的例子中，将以83到85所示的焊盘与其它的信号共用。即，D1与信号read、D2与信号set、D3与信号prog分别共用焊盘85、84、83。利用开关87，控制这些共用的信号，在实行编程时，使得正常工作时在核心区内把信号送到编程单元1。这些的控制实行对输入状态控制电路88的信号80、81、82译码。焊盘上连接输入缓冲电路和输出缓冲电路，通过这些缓冲电路，输入输出数据和控制信号。
另外，在这里，把配置有包括这些缓冲电路的输入输出电路部分及其外侧部分表示为I/O区域。利用图9说明图8例子的信号输入工作。
即，电源接通后，状态控制电路88连续检测信号80、81、82，如果输入实行预定编程的信号图(本例中为TDI10101000)，就是转换开关87，使从83到85输入的信号传输到编程单元。该信号图也从从测试器输入。
另一方面，从复位编程位读出数据时，利用信号reset来进行。电源接通复位电路89，在接通电源时发生信号ponreset，从复位管脚90输入信号RESET时，复位电路72发生信号reset0。以这些信号的逻辑和发生信号reset。即，电源接通时或从外部输入信号RESET时发生信号reset，按照该信号，进行从快速存储单元读出信息的工作。将已读出的数据移送寄存器，不久，使加到快速存储单元的电压断开。
另外，信号reset不限于触发从快速存储单元读出信息的工作，如图21(为了简化，省略电源接通复位电路)所示，半导体集成电路中当然也有别的功能。例如，信号reset又驱动CPU18复位为初始状态，又使用寄存器或状态机的初始化。并且，控制衬底偏压，待机时具有降低消耗电力功能的微处理器的场合，也利用于衬底偏压状态的初始化。
按照本实施例，特别是在编程位的控制方面，不需要增加控制信号管脚就能输入需要的信号。
图11是提高写入编程单元的数据可靠性的实施例。本实施例中，编程单元1是对其读出数据，通过用错误校正电路(ECC电路)110进行错误校正，万一存入编程单元1的1位输出了弄错的数据，也能输出正确的数据来挽救。
图12(a)中，是示出了错误校正电路110的一个构成例。121是编程位，110是ECC电路块。
本实施例中，输入编程位的数据是挽救地址信息d0、d1～d34和校验位c0～c6。这些校验位，在数据输入编程单元1以前，由要输入数据d0～d34生成。校验位c0～c6可在BIST或CPU内生成。这些输入数据(挽救地址信息和校验位)，首先保持在编程位内的寄存器中，进而写入快速存储器。
另一方面，复位时，从快速存储器读出数据，保持在寄存器中，把数据q0～q34和cq0～cq6输送到ECC电路块。ECC电路块110对这些输出数据施行错误校正，再输出最后的数据D0、D1～D34。这时，即使从快速存储器读出的数据q0、q1～q34为止的位中有1位错误，也可以利用作为奇偶数据的cq0～cq6，加以校正并输出。
图12(b)的表是表示奇偶数据分配的一例。即，奇偶位c0是表示具有d0、d5、d6、d7、d11、d13、d14、d17、d20、d21、d23、d27、d28、d31、d33的“异”。奇偶位c1是表示具有d0、d1、d6、d7、d8、d12、d14、d15、d18、d21、d22、d24、d29、d32、d34的“异”。其它的奇偶位也都分别表示在表上。
图12(c)是表示奇偶位处于图12(b)所示的关系情况时的ECC电路块。首先，生成r0作为q0、q5、q6、q7、q11、q13、q14、q17、q20、q21、q23、q27、q28、q31、q33的“异”。由于r0是按照与奇偶位c0同样的运算求出的，r0和cq0理应是本来具有相同的值。于是，根据求出r0与cq0的“异”，检查q0、q5、q6、q7、q11、q13、q14、q17、q20、q21、q23、q27、q28、q31、q33和cq0的全部位是否正确。如果r0＝cq0，则s0位为“0”，如果r0≠cq0，则为“1”。即，q0、q5、q6、q7、q11、q13、q14、q17、q20、q21、q23、q27、q28、q31、q33之中只要有1位错误，s0位就为“0”，否则为“1”。
同样，按照图12(b)的表，生成其它的s1、s2～s6。这样一来，根本上把所生成的s位生成最终输出数据D0、D1～D34。为了获得D0，运算作为d0的校验位的s0、s1、s2的逻辑积，求出t0。如果q0的数据没有错误，t0为“0”，如果错误则输出“1”。通过运算t0与q0的“异”，即使q0是错误的，也能将其校正，生成正确值的D0。其它的位也同样可以生成。
本实施例中，由于采用ECC电路块，即使编程位之中的1位有错误，也能进行校正，输出正确的值。因此，能够增加本发明的挽救电路可靠性。
图13是本发明另一个实施例的快速存储器1位数据的电路图(a)和工作时的输入信号波形图(b)。201是使用于存储器读出写入的电路，202是1位的快速存储单元。
写入时的工作如下。另外，正常状态下，set、tg、cg、sl、control的各控制信号为L，信号release成了H。首先，把写入存储单元的数据输入到data，在输入确定后的时点，使set变成H。因此，写入结点203和204的值被置位。这时，写入数据如果是1，H就输入到data，进而H输入到set，L输入到control，因此晶体管205、206导通，结点203为L。于是，晶体管208变成了导通，沿晶体管207、208的线路，结点204成为H，由结点203和204构成的缓冲器内积累1的数据。
接着，实际上给快速存储器写入数据。写入的时候，规定信号release为L，规定信号tg为H。该输入确定以后，给sl和cg施加用于刷新写入的电压。例如，在给寄存器写入1的状态下，给sl和cg加5V时，快速存储器的晶体管211和构成传输门的晶体管210以及晶体管209都导通，电流流过晶体管211、210、209。这时，晶体管211的漏极电压为高的状态，由于流过电流，所以晶体管211的沟道内发生热电子，并越过氧化膜的势垒将电子注入浮栅212。因此晶体管211的阈值电压上升。
另一方面，因为结点203变成了L，所以晶体管213没有导通。因此晶体管213中没有电流流过，晶体管217的阈值电压不变。存储单元202处于该状态的时候，可以看成写入1。
相反，在写入0之际，晶体管211的阈值电压不变，晶体管217的阈值电压上升。规定该状态为写入0的状态。
读出时，将H输入到control，并设定结点203和204的电压为0V。接着对给cg施加不发生热电子程度的H(高)的电压，例如1.8V。并且，同时给control、release施加L的电压，给sl、tg施加H的电压。在向该存储单元写入1的状态(晶体管211为高阈值电压，晶体管217为低阈值电压)下，一旦给cg施加H的电压，晶体管217就导通，晶体管211则非导通。这时，结点204沿晶体管214、217的线路等于接地，成为接地电位，晶体管216成为导通并沿晶体管215、216的线路流动电流，没有接地的结点203变成H的状态。
因此，就读出了1，并通过倒相器218进行输出。相反，存储器的值为0时，随着cg的电位由于晶体管211导通，通过结点203变成L，结点204变成H，就读出了0。
并且，让我们研究，将1写入存储单元时，一度上升的晶体管211的阈值电压，随时间过去或因写入不良而下降，即使在cg上施加不会发生热电子程度的电压的情况下，晶体管211也导通了的情况。
这时在初始状态，结点203、204的电位等于0V，因而晶体管208和216都导通，因为给control施加L的电位，电流从电源沿晶体管207、208、214、217和215、216、210、211的线路流动。这时，晶体管211的阈值电压升高到比晶体管217的阈值电压要高，因而晶体管211电阻变得比晶体管217电阻要大。因此，晶体管210、211电阻的电压降变成比晶体管214、217电阻的电压降要大，结点203的电位提高到比结点204的电位要高。
因此，晶体管209的电阻比晶体管213的电阻要大，结点203与结点204的电位差进一步扩大。因此，最终结点203变成H，结点204变成L，读出1的数据。此时，倒相器219是同等保持结点203和204寄生电容的定时电路。
该电路中，通过结点203和结点204，利用在纵向连接与201相同的快速存储器电路，对于纵向的存储器几个位，也可以构成具有1个存储器读出写入电路的阵列状存储电路。
图14(a)中表示几个位并行排列图13所示电路的实施例和图14(b)中表示一部分控制电路。
本实施例中220是控制电路、221～223是并行排列图13的读出电路201的电路、224～226是并行排列快速存储单元电路202的电路、227是电平移位电路。各位221～223和224～226为横向排列，而且与该行邻接配置控制电路。写入用的数据是d1到dn，读出数据是q1到qn。并且，Vdd是低电压电源、Vss是接地电源、Vpp是写入快速存储单元时变成高电压的电压源。
本实施例的情况下，控制电极也是全部的编程位共通，因而可以共通N阱，只要横向排列图4中所示的布局，就可以实现图14(a)的实施例。并且，作为控制信号的set、control、release、tg、cg、sl是可作快速存储单元和读出写入电路的信号，横向并行排列电路时是共通的信号。
所以，用控制电路220生成这些控制信号，通过布线使其横向横穿快速存储单元等，可以作成多位构造。并且，控制信号中的cg和sl需要发生热电子的高电压。如图14(b)所示，这些信号由利用H的电平为1.8V的tg、release等的信号，和可以把电源电位转换成高电压的电源Vpp的电平移位电路227来生成。
按照本实施例，即使排列多个位的情况下，也能构成较小电路面积的编程位。并且，如图14(a)的228到230那样，也可以是纵向的位共用读出写入电路221～223，纵向排列快速存储单元电路的构成。
图15是表示图13和图14中所示电路的变形例。本实施例中，将晶体管232的尺寸缩小到比晶体管231的晶体管栅极宽度还小。图13和图14的电路中，在什么也没有写入的状态下，因为输出无法确定，所以欠缺是否使用冗余电路的信息。该电路中，完全不进行写入的状态下，假如读出数据，那么流过晶体管231的电流比流过晶体管232的电流大，因而读出L。相反，在写入H的状态，如果读出的话就输出H。
例如，若设定晶体管231的栅长为1μm，晶体管232的栅长为0.5μm，读出时流过晶体管232的电流等于流过晶体管231电流的1/2，则从该存储单元读出L。
图15(b)的233中配置该存储单元电路，在234～235中配置图13中所示的存储单元电路。将存储单元233的输出，输入到电路236。电路236就成为，从存储单元233来的输入为L时全部的输出为L，输入为H时把存储单元234～235的输出原封不动地输出到q2到qn的电路，因此在没有给快速存储单元写入数据的状态下，输出全部位L，写入数据的状态下，输出写入的数据。所以，没有给快速存储单元进行写入的状态下，因为输出全部位为L，便可能不使用存储器的冗余功能。
利用图16，详细说明图1和图4(b)中所示的快速存储单元构造。
图16(a)所示的剖面图中，设定逻辑电路部分(核心区)的晶体管栅长Lg为L0、栅氧化膜厚Tox为T0。对于快速存储器部分(编程单元)，设定晶体管M1的栅长Lg为L1、栅氧化膜厚Tox为T1、晶体管M2的栅长Lg为L2、栅氧化膜厚Tox为T2。这时，快速存储器部分的栅氧化膜厚需要如此之厚，通过栅氧化膜流动隧道漏电流，而积累于栅电极Vf的电荷不放电。
另一方面，逻辑电路部分的栅氧化膜厚，即使流过隧道电流对于电路工作来说也没有直接影响，因而可以很薄。所以，有T0＜T1＝T2的关系。或者，满足(T1-T0)＞(T1-T2)(但，作为绝对值)的关系。
并且，逻辑电路部分的栅长，因为减薄栅氧化膜厚度，由隧道效应引起的阈值下降也减少，所以可以缩小栅长。
另一方面，栅氧化膜厚度越厚，所以需要快速存储器的晶体管M1栅长越长。并且，需要进一步增大晶体管M2的栅长，使其栅电极Vg的电压变化能高效率地传给浮栅电极Vf。结果，关于栅长有L0＜L1＜L2的关系。
而且，如图1(b)所示，在I/O部分配置编程单元1，同时把快速存储器的栅氧化膜厚对使用于集成电路的输入输出电路中的晶体管栅氧化膜，在工艺离散的容许误差范围内，规定为相等的膜厚。一般地说，在输入输出电路中，为了提高其静电耐压，使用栅绝缘膜的厚度比核心区晶体管的要厚。这样，由于把快速存储单元的栅绝缘膜厚与输入输出电路的栅氧化膜厚一致起来，不会带来制造工艺的复杂化，却可以构成信息保持性能更好的快速存储单元。
并且，本发明快速存储器的电路不限于上述所示的构成。
图17是本发明快速存储器电路的另一个实施例的电路图。
本实施例的快速存储单元就是串联连接具有浮栅Vf1的晶体管242和具有浮栅Vf2的晶体管243的构成。
该构成中，控制栅cg如果变成导通，通过晶体管241和244，浮栅Vf1和Vf2的电位就上升。这时，在电子没有注入浮栅Vf1和Vf2的状态下，晶体管242和243一起成为导通状态，流过电流使V0的电位下降。
另一方面，如果在浮栅Vf1和Vf2的任一方注入电子，串联连接的晶体管242或243的一方或者双方则变成截止状态，因而输出高电位V0。这样一来，本实施例中也采用2个浮栅的快速存储器构成编程单元1位，可以提高数据的可靠性。
本实施例中，利用使电流分别流到晶体管245、246时的注入热电子，进行浮栅Vf1、Vf2的电子注入。
并且，按照本发明，缺陷可挽救的存储单元阵列不限于SRAM，也可以应用于DRAM阵列的挽救电路。
图18中，241是存储单元阵列，由阵列状排列1个晶体管和1个电容的存储单元构成。242是读出放大器，243是局部字译码器。通过排列多个这些241、242、243构成存储体。从Bank0到Bank n共n+1个构成存储体，并在Bank n的左侧设置冗余开关区。
另一方面，在各存储单元阵列的下部设置冗余列244。将从存储单元输出的信号输出到位线245，并用读出放大器247放大。放大后的数据由选择器进行选择，输出到总位线246。该总位线要配置成跨越各存储体，最终，输出到冗余开关。冗余用的总位线状况也相同。
存储单元阵列中，假设存在例如，如×表示的缺陷，就可以用从快速存储器的熔丝来的信号进行总位线的变换并挽救。该状况与图1的SRAM实施例同样，在测试中直到挽救结束，可以廉价挽救、测试的特征与至此说过的实施例是同样的。
而且不仅存储单元阵列的缺陷挽救，而且也可以将本发明应用于调整工作。图19和图20中示出其例子。
图19是将快速存储器的编程单元应用于集成电路的电源电压降压电路的例子。
本实施例中，施加从外部加上的电源电压Vcc，通过电源电压降压电路255，生成适合于LSI的内部电路256的电源电压Vdd。该电源电压降压电路255，利用基准电压Vref生成电源电压Vdd。在这里，基准电压用禁带基准等的电路生成，然而由于工艺过程等的起伏，往往其值会有变化。这时，利用刷新的编程单元251实行编程，采用使图中晶体管M10、M11、M12、M13的任一个晶体管导通的办法，都能进行基准电压的校正。
图20是把快速存储器的编程单元应用于延迟电路的延迟调整的例子。本实施例特别是将延迟电路应用于激活SRAM读出放大器的定时调整的例子。
本实施例中，按照时钟信号CLK，将地址信号取进锁存电路261。取进的地址信号，由译码器、字驱动器262译码并激活字线。从存储单元阵列263内选定的存储单元264，向位线输出数据信号。通过以读出放大器266放大该信号，就得到数据。读出放大器266由信号Psa激活。
在这里，信号Psa对时钟信号如果激活时间过于提前，未能获得足够的位线信号，读出就会失败。并且如果过于落后，就是读出时间迟到了。利用使用快速存储器的编程单元251，把激活信号Psa的定时调整到最佳值。
即，利用编程单元，选择SW1到SW4之中最合适的开关。因此，选择延迟元件267～270之中所用的个数，就可以把施加激活信号Psa的定时调整到最佳值。
该基准电压、定时的调整工作也用刷新的编程单元，在测试过程中电气上完成了调整工作，因而能够廉价地实行。这些数据可与缺陷挽救信息一起存入图1(b)所示的编程单元内，也可以与缺陷挽救信息同样进行读出、写入。
图22和图23中，示出本发明的半导体集成电路与封装引线框(外部端子)连接的实施例。图22的例中，组装LSI的时候，为了快速存储器的写入，从外部施加高电压用的焊盘，不与引线框连接。这种情况下，对快速存储器的数据写入是使用测试器在晶片状态下进行的。Vpp管脚不与引线框连接，因而组装后，不再对快速存储器进行写入，以免由于LSI的用户不小心，将错误的数据写入快速存储器。
图23的实施例中，Vpp管脚连到引线框上，因而除在晶片状态下使用测试器对快速存储器进行数据写入以外，组装后也进行测试，也可以对快速存储器进行写入。另外这种情况下，对快速存储器的写入中，有关输入需要的控制信号的焊盘，当然也需要与引线框连接起来。图24中示出这种2个阶段挽救方法。
如图24所示，本实施例中，首先在晶片状态对存储器进行测试，根据其结果，向快速存储器写入挽救数据。然后，以组装形式，在高温、高电压条件下进行加速试验的老化。老化后，重新检测存储器，如有新的缺陷，给Vpp管脚施加高电压，就可以向快速存储器写入数据。按照本实施例，因为可以挽救老化过程中发生的缺陷，所以具有进一步提高存储器成品率的效果。另外，至于测试虽然说明有关存储单元阵列的缺陷挽救，但是对调整方面也同样。
本实施例中，由于采用可擦去、可写入的快速存储器，所以可以考虑，包括上述老化后发生快速存储器的存储保持恶化的情况，再次进行测试，擦去数据，也可以进行重写。这样一来，还具有提高成品率的效果。
以上，如实施例中说过的那样，本发明中，使用可用CMOS器件形成工艺制作的第一层多晶硅作为浮置电极的非易失性存储器元件，存储用于挽救半导体中存储器阵列缺陷的地址、或调整的信息。因此，对于系统LSI之类的半导体集成电路，也能实现廉价缺陷挽救和调整。
并且，在半导体集成电路的测试中对非易失性存储器进行编程。因此，在不需要用于编程的激光器等装置方面，可缩短编程上所需的时间，因而能够降低测试成本。
以下，整理使用于本申请的附图中的标号。
1是快速存储器的编程单元。2是挽救译码器。3是存储单元阵列。4是冗余位线。5是位线。6是连到有缺陷的某存储单元的位线。7是有缺陷的存储单元。8是译码器。9是开关。10是总线。14是冗余用读出放大器。15、16是读出放大器。20是P型硅衬底。21、23是P阱。22、24是N阱。32、33是n+区域。34是p+区域。35是n+区域。31是浮栅电极。36是BIST。40是寄存器。100是中央处理器。110是错误校正电路。

Claims (19)

1、一种半导体集成电路器件，包括：
具有存储单元的易失性存储单元阵列；
易失性冗余存储单元，用于在上述易失性存储单元阵列中存在作为有缺陷的易失性存储单元的缺陷存储单元时，置换上述缺陷存储单元；
用于根据上述缺陷存储单元来存储冗余地址信息的非易失性存储器，和
与所述非易失性存储器连接的挽救译码器，用于根据存入上述非易失性存储器内的冗余地址信息、用来自上述冗余存储单元的输出替换来自上述缺陷存储单元的输出；
其中，上述非易失性存储器具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在所述半导体衬底的所述主表面中形成的第2导电类型的第2半导体区、和浮置栅极，上述浮置栅极隔着绝缘膜配置在上述第1、第2半导体区上，
在所述第1半导体区中提供有第2导电类型的源区和第2导电类型的漏区；
其中，通过对所述第2半导体区和对上述源区和漏区施加规定的电压，可以擦去数据。
2、根据权利要求1所述的半导体集成电路器件，其特征是还包括：
与引线框连接的用于输入或输出信号的焊盘；以及
包括第2晶体管且与上述焊盘连接用于输入或输出上述信号的输入输出电路，所述输入输出电路连接于所述易失性存储单元阵列和所述易失性冗余存储单元；
其中，所述易失性存储单元阵列设置于核心区的逻辑电路部分内并具有第1晶体管，以及
其中，上述第2晶体管的绝缘膜比上述第1晶体管的绝缘膜厚。
3、根据权利要求2所述的半导体集成电路器件，其特征是：上述非易失性存储器的上述绝缘膜的膜厚大于上述第1晶体管的上述绝缘膜的膜厚，并与上述第2晶体管的上述绝缘膜的膜厚相等。
4、根据权利要求2所述的半导体集成电路器件，其特征是：上述半导体集成电路器件配备有多个焊盘，且上述多个焊盘能够选择地输入上述信号和用于控制向上述非易失性存储器写入数据的控制信号。
5、一种半导体集成电路器件，包括：
具有存储单元的易失性存储单元阵列；
易失性冗余存储单元，用于在上述易失性存储单元阵列中存在作为有缺陷的易失性存储单元的缺陷存储单元时置换上述缺陷存储单元；
用于根据上述缺陷存储单元来存储冗余地址信息的非易失性存储器；
错误校正电路；和
挽救译码器，用于对根据存入上述非易失性存储器内的冗余地址信息、用来自冗余存储单元的输出与来自上述缺陷存储单元的输出的替换进行控制，
其中，上述非易失性存储器具有形成在半导体衬底主表面中的第1导电类型的第1半导体区和形成在上述半导体衬底的上述主表面中的第2导电类型的第2半导体区，上述第1半导体区包括在其中形成的源区与漏区以及通过第1绝缘膜形成的第1栅极，上述第2半导体区包括通过第2绝缘膜形成的与上述第1栅极连接的第2栅极；以及
上述错误校正电路与上述非易失性存储器和上述挽救译码器相连接，并把校验位附加于上述冗余地址信息，以便把具有校验位的上述冗余地址信息存入上述非易失性存储器，并对从上述非易失性存储器读出的数据进行错误校正处理后输出到上述挽救译码器。
6、根据权利要求5所述的半导体集成电路器件，其特征是：上述错误校正电路对上述冗余地址信息可校正到1位的错误。
7、一种半导体集成电路器件，包括：
用于存储冗余地址信息的非易失性存储器；
对存入上述非易失性存储器单元的冗余地址信息进行译码的译码器；以及
由上述译码器控制的开关电路；
其中，上述非易失性存储器的每一个都具有第1和第2非易失性存储单元，上述第1和第2非易失性存储单元的每一个都具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、以及通过在其与上述第1半导体区、上述第2半导体区之间分别插入绝缘膜而形成的栅电极；以及
利用上述第1和第2非易失性存储单元存储1位信息。
8、根据权利要求7所述的半导体集成电路器件，其特征是：上述第1和第2非易失性存储单元存储相同的信息，并通过输出分别从上述非易失性存储单元输出的数据的逻辑和来读出上述1位信息。
9、根据权利要求7所述的半导体集成电路器件，其特征是：上述第1非易失性存储单元存储第1信号，上述第2非易失性存储单元存储与上述第1信号成互补关系的第2信号，
通过检测上述第1非易失性存储单元的阈值电压与上述第2非易失性存储单元的阈值电压之差，读出上述1位信息。
10、根据权利要求9所述的半导体集成电路器件，其特征是：上述第1非易失性存储单元的栅宽与上述第2非易失性存储单元的栅宽不同，可以在向上述非易失性存储器写入信息之前输出预定数据。
11、一种半导体集成电路器件，具有：
用于存储冗余地址信息或调整信息的非易失性存储器，
对存入上述非易失性存储单元的上述冗余地址信息或上述调整信息进行译码的译码器，以及
由上述译码器控制的开关电路，
其中，上述非易失性存储器的每一个都具有非易失性存储单元，上述非易失性存储单元的每一个都具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、以及通过上述第1半导体区和上述第2半导体区之间分别插入绝缘膜而形成的栅电极，该栅电极可以通过给上述第2半导体区和上述源区与漏区中的至少一个施加规定的电压来进行写和读；
其中，根据复位信号把用于读出的规定电压施加于上述非易失性存储单元，从上述非易失性存储器读出的上述冗余地址信息或调整信息被存储于寄存器中，以及
在电源供给上述半导体集成电路器件的期间，在寄存器内保持从上述非易失性存储器中读出的上述冗余地址信息或调整信息，而且不向上述非易失性存储单元施加所述规定电压。
12、根据权利要求11所述的半导体集成电路器件，其特征是：上述复位信号是在上述半导体集成电路器件的电源接通时生成的。
13、根据权利要求11所述的半导体集成电路器件，其特征是：根据上述复位信号使上述半导体集成电路器件内包括的逻辑电路、寄存器和状态机器初始化。
14、根据权利要求11所述的半导体集成电路器件，其特征是还包括：
具有上述译码器的逻辑电路，
用于输入比上述逻辑电路工作电压要高的电压的第1焊盘，上述工作电压用于上述非易失性存储器的写入工作，和
用于输入或输出上述逻辑电路所需要的信号的第2焊盘，
其中，上述第2焊盘被连接到外部端子，而上述第1焊盘不连接到外部端子。
15、一种半导体集成电路器件，具有：
第1和第2非易失性存储单元，具有在半导体衬底主表面中形成的第1导电类型的第1半导体区、在上述半导体衬底的上述主表面中形成的第2导电类型的第2半导体区、在上述第1半导体区内形成的第2导电类型的源区与漏区、以及在上述第1半导体区和上述第2半导体区之间分别插入绝缘膜而形成的栅电极；以及
生成控制信号的控制电路，上述控制信号用于对上述第1和第2非易失性存储单元进行写或读，
其中，上述控制电路与上述第1非易失性存储单元邻接配置，用于从上述控制电路把上述控制信号加到上述非易失性存储单元上的信号线沿着与上述控制电路和上述第1非易失性存储单元之间的边界交叉的方向延伸，以及
通过对上述第1和第2非易失性存储单元输出的数据取逻辑和来读出存储在上述第1和第2非易失性存储单元内的信息。
16、根据权利要求15所述的半导体集成电路器件，其特征是：上述第1非易失性存储单元和上述第2非易失性存储单元共用其控制栅极。
17、一种半导体集成电路器件，在一个芯片上包括逻辑电路和具有易失性存储单元的易失性存储单元阵列，上述半导体集成电路器件具有：
易失性的冗余存储单元，用于在上述易失性存储单元阵列内存在作为有缺陷的易失性存储单元的缺陷存储单元时，置换上述缺陷存储单元；
用于根据上述缺陷存储单元来存储冗余地址信息的非易失性存储器；
挽救译码器，用于根据存入上述非易失性存储器的冗余地址信息、用来自上述冗余存储单元的输出替换来自上述缺陷存储单元的输出；和
检测电路，用于检测上述易失性存储单元阵列，检测上述缺陷存储单元的地址或端口，并生成上述冗余地址信息；
其中，上述非易失性存储器包括第1晶体管，该第1晶体管具有形成在第1导电类型的第1半导体区中的第2导电类型的源和漏、配置在上述源和漏之间的栅绝缘膜和配置在上述栅绝缘膜上的浮置栅，以及具有通过上述栅绝缘膜形成在上述浮置栅的延伸部分之下的第2导电类型的第2半导体区的控制栅；以及
上述非易失性存储器能够通过把预定电压施加到源区、漏区和控制栅之上而进行擦去或写入。
18、根据权利要求17所述的半导体集成电路器件，其特征是还包括：
具有上述译码器的逻辑电路；
用于输入比上述逻辑电路工作电压要高的电压的第1焊盘，上述工作电压用于上述非易失性存储器的写入工作；
用于输入或输出上述逻辑电路所需要的信号的第2焊盘，
其中，上述第2焊盘连接到外部端子，而上述第1焊盘不连接到外部端子。
19、根据权利要求17所述的半导体集成电路器件，其特征是：上述半导体集成电路器件在晶片阶段进行第1次测试和对上述非易失性存储器的第1次写入，在封装后进行第2次测试和对上述非易失性存储器的第2次写入。
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR9815420A (pt) * 1997-11-28 2001-07-17 Abb Ab Método e dispositivo para controlar o fluxo magnético com um enrolamento auxiliar em uma máquina rotativa de alta voltagem de corrente alternada
US6829737B1 (en) 2000-08-30 2004-12-07 Micron Technology, Inc. Method and system for storing device test information on a semiconductor device using on-device logic for determination of test results
JP4043703B2 (ja) * 2000-09-04 2008-02-06 株式会社ルネサステクノロジ 半導体装置、マイクロコンピュータ、及びフラッシュメモリ
DE10120670B4 (de) * 2001-04-27 2008-08-21 Qimonda Ag Verfahren zur Reparatur von Hardwarefehlern in Speicherbausteinen
US7075829B2 (en) * 2001-08-30 2006-07-11 Micron Technology, Inc. Programmable memory address and decode circuits with low tunnel barrier interpoly insulators
US7087954B2 (en) * 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US6754108B2 (en) * 2001-08-30 2004-06-22 Micron Technology, Inc. DRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7135734B2 (en) * 2001-08-30 2006-11-14 Micron Technology, Inc. Graded composition metal oxide tunnel barrier interpoly insulators
US6963103B2 (en) * 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
JP3821697B2 (ja) 2001-12-07 2006-09-13 エルピーダメモリ株式会社 半導体集積回路装置のベリファイ方法および半導体集積回路装置
US6943575B2 (en) * 2002-07-29 2005-09-13 Micron Technology, Inc. Method, circuit and system for determining burn-in reliability from wafer level burn-in
JP2004079138A (ja) * 2002-08-22 2004-03-11 Renesas Technology Corp 不揮発性半導体記憶装置
EP1453062B1 (en) * 2003-02-27 2006-06-28 STMicroelectronics S.r.l. Built-in testing methodology in flash memory
JP4108519B2 (ja) * 2003-03-31 2008-06-25 エルピーダメモリ株式会社 制御回路、半導体記憶装置、及び制御方法
JP4314085B2 (ja) * 2003-09-08 2009-08-12 パナソニック株式会社 不揮発性半導体記憶装置
KR100586841B1 (ko) * 2003-12-15 2006-06-07 삼성전자주식회사 가변 딜레이 제어 방법 및 회로
JP4130634B2 (ja) 2004-01-20 2008-08-06 松下電器産業株式会社 半導体装置
JP4124743B2 (ja) 2004-01-21 2008-07-23 株式会社ルネサステクノロジ 相変化メモリ
JP2005327337A (ja) * 2004-05-12 2005-11-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR100591764B1 (ko) * 2004-05-18 2006-06-22 삼성전자주식회사 셀 어레이를 가로질러 배선된 신호라인을 갖는 반도체메모리 장치
US7102371B1 (en) * 2004-05-19 2006-09-05 National Semiconductor Corporation Bilevel probe
KR100634439B1 (ko) * 2004-10-26 2006-10-16 삼성전자주식회사 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법
US7373573B2 (en) 2005-06-06 2008-05-13 International Business Machines Corporation Apparatus and method for using a single bank of eFuses to successively store testing data from multiple stages of testing
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
JP2007172690A (ja) * 2005-12-19 2007-07-05 Fujitsu Ltd メモリ冗長選択装置、記憶装置、情報処理装置およびメモリセルの冗長選択の方法
JP4764723B2 (ja) * 2006-01-10 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4675813B2 (ja) 2006-03-31 2011-04-27 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置およびその製造方法
JP2008181634A (ja) * 2006-12-26 2008-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
US8055982B2 (en) * 2007-02-21 2011-11-08 Sigmatel, Inc. Error correction system and method
KR100843243B1 (ko) * 2007-04-18 2008-07-02 삼성전자주식회사 신호의 전송파워를 최적화한 반도체 메모리 장치 및 그파워 초기화 방법
KR100888885B1 (ko) * 2007-04-19 2009-03-17 삼성전자주식회사 리드프레임 및 이를 갖는 반도체 장치
JP2008300575A (ja) 2007-05-30 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2009070943A (ja) 2007-09-12 2009-04-02 Oki Semiconductor Co Ltd 半導体記憶装置およびその製造方法
KR100933839B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
JP2009239161A (ja) * 2008-03-28 2009-10-15 Genusion Inc 不揮発性半導体記憶装置及びその使用方法
KR100998945B1 (ko) * 2008-09-05 2010-12-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
DE102008063429B4 (de) 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
KR101942337B1 (ko) 2011-05-12 2019-01-25 디퍼이 신테스 프로덕츠, 인코포레이티드 최소 수직 상호연결들로 하이브리드 이미지 센서를 위한 적층 수법을 사용한 화소 어레이 영역 최적화
BR112015001369A2 (pt) 2012-07-26 2017-07-04 Olive Medical Corp sistema de câmera com sensor de imagem cmos monolítico de área mínima
RU2733838C2 (ru) * 2012-09-04 2020-10-07 Антродженезис Корпорейшн Способы получения тканей
KR102044827B1 (ko) * 2012-10-17 2019-11-15 삼성전자주식회사 데이터 로딩 회로 및 이를 포함하는 반도체 메모리 장치
US10517469B2 (en) 2013-03-15 2019-12-31 DePuy Synthes Products, Inc. Image sensor synchronization without input clock and data transmission clock
CA2906975A1 (en) 2013-03-15 2014-09-18 Olive Medical Corporation Minimize image sensor i/o and conductor counts in endoscope applications
US9270174B2 (en) * 2013-05-12 2016-02-23 Freescale Semiconductor, Inc. Integrated circuit power management module
CN104409104B (zh) * 2014-10-30 2018-02-06 上海华虹宏力半导体制造有限公司 芯片存储单元扰码地址的验证方法
CN104616698A (zh) * 2015-01-28 2015-05-13 山东华翼微电子技术股份有限公司 一种充分利用存储器冗余单元的方法
JP6097775B2 (ja) * 2015-02-16 2017-03-15 力晶科技股▲ふん▼有限公司 半導体記憶装置及び半導体集積回路装置
US9343156B1 (en) * 2015-06-25 2016-05-17 Sandisk Technologies Inc. Balancing programming speeds of memory cells in a 3D stacked memory
WO2019203019A1 (ja) * 2018-04-19 2019-10-24 ソニーセミコンダクタソリューションズ株式会社 不揮発性記憶回路
KR20210145413A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089433A (en) * 1988-08-08 1992-02-18 National Semiconductor Corporation Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture
US5163023A (en) * 1989-11-17 1992-11-10 Inmos Limited Memory circuit capable of replacing a faulty column with a spare column
CN1115497A (zh) * 1994-07-07 1996-01-24 现代电子产业株式会社 采用激光对产生缺陷的元件进行修复的方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60201599A (ja) 1984-03-26 1985-10-12 Hitachi Ltd 半導体集積回路装置
JPS61123100A (ja) 1984-11-20 1986-06-10 Fujitsu Ltd 半導体記憶装置
EP0225960B1 (de) * 1985-12-07 1991-03-20 Deutsche ITT Industries GmbH CMOS-Inverterkette
US4794597A (en) * 1986-03-28 1988-12-27 Mitsubishi Denki Kabushiki Kaisha Memory device equipped with a RAS circuit
DE69009372T2 (de) * 1989-07-31 1995-01-19 Masakazu Osawa Verringerung des Wellenwiderstandes eines Schiffes.
JPH03179780A (ja) * 1989-12-07 1991-08-05 Fujitsu Ltd 半導体装置
KR920005798A (ko) * 1990-04-18 1992-04-03 미타 가쓰시게 반도체 집적회로
JP3083547B2 (ja) * 1990-07-12 2000-09-04 株式会社日立製作所 半導体集積回路装置
JPH05114300A (ja) * 1991-05-21 1993-05-07 Citizen Watch Co Ltd 半導体記憶装置
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH05298898A (ja) * 1992-04-14 1993-11-12 Toshiba Corp 不揮発性半導体記憶装置
JPH05314789A (ja) 1992-05-14 1993-11-26 Fujitsu Ltd 冗長アドレス記憶回路
JP2596695B2 (ja) 1993-05-07 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｅｅｐｒｏｍ
JP3212421B2 (ja) 1993-09-20 2001-09-25 富士通株式会社 不揮発性半導体記憶装置
US5466231A (en) * 1993-11-04 1995-11-14 Merocel Corporation Laminated sponge device
JPH07287994A (ja) 1994-04-19 1995-10-31 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR0161399B1 (ko) * 1995-03-13 1998-12-01 김광호 불휘발성 메모리장치 및 그 제조방법
US5765544A (en) * 1995-06-05 1998-06-16 Vigansky, Jr.; Charles E. Flow-through humidifier for mobile home furnace
US6166293A (en) * 1996-07-18 2000-12-26 The Salk Institute For Biological Studies Method of increasing growth and yield in plants
JPH10149694A (ja) * 1996-11-19 1998-06-02 Toshiba Microelectron Corp 半導体メモリおよびデータ書換回路
US5949703A (en) * 1996-12-26 1999-09-07 Kabushiki Kaisha Toshiba Semiconductor memory device in which data in programmable ROM can be apparently rewritten
JP3519583B2 (ja) 1997-09-19 2004-04-19 株式会社東芝 不揮発性半導体記憶装置およびその製造方法
US6005270A (en) * 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
JPH11197652A (ja) 1998-01-06 1999-07-27 Sanden Corp 浄水殺菌装置
JP2000123591A (ja) * 1998-10-16 2000-04-28 Fujitsu Ltd 不揮発性半導体記憶装置
EP1703520B1 (en) * 1999-02-01 2011-07-27 Renesas Electronics Corporation Semiconductor integrated circuit and nonvolatile memory element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089433A (en) * 1988-08-08 1992-02-18 National Semiconductor Corporation Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture
US5163023A (en) * 1989-11-17 1992-11-10 Inmos Limited Memory circuit capable of replacing a faulty column with a spare column
CN1115497A (zh) * 1994-07-07 1996-01-24 现代电子产业株式会社 采用激光对产生缺陷的元件进行修复的方法

Also Published As

Publication number Publication date
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KR20070108570A (ko) 2007-11-12

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