CN101034882A - 带有闩锁抑制的可调节晶体管衬底偏置发生电路 - Google Patents

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Abstract

本发明提供了带有衬底偏置或体偏置发生电路的集成电路。衬底偏置发生电路产生衬底偏置信号，其施加到衬底偏置路径上的晶体管。衬底偏置发生电路包括有源闩锁抑制电路，当潜在的闩锁状态检测出来时，其箝位衬底偏置路径处于安全电压。衬底偏置电路产生的衬底偏置信号电平是可调的。通过使用p沟道控制晶体管，衬底偏置发生电路调节衬底偏置路径上的衬底偏置电压。隔离晶体管耦合在p沟道控制晶体管和衬底偏置路径之间。在潜在闩锁状态期间，隔离晶体管被断开来隔离衬底偏置路径和地。控制电路调节衬底偏置电压，衬底偏置电压被施加到p沟道控制晶体管和隔离晶体管中的衬底端。

Description

带有闩锁抑制的可调节晶体管衬底偏置发生电路
技术领域
【0001】本发明涉及通过使用带有闩锁抑制能力的衬底偏置发生电路，来提供可调节晶体管衬底偏置信号。
背景技术
【0002】现代集成电路的性能常受到功耗考虑的限制。。具有不良功率效率的电路给系统设计人员提出了不受欢迎的要求。电源容量需要增加，热管理问题需要被处理，为了适应效率低的电路，电路设计需要被修改。
【0003】集成电路常使用互补金属氧化物半导体(CMOS)晶体管技术。CMOS集成电路包括n沟道金属氧化物半导体(NMOS)和p沟道金属氧化物半导体(PMOS)晶体管。
【0004】NMOS和PMOS集成电路都有四个端——漏极、源极、栅极、和衬底。body terminal(衬底端)有时被称为well terminal(阱端)或bulk terminal(体端)，衬底端能够被偏置来提高晶体管的性能。例如，正偏置电压可以施加到PMOS晶体管的衬底端，负偏置电压可以施加到NMOS晶体管的衬底端。这些偏置电压提高了晶体管的阈值电压，并因此而减少了晶体管的泄漏电流。泄漏电流的降低可以减小功率损耗。
【0005】在常用的CMOS集成电路晶体管结构中，掺杂半导体区域组成了一对寄生双极晶体管。寄生双极性晶体管的存在使得CMOS晶体管易受到称为闩锁的不被期望的现象的影响。在闩锁事件过程中，在寄生双极性晶体管中产生反馈路径，这引起CMOS晶体管功能失常。在严重的情况下，闩锁可以永久性的损坏CMOS晶体管。闩锁问题在使用衬底偏置的集成电路中尤为重要。
【0006】一种阻止CMOS集成电路中闩锁的方法是在集成电路使用者上放置上电限制。这些上电限制规定顺序，以这种顺序集成电路上的各种电源管脚可以接收信号。通过设计系统严格的遵循上电规则，设计者可以确保集成电路不会出现闩锁。
【0007】系统设计者设置上电限制并不总是可接受的。在某些应用中，需要允许集成电路从系统中没有限制地被移动和重新插到系统中。交换集成电路或集成电路用于系统内外的部件的处理有时也被称为热插拔(hot socketing)。热插拔兼容性在器件需要在系统间被移动或间歇性地使用的应用中是高度需要的，但是会引起上电限制的违规。
【0008】当器件插入系统中，在器件上的管脚和系统中的管脚间形成电连接。使用常用的连接器，不可能保证各种管脚将会相互接触的顺序。结果，集成电路上的电源管脚从系统中接收信号的顺序不会是预先知道的，并且不能够被控制。如果用户以引起电源管脚形成一种不合适的顺序的连接的方式，突然把器件插入插槽，则集成电路可能会产生闩锁。
【0009】因此，需要提供一种方式，以这种方式把衬底偏置信号施加到集成电路上的晶体管，同时抑制闩锁。
发明内容
【0010】根据本发明，提供一种集成电路，例如可编程逻辑器件电路，其包括衬底偏置发生电路。集成电路包括带有衬底偏置端的金属氧化物半导体晶体管。衬底偏置发生电路在衬底偏置路径上产生衬底偏置信号。衬底偏置路径分配衬底偏置信号到晶体管的衬底端。
【0011】集成电路具有输入输出管脚，其用来接收电源信号，电源信号包括正的电源信号、大于正的电源信号的上升电源信号、和地电源信号。
【0012】衬底偏置发生电路包括可调节分压器，其耦合在衬底偏置路径和地电源端之间。可调节分压器包括一串联电阻链。关联晶体管被用来在电阻链中限定电压分接位置。晶体管由各自的控制线路上提供的控制信号来控制。控制信号可以由可编程单元来提供。电压分接位置限定了反馈电压。和衬底偏置信号有关的反馈电压的幅值可以通过使用控制信号来开关可调节分压器中的晶体管来调节。
【0013】反馈电压被提供到运算放大器的输入端。运算放大器将反馈电压和基准电压进行比较，并且产生相应的输出信号。运算放大器的输出信号被施加到p沟道控制晶体管的栅极。p沟道控制晶体管耦合在衬底偏置路径和上升电源端之间。在集成电路正常的运行过程中，输出信号控制p沟道控制晶体管来调节衬底偏置路径上的衬底偏置信号的幅值。通过调节可调节分压器的设置，衬底偏置信号电平被调节。
【0014】衬底偏置发生电路具有有源闩锁抑制电路。有源闩锁抑制电路有p沟道闩锁抑制晶体管，其耦合在正的电源端和衬底偏置路径之间。当潜在的闩锁状况被检测出，有源闩锁抑制电路导通p沟道闩锁抑制晶体管，这将箝位衬底偏置路径为正的电源信号电平，并防止闩锁。
【0015】p沟道隔离晶体管连接在p沟道控制晶体管和衬底偏置路径之间。在潜在的闩锁状况期间，隔离晶体管断开，这就隔离了衬底偏置路径和上升电源端(为0V)，并且允许有源闩锁抑制电路正常运行。在正常的运行状态期间，当潜在的闩锁不出现，隔离晶体管就导通。由于隔离晶体管导通，通过低电阻路径，p沟道控制晶体管的漏极电连接到衬底偏置路径，以使得衬底偏置电压能够被调节。
【0016】p沟道隔离晶体管和p沟道控制晶体管都有衬底端。控制电路监视电源电压的潜在的闩锁状况。当潜在的闩锁状况被检测出时，隔离晶体管的衬底端和控制晶体管的衬底端被提供正的电源电压来防止闩锁。当潜在的闩锁状况不出现时，隔离晶体管和控制晶体管的衬底端被提供上升电源电压。
【0017】通过结合附图以及下面的详细描述，本发明的进一步特征、性能和各种优势将会更加明显。
附图说明
【0018】图1为根据本发明的说明性可编程逻辑器件集成电路的框图。
【0019】图2为根据本发明的衬底偏置p沟道金属氧化物半导体晶体管的示意图。
【0020】图3为根据本发明的衬底偏置p沟道金属氧化物半导体晶体管的横截面视图。
【0021】图4为根据本发明的带有晶体管的集成电路的示意图，晶体管从芯上(on-die)衬底偏置发生电路中接收衬底偏置。
【0022】图5为说明性互补型金属氧化物半导体晶体管结构的横截面视图，展示在某些偏置条件下，能够导致闩锁的寄生双极性晶体管的位置。
【0023】图6为根据本发明的可以使用在衬底偏置p沟道金属氧化物半导体晶体管中用来防止闩锁的的说明性电路的电路图。
【0024】图7为根据本发明的图6中所示类型的说明性闩锁抑制电路的电路图。
【0025】图8为根据本发明的可包括图7中所示类型的闩锁抑制电路的说明性可调节p沟道衬底偏置发生电路的电路图。
【0026】图9示出了根据本发明的图8的可编程分压器中的晶体管怎样由控制信号控制，控制信号由解码器来解码。
【0027】图10根据本发明的说明性控制电路的电路图，该控制电路产生晶体管栅极控制信号用于控制图8的衬底偏置发生电路中的隔离晶体管的运行。
【0028】图11为根据本发明的说明性控制电路的电路图，该控制电路可以产生可变的晶体管衬底偏置信号用于衬底偏置图8的电路中的控制晶体管和隔离晶体管。
【0029】图12为说明根据本发明的操作的图，所述操作为在集成电路上使用图8所示的可调节p沟道金属氧化物半导体晶体管衬底偏置电路时包括的操作，所述集成电路例如为可编程逻辑器件集成电路。
具体实施方式
【0030】本发明涉及集成电路上晶体管的可调节衬底偏置发生电路。集成电路可以是任何合适的类型。在一特定合适的配置中，根据本发明的可调节衬底偏置发生电路使用在可编程逻辑器件集成电路上。可调节衬底偏置发生电路还可以使用在集成电路上，如数字信号处理器、微处理器、定制集成电路、或者任何其它的带有衬底偏置晶体管的集成电路。作为例子，本发明一般在可编程逻辑器件集成电路的环境中描述。
【0031】可编程逻辑器件集成电路通过使用配置数据来定制。在典型的方案中，逻辑设计者使用计算机辅助设计(CAD)系统设计所需逻辑电路。计算机辅助设计系统使用可编程逻辑器件的硬件性能上的信息来产生配置数据。
【0032】可编程逻辑器件包含可编程单元。可编程单元可以基于任何合适的可编程技术，如熔丝、反熔丝、激光编程单元、电编程单元、非易失性存储单元、易失性存储单元、掩模编程单元等等。在典型方案中，可编程单元是基于随机存取存储器(RAM)单元。
【0033】为了定制可编程逻辑器件以实施期望的逻辑电路，配置数据由计算机辅助设计系统产生并被载入可编程存储单元。在可编程逻辑器件的运行期间，基于其载入的配置数据，每一个可编程单元提供一个静态输出信号。可编程单元的输出信号被施加到可编程逻辑器件上的可编程逻辑区域中的金属氧化物半导体晶体管的栅极上。这就配置了可编程逻辑，使得可编程逻辑器件实施期望的逻辑电路。
【0034】可编程逻辑器件上的可编程逻辑和其它电路是由n沟道金属氧化物半导体场效应晶体管(NMOS晶体管)和p沟道金属氧化物场效应管晶体管(PMOS晶体管)组成。带有NMOS和PMOS晶体管的集成电路被称为互补型金属氧化物半导体(CMOS)集成电路。
【0035】为减小功率损耗，至少一些晶体管被提供衬底偏置。例如，NMOS晶体管可以被提供略低于地电压的衬底偏置电压，PMOS晶体管可以被提供略高于其正电源电压的衬底偏置电压。这些衬底偏置电压减小了晶体管泄漏电流，并由此减小了功率损耗。
【0036】根据本发明的一个说明性可编程逻辑器件10示于图1中。可编程逻辑器件10优选为热插拔兼容的，可编程逻辑器件10包括输入-输出电路12，其用于使信号离开器件10，并且用于从其它器件处经由输入-输出管脚14来接收信号。互连资源16如全局和局部垂直和水平传导线路和总线用来路由器件10上的信号。互连资源16包括固定互连(传导线路)和可编程互连(即各自固定互连间的可编程连接)。可编程逻辑18可以包括组合和时序逻辑电路。可编程逻辑18可以被配置来执行定制的逻辑功能。和互连资源16关联的可编程互连可以被认为是可编程逻辑18的一部分。
【0037】逻辑18中的可编程单元20可以从任何合适的源载入。在一个典型的装置中，可编程单元从一个外部的可擦除可编程只读存储器载入，并且经由管脚14和输入-输出电路12控制一个称为配置器件的芯片。
【0038】器件10的电路可以使用任何合适的架构来组织。作为例子，可编程逻辑器件10的逻辑可以在较大可编程逻辑区域的一系列行和列中来组织，每一个较大可编程逻辑区域包含多个较小逻辑区域。器件10的逻辑资源可以通过互连资源16，如相关的垂直和水平导线，相互连接。这些导线可以包括基本跨越整个器件10的全局传导线路，跨越器件10的一部分的分数线路如半线路或四分之一线路，特定长度的交叉线路(如，足够互连几个逻辑区域)，较小的局部线路或任何其它合适的互连资源布置。如果希望，器件10的逻辑可以被布置成更多级或更多层，其中多个大区域互连组成逻辑的较大部分。此外，其它器件布置可以使用没有布置在行和列中的逻辑。
【0039】诸如图1的集成电路10的集成电路的主要处理电路位于器件的中心区域。输入-输出电路12典型地位于集成电路外围的周围。器件的中心区域有时被称为器件的核心，这个区域的电路有时称为核心电路或核心逻辑。很多集成电路使用多电平电源设计，其中核心电路使用相对低的电源电平供电，输入-输出前置驱动器电路和其它的外围部件使用一个或更多个上升电源电平来供电。核心逻辑电源电平有时称为Vcc-核心或Vcc。可以用于供电外围电路的上升电源电平中的一个有时被称为Vccpd。其它的电源电平也可以被使用。电压Vss一般指地电压。
【0040】任何合适数量的不同的电源电平可以用于给器件10供电。在此描述作为例子的是，集成电路10可以通过使用2.5V上升电源电平Vccpd，1.1V正核心逻辑电源电压，和0V的地电压Vss供电。电源电压Vccpd优选从已经存在的电源线路中获得，以避免不必要地增加可编程逻辑器件10的复杂性。例如，电源电压Vccpd可以是在图1的输入-输出电路12中用于供电驱动电路的同一电源电压。这种电源配置只是说明性的。如果需要，可以使用其它合适的电源电压为集成电路10供电。
【0041】器件10上的晶体管有四个端——源极，漏极，栅极，和衬底端。衬底端，有时也被称为阱端(well terminal)或体端(bulkterminal)，它能够被偏置来减小功率损耗。在n沟道金属氧化物半导体晶体管中，衬底端的电压能够相对地(Vss)降低一些。在p沟道金属氧化物半导体晶体管中，衬底端的电压能够相对正的电源电压(Vcc)高一些。例如，如果Vcc为1.1V，p沟道金属氧化物半导体晶体管的衬底端能够在幅值从1.1V到2.5V之间的正电压处被偏置。
【0042】图2中示出了说明性p沟道金属氧化物半导体晶体管22的示意图。晶体管22的源极标记为S，漏极标记为D，栅极标记为G，衬底标记为B。如图2所示，衬底偏置电压Vnwbias被施加到衬底端B，图3示出了图2的p沟道晶体管22的横截面图。源极S和漏极D通过使用植入区域24而形成。栅极结构26通过绝缘体如硅氧化物的薄层和栅导体如硅化多晶硅而形成。衬底端B使用植入区域28以形成带有n型体区域30的欧姆接触。
【0043】根据本发明的集成电路可以被提供芯上(on-die)n沟道金属氧化物半导体(NMOS)和p沟道金属氧化物半导体(PMOS)衬底偏置电路。衬底偏置电路能够被调节以提供不同电平的衬底偏置。在可编程逻辑器件集成电路中，可调节衬底偏置发生器具有特殊的优势，这是因为它们能使逻辑设计者定制使用在逻辑设计者的定制逻辑电路中的衬底偏置电平。
【0044】根据本发明，可调节PMOS衬底偏置电路被用来产生稳定精确的正的偏置电压，其幅值大于Vcc。在一说明性的实施例中，可调节PMOS衬底偏置电路通过使用正的电源电压Vccpd(如，2.5V)来供电，Vccpd相对Vcc(1.1V)被升高了。可调节PMOS衬底偏置电路可以在它的电压调节器中使用PMOS控制晶体管，这允许可调节衬底偏置发生电路产生1.1V至2.5V范围的PMOS晶体管衬底偏置电压。
【0045】PMOS衬底偏置电路产生的衬底偏置电压能够被用来偏置p沟道晶体管，如图2和3中的晶体管22来减小功率损耗。一般地，任何合适数目的晶体管可以被提供衬底偏置。例如，器件10上的一些或所有p沟道晶体管可以被提供衬底偏置，且一些或所有的n沟道晶体管可以被提供衬底偏置。提供广泛的衬底偏置的一个优势是可以最小化器件10中的功率损耗。可选择地使用衬底偏置的优势是可以优化性能。例如，在需要最大性能的关键的信号路径中，用来减小功率损耗的衬底偏置能够被避免(或被减小)。
【0046】器件10上的哪一个电路被提供衬底偏置，和使用的偏置量的决定可以在设计过程中由逻辑设计者或CAD工具来作出。基于这些决定，CAD工具能够产生配置数据用于调节可调节衬底偏置电路。一旦载入到可编程逻辑器件10，配置数据可以被用来有选择地打开器件10各个部分的偏置或断开偏置，并且调节用于器件10的各部分(如，在器件10的一些部分处最大化性能，在器件10的另一些部分处最大化功率损耗节省)的偏置量。一般地，在给定的可编程逻辑器件上，可以产生任何合适数量的不同衬底偏置电压。
【0047】图4示出了使用PMOS和NMOS衬底偏置电路的说明性集成电路10的示意图。管脚14用来接收电源电压Vcc、Vss、和Vccpd。NMOS衬底偏置发生器32产生衬底偏置电压Vpwbias。通过衬底偏置路径如路径36，衬底偏置信号Vpwbias被分配到NMOS晶体管34的p类型衬底。PMOS衬底偏置发生器38产生衬底偏置电压Vnwbias。通过衬底偏置路径如路径42，衬底偏置信号Vnwbias被分配到PMOS晶体管40的n类型衬底。在图4的实例中，单值Vpwbias和单值Vnwbias被产生。这只是说明性的。例如，两个PMOS衬底偏置电压(Vnwbiasl和Vnwbias2)被产生用于PMOS晶体管40的两个相关组中，或超过两个PMOS衬底偏置电压可以被产生。
【0048】用来调节衬底偏置信号如Vnwbias的控制信号可以从任何合适的源来获得。采用一种合适的配置，来自载有配置数据的可编程单元20中的一些的静态输出信号可以用作控制信号来调节衬底偏置发生电路32和38。采用另一些合适的配置，可编程逻辑器件10(如，通过可编程逻辑18或硬连线逻辑)上产生的动态信号可以被用作控制信号。控制信号还可以从外部源通过使用一个或更多个管脚14来提供。
【0049】任何合适的电源配置都可以用来为片上发生器供电，如发生器32和38。在图4的实例中，PMOS衬底偏置发生电路38和NMOS电源发生电路32通过使用核心电源电压Vcc、上升电源电压Vccpd、和地电压Vss来供电。一般地，内部(芯上)衬底偏置发生方案试图最小化电源管脚的使用，因此优选通过使用集成电路10上可以得到的电源电压来运行。但是如果希望，可以使用一个或更多个额外的正的或者负的电源电压。
【0050】衬底偏置信号Vpwbias和Vnwbias的状态依赖于管脚14的电源电压的状态。集成电路10带有热插拔兼容性，所以其中使用集成电路10的器件的使用者可以自由地使器件10与电源连接或断开。例如使用者可以从一个插槽上拉出包含集成电路10的器件，并把它插入到另一个插槽。或者集成电路10可以用于没有上电限制的系统。当提供电源信号Vcc、Vss、和Vccpd的电源管脚14接触或者从系统板接收电力时，信号Vcc、Vss和Vccpd建立并以一种特定的顺序有效。
【0051】例如，如果使用者以一种方式插入器件，信号Vcc首先有效(即，当载有Vcc的插槽中的导线与集成电路10的Vcc管脚进行电连接时)。如果使用者以略微不同的方式插入相同的器件时，信号Vccpd首先有效(即，当载有有效Vccpd信号的插槽中的导线与集成电路10的Vccpd管脚进行电连接时)。在某些情况下，施加到集成电路10上的电源信号的顺序有产生闩锁状态的可能。当这种特定的上电顺序发生时，集成电路10有可能被损坏或者不能运行。
【0052】闩锁现象是由于集成电路10上的CMOS晶体管结构中的寄生双极性晶体管的存在产生的。图5示出了集成电路10上的典型的CMOS晶体管结构78的横截面。CMOS结构78有NMOS晶体管80和PMOS晶体管82。
【0053】在晶体管80中，通过植入区域84，源极S和漏极D形成。栅极结构86由一个绝缘体如硅氧化物的薄层和一个栅导体如硅化多晶硅而形成。衬底端B使用植入区域88以形成带有p类型衬底区域90的欧姆接触。
【0054】在晶体管82中，通过使用植入区域92，源极S和漏极D形成。栅极结构94由一个绝缘体如硅氧化物的薄层和一个栅导体如硅化多晶硅而形成。衬底端B使用植入区域96以形成带有n类型衬底区域98的欧姆接触。深n型阱100环绕着阱90和阱98。
【0055】当晶体管80正常运行时，负的衬底偏置Vpwbias施加于晶体管80的衬底端B来增大它的有效阈值电压并由此减小功率损耗。当晶体管82正常运行时，正衬底偏置Vnwbias施加于晶体管82的衬底端B来增加它的阈值电压并由此减小功率损耗。施加于晶体管80和82的源极，漏极和栅极端的电压依赖于它们正在运行的电路。在典型的电路配置中(如，某些变换器)，晶体管80的源极S处于Vss，晶体管82的源极处于Vcc。PMOS和NMOS晶体管的源极和漏极一般是可以相互转换的，有时共同地称为源-漏极端或源-漏极端。
【0056】如图5所示，CMOS结构78中的掺杂半导体区域形成寄生双极性晶体管NPN1、NPN2和PNP。重掺杂p+区域92形成寄生双极性晶体管PNP的发射极。重掺杂n+区域84形成了寄生双极性晶体管NPN1和NPN2的发射极。在某些上电顺序下，寄生双极性晶体管NPN1/NPN2和PNP间的反馈可以导致CMOS结构78进入到不期望的闩锁状态。
【0057】一般地，如果地信号Vss不出现，集成电路10就不能运行。闩锁和正常的运行都需要Vss出现。如果Vss出现，就有两种可能的情况——在衬底偏置电压Vpwbias和Vnwbias有效之前施加Vcc于集成电路的电路上，或者在衬底偏置电压Vpwbias和Vnwbias有效之后施加Vcc于集成电路的电路上。如果在Vss和Vcc有效之后衬底偏置电压Vpwbias和Vnwbias有效，适合闩锁的条件出现，闩锁就可能产生。
【0058】考虑当Vcc和Vss有效之后衬底偏置电压Vpwbias和Vnwbias有效时，图5中CMOS晶体管结构78的运行。在衬底偏置信号有效之前，晶体管80和82的衬底端B浮动(例如端B电容性耦合于地)。晶体管82的源极上的1.1V信号Vcc趋于前向偏置寄生双极性晶体管PNP的射-基结。由于晶体管PNP的射-基结前向偏置了，晶体管PNP的基极在电压上比发射极低一个二极管导通电压(0.6V)。由于本实施例中Vcc为1.1V，所以寄生PNP晶体管的基极电压为0.5V左右(即，1.1V-0.6V)。由于寄生晶体管PNP的射-基结前向偏置了，寄生PNP晶体管导通，这引起寄生PNP晶体管的集电极向Vcc方向上拉寄生双极性晶体管NPN1和NPN2的基极。当晶体管NPN1和NPN2的基极电压上升时，寄生双极性晶体管NPN1和NPN2的基-射结被前向偏置，并导通寄生双极性晶体管NPN2。由于晶体管NPN1和NPN2的导通，PNP晶体管的基极被拉向Vss，这进一步导通了寄生PNP晶体管。通过这种反馈机理，寄生晶体管锁入一种状态，在这种状态中，通过寄生双极性PNP晶体管和寄生双极性晶体管NPN1和NPN2，不期望的具有潜在破坏性的大电流从Vcc流到Vss。这种不期望的闩锁状态将会持续，即使Vnwbias和Vpwbias的有效值随后被施加于晶体管80和82的衬底端。
【0059】根据本发明，为衬底偏置电路提供抑制闩锁电路，其检测潜在危险的电源状态，并且采取行动来抑制闩锁的发生。闩锁抑制电路可以检测何时电源电压Vss和Vcc在衬底偏置Vpwbias和Vnwbias之前有效，当这种状况被检测到时，其能够箝位衬底偏置分配路径为安全电压。例如，Vpwbias能够被箝位为Vss，Vnwbias能够被箝位为Vcc，直到Vpwbias和Vnwbias信号有效(例如由于用于这些偏置信号的必要的前身(precursor)电源电压被满意地接收到，并且能够在片上产生有效的偏置信号)。通过即刻箝位Vpwbias和Vnwbias直到集成电路被充分上电，闩锁状态被避免。抑制闩锁电路确保集成电路具有热插拔兼容性，并且不必在使用者上设置上电限制。
【0060】图6示出了带有可调节PMOS衬底偏置和PMOS闩锁抑制电路的说明性可编程逻辑器件集成电路10。PMOS闩锁抑制电路102通过路径108和109从外部源管脚14接收正的电源Vcc和地电源Vss。衬底偏置发生器110通过路径111和109从外管脚14接收上升的正电源Vccpd和地电源Vss。在集成电路10的正常运行期间，衬底偏置线路，如Vnwbias线路104，被用来分配衬底偏置信号Vnwbias到PMOS晶体管40。任何合适数量的衬底偏置信号可以被使用在电路10上。作为例子，图6中使用单个的衬底偏置信号。
【0061】PMOS闩锁抑制电路102监视信号Vcc和Vss，并且监视信号Vnwbias来确定是否存在潜在的闩锁状态。当集成电路10被上电时(例如，当使用者把包括集成电路10的器件插入到插槽中时)，电源信号例如Vcc，Vss和Vccpd能够以各种顺序施加到线路108，109和111上。如果PMOS闩锁抑制电路102确定信号Vcc和Vss在信号Vnwbias有效之前有效，PMOS闩锁抑制电路102能够保持线路104上的电压为安全电压如Vcc。这阻止了PMOS晶体管40中的寄生PNP晶体管的射-基结前向偏置，并且抑制了闩锁。一旦信号Vnwbias有效，PMOS闩锁抑制电路102能够释放线路104。这允许Vnwbias信号被使于晶体管40的正常的衬底偏置。PMOS衬底偏置发生器110包括控制电路，控制电路防止PMOS衬底偏置发生器110负面影响PMOS闩锁抑制电路102的性能。
【0062】信号Vcc、Vss和Vnwbias能够被图6所示的PMOS闩锁抑制电路102直接监视或者闩锁抑制电路102能够监视和信号Vcc、Vss、Vnwbias相关联的电压。例如，如果电源信号是从Vcc中导出的，或如果Vcc从另一个电源信号中导出，闩锁抑制电路102能够监视这些信号来代替直接测量Vcc。同样，如果Vnwbias是从另一个电源电压中导出的，或用于产生另一个电源电压中，这些电源电压中的一个能够被闩锁抑制电路102监视，来代替监视Vnwbias。作为例子，描述了信号监视配置，其中当潜在闩锁状况出现时，Vcc和Vnwbias能够被直接监视。
【0063】图7中示出了说明性PMOS闩锁抑制电路102。如图7中所示，电路102包括控制电路112和晶体管TXP3。PMOS衬底偏置路径104被用来分配衬底偏置信号Vnwbias到图4的PMOS晶体管40的衬底端。路径104通过端120从图6的PMOS衬底偏置发生器110接收信号Vnwbias。如图7所示，控制电路112电连接到路径104，并且在端122从图6的路径109来接收地信号Vss。在端118从图6的路径108接收正的电源信号Vcc。
【0064】在运行过程中，控制信号112监视路径104上的电压，并且在它的输出端产生相应的控制信号SB。控制信号SB利用路径114被施加到晶体管TXP3的栅极。晶体管TXP3的漏-源极端之一被连接到正的电源端118，并且被信号Vcc上电。晶体管TXP3的另一漏-源极端和晶体管TXP3的衬底端连接到路径104。
【0065】控制电路112监视信号Vcc的状态。如果控制电路112检测到Vcc是有效的而Vnwbias为无效(即，当Vnwbias电容耦合于地或处于地时)，控制电路112在它的输出端产生低值的SB。低值的SB导通了晶体管TXP3并使端118电连接到线路104。只要晶体管TXP3导通，线路104上的电压将保持箝位在Vcc。当控制电路112检测到线路104上Vnwbias信号有效，控制电路112在它的输出端产生高值的SB。高值的SB信号断开晶体管TXP3并允许来自图6发生器110的Vnwbias电压用于衬底偏置晶体管40上。
【0066】控制电路112可以通过使用任何合适的电路架构来实施。利用图7的说明性配置，电阻R1和R2组成一对分压器。R1和R2阻值比被选择，以使得合适的电压电平被施加到比较器124的正的和负的输入端。例如，可以使用R1和R2的值，其导致当Vcc等于1.1V时，N1节点处产生的电压为0.5V。当Vcc和Vss无效时(即，Vcc和Vss电容耦合于地或处于地时)，N1节点处的电压将是0V(Vss)。连接到端120的分压器同样地运行。当Vnwbias无效时，节点N2上的电压为0V。当Vnwbias有效时，节点N2处的电压大于0.5V。
【0067】比较器124比较其输入端的信号，并在它的输出端产生相应的输出信号COUTV。当Vnwbias、Vss和Vcc有效时，Vnwbias的值大于等于Vcc。在这种情况下，节点N2的电压大于节点N1的电压，信号COUTV将是高。如果Vnwbias是无效时(即，Vnwbias不大于等于Vcc)，节点N2的电压不大于节点N1的电压，信号COUTV为低。
【0068】信号COUTV范围从Vss低电平到Vcc高电平。当线路104上信号Vnwbias为有效时，为使得在正常运行过程中充分地断开晶体管TXP3，线路128上的COUTV信号通过使用电平转换器126进行电平转换。信号COUTV的电平转换后的版本提供作为线路114上的控制信号SB。当COUTV为Vss时，信号SB为Vss。当COUTV为Vcc时，信号SB为Vnwbias(如1.6V-2.5V)，SB值大于等于Vcc。
【0069】图8中示出了可调节PMOS衬底偏置发生电路38，其中图7所示类型的闩锁抑制电路可以被使用。如图8所示，PMOS衬底偏置发生电路38包括闩锁抑制晶体管TXP3，当潜在的闩锁状态被检测出的时候，其用于箝位Vnwbias线路104为Vcc。通过使用控制电路如图7的控制电路112，晶体管TXP3晶体管的运行被控制。
【0070】图8的可调节PMOS衬底偏置发生电路38是基于可调节电压调节器电路。在正常的运行期间，可调节电压调节器电路调节施加到端130的电压Vccpd，以在线路104上产生期望的Vnwbias电平。可调节分压器132的设定确定施加到反馈线路136上的运算放大器134的输入端的反馈信号Vfb的幅值。运算放大器134产生控制信号输出GT，GT控制控制晶体管TXP1的栅极，并由此调节线路104上Vnwbias的电压电平。
【0071】带隙基准电路138由正的电源电压Vccpd和地电压Vss来供电。带隙基准电路138在相应的输出线路140和142上提供基准电压Vref和基准电流Iref。为Vref和Iref选择的特定值并不是决定性的。合适的Vref值的实例为0.5V。合适的Iref值的实例为10μA。
【0072】NMOS晶体管或PMOS晶体管可以用于控制晶体管TXP1。如果TXP1为NMOS晶体管，可以施加到线路104上最高电压电平Vnwbias为Vccpd-Vtn，其中Vtn为NMOS晶体管的阈值电压。如图8中所示，把PMOS晶体管用于TXP1的优势为允许Vnwbias电压在Vcc至Vccpd(轨对轨)的整个范围内是可调节的。
【0073】PMOS晶体管TXP2用作隔离晶体管，且优选与晶体管TXP1串联连接在Vccpd电源端130和Vnwbias线路104之间。晶体TXP2由控制电路144控制。控制电路144监视电源线路Vccpd，Vcc和Vss来确定潜在的闩锁状态是否出现。
【0074】在正常的运行中，当Vcc和Vccpd都有效时，就没有可能产生闩锁，控制电路144产生低值控制信号SA。低值SA导通晶体管TXP2，并允许可调节电压调节器正常运行。
【0075】当Vss和Vcc有效，但是Vccpd无效时(即，因为端130与地电容耦合或处于地)，潜在闩锁状态被电路144检测出，并且信号SA为高电平。这就断开了晶体管TXP2并隔离线路104和Vccpd端130。因为线路104与端130隔离，所以通过晶体管TXP1连接到无效的Vccpd信号的低电平值(地)，线路104上的电压Vnwbias没有被下拉至地。
【0076】通过使用由控制电路146产生的衬底偏置信号SC，晶体管TXP1和TXP2的衬底端B被偏置。控制电路146监视电源信号Vccpd、Vcc和Vss以检测潜在的闩锁状态。当信号Vcc和Vccpd有效时，控制电路146保持SC为Vccpd。在这种情况下，晶体管TXP1和TXP2的衬底端B为大于等于它们各自的源电压的电压电平，由此允许晶体管TXP1和TXP2正常的运行。当潜在闩锁状态被检测出(即，由于Vccpd端130与地电容耦合或处于地，而Vcc有效时)，电源电压Vccpd不能被施加到晶体管TXP1和TXP2。所以，控制电路146把信号SC带到下一个最高正电源电压——Vcc——，其可用来抑制晶体管TXP1和TXP2中的源-体p-n结前向偏置。这种方案防止损坏晶体管TXP1和TXP2，以使得晶体管TXP1和TXP2能够在Vccpd信号有效时正常地运行。
【0077】在正常的运行过程中，电压Vfb通过反馈路径136从分压器132反馈到运算放大器134。电压Vfb正比于可调节分压器132的设定值和Vnwbias的幅值。通过路径140基准电压Vref被施加到运算放大器134上。
【0078】运算放大器134比较线路136和140上的信号，并在路径148的产生相应的输出GT。当线路136上的信号Vfb大于线路140上的信号，运算放大器134的输出升高。这趋向于断开晶体管TXP1并使得线路104上的电压Vnwbias朝着设定点值的方向下降，这个设定点值是由分压器132的设定来建立的。当线路136上的信号小于线路140上的信号，线路148上的运算放大器134的输出被降低。这趋向于导通晶体管TXP1，使得线路104上的电压Vnwbias向着Vccpd的方向上升。通过使用这种反馈配置，Vnwbias的值保持恒定，处于它的期望设定点值(即，Vcc和Vccpd之间的期望电压通过分压器132的设定来确定)。
【0079】可调节分压器132是由多个串联电阻150组成的。典型的电阻值为大约10KΩ至50KΩ。电压调节器132中电阻链的一端保持在电压Vss。电阻链的另外一端连接到Vnwbias路径104。
【0080】通过使用反馈路径136，电压Vfb从分压器132中的电阻链分接出(tap off)。通过调节从分压器132中串联连接的电阻中分接电压Vfb的点，分压器的电压设定点可以被调节。在图8的说明性配置中，分压器的串联电阻中的电压分接点位置通过设定可编程单元20的状态来建立。每一个可编程单元20控制相应的晶体管152。每一个可编程单元的状态由它的内容来确定。在器件编程过程中，配置数据载入到可编程单元20。载有逻辑0的可编程单元产生低电平输出信号，并且断开它们相关的晶体管152。可编程逻辑单元中的一个载有逻辑1。可编程单元中的逻辑1使得该可编程单元的输出升高。高电平输出信号导通相应的晶体管152。电阻链150中的晶体管152被导通的这个位置确定分压器132的设定点。
【0081】通过反馈路径136，来自分压器132的电压Vfb被反馈到运算放大器134。运算放大器134通过使用合适的电源电压(如，图8的实例中的电压Vccpd和电压Vss)来供电。运算放大器132比较从分压器132分接出的电压Vfb和基准电压Vref，并产生相应的输出控制信号GT。信号GT被施加到晶体管TXP1的栅极G。晶体管TXP1通常是导通的并且运行在饱和状态。通过分压器132的电阻和晶体管TXP1和TXP2的源极和漏极，电流从Vccpd节点130流向Vss节点154。
【0082】来自分压器132的反馈环通过运算放大器94精确的把电压Vnwbias维持在它的期望值。如果Vnwbias开始轻微地上升超过它的设定点，Vfb将会轻微地升高。通过路径136提供的反馈则将引起运算放大器134的输出GT升高。响应于升高的GT值，电流流过晶体管TXP1并且降低。流经晶体管TXP1中的电流的降低将引起Vnwbias回落到它所需的设定点值。如果Vnwbias轻微地下降低于其设定点，通过线路136的反馈会引起Vnwbias上升。
【0083】在分压器132中使用的电阻150的个数是由用于可调节衬底偏置发生电路38所需的电压步幅(step)个数来确定。如果使用了大量的电阻150，将会有相对大数量的电压步幅，并且衬底偏置发生电路38能够产生高精确水平的所需Vnwbias电平。如果使用更少的电阻150，那么每一个电压步幅将会变大，并且将得到较低的精度，但是电路的复杂性将会降低。一般来说，任何合适数量的电阻150和相关的分接晶体管152可以使用在分压器132中。
【0084】在图8的实例中，通过可调节分压器132中的控制信号线路158施加到晶体管152的栅极的控制信号由可编程单元20提供。如果需要，给晶体管152的控制信号可以是动态控制信号，动态控制信号从可编程逻辑18的输出端或器件10上的硬连线逻辑提供。外部控制信号也可以用来控制晶体管152。
【0085】如果需要，解码器154可以用来提供控制信号到晶体管152，如图9所示。在图9中所示的说明性配置中，可编程单元20被用来提供静态控制信号到输入线路156上的解码器154。施加到解码器154上的控制信号也可以是施加到线路156上的动态控制信号，动态控制信号是来自可编程逻辑18的输出端或器件10上的硬连线逻辑。外部控制信号也可以从管脚14路由到线路156。解码器154包括逻辑，其转换输入线路156上的未解码控制信号为控制线路158上的相应的解码控制信号。线路158被用来路由这些控制信号到各个晶体管152的栅极。
【0086】如图9的解码器154的解码器的使用增加了器件10的复杂性。此外，解码器154的逻辑和线路156和158需要电路面积(real estate)。但是，如解码器154的解码器的使用减小了可编程单元20的需要。例如，通过使用N个可编程单元控制2N个线路158是可能的。在含有相对多数量的晶体管152的情况下，对于控制每一个晶体管152来说，使用解码器154比使用单独的可编程单元20要更有效。
【0087】图10中示出了可以用作图8的控制电路144的说明性电路。如图10所示，控制电路144接收端164上的上升电源信号Vccpd、端166上的正的电源信号Vcc、端168上的地电源信号Vss。通过使用电阻160，一对分压器161和163被形成。电阻160的阻值被选择，以使得节点N3和N4上的电压能够被比较，以确定Vccpd、Vcc和Vss的状态。当所有的电源信号有效时，节点N3上的电压大于节点N4上的电压。当Vcc和Vss有效同时Vccpd无效时，节点N3处的电压为0V，其小于节点N4上的电压。比较器162，其通过使用正的电源电压和地电源电压Vss来供电，比较节点N3和N4上的电压并产生相应的输出信号SA。在正常的运行过程中，信号Vcc、Vccpd和Vss有效时，节点N3的电压大于节点N4上的电压，输出SA为低电平Vss。在潜在的闩锁状态状态期间，当电压Vccpd无效同时Vcc和Vss有效时，节点N3上的电压小于或等于节点N4上的电压，并且输出SA为Vcc高电平。
【0088】图11示出了可以用为图8的控制电路146的说明性控制电路。控制电路146在端164上接收电压Vccpd，在端166上接收电压Vcc，且在端168上接收电压Vss。分压器172包括一对连接在Vccpd和Vss之间的电阻160。分压器172可以使用图10中组成分压器161相同的部件组成。N3节点上的电压施加到晶体管T1的栅极。晶体管T1和电阻170串联在Vcc和Vss之间。节点N5上的电压控制晶体管T2的栅极。从端164上传来的电压Vccpd加到晶体管T3的栅极。输出信号SC在节点N6提供。
【0089】当施加到电路146上的电源信号Vccpd无效同时Vcc和Vss有效时，节点N3的电压为0V。节点N3的低电压断开NMOS晶体管T1，这引起节点N5上的电压上升到Vcc。随着N5上的电压为Vcc，晶体管T2断开。信号Vccpd是电容耦合于地或处于地，所以晶体管T3导通。由于晶体管T2的断开和晶体管T3的导通，节点N6上的电压以及因此输出电压SC趋向为Vcc。
【0090】当电路146接收有效的Vccpd信号，同时Vcc和Vss有效，节点N3上的电压大于晶体管T1的阈值电压Vt。晶体管T1因此导通。由于晶体管T1的导通，节点N5的电压下降到Vss。这导通了晶体管T2。晶体管T3的栅极为Vccpd(其为有效)，所以晶体管T3断开。由于晶体管T2的导通和晶体管T3断开，信号SC趋向于Vccpd。
【0091】图12的流程图示出了使用PMOS衬底偏置发生电路38涉及的操作，PMOS衬底偏置发生电路38包括PMOS闩锁抑制电路。首先，在集成电路10的管脚上的正确的电源电压建立之前，信号Vcc，Vss，Vnwbias和Vccpd与地进行电容耦合或耦合到处于地的电源线路(即，没有上电的系统电路板上的电源线路)。当电源信号处于这种状态时，它们被称为无效。图8的电路等待电力的这种初始的预上电状态在图12中步骤174表示。
【0092】PMOS衬底偏置发生电路38的运行方式依赖于信号Vcc、Vss、Vccpd、Vnwbias上电的顺序。
【0093】如果Vss和Vcc有效，同时Vnwbias和Vccpd无效，PMOS闩锁抑制电路会激活以抑制闩锁(图12中的步骤176)。在步骤176的运行过程中，PMOS闩锁抑制电路102会使用电路112来检测潜在的闩锁状态并产生低电平SB控制信号来导通晶体管TXP3，如结合图7所说明的。导通晶体管TXP3在端118和线路104之间产生了低阻抗路径(图7)，所以集成电路中Vnwbias线路上的信号箝位为Vcc。
【0094】保持Vnwbias在安全电压如Vcc防止Vnwbias跌至低电压，这将前向偏置寄生PNP晶体管(图5)中的射-基结。通过防止PNP晶体管的射-基结前向偏置，闩锁被抑制。在步骤176的运行过程中，控制电路144检测潜在的闩锁状态并产生高电平信号SA来断开晶体管TXP2，如结合图10所说明的。在闩锁状态中断开晶体管TXP2，抑制了线路104上的电压Vcc在端130向地电压上拉，并由此帮助电路38的闩锁抑制功能正常运行。同时，控制电路146检测潜在闩锁状态并把SC控制信号取为Vcc来防止晶体管TXP1和TXP2的源-体结前向偏置，如结合图11所说明的。
【0095】当Vccp和Vnwbias信号有效同时Vss和Vcc有效时，闩锁状态不再会出现。结果是，PMOS闩锁抑制电路不激活，如图12的步骤178所示。特别地，当Vccp有效，控制电路144和146调节它们的输出使得PMOS衬底偏置发生电路能够产生有效的Vnwbias信号加到线路104。控制电路112检测出有效的Vnwbias信号并从线路104释放Vcc箝位电压。在这些状态下，晶体管TXP3断开，线路104(图8)上的电压保持在Vnwbias期望值。
【0096】在步骤178中，当闩锁状态不再出现，控制电路144检测出节点N3上的电压大于节点N2的电压，如结合图10所说明的。比较器162因此在它的输出端产生低电平(Vss)信号SA，来导通晶体管TXP2。由于晶体管TXP2的导通，晶体管TXP1切换到使用，并响应于从分压器132分接的反馈信号Vfb，使用运算放大器134传送来的信号GT调节晶体管TXP1。同时，节点N3上的高电压导通晶体管T1并引起控制信号上升为Vccpd，如结合图11所说明的。SC信号以足够大的衬底偏置电压对晶体管TXP1和TXP2进行衬底偏置，以避免不被期望的源-体p-n结前向偏置。晶体管TXP1和TXP2因此正常运行。
【0097】图12的步骤180表示正常运行，其中所有的电源信号有效。在这种模式下，信号SB为高电平，所以闩锁抑制晶体管TXP3断开。通过使用由图8的可调节分压器132的状态决定的设定点，允许线路104上的Vnwbias电压被调节。信号SA为低电平以导通隔离晶体管TXP2，使得线路104与Vccpd端130之间不隔离。正常的衬底偏置信号SC加到晶体管TXP1和TXP2上使得它们正确工作。晶体管TXP1运行作为电压受控的电流源，并被用于衬底偏置发生电路38的反馈配置中来调节线路104上的Vnwbias信号。
【0098】如果，在步骤174的初始状态之后，在Vss和Vcc有效之前信号Vccpd和Vnwbias有效，没有闩锁状态被检索到，并且PMOS闩锁抑制电路102保持不激活，这如图12的步骤182所示。因为在这种状态下，Vnwbias的值永远不小于Vcc，控制信号SB永远不会为低电平并且闩锁抑制晶体管TXP3保持断开。控制电路144检测出没有闩锁状态出现并产生低电平输出信号SA(Vss)，以导通隔离晶体管TXP2。控制电路146检测出没有闩锁状态出现，并产生为Vccpd的SC信号来恰当地衬底偏置晶体管TXP1和TXP2，用于正常运行。在Vss和Vcc有效之后，集成电路10在步骤180正常运行。
【0099】如本例所说明的，在一些情况下，如图12的右手分支所代表得那些，PMOS闩锁抑制电路永远不被激活(TXP3永远不导通)。永远不需要箝位Vnwbiaas在安全电压，这是因为在Vcc和Vss有效之前，电压Vccpd和Vnwbias有效。但在其它情况下，如图12的左手分支所代表的那些，潜在的闩锁状态被检测，所以PMOS闩锁抑制电路激活并且TXP3导通。晶体管TXP3保持导通，线路Vnwbias保持在VCC直到所有的信号有效，且闩锁的风险过去。
【100】前述仅仅示例性的说明了本发明的原理，在不脱离本发明的范围和精神的情况下，本领域的技术人员可以做出各种改进。

Claims (30)

1.一种集成电路包括：
p沟道金属氧化物半导体晶体管，每一个晶体管都带有衬底端，所述衬底端通过衬底偏置路径来接收衬底偏置信号；和
可调节p沟道金属氧化物半导体衬底偏置发生电路，其提供所述衬底偏置信号到所述衬底偏置路径，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路包括：
p沟道控制晶体管，其耦合在上升电源端和所述衬底偏置路径之间；和
有源闩锁抑制电路，其连接到所述衬底偏置路径来防止所述p沟道金属氧化物半导体晶体管闩锁。
2.根据权利要求1所述的集成电路，进一步包括输入-输出管脚，使用这些管脚，正的电源信号、大于所述正的电源信号的上升电源信号、以及地电源信号被提供到所述集成电路，其中：
所述上升电源信号被提供到所述上升电源端；
所述可调节p沟道金属氧化物半导体晶体管衬底偏置发生电路监视所述电源信号来确定何时出现潜在闩锁状态，以及何时不出现潜在闩锁状态；
所述可调节p沟道金属氧化物半导体衬底偏置发生电路中的所述p沟道控制晶体管带有栅极，其接收栅极控制信号，该控制信号被控制来调整所述衬底偏置路径上的所述衬底偏置信号；和
所述闩锁抑制电路，其带有p沟道闩锁抑制晶体管，所述p沟道闩锁抑制晶体管耦合在所述衬底偏置路径和正的电源端之间，来自所述输入-输出管脚中的一个管脚的所述正的电源信号在所述正的电源端被接收。
3.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
可调节分压器，其响应于控制信号，其中所述可调节分压器耦合到所述衬底偏置路径，并包括节点，在该节点处，所述控制信号和所述衬底偏置路径上的所述衬底偏置信号确定的反馈电压被产生。
4.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
可编程单元，其载有配置数据，并产生相应的静态控制信号；和
可调节分压器，其包括多个晶体管，所述晶体管由来自所述可编程单元的所述静态控制信号控制，其中所述可调节分压器耦合到所述衬底偏置路径，并包括节点，在该节点处反馈电压被产生，其中所述反馈电压的幅值由所述衬底偏置路径上的所述衬底偏置信号确定并由多个晶体管中的哪一个晶体管被所述静态控制信号导通和断开所确定。
5.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
运算放大器，其接收来自所述衬底偏置路径的可调节反馈信号，并进行响应而为所述控制晶体管产生栅极控制信号。
6.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间。
7.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间；和
控制电路，其监视所述电源信号，且当所述潜在闩锁状态出现时产生高电平控制信号来断开p沟道隔离晶体管，当所述潜在闩锁状态不出现时，产生低电平控制信号来导通所述p沟道隔离晶体管。
8.根据权利要求2所述的集成电路，其中所述p沟道控制晶体管有衬底端，其中所述可调节p沟道金属氧化物半导体衬底偏置电路进一步包括控制电路，所述控制电路有连接到所述p沟道控制晶体管的所述衬底端的输出端。
9.根据权利要求2所述的集成电路，其中所述p沟道控制晶体管有衬底端，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括控制电路，其带有连接到所述p沟道控制晶体管的所述衬底端的输出端，其中当所述潜在闩锁状态出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述正的电源信号，当所述潜在闩锁状态不出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述上升的电源信号。
10.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间，其中所述p沟道控制晶体管和所述p沟道隔离晶体管中的每一个都带有衬底端；和
带有输出端的控制电路，该输出端连接到所述p沟道控制晶体管和所述p沟道隔离晶体管的衬底端，其中当所述潜在的闩锁状态出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述正的电源信号，当所述潜在闩锁状态不出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述上升电源信号。
11.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间，其中所述p沟道控制晶体管和所述p沟道隔离晶体管中的每一个都带有衬底端；
带有输出端的第一控制电路，该输出端连接到所述p沟道控制晶体管和所述p沟道隔离晶体管的衬底端，其中当所述潜在的闩锁状态出现时，连接到所述衬底端的第一控制电路输出端由所述第一控制电路提供所述正的电源信号，当所述潜在闩锁状态不出现时，连接到所述衬底端的所述第一控制电路输出端由所述第一控制电路提供所述上升电源信号；以及
第二控制电路，其监视电源信号，并当所述潜在闩锁状态出现时产生高电平控制信号以断开所述p沟道隔离晶体管，以及当所述潜在闩锁状态不出现时产生低电平控制信号，以导通所述p沟道隔离晶体管。
12.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括控制电路，所述控制电路监视所述电源信号，并当所述闩锁状态出现时产生低电平控制信号，其导通所述p沟道闩锁抑制晶体管来箝位所述衬底偏置路径为所述正的电源信号，当所述潜在闩锁状态不出现时产生所述高电平控制信号，以断开所述p沟道闩锁抑制晶体管。
13.根据权利要求2所述的集成电路，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间，其中所述p沟道控制晶体管和所述p沟道隔离晶体管中的每一个都带有衬底端；
带有输出端的第一控制电路，该输出端连接到所述p沟道控制晶体管和所述p沟道隔离晶体管的衬底端，其中当所述潜在的闩锁状态出现时，连接到所述衬底端的所述第一控制电路的输出端由所述第一控制电路提供所述正的电源信号，当所述潜在闩锁状态不出现时，连接到所述衬底端的所述第一控制电路的输出端由所述第一控制电路提供所述上升电源信号。
第二控制电路，其监视所述电源信号，并当所述潜在闩锁状态出现时产生所述高电平控制信号以断开所述p沟道隔离晶体管，以及当所述潜在闩锁状态不出现时产生低电平控制信号，以导通所述p沟道隔离晶体管；和
第三控制电路，其监视所述电源信号，并当所述潜在闩锁状态出现时产生低电平控制信号，该信号导通所述p沟道闩锁抑制晶体管，以箝位所述衬底偏置路径为所述正的电源信号，当所述潜在闩锁状态不出现时产生高电平控制信号，以断开所述p沟道闩锁抑制晶体管。
14.根据权利要求2所述的集成电路进一步包括地电源端，来自所述输入-输出管脚之一的所述地电源信号被施加到所述地电源端，其中所述p沟道控制晶体管有衬底端，且其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括控制电路，所述控制电路具有：
分压器，其耦合在所述上升电源端和所述地电源端之间；
第一和第二晶体管，其连接在第一节点，并串联耦合在所述上升电源端和所述正的电源端之间，其中所述第一晶体管有栅极；
带有栅极的第三晶体管，所述栅极连接到所述分压器，其中所述第三晶体管控制第二节点上的电压；
传导路径，其连接在所述第二节点和所述第一晶体管的栅极之间；和
输出端，其连接在所述第一节点和所述p沟道控制晶体管的衬底端之间，其中：
当所述潜在的闩锁状态出现时，所述分压器产生断开所述第三晶体管的第一电压，并把所述第二节点连接到所述正的电源信号，其中所述第二节点处的所述正的电源信号通过所述传导路径传送到所述第一晶体管的栅极，其中所述第一晶体管的栅极上的所述正的电源信号断开所述第一晶体管，同时所述第二晶体管导通，使得所述输出端为所述正的电源信号；和
当所述潜在的闩锁抑制状态不出现时，所述分压器产生导通所述第三晶体管的第二电压，并使得所述第二节点连接到所述地电源信号，其中所述第二节点处的所述地电源信号通过所述传导路径传送到所述第一晶体管的栅极，其中所述第一晶体管栅极的所述地电源信号导通所述第一晶体管，同时所述第二晶体管断开，并使得所述输出端为所述上升的电源信号。
15.根据权利要求2所述的集成电路，其中所述p沟道闩锁抑制晶体管包括栅极，所述集成电路进一步包括地电源端，从所述输入-输出管脚之一传送来的地电源信号被施加到所述地电源端，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括控制电路，所述控制电路包括：
第一电阻对，其在第一节点连接，并串联耦合在所述衬底偏置路径和所述地电源端之间；
第二电阻对，其在第二节点连接，并串联耦合在所述正的电源端和所述地电源端之间；
比较器，其带有连接到所述第一节点的第一输入端，并带有连接到所述第二节点的第二输入端，且带有输出端，其中比较器输出信号在这个输出端上提供；和
电平转换器，其电平转换所述比较器输出信号来产生施加到所述p沟道闩锁抑制晶体管的栅极的控制信号，其中当所述潜在的闩锁状态出现时，所述比较器产生低值比较器输出信号，其导通所述p沟道闩锁抑制晶体管来箝位所述衬底偏置路径为所述正的电源信号，当所述潜在的闩锁状态不出现时，所述比较器产生高值比较器输出信号，以断开所述p沟道闩锁抑制晶体管。
16.根据权利要求2所述的集成电路进一步包括地电源端，来自所述输入-输出管脚之一的地电源信号被施加到这个地电源端，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间；和
控制电路，其包括：
第一电阻对，其在第一节点连接，并串联耦合在所述上升电源端和所述地电源端之间；
第二电阻对，其在第二节点连接，并串联耦合在所述正的电源端和所述地电源端之间；和
比较器，其带有连接到所述第一节点的第一输入端，并带有连接到所述第二节点的第二输入端，且带有输出端，比较器输出信号在这个输出端上提供，其中：
当所述潜在的闩锁状态出现时，所述比较器产生高值比较器输出信号，其断开所述p沟道隔离晶体管来隔离所述衬底偏置路径和所述上升电源端；和
当所述潜在的闩锁状态不出现时，所述比较器产生低值比较器输出信号，其导通所述p沟道隔离晶体管来连接所述衬底偏置电路和所述p沟道控制晶体管。
17.根据权利要求2所述的集成电路，其中所述p沟道控制晶体管带有栅极，其中所述可调节p沟道金属氧化物衬底偏置发生电路进一步包括：
多个控制信号线路；
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间；
运算放大器，其带有接收基准电压的第一输入端，带有第二输入端，并具有输出端；
可调节分压器，其带有由所述多个控制信号线路提供的控制信号来控制的多个电阻和多个晶体管，其中所述可调节分压器连接到所述衬底偏置路径，并被调节来根据所述衬底偏置路径上的所述衬底偏置信号来产生反馈电压；和
反馈路径，其传送所述反馈电压到所述运算放大器第二输入端，其中所述运算放大器的输出耦合到所述p沟道控制晶体管的栅极。
18.根据权利要求2所述的集成电路，其中所述p沟道控制晶体管有栅极，且其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
多个可编程单元，其载有配置数据，其中所述多个可编程单元产生多个相应的静态输出信号；
多个控制信号线路，其连接到所述可编程单元；
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间；
运算放大器，其带有接收基准电压的第一输入端，带有第二输入端，且带有输出端；
可调节分压器，其带有多个电阻和多个晶体管，其中所述分压器的多个晶体管中每一个都有栅极，所述栅极连接到所述控制线路中的各个线路，其中所述控制线路传送所述静态输出信号到所述分压器中的所述晶体管的栅极来调节所述可调节分压器，其中所述可调节分压器连接到所述衬底偏置路径上，并基于所述衬底偏置路径上的所述衬底偏置信号被调节产生反馈电压；和
反馈路径，其传送所述反馈电压到所述运算放大器的第二输入端，其中所述运算放大器的输出端耦合到所述p沟道控制晶体管的栅极。
19.根据权利要求2所述的集成电路，其中所述p沟道控制晶体管有栅极，其中所述可调节p沟道金属氧化物半导体发生电路进一步包括：
多个可编程单元，其载有配置数据，其中所述多个可编程单元产生多个相应的静态输出信号；
多个控制信号线路，其连接到所述可编程单元；
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间，其中所述p沟道控制晶体管和所述p沟道隔离晶体管都带有衬底端；
运算放大器，其带有接收基准电压的第一输入端，带有第二输入端，且带有输出端；
可调节分压器，其带有多个电阻和多个晶体管，其中所述分压器的多个晶体管的每一个都有栅极，所述栅极连接到控制线路中的各个线路，其中所述控制线路传送所述静态输出信号到所述分压器的所述晶体管的栅极来调节所述可调节分压器，其中所述可调节分压器连接到所述衬底偏置路径上，并基于所述衬底偏置路径上的所述衬底偏置信号被调节产生反馈电压；
反馈路径，其传送所述反馈电压到所述运算放大器的第二输入端，其中所述运算放大器的输出端耦合到所述p沟道控制晶体管的栅极；和
带有输出端的控制电路，该输出端连接到所述p沟道控制晶体管和所述p沟道隔离晶体管的衬底端，其中当所述潜在闩锁状态出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述正的电源信号，当所述潜在闩锁状态不出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述上升的电源信号。
20.根据权利要求2所述的集成电路，其中所述p沟道控制晶体管带有栅极，其中所述可调节p沟道金属氧化物半导体衬底偏置发生电路进一步包括：
多个可编程单元，其载有配置数据，其中所述多个可编程单元产生多个相应的静态输出信号；
多个控制信号线路，其连接到所述可编程单元；
p沟道隔离晶体管，其耦合在所述p沟道控制晶体管和所述衬底偏置路径之间，其中所述p沟道控制晶体管和所述p沟道隔离晶体管都带有衬底端，所述p沟道隔离晶体管带有栅极；
运算放大器，其带有接收基准电压的第一输入端，带有第二输入端，且带有输出端；
可调节分压器，其带有多个电阻和多个晶体管，其中所述分压器的所述多个晶体管都有栅极，所述栅极连接到控制线路中各个线路，其中所述控制线路传送所述静态输出信号到所述分压器的所述晶体管的栅极来调节所述可调节分压器，其中所述可调节分压器连接到所述衬底偏置路径上，并基于所述衬底偏置路径上的所述衬底偏置信号，被调节产生反馈电压；
反馈路径，其传送所述反馈电压到所述运算放大器的第二输入端，其中所述运算放大器的输出端耦合到所述p沟道控制晶体管的栅极；
第一控制电路，其带有第一输出端，该输出端连接到所述p沟道控制晶体管和所述p沟道隔离晶体管的衬底端，其中当所述潜在闩锁状态出现时，连接到所述衬底端的所述第一输出端由所述第一控制电路提供所述正的电源信号，当所述潜在闩锁状态不出现时，连接到所述衬底端的所述第一输出端由所述第一控制电路提供所述上升的电源信号；和
第二控制电路，其带有第二输出端，该输出端连接到所述p沟道隔离晶体管的栅极，其中当所述潜在闩锁状态出现时，所述第二输出端由所述第二控制电路提供所述正的电源信号，来断开所述p沟道隔离晶体管，当所述潜在闩锁状态不出现时，所述第二输出端由所述第二控制电路提供所述地电源信号来导通所述p沟道隔离晶体管。
21.一种可编程逻辑器件集成电路包括：
输入-输出管脚；
正的电源端，其从所述输入-输出管脚之一接收正的电源信号；
上升电源端，其从所述输入-输出管脚之一接收上升电源信号，所述上升电源信号大于所述正的电源信号；
包括p沟道金属氧化物半导体晶体管的可编程逻辑，每一个所述晶体管都带有通过衬底偏置路径接收衬底偏置信号的衬底端；和
p沟道控制晶体管和隔离晶体管，其串联耦合在所述上升电源端和所述衬底偏置路径之间。
22.根据权利要求21所述的可编程逻辑器件集成电路进一步包括：
p沟道闩锁抑制晶体管，其耦合在所述衬底偏置路径和所述正的电源端之间。
23.根据权利要求21所述的可编程逻辑器件集成电路进一步包括：
运算放大器，其接收来自所述衬底偏置路径的可调节反馈信号，并响应于调节所述衬底偏置路径上的所述衬底偏置信号而产生栅极控制信号用于所述p沟道控制晶体管。
24.根据权利要求21所述的可编程逻辑器件集成电路，其中所述p沟道控制晶体管带有栅极，所述可编程逻辑器件集成电路进一步包括：
可调分压器，其响应于来自载有配置数据的可编程逻辑单元的控制信号，其中所述可调节分压器耦合到所述衬底偏置路径并包括节点，在所述节点处产生反馈电压，所述反馈电压由所述控制信号和所述衬底偏置路径上的所述衬底偏置信号确定；和
运算放大器，其接收来自所述衬底偏置路径的所述反馈电压，并产生栅极控制信号施加到所述p沟道控制晶体管的栅极，而响应于调节所述衬底偏置路径上的所述衬底偏置信号。
25.根据权利要求21所述的可编程逻辑器件集成电路进一步包括：
控制电路，当所述可编程逻辑中的所述p沟道金属氧化物半导体晶体管的潜在闩锁状态出现时，产生高电平控制信号以断开所述隔离晶体管，当所述可编程逻辑中的所述p沟道金属氧化物半导体晶体管的所述潜在闩锁状态不出现时，产生低电平控制信号以导通所述隔离晶体管。
26.一种集成电路包括：
地端，其接收低电源信号；
正的电源，其接收正的电源信号；
上升电源端，其接收上升电源信号，所述上升电源信号大于所述正的电源信号；
p沟道金属氧化物半导体晶体管，每一个所述晶体管都带有衬底端，其接收来自衬底偏置路径上的衬底偏置信号；
p沟道闩锁抑制晶体管，其耦合在所述衬底偏置路径和所述正的电源端之间；
隔离晶体管，其连接到所述衬底偏置路径，当所述隔离晶体管断开时，其隔离所述衬底偏置路径和所述上升电源端；
控制电路，当所述p沟道金属氧化物半导体晶体管中出现潜在闩锁抑制状态，产生高电平控制信号以断开所述隔离晶体管，当所述p沟道金属氧化物半导体晶体管中不出现所述潜在闩锁抑制状态，产生低电平控制信号以导通所述隔离晶体管。
27.根据权利要求26中所述的集成电路，其中所述隔离晶体管包括栅极和第一和第二源-漏极端，所述集成电路进一步包括：
p沟道控制晶体管，其带有栅极和第一和第二源-漏极端，其中所述p沟道控制晶体管的第一源-漏极端连接到所述上升电源端，其中所述p沟道控制晶体管的第二源-漏极端连接到所述隔离晶体管的第一源-漏极端，其中所述隔离晶体管的第二源-漏极端连接到所述衬底偏置路径上。
28.根据权利要求26所述的集成电路进一步包括：
p沟道控制晶体管，其耦合在所述隔离晶体管和所述上升电源端之间，其中所述p沟道控制晶体管有一栅极，所述栅极被控制来调节所述衬底偏置路径上的所述衬底偏置信号，其中所述p沟道控制晶体管和所述p沟道隔离晶体管都带有衬底端；和
控制电路，其带有输出端，所述输出端连接到所述p沟道控制晶体管和所述p沟道隔离晶体管的衬底端，其中当所述潜在闩锁状态出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述正的电源信号，其中当所述潜在闩锁状态不出现时，连接到所述衬底端的控制电路输出端由所述控制电路提供所述上升的电源信号。
29.根据权利要求26所述的集成电路包括：
控制电路，当所述潜在闩锁状态出现时，其产生低电平控制信号，该控制信号导通所述p沟道闩锁抑制晶体管来箝位所述衬底偏置路径为所述正的电源信号，当所述潜在闩锁状态不出现时，其产生高电平控制信号，该控制信号断开所述p沟道闩锁抑制晶体管。
30.根据权利要求26所述的集成电路，其中所述p沟道闩锁抑制晶体管包括栅极，所述集成电路进一步包括：
地电源端，来自所述输入-输出管脚的地电源信号被施加到所述地电源端；
第一电阻对，其在第一节点连接，并串联耦合在所述衬底偏置路径和所述地电源端之间；
第二电阻对，其在第二节点连接，并串联耦合在所述正的电源端和所述地电源端之间；
比较器，其带有连接到所述第一节点的第一输入端，带有连接到所述第二节点的第二输入端，带有输出端，比较器输出信号在这个输出端上提供；和
电平转换器，其电平转换所述比较器输出信号来产生施加到所述p沟道闩锁抑制晶体管的栅极的控制信号。
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