CN101051521A - 集成装置 - Google Patents

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Abstract

提供一种能够简化到达存储器的布线、能够防止因面积增加和长距离布线引起的性能下降、并能够实现存储器存取的高速化的集成装置。通过在多个存储器宏(221、231)的配置区域(的上层)沿Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)布线的连接布线，处理模块(21)的输入输出端口(211)、各存储器接口(222、232)和各存储器存储体(221－1～221－n，231－1～231－n)进行连接。连接布线包含被多层布线的指示信息布线(指令地址布线)和数据布线，指示信息布线由专用布线(专用布线)形成，数据布线的至少第2方向(X方向)的布线由专用布线形成。

Description

集成装置
技术领域
本发明涉及一种混装有包含处理器等处理装置的多个存储器系统，且共享各系统的存储器的集成装置。
背景技术
在混装多个存储器系统的系统中，采用重视并列处理的结构时，则例如成为图1所示的结构。
在图1的结构中，逻辑电路(处理器)1-1～1-4和存储器宏2-1～2-4，由于优先并列处理，故按1对1连接。
在图1的结构中，虽然逻辑电路1和存储器宏2由于优先并列处理而按1对1连接，但逻辑电路1为了参照相邻的逻辑数据，有必要使用通过了上位装置的总线。
因此，通常如图2所示，可采用由纵横交叉(Cross bar)(X bar)3进行从逻辑电路1直接到相邻存储器的连接的结构。
在图1的结构中，如上所述，虽然逻辑电路1和存储器宏2为了优先并列处理而按1对1连接，但由于逻辑电路1为了参照相邻的逻辑电路1的数据，而需要使用通过了上位装置的总线，所以，实现实际的存取很困难。
此外，在图2的结构中，虽然无需通过上位装置，逻辑电路1即可参照相邻的逻辑电路1的数据，但从逻辑电路1到达存储器2的布线变得非常复杂，存在所谓因面积增加和长距离布线而导致性能下降(频率下降等)的劣势。
此外，如图3所示，从多个逻辑电路(处理器)同时访问相同存储器时，即使各存储器宏没有竞争的情况下，由于存储器接口及存储器内总线产生竞争，所以通常不能同时存取。
为了解决此问题，按仅允许同时存取的数目增加各存储器接口及各存储器内总线时，会因进一步增加面积和与此相伴的布线长度的增加而引起性能下降(频率下降)。
发明内容
本发明的目的在于，提供一种能够简化到达存储器的布线，并能够防止面积增加和长距离布线引起的性能下降，能够实现存储器存取的高速化的集成装置。
本发明第1观点的集成装置，包括：至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，上述存储器系统包含：含有多个存储器存储体(bank)的存储器宏(macro)、和与上述处理模块及各存储器存储体连接的存储器接口，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，上述连接布线包含被多层布线的指示信息布线和数据布线；上述指示信息布线，由专用布线形成，上述数据布线至少一部分由专用布线形成。
本发明第2观点的集成装置，包括：至少一个具有至少一个输入输出端口的处理模块，可通过上述处理模块进行存取的多个存储器系统，以规定间隔配置的多个管芯(die)；上述各存储器系统，包括：含有多个存储器存储体的存储器宏、与上述处理模块及各存储器存储体连接的存储器接口，在不同的管芯中形成上述处理模块及各存储器系统，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体，通过连接布线进行连接。
本发明第3观点的集成装置，具有多个存取簇(access cluster)，上述各存取簇包括至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统包含：含有多个存储器存储体的存储器宏、和与上述处理模块及各存储器存储体连接的存储器接口，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体，通过连接布线进行连接，上述多个存取簇通过总线连接，上述连接布线包含被多层布线的指示信息布线和数据布线；上述指示信息布线由专用布线形成；上述数据布线至少一部分由专用布线形成。
本发明第4观点的集成装置，具有多个存取簇，上述各存取簇包括：至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，具有以规定间隔配置的多个管芯，上述各存储器系统包括：含有多个存储器存储体的存储器宏、以及与上述处理模块及各存储器存储体连接的存储器接口，在不同的管芯中形成上述处理模块及各存储器系统，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体，通过连接布线进行连接；上述多个存取簇通过总线连接。
本发明第5观点的集成装置，具有多个存取簇，上述各存取簇包括：至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统包含：含有多个存储器存储体的存储器宏、以及与上述处理模块及各存储器存储体连接的存储器接口；上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体，通过连接布线进行连接；上述连接布线包含被多层布线的指示信息布线和数据布线，上述指示信息布线由专用布线形成，上述数据布线至少一部分由专用布线形成，上述多个存取簇沿规定方向通过接口对称配置，并共用配置在相互对应的位置上的存储器接口。
本发明第6观点的集成装置，具有多个存取簇，上述各存取簇包括：至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，具有以规定间隔配置的多个管芯，上述各存储器系统包括：含有多个存储器存储体的存储器宏、以及与上述处理模块及各存储器存储体连接的存储器接口，在不同的管芯中形成上述处理模块及各存储器系统，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，上述多个存取簇沿规定方向上通过接口对称，并共用配置在相互对应的位置上的存储器接口。
本发明第7观点的集成装置，具有多个存取簇，上述各存取簇包括：至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，上述各存储器系统包含：含有多个存储器存储体的存储器宏、和与上述处理模块及各存储器存储体连接的存储器接口，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体，通过连接布线进行连接，上述连接布线包含被多层布线的指示信息布线和数据布线，上述指示信息布线由专用布线形成，上述数据布线至少一部分由专用布线形成；上述多个存取簇沿第1方向上通过接口对称配置，并共用配置在相互对应的位置上的存储器接口，剩余的存取簇并列配置在与上述第1方向大致正交的第2方向上，对应于上述多个存储器宏的矩阵配置的存储器存储体，通过在上述第2方向上布线的总线彼此连接。
本发明第8观点的集成装置，具有多个存取簇，上述各存取簇包括：至少一个具有至少一个输入输出端口的处理模块、和可通过上述处理模块进行存取的多个存储器系统，具有以规定间隔配置的多个管芯，上述各存储器系统包含：含有多个存储器存储体的存储器宏、和与上述处理模块及各存储器存储体连接的存储器接口，在不同的管芯中形成上述处理模块及各存储器系统，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体，通过连接布线进行连接，上述多个存取簇沿第1方向上通过接口对称配置，并共用配置在相互对应的位置上的存储器接口，剩余的存取簇并列配置在与上述第1方向大致正交的第2方向上，对应于上述多个存储器宏的矩阵配置的存储器存储体，通过在上述第2方向上布线的总线彼此连接。
本发明第9观点的集成电路，具有：包含可分别独立存取的多个单位存储器的存储器系统；相对于上述多个单位存储器可进行上述存取的至少一个处理模块；上述多个单位存储器共用，并用于从上述处理模块相对于任意一个单位存储器选择地进行上述存取的基本路线的布线；用于相对于上述多个单位存储器中的至少一个预定的单位存储器执行来自上述处理模块的上述存取的旁通路线(bypass route)的布线。
优选地，在从处理模块到达存储器接口以专用的布线形成上述数据布线的情况下，对于跨越上述第1方向的上述存储器接口的存储器系统的布线由通用布线形成，上述存储器接口，将由专用布线传送的数据选择地传送到沿第1方向布线在跨越上述存储器接口一侧的通用布线。
优选地，上述存储器接口，将由上述通用布线传送的数据选择地传送到跨越存储器接口侧的第1方向的上述专用布线。
优选地，上述共用的存储器接口包含协调向所希望的存储器系统的访问的协调部，上述协调部将从多个处理模块发送过来的命令，选择地向夹置上述存储器接口并配置在第1方向上的第1侧的存储器系统及第2侧的存储器系统的至少一者的存储器系统的存储体进行发送。
优选地，上述协调部能够向第1侧的存储器系统及第2侧的存储器系统的至少一者发送多个命令。
优选地，在上述多个存储器宏的配置区域的上述第2方向的至少一侧，具有能够在第2方向选择地访问上述多个存储器宏的规定的至少一个存储器存储器体的子处理模块，上述第2方向的数据布线可作为第2方向传送模式使用。
根据本发明，能够简化到达存储器的布线、并能够防止面积增加和长距离布线引起的性能下降、能够实现存储器存取的高速化。
附图说明
图1是表示多处理器的通用结构的图。
图2是表示使用了纵横交叉的结构的示意图。
图3是用于说明图2的系统的课题的附图。
图4是本发明第1实施方式的集成装置的系统结构图。
图5是表示利用图4的X方向(第2方向或横方向)的连接布线，执行X方向(第2方向)存储器-存储器间传送的例子的附图。
图6是用于说明在图4的集成装置中，如果在数据总线和存储器接口I/F间存在存取目的地的存储体(bank)，就能够直接存取的附图。
图7是表示在通常的X-bar系统中，与图6的存取不同、跳过存储器接口I/F进行存取的附图。
图8是用于说明本实施方式的集成装置，与单纯映射(mapping)X-bar的情形相比较，不增加面积，就能够提高总处理能力的附图。
图9是表示在通常的X-bar中，Y方向(第2方向或纵方向)的布线资源仅为1系统的情况下，不能同时进行存取的附图。
图10是表示作为本实施方式的连接布线，专用(private)布线PRL、公用(public)布线PBL及通用(common)布线CML的3种形态的附图。
图11是表示专用(private)布线PRL、公用(public)布线PBL及通用(common)布线CML的实施例的附图。
图12是表示各处理模块具有多个输入输出端口的集成装置的结构例的附图。
图13是表示包含1个存取簇的集成装置的结构图。
图14是表示包含2个存取簇的集成装置的结构图。
图15是表示包含2个存取簇的集成装置的结构图。
图16是表示包含6个存取簇的集成装置的结构图。
图17是表示包含6个存取簇的集成装置的结构图。
图18是表示在Y方向(第1方向)排列配置的存储器系统中，共用了存储器接口I/F的存储器宏的结构例的附图。
图19是表示本实施方式的存储器存储体的结构例的附图。
图20是表示在本实施方式中，指示信息布线(指令地址布线)和数据布线(写入数据布线和读出数据布线，或共用布线)在存储体上进行多层布线的立体形态的附图。
图21是用于说明横方向(X方向、第2方向)的指令地址总线布线的附图。
图22是用于说明横方向(X方向、第2方向)的写入数据总线布线的附图。
图23是用于说明纵方向(Y方向、第2方向)的写入数据总线布线的附图，是用于说明从处理模块到正下方存储器接口I/F的纵方向(Y方向、第1方向)的写入数据总线的附图。
图24是用于说明纵方向(Y方向、第2方向)的写入数据总线布线的附图，是用于说明从处理模块起，正下方以外的纵方向(Y方向、第1方向)的写入数据总线的附图。
图25是表示按照延迟的电平在存储器接口I/F中设置触发器FF的例子的附图。
图26是用于说明纵方向(Y方向、第2方向)的写入数据总线布线的附图，是表示按照布线资源的状况，选择靠近存储器接口I/F的多个专用布线，由公用布线形成的例子的附图。
图27是用于说明横方向(X方向、第2方向)的读出数据总线布线的附图。
图28是用于说明纵方向(Y方向、第2方向)的读出数据总线布线的附图，是用于说明从处理模块到正下方的存储器接口I/F的纵方向(Y方向、第1方向)的读出数据总线的附图。
图29是用于说明纵方向(Y方向、第2方向)的读出数据总线布线的附图，是用于说明从处理模块起，正下方以外的纵方向(Y方向、第1方向)的读出数据总线的附图。
图30是表示按照延迟的电平在存储器接口I/F中设置触发器FF的例子的附图。
图31是用于说明纵方向(Y方向、第2方向)的读出数据总线布线的附图，是表示按照布线资源的状况，分配成靠近存储器接口I/F的多个专用布线，并由公用布线形成的例子的附图。
图32是用于说明纵方向(Y方向、第1方向)的向上方向的数据总线布线(common)的附图。
图33是用于说明纵方向(Y方向、第1方向)的向下方向的数据总线布线(common)的附图。
图34是表示本实施方式的存储器接口I/F的基本结构的附图。
图35是表示本实施方式的存储器接口I/F的另一结构例的附图。
图36是表示本实施方式的存储器接口I/F的再另一结构例的附图。
图37是用于说明纵方向(Y方向、第1方向)的基本指令地址总线布线的附图。
图38是用于说明纵方向(Y方向、第1方向)的多个发送结构的指令地址总线布线的附图。
图39是汇总表示本实施方式的集成装置的基本结构及连接布线的特点的附图。
图40是本发明第2实施方式的集成装置的系统结构图。
图41是本发明第2实施方式的集成装置的系统结构图，是通过对多个专用布线进行布线而进一步提高性能的结构例的附图。
图42是表示第2实施方式的写入数据总线和横向传送模式的转换的附图。
图43是表示第2实施方式的读出数据总线和横向传送模式的转换的附图。
图44是表示第2实施方式的写入数据总线和横向传送模式的部分转换的附图。
图45是表示第2实施方式的读出数据总线和横向传送模式的部分的转换的附图。
图46是表示，由于处于子处理模块S-PM的管理下，故即使处理模块PM不使用横方向数据总线的情况下，也能够对正下方的存储体正常进行存取的附图。
图47是表示在存储器接口I/F上实施横方向专用的数据总线DBS的例子的附图。
图48是表示如图40所示，在4个处理模块PM结构中，各处理模块PM具有2个端口(port)时的例子的附图。
图49是表示部分成为横向传送模式的时的处理例的附图。
图50是在表示经过子处理模块S-PM的2个存取簇群间的第1传送例的附图。
图51是表示在经过子处理模块S-PM的2个存取簇群间的第2传送例的附图。
图52是表示在经过子处理模块S-PM的4个存取簇群间进行网络连接的结构及传送例的附图。
图53是表示在经过子处理模块S-PM的多个存取簇群间的其它连接结构例的附图。
图54是表示经过子处理模块S-PM的存取簇群和外部存储器或者周边电路的连接结构例的附图。
图55是表示第3实施方式的集成装置的系统结构图，是用于说明命令(指令)总线的配置的附图。
图56是表示第3实施方式的集成装置的系统结构图，是用于说明数据总线的配置的附图。
图57是用于说明SiP结构的集成装置的第1布线实例的附图。
图58是采用了第1布线实例时的集成装置的示意性剖面图。
图59是用于说明SiP结构的集成装置的第2布线实例的附图。
图60是采用了第2布线实例时的集成装置的示意性剖面图。
图61是用于说明SiP结构的集成装置的第3布线实例的附图。
图62是采用第3布线实例时的集成装置的示意性剖面图。
具体实施方式
下面按照附图说明本发明的实施方式。
图4是本发明第1实施方式的集成装置的系统结构图。
图4的存储器系统10，具有多个(图4中为4个)存取簇20、30、40及50作为主要构成要素。
存取簇20包括：具有一个输入输出端口211的处理模块(PMO)21、和可通过处理模块21进行存取的DRAM或者SRAM等多个(图4中为2个)存储器系统(Memory System)22、23。
存储器系统22包括：存储器宏221，其包括沿设定在图4中的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体221-1～221-n(本例中n＝4)；存储器接口(Memory Interface：I/F)222，其执行存储器宏221的各存储体221-1～221-n和处理模块21的数据传送的匹配、或向各存储体221-1～221-n进行存取控制等。
存储器接口222配置在夹置存储器宏221的配置区域、并与处理模块21的配置位置相对的位置。
存储器系统23，相对于存储器系统22并列配置在设定于图4中的正交坐标系的X方向(第2方向)上。
存储器系统23包括：存储器宏231，其包含在Y方向(第1方向)上按一列排列的多个存储体231-1～231-n(本例中n＝4)；存储器接口(MemoryInterface：I/F)232，其执行存储器宏231的各存储体231-1～231-n和处理模块21的数据传送的匹配、或者向各存储体231-1～231-n的存取控制等。再有，图中，为避免复杂化，省略存储器宏231的存储体等的符号。
存储器接口232配置在夹置存储器宏231的配置区域、并与处理模块21的配置位置相对的位置。
多个(本例中为2个)存储器系统22、23的各存储器宏221、231并列配置在与Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是处理模块21与同输入输出端口211的配置位置相对配置的存储器接口222、232的连接方向。
使存储器宏221的各存储体221-1～221-n和存储器宏231的各存储体231-1～231-n，Y方向的2维高度分别相同，从而被并列配置在X方向上。
并且，在被并列配置在X方向上的存储器宏221的各存储体221-1～221-n和存储器宏231的各存储体231-1～231-n之间的连接布线上配置了作为缓冲器的触发器FF。
通过在多个存储器宏221、231的配置区域(的上层)上沿Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)布线的连接布线，从而处理模块21的输入输出端口211、各存储器接口222、232、和各存储器存储体221-1～221-n、231-1～231-n进行连接。
图4的例子中，处理模块21的输入输出端口211和存储器系统23的存储器接口232通过Y方向(第1方向)的连接布线而直线连接。
连接布线是对指示信息布线(指令地址布线)和数据布线(写入数据布线和读出数据布线，或共用布线)进行多层布线，后面将详细叙述连接布线。
存取簇30包括：具有一个输入输出端口311的处理模块(PM1)31、和可通过处理模块31进行存取的DRAM或者SRAM等多个(图4中为2个)存储器系统(Memory System)32、33。
存储器系统32包括：存储器宏321，其包括沿设定在图4中的正交坐标系的Y方向(第1方向)按一列排列的多个存储体321-1～321-n(本例中n＝4)；存储器接口(Memory Interface：I/F)322，其执行存储器宏321的各存储体321-1～321-n和处理模块31的数据传送的匹配、或者向各存储体321-1～321-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏321的存储体等符号。
存储器接口322配置在夹置存储器宏321的配置区域、并与处理模块31的配置位置相对的位置。
存储器系统33相对于存储器系统32并列配置在设定于图4中的正交坐标系的X方向(第2方向)上。
存储器系统33包括：存储器宏331，其包含在Y方向(第1方向)上按一列排列的多个存储体331-1～331-n(本例中n＝4)；存储器接口(MemoryInterface：I/F)332，其执行存储器宏331的各存储体331-1～331-n和处理模块31的数据传送的匹配、或者向各存储体331-1～331-n的存取控制等。
在夹置存储器宏331的配置区域、并与处理模块31的配置位置相对的位置处配置了存储器接口332。
多个(本例中为2个)存储器系统32、33的各存储器宏321、331并列配置在与Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是处理模块31与同输入输出端口311的配置位置相对配置的存储器接口322、332的连接方向。
使存储器宏321的各存储体321-1～321-n和存储器宏331的各存储体331-1～331-n，Y方向的2维高度分别相同，从而被并列配置在X方向上。
并且，在并列配置于X方向上的存储器宏321的各存储体321-1～321-n和存储器宏331的各存储体331-1～331-n之间的连接布线上配置了作为缓冲器的触发器FF。
通过在多个存储器宏321、331的配置区域(的上层)沿Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)布线的连接布线，处理模块31的输入输出端口311、各存储器接口322、332和各存储器存储体321-1～321-n、331-1～331-n进行连接。
图4的例子中，处理模块31的输入输出端口311和存储器系统32的存储器接口322通过Y方向(第1方向)的连接布线而直线连接。
连接布线是对指示信息布线(指令地址布线)和数据布线(写入数据布线和读出数据布线，或共用布线)进行多层布线，后面将详细叙述连接布线。
存取簇30和存取簇20并列配置在X方向(第2方向)，对应于上述多个存储器宏的矩阵配置的存储器存储体，通过在X方向(第2方向)上布线的总线而实现连接。
此外，对于存取簇30的存储器宏321的各存储体321-1～321-n和存取簇20的存储器宏231的各存储体231-1～231-n，使Y方向的2维高度分别相同，从而被并列配置在X方向上。
并且，在并列配置于X方向上的存储器宏321的各存储体321-1～321-n和存储器宏231的各存储体231-1～231-n之间的连接布线上配置了作为缓冲器的触发器FF。
存取簇40包括：具有一个输入输出端口411的处理模块(PM2)41、和可通过处理模块41进行存取的DRAM或者SRAM等多个(图4中为2个)存储器系统(Memory System)42、43。
存储器系统42包括：存储器宏421，其包括在设定于图4中的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体421-1～421-n(本例中n＝4)；存储器接口(Memory Interface：I/F)422，其执行存储器宏421的各存储体421-1～421-n和处理模块41的数据传送的匹配、或者向各存储体421-1～421-n的存取控制等。
存储器接口422配置在夹置存储器宏421的配置区域、并与处理模块41的配置位置相对的位置。
存储器系统43相对于存储器系统42并列配置在图4中设定的正交坐标系的X方向(第2方向)上。
存储器系统43包括：存储器宏431，其包含在Y方向(第1方向)上按一列排列的多个存储体431-1～431-n(本例中n＝4)；存储器接口(MemoryInterface：I/F)432，其执行存储器宏431的各存储体431-1～431-n和处理模块41的数据传送的匹配、和向各存储体431-1～431-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏432的存储体等符号。
在夹置存储器宏431的配置区域、并与处理模块41的配置位置相对的位置处配置存储器接口432。
多个(本例中为2个)存储器系统42、43的各存储器宏421、431并列配置在与Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是处理模块41与同输入输出端口411的配置位置相对配置的存储器接口422、432的连接方向。
对于存储器宏421的各存储体421-1～421-n和存储器宏431的各存储体431-1～431-n，使Y方向的2维高度分别相同，从而被并列配置在X方向上。
并且，在被并列配置在X方向上的存储器宏421的各存储体421-1～421-n和存储器宏431的各存储体431-1～431-n之间的连接布线上配置了作为缓冲器的触发器FF。
通过在多个存储器宏421、431的配置区域(的上层)沿Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)布线的连接布线，处理模块41的输入输出端口411、各存储器接口422、432和各存储器存储体421-1～421-n、431-1～431-n进行连接。
图4的例子中，处理模块41的输入输出端口411和存储器系统43的存储器接口432通过Y方向(第1方向)的连接布线直线地连接。
连接布线是对指示信息布线(指令地址布线)和数据布线(写入数据布线和读出数据布线，或共用布线)进行多层布线，后面将详细叙述连接布线。
并且，存取簇20和存取簇40通过接口对称配置在Y方向(第1方向)上，配置在相互对应的位置上的存储器接口222和422、232和432彼此连接。
在本实施方式中，对称配置的多个存取簇20和40的各存储器系统，共用了存储器接口。
具体地，存储器系统22的存储器接口222和存储器系统42的存储器接口422彼此共用。同样地，存储器系统23的存储器接口232和存储器系统43的存储器接口432彼此共用。
这些共用存储器接口，包含协调向其它的存储器系统进行存取的协调部。在后面将说明协调部。
存取簇50包括：具有一个输入输出端口511的处理模块(PM3)51、和可通过处理模块51进行存取的DRAM或者SRAM等多个(图4中为2个)存储器系统(Memory System)52、53。
存储器系统52包括：存储器宏521，其包括在设定于图4中的正交坐标系的Y方向(第1方向)上按一列排列的多个存储体521-1～521-n(本例中n＝4)；存储器接口(Memory Interface：I/F)522，其执行存储器宏521的各存储体521-1～521-n和处理模块51的数据传送的匹配、和向各存储体521-1～521-n的存取控制等。再有，附图中，为了避免复杂化，省略存储器宏521的存储体等符号。
在夹置存储器宏521的配置区域、并与处理模块51的配置位置相对的位置处配置了存储器接口522。
存储器系统53相对于存储器系统52并列配置在图4中设定的正交坐标系的X方向(第2方向)上。
存储器系统53包括：存储器宏531，其包含在Y方向(第1方向)上按一列排列的多个存储体531-1～531-n(本例中n＝4)；存储器接口(MemoryInterface：I/F)532，其执行存储器宏531的各存储体531-1～531-n和处理模块51的数据传送的匹配、和向各存储体531-1～531-n的存取控制等。
在夹置存储器宏531的配置区域、并与处理模块51的配置位置相对的位置处配置了存储器接口532。
多个(本例中为2个)存储器系统52、53的各存储器宏521、531并列配置在与Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是处理模块51同与输入输出端口511的配置位置相对配置的存储器接口522、532的连接方向。
对于存储器宏521的各存储体521-1～521-n和存储器宏531的各存储体531-1～531-n，使Y方向的2维高度分别相同，从而被并列配置在X方向上。
并且，在被并列配置在X方向上的存储器宏521的各存储体521-1～521-n和存储器宏531的各存储体531-1～531-n之间的连接布线上配置了作为缓冲器的触发器FF。
通过在多个存储器宏521、531的配置区域(的上层)上沿Y方向(第1方向)及X方向(第2方向)以矩阵状(栅格状)布线的连接布线，处理模块51的输入输出端口511、各存储器接口522、532和各存储器存储体521-1～521-n、531-1～531-n进行连接。
图4的例子中，处理模块51的输入输出端口511和存储器系统52的存储器接口522通过Y方向(第1方向)的连接布线直线地连接。
连接布线是对指示信息布线(指令地址布线)和数据布线(写入数据布线和读出数据布线，或共用布线)进行多层布线，后面将详细叙述连接布线。
存取簇50和存取簇40并列配置在X方向(第2方向)，对应于上述多个存储器宏的矩阵配置的存储器存储体，通过在X方向(第2方向)上布线的总线彼此连接。
此外，使存取簇50的存储器宏521的各存储体521-1～521-n和存取簇40的存储器宏431的各存储体431-1～431-n的Y方向的2维高度分别相同，从而被并列配置在X方向上。
并且，在被并列配置在X方向上的存储器宏521的各存储体521-1～521-n和存储器宏431的各存储体431-1～431-n之间的连接布线上配置了作为缓冲器的触发器FF。
并且，存取簇30和存取簇50通过接口对称配置在Y方向(第1方向)上，配置在相互对应的位置上的存储器接口322和522、332和532彼此连接。
在本实施方式中，对称配置的多个存取簇30和50的各存储器系统，共用了存储器接口。
具体地，存储器系统32的存储器接口322和存储器系统52的存储器接口522彼此共用。同样地，存储器系统33的存储器接口332和存储器系统53的存储器接口532彼此共用。
这些共用存储器接口包含协调向其它的存储器系统进行存取的协调部。在后面将说明协调部。
以上说明的本实施方式的集成装置10，其结构具有如下特征。
集成装置10利用存储器和逻辑电路混装的结构，如图4所示，在存储器上映射由常规的纵横交叉(X-bar)构成的总线系统。
近年来的制造技术中，虽然因逻辑电路规模的增大而增加了布线层，但存储器电路即使规模增大，所需的布线层数也几乎没有增加。为此，存储器上的上部侧的布线层多为未使用的。利用它，在存储器系统上借助于通过总线系统的布线，就能够几乎不增加存储器面积，而构筑总线系统。
在本实施方式中，为了避免因布线长度增加而导致的频率下降，使作为连接布线的总线管线(pipeline)化。
此外，为了避免布线面积增大，各处理模块-存储器系统间的布线不1对1地连接，而为共用布线。
各存储器系统的存储器接口I/F，配置在Y方向(第1方向)的布图(Layout)上中心处。这是为了使到各处理模块和各处理接口I/F的之间的距离相等并且最短，减少布线量。
由于存储器接口I/F处于布图中心，所以能够2倍地有效地活用存储器内资源。这是因为：图4的多个存取簇20、30、40、50的Y方向(第1方向)及X方向(第2方向)结构中，由于以存储器接口I/F为界线将存储器内资源分为2份，所以，即使对同一存储器同时执行多个存取，如果以存储器接口I/F为界线分别进行存取，也能够同时进行存取。
图4中，X方向(第2方向或横方向)的连接布线，以各处理模块PM(0～3)为起点，纵向贯穿于X方向(第2方向)，以便能够对所有的存储器系统进行存取。
图5中，利用此布线，如布线LNX所示的，也可以进行X方向(第2方向)存储器-存储器间的传送。
由于根据模式的设定，仅将X方向(第2方向)的同一布线进行图4的连接形态和图5的连接形态的转换，所以几乎不增加面积，就能够实现高速的存储器-存储器间传送。
在不需要的用途中可以删除此X方向传送模式(横向传送模式)。
由于集成装置10在存储器系统上映射总线系统，所以，如图6所示，如果在数据总线和存储器接口I/F间存在存取目的地的存储体，就能够直接地存取。
在图6的例子中，存取簇20的处理模块21(PM0)对处于左端的存储器宏221的存储体221-2进行存取，存取簇30的处理模块31(PM1)对相同的存储器宏221的存储体221-1进行存取。
如图7所示，这在通常的X-bar系统中，为跳过存储器接口I/F的存取。
其结果是，能够实现存取等待时间的缩短。
本实施方式的集成装置10中，路径中如存在存取目的地，则即使属于同一存储器的同时存取，存储体也不同，并且如果Y方向(第1方向或纵方向)布线LNY没有竞争，就能进行同时存取。
由此，如图6及图8所示，与单纯映射X-bar的情形相比较，不增加面积也能够提高总处理能力。
如上所述，在图6的例子中，存取簇20的处理模块21(PM0)对处于左端的存储器宏221的存储体221-2进行存取，存取簇30的处理模块31(PM1)对相同的存储器宏221的存储体221-1进行存取。
在通常的X-bar中，如图3及9所示，Y方向(第1方向或者纵方向)的布线资源仅为1系统时不能同时进行存取。
相对于此，在本实施方式中，如图8所示，能够以同程度的面积实现同时存取，并且还能够实现等待时间的缩短。
此外，虽然X方向(第2方向或横方向)的布线在各处理模块PM中需要单独(private)地配置，但Y方向(第1方向或纵方向)的布线根据要求的性能及允许的资源(面积)，如图10及图11(A)～(C)所示，能够采用专用(private)布线PRL、公用(public)布线PBL及通用(common)布线CML这3种形态。
专用(Private)的情况下，如图10(A)、(B)所示，相对于各处理模块PM，要引出单独(专用)的布线，性能变成最高，也最需要布线资源(面积)。
公用(public)布线的情况下，对跨越存储器接口I/F的区域进行存取的情况下，能够共用各处理模块PM的读出(read)数据线、写入(write)数据线。
例如，从图中上侧的存取簇20、30的处理模块21、31(PM0、PM1)向下侧的区域进行存取的情况下，在由读出(Read)、写入(write)汇集时，能够共用。
当同时存取时，仅公用(public)的系统数能够进行存取，但能够抑制面积。
通用(Common)的情况下，按朝向存储器接口I/F的方向(up)，离开的方向(dwon)分别执行共用化。读出(Read)、写入(Write)的区别没关系。如图10(C)所示，只要方向一致，就能够在所有的处理模块PM间共用资源。
按照图10(A)～(C)所示的专用(private)布线、共用(public)布线及通用(common)布线的实施列在图11(A)～(C)中分别示出。
图4所示的集成装置10，虽然以各存取簇的处理模块21、31、41、51具有一个输入输出端口211、311、411、511的情形为一个例子示出，但也可以采用在各处理模块21、31、41、51中具有多个输入输出端口的结构。
图12是表示各处理模块具有多个输入输出端口的集成装置的结构例的附图。
图12的集成装置10A，各存取簇20A、30A、40A、50A的处理模块21A、31A、41A、51A具有2个输入输出端口211、212、311、312，411、412及511、512。
如此，由于各处理模块PM具有多个端口，故能够进一步提高总处理能力。这种情况下，如图12所示，由于仅分割存取目的地的区域，所以几乎不增加面积。
此外，图4的集成装置10，虽然以含有4个存取簇的结构为一个例子示出，但也可以采用包含1个、2个、6个或大于这些数量的存取簇的结构。
图13是表示包含1个存取簇的集成装置的结构例的附图。
图14及图15是表示包含2个存取簇的集成装置的结构例的附图。
图16及图17是表示包含6个存取簇的集成装置的结构例的附图。
图13的集成装置10B包含1个存取簇20。
图14的集成装置10C包含在Y方向(第1方向)上共用存储器接口I/F的存取簇20和存取簇40两个。
图15的集成装置10D包含在X方向(第2方向)上并列配置的存取簇20和存取簇30两个。
图16及图17的集成装置10E、10F具有包含6个存取簇的如下结构：在X方向上(第2方向)并列配置3个存取簇20、30、40，并在Y方向(第1方向)配置了和这些存取簇20、30、40共用存储器接口I/F的3个存取簇50、60、70。
这样，能够构成对应于存取簇的数量，换言之，对应于处理模块PM的数量的系统。
以上，以集成装置的系统结构为中心进行了说明，下面，虽然存在重复的部分，但对存储体结构、连接布线、存储器接口的结构、功能进行进一步具体的说明。
(存储器宏结构)
在本实施方式中，如图18所示，存储器宏由多个存储器存储体BNK和1个存储器接口I/F构成。
在本实施方式中，在排列配置于Y方向(第1方向)上的存储器系统中，共用了存储器接口I/F。
如图18所示，物理上，以存储器接口I/F为中心，原则上配置同数目(各半数)的存储体。
(存储体的结构)
图19是表示本实施方式的存储器存储体的结构例的附图。
各存储体BNK的结构为包括：存储器阵列101、写入电路102、读出电路103及选择器(S)104～109。
此外，在图19中，分别以PRL-WX表示X方向(第2方向或横方向)的专用的写入数据总线(布线)，PRL-RX表示X方向(第2方向或横方向)的专用的读出数据总线(布线)，PRL-WY表示Y方向(第1方向或纵方向)的专用的写入数据总线(布线)，PBL-WY表示Y方向(第1方向或纵方向)的公用的写入数据总线(布线)，PRL-RY表示Y方向(第1方向或纵方向)的专用的读出数据总线(布线)，PBL-RY表示Y方向(第1方向或纵方向)的公用的读出数据总线(布线)，CML-U表示Y方向(第1方向或纵方向)中的向上方向的通用的指令地址总线，CML-D表示Y方向(第1方向或纵方向)中的向下方向的通用的指令地址总线。
在本实施方式中，对指示信息布线(指令地址布线)和数据布线(读出数据布线和写入数据布线、或共用布线)进行多层布线，在图20中示出被多层布线在存储体BNK上的立体状态。
各存储体BNK中，从横方向(X方向)的写入数据总线PRL-WX，纵方向(Y方向)的写入数据总线(private、public)PRL-WY、PBL-WY、纵方向的通用(common)的指令地址总线CML-U、CML-D(上(up)、下(down))，通过选择器104向写入电路102发送有关选择写入的信息。
此外，通过选择器105～109，向横方向(X方向)的读出总线PRL-RX、纵方向(Y方向)的读出数据总线(private、public)PRL-RY、PBL-RY、纵方向的通用(common)的指令地址总线CML-U、CML-D(上(up)、下(down))选择地传送数据。
(横方向(X方向、第2方向)指令地址总线布线)
指令地址总线CML-X中，含有存取目的地的宏、存储体、地址、读出/写入(Read/Write)、写入掩码(Write Mask)、ID、脉冲长等信息。
如图21所示，从各处理模块PM相对于X方向(第2方向或横方向)的所有存储器系统的存储器宏，连接指令地址总线CML-X。
处理模块PM和各存储器接口I/F间，通过“点对点(Point to Point)”(以下简记为P2P)连接，布线量庞大。因此进行共用连接。
横方向(X方向)对每一处理模块PM是专用(private)的。各分支BRNC中按存取目的地的宏进行分支。
分支后，到达存储器接口I/F为止通过专用(private)总线布线进行连接。
(横方向(X方向、第2方向)写入数据总线布线)
横方向的写入数据总线PRL-WX虽然是专用布线，但如图22所示，在每一存取目的地不通过P2P连接，是共用的。
从分支BRNC到达存储器接口I/F的纵方向(Y方向、第1方向)布线，按照可利用的布线资源，由专用(private)、公用(public)、通用(common)的总线布线进行连接。
(纵方向(Y方向、第2方向)写入数据总线布线)
从处理模块PM到正下方的存储器接口I/F的纵方向(Y方向、第1方向)的写入数据总线，如图23所示，构成为通过专用(private)总线PRL-WY进行连接。
专用的写入数据总线PRL-WY，与在横方向(X方向、第2方向)布线的写入数据总线PRL-WX直接连接(来自图23的第2行的存储体BNK2)。
处理模块PM正下方以外的专用纵布线中，如图24所示，与从横方向(X方向)传送数据的写入数据总线直接连接，从那里按纵方向(Y方向)传送写入数据。
跨越存储器接口I/F的纵方向写入总线不与横方向布线连接。
此外，如图25所示，根据延迟的电平，在存储器接口I/F中，利用触发器FF，一旦锁存就进行传送。
跨越存储器接口I/F的情况下，如图26所示，按布线资源的状况，利用选择器S选择存储器接口I/F附近的多个专用布线，由公用布线形成。
专用布线，由于相对于处理模块PM是专用布线，故增加处理模块PM的数量时，由专用的布线连接所有的布线时，必定需要庞大的布线资源。在这种情况下，有关正下方以外的布线，采用通用(common)的形态。
(横方向(X方向、第2方向)读出数据总线布线)
读出数据总线，相对于处理模块PM正下方的存储器接口I/F，如图27所示，由专用布线PRL-RX连接。横方向(X方向)的读出数据总线布线虽然是专用的，但在每一存取目的地不通过P2P连接，是共用的。
如图27所示，与纵方向(Y方向、第2方向)布线的连接部分，由选择器SLC构成，选择从横方向(X方向)传送过来的数据和从纵方向(Y方向)传送过来的数据。
(纵方向(Y方向、第1方向)读出数据总线布线)
从处理模块PM到正下方的存储器接口I/F的纵方向(Y方向)读出数据总线，如图28所示，构成为通过专用总线PRL-RY连接的结构。
专用的读出数据总线PRL-RY，通过选择器S与在横方向(X方向)上布线的读出数据总线PRL-RX连接(从图28的上方起第2行的存储体BNK2)。
处理模块PM正下方以外的专用纵布线中，如图29所示，通过选择器S与从横方向X方向传送数据的读出数据总线PRL-RX连接。从那里向下一横方向(X方向)选择地传送读出数据。
跨越存储器接口I/F的纵方向(Y方向)的读出数据总线，不与横方向(X方向)布线连接。
此外，如图30所示，根据延迟电平，在存储器接口I/F中，利用触发器FF一旦锁存就进行传送。
跨越存储器接口I/F的情况下，如图31所示，按照布线资源的状况，分配成存储器接口I/F附近的多个专用布线，由公用布线形成。
专用布线，由于相对于处理模块PM是专用布线，故增加处理模块PM的数量的情况下，由专用的布线连接所有的布线时，必定需要庞大的布线资源。这种情况下，有关正下方以外的布线，采用通用(common)的形态。
(纵方向(Y方向、第1方向)数据总线布线(通用))
纵方向(Y方向)的数据总线，限制了布线资源的情况下，利用通用布线，能够减少布线数量。
通用不是用写入和读出进行区分的，而是如图32及图33所示，按数据的流动方向形成布线。为了方便，向存储器接口I/F的方向称为向上(up)，背离的方向称为向下(dowm)。
通用布线中，横方向(X方向)对写入数据总线进行了布线的情况下，采用图32的(1)、图33的(1)的结构。
通用布线中，横方向(X方向)对读出数据总线进行了布线的情况下，采用图32的(2)、图33的(2)的结构。
(I/F结构)
在存储器I/F中，协调从各处理模块PM送过来的指令，在宏内的存储体的资源空闲时，进行发送处理。
作为基本结构，如图34所示，最低各具有1个对应于各处理模块PM的指令缓冲器(Command Buffer：以下简称CB)111-0～111-n，还具有判优器(arbiter)112、及选择器(S)113、114。
此外，判优器112按照选择信号S112a、S112b，从CB111-0～111-n的命令中选择可进行发送的命令进行发送。以存储器接口I/F为中心，可同时对Y方向(第1方向)上侧(第1侧)的存储器系统的存储体和下侧(第2侧)的存储器系统的存储体进行发送。
此外，如图35所示，布线资源允许的情况下，能够分别相对于上侧和下侧对多个命令布线进行布线(引出)。
并且，如果面积上允许，则如图36所示，也可以具有多个CB。此时，例如，在向上侧的处理模块PM的传送路径中，设置OR门115-0～115-n。
(纵方向(Y方向、第1方向)地址总线布线)
如图37所示，基本上，从存储器接口I/F进行发送的地址(指令)按纵方向(Y方向)传送，在BRNC中，按存取目的地的存储体划分成分支。
此外，如图35或图36所示，在布线资源中存有余量，引出多个地址布线的情况下，如图38所示，通过选择器(S)最终输入到存储体。
图39是汇总表示上述本实施方式的集成装置的基本结构及连接布线的特征的附图。
在图39中，分别以CMD表示指令类布线，WDT表示写入数据类布线，RDT表示读出数据类布线。
本实施方式的集成装置的基本结构及连接布线的特点(1)～(9)如下：
(1)：数据的X方向(横)布线，为了避免与其它处理模块PM的横方向的竞争，设为专用布线。
(2)：在存储器接口I/F附近有目标时直接进行存取。由此，能够缩短等待时间，降低资源竞争。
(3)：数据的Y方向(纵)布线由布线资源决定是专用还是组合。由此能够实现布线资源的效率化。
(4)：来自存储器接口I/F的指令发送，如果资源允许则可为多个。由此能够实现总处理能力的提高。
(5)：指令在Y方向(纵方向)、X方向(横方向)全都为专用布线，由此能够避免与其它处理模块PM的竞争。
(6)：数据处理模块PM正下方的Y(纵)方向布线为专用布线。由此能够避免与其它处理模块PM的竞争。
(7)：存储器接口I/F配置在Y方向(第1方向)的中央，由此能够2倍地有效利用布线资源。
(8)：X(横)方向的数据布线能够作为横向传送模式使用。由此，能够实现存储器-存储器间传送性能的提高。
(9)：处理模块PM也可以具有多个端口。由此能够实现总处理能力的提高。
如上述所说明的那样，根据本第1实施方式，在装载多个存储器存储体的存储器系统中，通过在存储器宏上构筑总线系统，相比于由通常的X-bar等构成的共用存储器系统，能够更高速(高总处理能力)地执行存储器存取。
此外，利用如图4等那样构成的总线系统的布线，通过构筑存储器存储体间的总线，由此几乎不增大电路规模，就能够实现高速的存储器-存储器间的数据传送。
此外，由于在存储器宏上布线，布线通过存取目的地的存储体时能够直接地存取，所以就能够执行低等待时间。
此外，根据所要求的性能和布线性的折衷选择，能够构筑变更布线方法的系统、即、可根据处理模块PM数、布线资源和要求性能构筑系统。
并且，通过在1个处理模块PM中具有多个与存储器系统连接的端口，不浪费资源(面积)，就能够实现构筑更高性能的系统。
此外，虽然处理模块PM数增加时布线也增加，但能够根据总线宽度来构筑改变了总线结构的系统。
图40是本发明第2实施方式的集成装置的系统结构图。
本第2实施方式与上述第1实施方式的不同点在于，在存取簇20、40的存储器宏的配置区域之X方向(第2方向)的至少一侧(图40中左侧)，配置了能够在X方向(第2方向)上选择地访问多个存储器宏的规定的至少一个存储器存储体的子处理模块群80、81。
子处理模块群80，根据存取簇20、30的存储器宏的存储体数，配置了4个子处理模块80-1～80-4。
子处理模块群81，根据存取簇40、50的存储器宏的存储体数，配置了4个子处理模块81-1～81-4。
在图40中，左端的存储器存储体群中，存取簇40的存储器宏421的存储体421-2、421-3、421-4是以横向传送模式进行存取的区域，剩余的存储器存储体是常规存取区域。
各处理模块21、31、41、51一面对常规存取区域进行访问，一面从横方向进行数据的输入输出，通过对各存储体依次进行这些模式的转换，不停止处理就能够执行存储器的数据的交换。
这样，使用横向传送模式的情况下，在横(X)方向配置子处理模块。
在这种情况下，子处理模块也可以相对于转换传送模式的区域(存储体)，独自地进行存取，也可以从各处理模块PM接收请求进行存取。
处理模块PM数量少时，例如2个时，由于减少所需的纵方向布线，所以存储器上的布线区域可空余的区域增多。这种情况下，如图41所示，与对多个专用布线进行布线相比，也能够提高性能。
相反，处理模块PM数量较多时，例如，6个时，由于增加所需的纵(Y)方向布线，所以存储器上的布线区域不足。这种情况下，例如，也可以如图16所示，减少总线宽度，增加专用布线的系统数量。
此外，如图17所示，不减少总线宽度将专用布线减少到最低限，也能够增加通用布线。
这些选择按系统要求是任意的。
下面，说明第2实施方式的传送模式的转换。
(传送模式的转换)
横(X)方向的读出数据总线、写入数据总线，如前所述，通过模式的转换可利用在向横方向的传送中。
此模式的转换，如图42及图43所示，能够对横(X)方向全体布线进行。
此外，模式的转换，如图44及图45所示，能够部分地进行。
在转换为用于横方向的传送时，由于此布线处于子处理模块S-PM的管理下，所以处理模块PM不使用横方向数据总线。但是，如图46所示，通常能够对正下方的存储体进行存取。
横方向传送的需要较少的情况下，如图47所示，能够在存储器接口I/F上敷设横方向专用的数据总线DBS。
这种情况下，既可以安装传送模式的转换，也可以不进行。
图48是表示如图40所示，在4个处理模块PM结构中，各处理模块PM具有2个端口(port)时的例子的附图。
在此例中，由于处理模块21(PM0)，相对于图中用(1)表示的区域仅使用纵(Y)方向总线，所以即使在子处理模块S-PM中释放横(X)方向总线，通常也能够进行存取，但相对于用(2)表示的区域，需要将对应的横方向总线置于处理模块PM侧的支配下。
在部分置于横向传送模式的情况下，以图49所示的数据流执行处理时，不停止处理模块PM中的处理就能够处理数据。
(存取簇群间连接)
增加存取簇，换言之，增加处理模块PM数量时，则布线资源变得庞大。
因此，现实中，由数量为某种程度的存取簇(处理模块PM)的整体(まとまぃ)，即存取簇群90构成，如图50～图53所示，通过子处理模块80(S-PM)连接存取簇群90间，能够抑制布线量。
图50及图51是表示在经过子处理模块S-PM的2个存取簇群间的传送例的附图。该例中，存取簇群90-1、90-2具有与图4等的集成装置相同的结构。
在图50的例子中，存取簇群90-1的处理模块PM1对存取簇群90-2的区域进行写入。
这种情况下，最初，对子处理模块S-PM发送写入请求(ST1)，子处理模块S-PM进行写入(ST2)。
此外，该图中，存取簇群90-2的处理模块PM2从存取簇群90-1的区域中进行读出。
这种情况下，最初，对子处理模块S-PM发送读出请求(ST3)，子处理模块S-PM对该区域发送读出指令(ST4)，从该区域中读出数据(ST5)，子处理模块S-PM将数据返回到存取簇群90-2的处理模块PM2中(ST6)。
图51，作为存取簇群间的传送装置，示出了在子处理模块80(S-PM)内配置了局部存储器(Local Memory)82的例子。
在图51的例子中，存取簇群90-2的处理模块PM0对子处理模块80(S-PM)的局部存储器82进行写入(ST11)，同处理模块PM0对存取簇群90-1的处理模块PM1进行通知(ST12)，收到通知后的同处理模块PM1从子处理模块80(S-PM)的局部存储器82中进行读出(ST3)。
并且，存取簇群的数量增加时，如图52所示，通过网络布线单元(interconnect)91，子处理模块80-1、80-2之间可彼此连接。
图52的例子中，存取簇群90-1的处理模块PM0请求对子处理模块80-1进行写入(ST21)，子处理模块80-1请求对网络布线单元91进行写入(ST22)，网络布线单元91请求对子处理模块80-2进行写入(ST23)，子处理模块80-2在存取簇群90-4的规定区域中进行写入(ST24)。
如此，增加存取簇群的数量时，所需的布线区域也增大。但是，没有必要在所有的处理模块PM间，必须等效地共用所有的存储器。
例如，在几个存取簇群中，进行一次统一的处理的情况下，对处于该存取簇群外侧的存储器，存储器存取的频率显著下降。
在这种情况下，如图52中的例子所示，通过子处理模块S-PM，如果通过网络连接存取簇群90-1～904进行存取，就能够抑制布线区域的增大。
此外，如图53所示，如果存取簇群间的连接为横(X)方向(第2方向)，则通过将存取簇群90-1、90-2、…和子处理模块80-1、80-2联成一串，就能够进一步地连接。
此外，如图54所示，子处理模块80(S-PM)，不仅是存取簇群90间的连接，还可以经过总线连接器92连接到其它的总线，也可以连接外部存储器I/F93并对外部存储器94进行访问。
这种情况下，能够将存取簇群内的存储器、连接到总线连接器92的各周边电路95、外部存储器94配置在统一的地址空间上。
根据本第2实施方式，除了第1实施方式的效果外，传送模块不仅能在存储器系统整体中进行转换，还能够进行部分转换。利用它，可不停止系统的工作，就能够进行系统和外部的数据传送。
此外，增加了存取簇群数量的情况下，虽然布线得到增大，但将几个存取簇群作为整体，通过网络连接在它们之间，就能够抑制布线的增大。
本实施方式的集成装置，通过由存储器独自的数据线连接装载于SOC上的多个存储器宏，就能够实现高速的共用存储器。此外，不通过总线主设备(busmaster)就能够实现存储器-存储器间的传送。
在以上的第1及第2实施方式中，虽然以基本的2维平面结构的情形为例进行了说明，但本发明不仅仅限于此平面结构，也能够适用于3维的结构。
下面作为第3实施方式，说明采用了3维结构的集成装置。本第3实施方式的3维结构称为系统级封装(System in package：SiP)。
SiP的基本结构与上述的平面结构相同，以下描述的SiP的说明，只不过是将在上述第1及第2实施方式中说明的平面结构制作成SiP结构时的变更。
因此，以下，以SiP结构中所固有的结构为中心进行描述。特别地，只要没有特别的预先说明，就和平面结构的情况相同。
SiP结构中，可以将布线资源布线在层叠方向中的上下任意的管芯中。通过在某个地方对各布线进行布线，从而进行无限的组合。
因此，在本第3实施方式中，说明主要的3个变更。
图55及图56是表示第3实施方式的集成装置的系统结构图。图55是用于说明命令(指令)总线的配置的附图，图56是用于说明数据总线的配置的附图。
图55的集成装置100采用了SiP结构，设置间隔地配置第1管芯(位于图55中上侧的管芯；存储器侧管芯)110和第2管芯(位于图55中下侧的管芯：逻辑电路侧管芯)120。
第1管芯110，形成有存储器存储体阵列111～114及共用存储器接口(I/F)115、116。
存储器接口115由存储器存储体阵列111和114共用，存储器接口116由存储器存储体阵列112和115共用。
第1管芯120，形成有处理模块(PM)121～124及处理模块接口(PMI/F)125、126。
例如，与具有平面结构的附图4的集成装置10相对应时，图55的存储器存储体阵列111具有与图4的存储器系统22、23相同的结构，存储器存储体阵列112具有与图4的存储器系统32、33相同的结构，存储器存储体阵列113具有与图4的存储器系统42、43相同的结构，存储器存储体阵列114具有与图4的存储器系统52、53相同的结构。
而且，图55的存储器接口115相当于图4的存储器接口222、232，存储器接口116相当于图4的存储器接口322、332。
此外，图55的处理模块121相当于图4的处理模块21，处理模块122相当于图4的处理模块31，处理模块123相当于图4的处理模块41，处理模块124相当于图4的处理模块51。
而且，图55的处理模块接口125相当于图4的处理模块21的输入输出端口211，处理模块接口126相当于图4的处理模块31的输入输出端口311，处理模块接口127相当于图4的处理模块41的输入输出端口411，处理模块接口128相当于图4的处理模块51的输入输出端口511。
在图55的SiP结构的集成装置100中，形成在第1管芯110的存储器侧的配置与平面结构的情形相同。
在第2管芯120侧，在处理模块121～124的中心，集中有接口125～128。
由此，布图的存储器接口115、116和处理模块接口125～128重合(相对)。
存储器接口115和处理模块接口125、127相对，存储器接口116和处理模块接口126、128相对。
此外，存储器存储体阵列111～114和处理模块121～124相互重合(相对)。
存储器存储体阵列111和处理模决121相对，存储器存储体阵列112和处理模块122相对，存储器存储体阵列113和处理模块123相对，存储器存储体阵列114和处理模块124相对。
例如，从处理模块121～124发送的命令(指令)，对正上方的存储器存储体阵列、及图中、相邻于正上方的纵方向的存储体直接进行发送命令。
其具有采用SiP结构的优点，此外，具有将等待时间、功率抑制在最下限的特点。
再有，根据第1管芯110和第2管芯120(上下)间的管芯的布线资源，对用于对任意的中央的接口(I/F)传送命令的总线进行布线(走线)。这些布线既可以是专用的，也可以是公用的。
此外，向正上方附图中的左右方向的存储体的存取通过该命令总线，访问作为目标的存储体的存储器接口(I/F)。
这种情况下，相比于平面结构的集成装置，没有纵方向的存取，故能够减少等待时间、功率。
由于指令(命令)系统的总线没有形成纵方向的存储器接口和处理模块接口间的布线，故与平面结构相比在布线资源方面更有利。
接着，参照附图56说明数据总线的布线。
例如，向正上方的存储器存储体阵列的存取，从处理模块侧对正上方的存储体直接进行存取。
其具有采用SiP结构的优点，此外，具有将等待时间、功率抑制在最下限。此外，具有所谓能够省略纵方向的专用(private)数据布线的特征。
向纵方向的存储体的数据存取，
(1)通过超过接口(I/F)的纵方向的数据总线进行存取。此总线既可以是专用(private)布线也可以是公用(public)布线。
(2)在横方向上与平面结构相同地对专用(private)总线进行布线(走线)。
相对于上述以外的存储体，组合上述(1)、(2)进行存取。这与平面结构相同。
(1)、(2)都根据布线资源，分配到上下各个管芯110、120。
即使在正上方的存储体以外，也比平面结构在功耗、等待时间、布线资源方面上有利。
下面，说明SiP结构的集成装置100的布线实例。
图57是用于说明SiP结构的集成装置的第1布线实例的附图。图58是采用了第1布线实例时的集成装置的示意性剖面图。
图57及图58的集成装置100A，是在逻辑电路侧、即第2管芯120侧配置了所有布线的例子。如图58所示，在第2管芯120侧，在处理模块层上129A形成了布线总线层130。
此外，在图57中，131表示指令线(布线)，132表示写入数据线，133表示读出数据线。此外，在图57中，用虚线134表示数据流。
该第1布线实例，首先，使逻辑侧(第2管芯120侧)移动到存取目的地的存储体的正下方。接着，能够在上下的第2管芯120和第1管芯110间移动。
移动逻辑侧时的工作按照平面结构的情况。
图59是用于说明SiP结构的集成装置的第2布线实例的附图。图60是采用了第2布线实例时的集成装置的示意性剖面图。
图59及图60的集成装置100B是在存储器侧，即第1管芯110侧配置了所有布线的例子。如图60所示，在第1管芯110侧，在和存储器层119B的第2管芯相对的面侧形成了布线总线层140。
此外，在图59中，分别以141表示指令线(布线)，142表示写入数据线，143表示读出数据线。此外，在图59中，用虚线144表示数据流。
此第2布线实例，首先，在上下的第1管芯110和第2管芯120间移动，接着，移动存储器侧(第1管芯110侧)一直到存取目的地的存储体。
移动存储器侧时的工作依据平面结构的情形。
图61是用于说明SiP结构的集成装置的第3布线实例的附图。图62是采用了第3布线实例时的集成装置的示意性剖面图。
图61及图62的集成装置100C是在逻辑侧(第2管芯120侧)配置读出布线，在存储器侧(第1管芯110侧)配置指令(命令)布线及写入布线的例子。如图60所示，在第1管芯110侧，在和存储器层的第2管芯相对的面侧形成了布线总线层140C。
此外，在图61中，分别以151表示指令线(布线)，152表示写入数据线，153表示读出数据线。此外，在图61中，用虚线154表示数据流。
在第2管芯120侧，在处理模块层上129C形成有布线总线层130C。在第1管芯110侧，在和存储器层119C的第2管芯相对的面侧形成有布线总线层140C。
与上述的第1布线实例同样地执行该第3布线实例中的读出存取。并且，与上述第2布线实例同样地执行写入存取。
再有，就从各处理模块对作为目标的单位存储器(存储器存储体或者存储器宏)进行访问的路径(存取路线)而言，概念上有可称为“基本路线(root)”和“旁通路线(by-pass root)”的2种路线。
在此，“基本路线”是，例如利用存储器接口I/F、通用布线或者公用布线，多个单位存储器共用，并相当于用于从各处理模块对任意的一个单位存储器执行选择地存取的存取路线。
此外，“旁通路线”相当于例如不通过存储器接口I/F而进行直接访问或利用了专用布线进行访问的情况下的存取路线，是相对于多个单位存储器中的规定的(至少一个预定的)单位存储器，用于执行来自处理模块的存取的存取路线，其可具有兼用基本路线的一部分，完全不通过从中途分支的路线和基本路线的路线。
并且，本发明中，通过同时设置上述“基本路线”和“旁通路线”，例如涉及上述基本结构及连接布线的特征(1)～(9)中的(2)(3)(6)等，能够获得在上述各实施方式中说明的各种作用、效果，其结果是，能够简化到达存储器的布线，并能够防止因面积增加和长距离布线引起的性能下降，能够实现存储器存取的高速化。

Claims (41)

1.一种集成装置，包括：
至少一个处理模块，具有至少一个输入输出端口；和
可通过上述处理模块进行存取的多个存储器系统，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述连接布线包含被多层布线的指示信息布线和数据布线，上述指示信息布线由专用布线形成，上述数据布线的至少一部分由专用布线形成。
2.根据权利要求1所述的集成装置，其中
在夹置上述存储器宏的配置区域、并与上述处理模块的配置位置相对的位置处配置上述存储器接口，
上述多个存储器系统的各存储器宏并列配置在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，
通过在上述多个存储器宏的区域沿第1方向及第2方向呈矩阵状布线的连接布线，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体进行连接，
上述数据布线的至少上述第2方向的布线由专用布线形成。
3.根据权利要求2所述的集成装置，其中
相对于在上述输入输出端口的配置位置相对配置的存储器系统，上述数据布线的第1方向的布线由专用布线形成；相对于没有与输入输出端口的配置位置相对配置的存储器系统，按照布线资源由专用布线或通用布线选择地形成上述数据布线的第1方向的布线。
4.根据权利要求2所述的集成装置，其中
在上述多个存储器宏的配置区域的上述第2方向的至少一侧，具有能够在第2方向上选择地访问上述多个存储器宏的规定的至少一个存储器存储体的子处理模块，
上述第2方向的数据布线可作为第2方向传送模式使用。
5.根据权利要求1所述的集成装置，其中
具有以规定间隔配置的多个管芯，
在不同的管芯中形成了上述处理模块及各存储器系统。
6.一种集成装置，包括：
至少一个处理模块，具有至少一个输入输出端口；
可通过上述处理模块进行存取的多个存储器系统；以及
以规定间隔配置的多个管芯，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
在不同管芯中形成上述处理模块及上述存储器系统，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接。
7.根据权利要求6所述的集成装置，
上述多个管芯彼此相对配置，
形成了上述处理模块的管芯的上述输入输出端口形成在中央部，
形成了上述存储器系统的管芯的上述存储器接口形成在中央部。
8.一种集成装置，其中
具有多个存取簇，
上述各存取簇包括：
至少一个处理模块，具有至少一个输入输出端口；和
可通过上述处理模块进行存取的多个存储器系统，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述多个存取簇通过总线进行连接，
上述连接布线包含被多层布线的指示信息布线和数据布线，
上述指示信息布线由专用布线形成，
上述数据布线的至少一部分由专用布线形成。
9.根据权利要求8所述的集成装置，其中
在上述各存取簇中，
在夹置上述存储器宏的配置区域、并与上述处理模块的配置位置相对的位置处配置上述存储器接口，
上述多个存储器系统的各存储器宏并列配置在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，
通过在上述多个存储器宏的区域沿第1方向及第2方向呈矩阵状布线的连接布线，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体进行连接，
上述多个存取簇并列配置在上述第2方向上，对应于上述多个存储器宏的矩阵配置的存储器存储体，通过在上述第2方向上布线的总线而实现连接，
上述数据布线的至少上述第2方向的布线由专用布线形成。
10.根据权利要求9所述的集成装置，其中
相对于在上述输入输出端口的配置位置相对配置的存储器系统，上述数据布线的第1方向的布线由专用布线形成；相对于没有与输入输出端口的配置位置相对配置的存储器系统，按照布线资源由专用布线或通用布线选择地形成上述数据布线的第1方向的布线。
11.根据权利要求10所述的集成装置，其中
在上述多个存储器宏的配置区域的上述第2方向的至少一侧，具有能够在第2方向上选择地访问上述多个存储器宏的规定的至少一个存储器存储体的子处理模块，
上述第2方向的数据布线可作为第2方向传送模式使用。
12.一种集成装置，其中
具有多个存取簇，
上述各存取簇包括：
至少一个处理模块，具有至少一个输入输出端口；
可通过上述处理模块进行存取的多个存储器系统；和
以规定间隔配置的多个管芯，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
在不同的管芯中形成上述处理模块及上述存储器系统，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述多个存取簇通过总线进行连接。
13.根据权利要求12所述的集成装置，其中
上述多个管芯彼此相对配置，
形成了上述处理模块的管芯的上述输入输出端口形成在中央部，
形成了上述存储器系统的管芯的上述存储器接口形成在中央部。
14.一种集成装置，其中
具有多个存取簇，
上述各存取簇包括：
至少一个处理模块，具有至少一个输入输出端口；和
可通过上述处理模块进行存取的多个存储器系统，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述连接布线包含被多层布线的指示信息布线和数据布线，
上述指示信息布线由专用布线形成，
上述数据布线的至少一部分由专用布线形成，
上述多个存取簇沿规定方向通过接口对称配置，并共用配置在相互对应的位置上的存储器接口。
15.根据权利要求14所述的集成装置，其中
在上述各存取簇中，
在夹置上述存储器宏的配置区域、并与上述处理模块的配置位置相对的位置处配置上述存储器接口，
上述多个存储器系统的各存储器宏并列配置在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，
通过在上述多个存储器宏的区域沿第1方向及第2方向呈矩阵状布线的连接布线，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体进行连接，
上述数据布线的至少上述第2方向的布线由专用布线形成，
上述多个存取簇在上述第1方向上通过接口对称配置，并共用配置在相互对应的位置上的存储器接口。
16.根据权利要求15所述的集成装置，其中
相对于在上述输入输出端口的配置位置相对配置的存储器系统，上述数据布线的第1方向布线由专用布线形成；相对于没有与输入输出端口的配置位置相对配置的存储器系统，按照布线资源由专用布线或通用布线选择地形成上述数据布线的第1方向布线。
17.根据权利要求16所述的集成装置，其中
在从处理模块到达存储器接口以专用的布线形成了上述数据布线的情况下，对于跨越上述第1方向的上述存储器接口侧的存储器系统的布线由通用布线形成，
上述存储器接口，将由专用布线传送的数据选择地传送到沿第1方向布线在跨越上述存储器接口侧的通用布线。
18.根据权利要求17所述的集成装置，其中
上述存储器接口将由上述通用布线传送的数据选择地传送到跨越存储器接口一侧的第1方向的上述专用布线。
19.根据权利要求15所述的集成装置，其中
上述共用的存储器接口包含协调向所希望的存储器系统进行访问的协调部，
上述协调部将从多个处理模块发送过来的命令，选择地向夹置上述存储器接口且配置在第1方向上的第1侧的存储器系统及第2侧的存储器系统的至少一侧的存储器系统的存储体进行发送。
20.根据权利要求19所述的集成装置，其中
上述协调部能够向第1侧的存储器系统及第2侧的存储器系统的至少一侧发送多个命令。
21.根据权利要求15所述的集成装置，其中
在上述多个存储器宏的配置区域的上述第2方向的至少一侧，具有能够在第2方向选择地访问上述多个存储器宏的规定的至少一个存储器存储器体的子处理模块，
上述第2方向的数据布线可作为第2方向传送模式使用。
22.一种集成装置，其中
具有多个存取簇，
上述各存取簇包括：
至少一个处理模块，具有至少一个输入输出端口；
可通过上述处理模块进行存取的多个存储器系统；和
以规定间隔配置的多个管芯，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
在不同的管芯中形成上述处理模块及上存储器系统，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述多个存取簇沿规定方向上通过接口对称配置，并共用配置在相互对应的位置上的存储器接口。
23.根据权利要求22所述的集成装置，其中
上述多个管芯彼此相对配置，
形成了上述处理模块的管芯的上述输入输出端口形成在中央部，
形成了上述存储器系统的管芯的上述存储器接口形成在中央部。
24.一种集成装置，其中
具有多个存取簇，
上述各存取簇包括：
至少一个处理模块，具有至少一个输入输出端口；和
可通过上述处理模块进行存取的多个存储器系统，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述连接布线包含被多层布线的指示信息布线和数据布线，
上述指示信息布线由专用布线形成，
上述数据布线的至少一部分由专用布线形成，
上述多个存取簇沿第1方向上通过接口对称配置，并共用配置在相互对应的位置上的存储器接口，
剩余的存取簇并列配置在与上述第1方向大致正交的第2方向上，对应于上述多个存储器宏的矩阵配置的存储器存储体通过在上述第2方向上布线的总线彼此进行连接。
25.根据权利要求24所述的集成装置，其中
在上述各存取簇中，
在夹置上述存储器宏的配置区域、并与上述处理模块的配置位置相对的位置处配置上述存储器接口，
上述多个存储器系统的各存储器宏并列配置在与作为上述处理模块和上述存储器接口的连接方向的第1方向大致正交的第2方向上，
通过在上述多个存储器宏的区域沿第1方向及第2方向呈矩阵状布线的连接布线，上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体进行连接，
上述数据布线的至少上述第2方向的布线由专用布线形成，
上述多个存取簇沿第1方向通过接口对称配置，并共用配置在相互对应的位置上的存储器接口，
剩余的存取簇并列配置在第2方向上，对应于上述多个存储器宏的矩阵配置的存储器存储体通过在上述第2方向上布线的总线彼此进行连接。
26.根据权利要求25所述的集成装置，其中
在从处理模块到达存储器接口以专用的布线形成了上述数据布线的情况下，对于跨越上述第1方向的上述存储器接口侧的存储器系统的布线由通用布线形成，
上述存储器接口将由专用布线传送的数据选择地传送到沿第1方向布线在跨越上述存储器接口的一侧的通用布线。
27.根据权利要求26所述的集成装置，其中
上述存储器接口将由上述通用布线传送的数据选择地传送到跨越存储器接口侧的第1方向的上述专用布线。
28.根据权利要求25所述的集成装置，其中
上述共用的存储器接口包含协调向所希望的存储器系统的访问的协调部；
上述协调部将从多个处理模块发送过来的命令，选择地向夹置上述存储器接口且配置在第1方向上的第1侧的存储器系统及第2侧的存储器系统的至少一侧的存储器系统的存储体进行发送。
29.根据权利要求28所述的集成装置，其中
上述协调部能够向第1侧的存储器系统及第2侧的存储器系统的至少一者发送多个命令。
30.根据权利要求25所述的集成装置，其中
在上述多个存储器宏的配置区域的上述第2方向的至少一侧，具有能够在第2方向选择地访问上述多个存储器宏的规定的至少一个存储器存储器体的子处理模块，
上述第2方向的数据布线可作为第2方向传送模式使用。
31.一种集成装置，其中
具有多个存取簇，
上述各存取簇包括：
至少一个处理模块，具有至少一个输入输出端口；
可通过上述处理模块进行存取的多个存储器系统；和
以规定间隔配置的多个管芯，
上述各存储器系统包含：
含有多个存储器存储体的存储器宏；和
与上述处理模块及各存储器存储体连接的存储器接口，
在不同的管芯中形成上述处理模块及上述存储器系统，
上述处理模块的输入输出端口、上述各存储器接口和各存储器存储体通过连接布线进行连接，
上述多个存取簇沿第1方向通过接口对称配置，并共用配置在相互对应的位置上的存储器接口之间，
剩余的存取簇并列配置在与上述第1方向大致正交的第2方向上，对应于上述多个存储器宏的矩阵配置的存储器存储体通过在上述第2方向上布线的总线彼此连接。
32.根据权利要求31所述的集成装置，其中
上述多个管芯彼此相对配置，
形成了上述处理模块的管芯的上述输入输出端口形成在中央部，
形成了上述存储器系统的管芯的上述存储器接口形成在中央部。
33.一种集成电路，包括：
包含可分别独立存取的多个单位存储器的存储器系统；
相对于上述多个单位存储器可进行上述存取的至少一个处理模块；
上述多个单位存储器共用，并用于从上述处理模块相对于任意一个单位存储器选择地进行上述存取的基本路线的布线；以及
用于相对于上述多个单位存储器中的至少一个预定的单位存储器执行来自上述处理模块的上述存取的旁通路线的布线。
34.根据权利要求33所述的集成装置，其中
上述旁通路线应用在比通过上述基本路线的路线长度更短的情形。
35.根据权利要求33或34所述的集成装置，具有层叠以下各层而形成的平面结构：
配置了上述多个单位存储器的存储器层；以及
包含连接上述基本路线及上述旁通路线的至少一方、和上述存储器层的层叠方向的布线的布线层。
36.根据权利要求33至35中任意一项所述的集成装置，具有层叠以下各层而形成的平面结构：
配置了上述处理模块的处理模块层；
包含连接上述基本路线及上述旁通路线的至少一方、和上述处理模块层的层叠方向的布线的布线层。
37.根据权利要求35或36所述的集成装置，其中
在上述旁通路线的布线中，含有与上述基本路线当中连接的上述层叠方向的布线。
38.根据权利要求35至37中任意一项所述的集成装置，其中
上述布线层中，含有构成上述基本路线及上述旁通路线的至少一方的一部分的平面方向的布线。
39.根据权利要求38所述的集成装置，其中
上述平面方向的布线构成在上述布线层内形成的矩阵状的布线的一部分。
40.根据权利要求33至39中任意一项所述的集成装置，包括：
平行配置的多个平面结构；和
连接在上述多个平面结构之间的法线方向的布线，
在上述多个平面结构中，包含：
装载了上述处理模块的处理模块用平面结构；和
装载了上述单位存储器的存储器用平面结构，
在上述法线方向的布线中，含有构成上述基本路线及上述旁通路线的一部分的布线。
41.根据权利要求33至40中任意一项所述的集成装置，其中
具有多个上述处理模块，
根据存取源的各处理模块和存取对象的各单位存储器的相对位置关系，决定是否利用上述基本路线及上述旁通路线的任意一条存取路线。
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