CN101069281A - 在cmos技术中形成自对准双重硅化物的方法 - Google Patents

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Abstract

一种制造互补金属氧化物半导体(CMOS)器件的方法，其中该方法包括如下步骤：在半导体衬底(102)中形成用于容纳第一类型半导体器件(130)的第一阱区(103)；在半导体衬底(102)中形成用于容纳第二类型半导体器件(140)的第二阱区(104)；用掩模(114)屏蔽第一类型半导体器件(130)；在第二类型半导体器件(140)上淀积第一金属层(118)；在第二类型半导体器件(140)上形成第一自对准硅化物；去除掩模(114)；在第一和第二类型半导体器件(130、140)上淀积第二金属层(123)；和在第一类型半导体器件(130)上形成第二自对准硅化物。该方法只需要一个图案层次，并消除了图案重叠，这还简化了在不同器件上形成不同硅化物材料的工艺。

Description

在CMOS技术中形成自对准双重硅化物的方法
对相关申请的交叉参考
本申请涉及与本申请同时提交的名称为“在CMOS器件中形成自对准双重全硅化物栅极的方法”的共同未审美国专利申请(案卷号FIS920040183US1)，这里引入其全部内容供参考。
技术领域
本发明的实施例一般涉及互补金属氧化物半导体(CMOS)器件制造，特别涉及在CMOS技术中形成双重自对准硅化物的方法以提高器件性能。本发明在半导体制造领域中有应用。
背景技术
代表Self-ALIgned siliCIDE的术语自对准硅化物(saliside)指的是用自对准方法形成的硅化物。自对准硅化物通常通过在硅层上淀积金属层(如Ti、Co、Ni等)，然后对该半导体结构进行退火形成。在金属与露出的硅或多晶硅接触的地方形成硅化物。然后选择性地刻蚀掉未反应的金属，留下与下置导电栅极(通常是多晶硅)和源/漏结构自动对准的硅化物。术语“硅化物(silicide)”和“自对准硅化物(salicide)”在这里可以互换使用。自对准硅化物工艺通常在MOS(金属氧化物半导体)和CMOS工艺中实施，以便减少接触电阻和表面电阻。
图1表示在器件51的每侧(NFET(N型场效应晶体管)80和PFET(P型场效应晶体管)70侧)上具有相同硅化物的常规CMOS器件51。CMOS器件51由具有分别在其中构成的N阱(N型倒置阱)和P阱(倒置阱)区53、54的衬底52构成。浅沟槽隔离区55也被包含于CMOS器件51中。CMOS器件51的NFET部分80包括由硅化物层60覆盖的NFET栅极58。此外，绝缘侧壁间隔物(spacer)59在NFET栅极58的周围构成。NFET栅极电介质57位于NFET栅极58的下面。而且，包括NFET源/漏硅化物接触部56的NFET源/漏注入区68也形成在NFET栅极58的相对侧上的P阱区54中。同样，CMOS器件51的PFET部分70包括由硅化物层67覆盖的PFET栅极63。此外，绝缘侧壁间隔物61在PFET栅极63的周围构成。PFET栅极电介质62位于PFET栅极63的下面。另外，包括PFET源/漏硅化物接触部66的PFET源/漏注入区69也形成在PFET栅极63的相对侧上的N阱区53中。如图1的均匀阴影部分所示，NFET源/漏硅化物56、NFET栅极硅化物层60、PFET源/漏硅化物66和PFET栅极硅化物层67都包括相同的硅化物材料。
然而，这种方案的缺陷之一是：与双重自对准硅化物方案相比时具有非优化的器件性能。事实上，CMOS器件中的NFET和PFET区(用于源/漏和栅极区)的性能可以通过在各个NFET和PFET区中施加不同种类的硅化物(双重自对准硅化物工艺)来优化。
图2到4表示形成常规双重自对准硅化物CMOS器件1(即，由两种不同硅化物材料形成的CMOS器件1)的重复步骤。一般情况下，如图2所示，双重自对准硅化物工艺涉及在整个器件1上淀积第一硅化物阻挡膜(如氧化物或氮化物膜)14。然后，进行第一光刻图案化和刻蚀工艺，从而去除器件1的NFET区40上的一部分阻挡膜14。NFET区14由形成在衬底2中的P阱4构成，其中在P阱4中形成NFET源/漏注入区18、在P阱4上形成NFET栅极电介质7、在栅极电介质7上形成NFET栅极8。一对绝缘侧壁9也形成在NFET栅极8的周围。此外，CMOS器件1中也包括浅沟槽隔离区5。膜14的其余部分用于保护器件1的PFET区30。PFET区30与NFET区40类似地构成，其中PFET区30由形成在衬底2中的N阱3构成，在N阱3中形成PFET源/漏注入区19、在N阱3上形成PFET栅极电介质12、以及在PFET栅极电介质12上形成PFET栅极13。一对绝缘侧壁11也形成在PFET栅极13的周围。在NFET区40上进行自对准硅化物工艺，从而在NFET栅极8上形成硅化物层10，并且形成NFET源/漏硅化物接触部6。
接着，如图3所示，从器件1去除第一阻挡膜14，在整个器件1上淀积第二硅化物阻挡膜(如氧化物或氮化物膜)15。然后，执行第二光刻图案化和刻蚀工艺，从而去除器件1的PFET区30上方的一部分阻挡膜15。之后，在PFET区30上执行自对准硅化物工艺，从而在PFET栅极13上形成硅化物层17，并形成PFET源/漏硅化物接触部16。如图4所示，器件1的NFET部分40上的硅化物不同于器件1的PFET部分30上的硅化物。
然而，图2-4中所提供的常规两光刻层次的双重自对准硅化物工艺所存在的问题之一是在两个光刻层次之间的处理期间引起的未对准，如图5所示(虚线圆圈表示发生未对准的器件1的区域)。NFET区40和PFET区30之间的这种未对准导致器件1的向下延伸(在图5中表示为SRAM(同步随机存取存储器)单元布局)，这可能导致器件中的高表面电阻或开路和/或电路面积，由此导致不良的器件/电路性能。因此，需要一种克服这种未对准问题的新的双重自对准硅化物工艺。
发明内容
鉴于上述原因，本发明的实施例提供一种制造CMOS器件的方法，其中该方法包括在半导体衬底中形成用于容纳第一类型半导体器件的第一阱区；在半导体衬底中形成用于容纳第二类型半导体器件的第二阱区；用掩模屏蔽第一类型半导体器件；在第二类型半导体器件上方淀积第一金属层；在第二类型半导体器件上形成第一自对准硅化物；去除掩模；在第一和第二类型半导体器件上淀积第二金属层；以及在第一类型半导体器件上形成第二自对准硅化物。该方法还包括从第二类型半导体器件去除第二金属层。在第一实施例中，第一阱区构成为NFET阱区，第二阱区构成为PFET阱区。在第二实施例中，第一阱区构成为PFET阱区，第二阱区构成为NFET阱区。
此外，第一金属层由不同于第二金属层的材料形成。此外，第一类型半导体器件是通过如下步骤形成的：在第一阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第一阱区中注入源/漏区。而且，第二类型半导体器件是通过如下步骤形成的：在第二阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第二阱区中注入源/漏区。该方法还包括在第一金属层和第二金属层的每个上形成覆盖层，其中覆盖层包括TiN、Ti和TaN中的任何一种，并且第一金属层和第二金属层包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
本发明的另一方面提供一种在半导体衬底上形成集成电路的方法，其中该方法包括在半导体衬底上形成第一和第二类型半导体器件中的每一个；在第二类型半导体器件上形成第一金属层；只在第二类型半导体器件上形成第一自对准硅化物；在第一和第二类型半导体器件上淀积第二金属层；和只在第一类型半导体器件上形成第二自对准硅化物。该方法还包括在淀积第一金属层之前用掩模屏蔽第一类型半导体器件，并在形成第一自对准硅化物之后去除该掩模。此外，该方法还包括从第二类型半导体器件去除第二金属层。而且，第一金属层由不同于第二金属层的材料形成。此外，第一类型半导体器件是通过如下步骤形成的：在第一阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第一阱区中注入源/漏区。
另外，根据第一实施例，第一阱区构成为NFET阱区和PFET阱区中的任何一个。而且，第二类型半导体器件通过如下步骤形成：在第二阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第二阱区中注入源/漏区。根据第二实施例，第二阱区构成为NFET阱区和PFET阱区中的任何一个。该方法还包括在第一金属层和第二金属层中的每一个上形成覆盖层，其中覆盖层包括TiN、Ti和TaN中的任何一种，并且第一金属层和第二金属层包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
本发明的另一实施例提供一种在半导体衬底上形成金属硅化物层的方法，其中该方法包括以下步骤：在半导体衬底中形成用于容纳第一类型半导体器件的第一阱区；在半导体衬底中形成用于容纳第二类型半导体器件的第二阱区；在第二类型半导体器件上选择性地形成第一金属层；在第一金属层上淀积覆盖层；在覆盖层和第二类型半导体器件上淀积第二金属层；和在第一和第二类型半导体器件上形成自对准硅化物，其中在第一和第二类型半导体器件上形成自对准硅化物是通过以下步骤实现的：对第一和第二金属层退火；去除覆盖层；和从第一和第二类型半导体器件去除未反应的金属。在第一实施例中，第一阱区构成为NFET阱区，第二阱区构成为PFET阱区。在第二实施例中，第一阱区构成为PFET阱区，第二阱区构成为NFET阱区。而且，第一金属层由不同于第二金属层的材料形成。
另外，第一类型半导体器件是通过如下步骤形成的：在第一阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第一阱区中注入源/漏区。此外，第二类型半导体器件是通过如下步骤形成的：在第二阱区上构成绝缘层；在绝缘层上构成栅区；在栅区的相对侧上形成绝缘间隔物；和在第二阱区中注入源/漏区。该方法还包括在形成自对准硅化物的工艺之前，在第二金属层上形成第二覆盖层，其中所述覆盖层和第二覆盖层包括TiN、Ti和TaN中的任何一种，并且第一金属层和第二金属层包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
总地来说，本发明的这些实施例提供只利用一个光刻层次的、在用于CMOS器件的NFET和PFET区的源/漏区和栅区上形成双重自对准硅化物(即形成不同的自对准硅化物)的双重自对准技术，其中自对准硅化物例如是NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。这样，本发明的这些实施例减少了所需的光刻层次，大大简化了双重自对准硅化物形成工艺，并消除了一些常规技术所涉及的未对准问题。而且，本发明的这些实施例通过在NFET区中形成一种自对准硅化物和在PFET区中形成不同的自对准硅化物而能够优化CMOS器件的性能。
按照下面的说明和附图将更容易理解本发明的这些实施例的这些和其它方案。然而，应该理解的是，在表示本发明优选实施例和其各个特定细节的同时，下面的说明只是示意性的，而不限制本发明。在不脱离本发明的精神的情况下可以在本发明实施例的范围内做很多改变和修改，并且本发明的这些实施例包括所有这些修改方式。
附图说明
通过下面参照附图的详细说明将更好地理解本发明，其中：
图1是表示在器件的每侧具有相同硅化物的常规自对准硅化物CMOS器件的示意图；
图2-4是表示制造常规双重自对准硅化物CMOS器件的重复步骤的示意图；
图5是表示CMOS器件的常规SRAM单元布局的示意图；
图6-9是表示根据本发明第一实施例的制造双重自对准硅化物CMOS器件的重复步骤的示意图；
图10-13是表示根据本发明第二实施例的制造双重自对准硅化物CMOS器件的重复步骤的示意图；
图14(A)-14(F)是表示根据本发明实施例的制造自对准双重硅化物CMOS器件的重复步骤的示意图；
图15是表示根据本发明实施例的硅化物表面电阻的曲线图；
图16是表示图14(F)所示的自对准双重硅化物结构的相对浓度百分比与溅射时间的曲线图；
图17是表示根据本发明第一实施例的优选方法的流程图；和
图18是表示根据本发明第二实施例的优选方法的流程图。
具体实施方式
下面参照附图中所示和在下面说明中介绍的非限制性的实施例更全面地解释本发明的实施例和各个特征及其有利的细节。应该指出的是，附图中所示的特征不一定是按比例绘制的。为了不使本发明的实施例模糊不清而省略了公知元件和处理技术的说明。这里使用的例子只用于帮助理解实施本发明的实施例的方式并进一步使本领域技术人员能够实施本发明实施例。因此，这些例子不应被解释为对本发明实施例范围的限制。
如上所述，需要一种新的双重自对准硅化物工艺，克服常规双重自对准硅化物处理中常见的未对准问题。本发明的这些实施例通过提供简化制造方法以在不同器件上形成不同的硅化物材料来满足上述需求，这只需要一个图案层次，由此消除了图案重叠。现在参照附图，特别是图6-18，其中所有附图中的相似的附图标记一直表示相应的特征，这些附图中示出了本发明的优选实施例。
图6-9表示根据本发明第一实施例的制造双自对准硅化物CMOS器件101的重复步骤。如图6所示，根据本发明第一实施例的双自对准硅化物工艺包括在整个器件101上淀积第一硅化物阻挡膜(例如氧化物、氮化物和TiN膜)114。然后，进行第一(和唯一的)光刻图案化和刻蚀工艺，从而去除器件101的NFET区140上的一部分阻挡膜114。NFET区140包括形成在衬底102中的P阱104，其中在P阱104中形成NFET源/漏注入区128、在P阱104上形成NFET栅极电介质107、在栅极电介质107上形成NFET栅极108。围绕NFET栅极108还形成一对绝缘侧壁109。另外，在CMOS器件101中也包括浅沟槽隔离区105，以提供CMOS器件101中的各个器件之间的电气隔离。然后在器件101上淀积第一金属层118。可选地，可以在第一金属层118上形成覆盖层(未示出)，从而在后续的退火工艺期间防止硅化物氧化。此外，本领域技术人员很容易理解如何在第一金属层118上加入可选的覆盖层。
在一个实施例中，衬底102包括单晶硅层。或者，衬底102可包括任何合适的半导电材料，包括但不限于：硅(Si)、锗(Ge)、磷化镓(GaP)、砷化铟(InAs)、磷化铟(InP)、硅锗(SiGe)、砷化镓(GaAs)、或其它半导体。膜114的其余部分保护器件101的PFET区130。PFET区130与NFET区140相似地构成，其中PFET区130包括形成在衬底102中的N阱103，PFET源/漏注入区129形成在N阱103中，PFET栅极电介质112形成在N阱103上，以及PFET栅极113形成在PFET栅极电介质112上。一对绝缘侧壁111也形成在PFET栅极113周围。而且，倒置阱区(P阱104和N阱103)可使用任何公知技术如高能离子注入和退火来形成。在NFET区140上进行自对准硅化物工艺，从而在NFET栅极108上形成硅化物层110，并形成NFET源/漏硅化物接触部106，如图7所示。
接着，如图8所示，从器件101去除硅化物阻挡膜114，并在整个器件101上(即在NFET区140和PFET区130上)沉积第二金属层123。可选地，在第二金属层123上形成覆盖层(未示出)，以便在后续的退火工艺期间防止硅化物氧化。此外，本领域技术人员将很容易理解如何在第二金属层123上加入可选的覆盖层。之后，如图9所示，进行退火工艺之后，在PFET栅极113的相对侧上形成源/漏硅化物接触部116并且在PFER栅极113上形成最终的硅化物层117。如图9所示，器件101的NFET部分140上的硅化物不同于器件101的PFET部分130上的硅化物。而且，只需要在硅化物阻挡膜114上执行一个光刻图案化和刻蚀工艺来执行由本发明第一实施例提供的双重自对准硅化物工艺。这样就不需要第二阻挡膜，这与常规技术相反，因此不需要第二图案化工艺。而且，由于只需要一个图案化工艺，因此不存在未对准的问题，由此克服了在常规器件中经常发现的上述未对准问题。
上面的说明和附图表示NFET区140首先经受自对准硅化物工艺，但是本发明实施例不限于这种顺序。此外，PFET区130可以同等地和优选地首先经受自对准硅化物工艺，并且本发明实施例不限于任何特定顺序。事实上，优选地首先在需要较高热预算的器件101的一侧(NFET侧140或PFET侧130)上形成硅化物。通过这种方式，可以使在形成第二硅化物期间对第一硅化物造成的影响最小。在本发明实施例中，使用快速热处理(RTP)可以降低热预算。
图10-13表示根据本发明第二实施例的制造双重自对准硅化物CMOS器件201的重复步骤，如果这些硅化物(器件两侧上的)具有共同的硅化温度窗口，该实施例使用起来更有利。如图10所示，根据本发明第二实施例的双重自对准硅化物工艺包括在整个器件201上形成第一金属层221。然后，在第一金属层221上形成覆盖层222，如TiN。图10所示的CMOS器件201一般包括NFET区240和PFET区230，更具体地，包括形成在衬底202中的P阱204，在P阱204中形成NFET源/漏注入区228、在P阱204上形成NFET栅极电介质207、以及在栅极电介质207上形成NFET栅极208。同样，PFET区203包括形成在衬底202中的N阱203，在N阱203中形成PFET源/漏注入区229、在N阱203上形成PFET栅极电介质212、以及在栅极电介质212上形成PFET栅极213。一对绝缘侧壁211形成在PFET栅极213周围，并且一对绝缘侧壁209形成在NFET栅极208周围。此外，在CMOS器件201中也包含浅沟槽隔离区205，以便提供CMOS器件201中的各个器件之间的电气隔离。
然后，如图11所示，进行第一(并且是唯一的)光刻图案化和刻蚀工艺(优选各向异性干刻蚀工艺)，以便去除器件201的PFET区230上的一部分金属层221和覆盖层222。接着，如图12所示，在整个器件201上淀积第二金属层223。可以在第二金属层223上淀积附加的覆盖层(未示出)。附加的覆盖层(未示出)可以在包括退火的下一工艺步骤期间防止硅化物氧化。此外，本领域技术人员很容易理解如何在第二金属层223上加入可选的覆盖层。
接下来，如图13所示，在形成的这些硅化物(即NFET区240中的硅化物和PFET区230中的硅化物)上进行退火工艺，最终得到NFET栅极208上的硅化物层210，PFET栅极213上的硅化物层217，以及NFET栅极208的相对侧上的源/漏硅化物接触部206以及PFET栅极213的相对侧上的源/漏硅化物接触部216。如图13所示，器件201的NFET部分240上的硅化物不同于器件201的PFET部分230上的硅化物。之后，在刻蚀工艺中选择性地剥离掉未反应的覆盖层222(如果也淀积了第二可选覆盖层，则包括这些覆盖层)和金属，从而形成如图13所示的双重自对准硅化物CMOS器件201。此外，硅化物材料可包括NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。
与本发明第一实施例一样，尽管第二实施例的上面说明和附图表示PFET区230首先经受自对准硅化物工艺，但是本发明实施例不限于这种顺序。同样，NFET区240可以同等地和优选地首先经受自对准硅化物工艺，并且本发明实施例不限于任何特定顺序。
图14(A)-14(F)表示根据本发明实施例的制造自对准双重硅化物CMOS器件的重复步骤。例如，对于CoSi2上的NiSi，可以执行以下顺序(如图14(A)-14(F)所示)。该工艺开始于Si基底301(图14(A))，然后在硅基底301上淀积Co/TiN层302(图14(B))。然后，如图14(C)所示，执行第一RTP，从而形成CoSi层303。接着，剥离TiN和未反应的Co并进行第二RTP，从而形成CoSi2层304(图14(D))。之后，在CoSi2层304上淀积Ni/TiN层305，如图14(E)所示。接着，执行第三RTP以模仿形成NiSi的条件。而且，在剥离掉TiN层和未反应的Ni层之后，可能在第一硅化物304(这里为CoSi2)顶部留下包含一部分NiSi的非常薄的层306，如图14(F)所示。
图15表示图14(A)-14(F)中所示的CoSi2上NiSi工艺中的三个步骤期间的硅化物表面电阻。如图15所示，从第一阶段(CoSi2形成之后)到第二阶段(CoSi2形成之后+50A BHF(缓冲氢氟酸；即BOE(缓冲氧化物刻蚀)清洗))到第三阶段(CoSi2之后+50A BHF清洗+NiSi形成退火)，表面电阻没有明显变化。实际上，表面电阻在这三个阶段期间相当恒定地保持在大约8.1-8.2欧姆/sq。没有明显的表面电阻变化是有利的，因为这表明在第一硅化物(CoSi2)上几乎没有形成第二硅化物(NiSi)。这通过图16所示的俄歇电子深度分布分析被确认。
图16表示图14(F)所示的最终双重自对准硅化物结构的各种材料的相对浓度(％)的深度分布图。它表示具有混合在Co硅化物中的一些Ni的最终硅化物的顶部只有一个薄层。图16表明通过本发明实施例在不同器件区域可以形成不同的硅化物。
图17和18中示出了本发明第一和第二实施例的工艺流程图，其包括参照图6-16中提供的元件的文字说明，由此图17表示根据本发明第一实施例的制造CMOS器件101的方法，其中该方法包括在半导体衬底102中形成用于容纳第一类型半导体器件130的第一阱区103(401)；在半导体衬底102中形成用于容纳第二类型半导体器件140的第二阱区104(403)；用掩模114屏蔽第一类型半导体器件130(405)；在第二类型半导体器件140上淀积第一金属层118(407)；在第二类型半导体器件140上形成第一自对准硅化物(409)；去除掩模114(411)；在第一和第二类型半导体器件130、140上淀积第二金属层123(413)；以及在第一类型半导体器件130上形成第二自对准硅化物(415)。
该方法还包括从第二类型半导体器件140去除第二金属层123。在一个实施例中，第一阱区103构成为NFET阱区，第二阱区104构成为PFET阱区。在另一实施例中，第一阱区103构成为PFET阱区，第二阱区104构成为NFET阱区。此外，第一金属层118由不同于第二金属层123的材料形成。此外，第一类型半导体器件130是通过以下步骤形成的：在第一阱区103上构成绝缘层112；在绝缘层112上构成栅区114；在栅区114的相对侧上形成绝缘间隔物111；和在第一阱区103中注入延伸和源/漏区129。而且，第二类型半导体器件140是通过以下步骤形成的：在第二阱区104上构成绝缘层107；在绝缘层107上构成栅区108；在栅区108的相对侧上形成绝缘间隔物109；和在第二阱区104中注入源/漏区128。该方法还包括在第一金属层118和第二金属层123的每个上可选地形成覆盖层(未示出)，其中覆盖层(未示出)包括TiN、Ti和TaN中的任何一种，并且第一金属层118和第二金属层123包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
图18表示根据本发明第二实施例的工艺流程图，其描述了在半导体衬底202上形成金属硅化物层的方法，其中该方法包括在半导体衬底202中形成用于容纳第一类型半导体器件230的第一阱区203(501)；在半导体衬底202中形成用于容纳第二类型半导体器件240的第二阱区204(503)；在第二类型半导体器件240上选择性地形成第一金属层221(505)；在第一金属层221上淀积覆盖层222(507)；在覆盖层222和第一类型半导体器件230上淀积第二金属层223(509)；和在第一和第二类型半导体器件230、240上形成自对准硅化物(511)，其中形成自对准硅化物的工艺(511)是通过以下步骤实现的：对第一和第二金属层221、223进行退火，去除覆盖层222，和从第一和第二类型半导体器件230、240去除未反应的金属。该方法还包括在形成自对准硅化物的工艺(511)之前可选地在第二金属层223上形成第二覆盖层(未示出)，其中覆盖层222和第二覆盖层(未示出)包括TiN、Ti和TaN中的任何一种，并且第一金属层221和第二金属层223包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
在一个实施例中，第一阱区203构成为NFET阱区，第二阱区204构成为PFET阱区。在另一实施例中，第一阱区203构成为PFET阱区，第二阱区204构成为NFET阱区。而且，第一金属层221由不同于第二金属层223的材料形成。此外，第一类型半导体器件230是通过以下步骤形成的：在第一阱区203上构成绝缘层212；在绝缘层212上构成栅区213；在栅区213的相对侧上形成绝缘间隔物211；和在第一阱区203中注入源/漏区229。此外，第二类型半导体器件240是通过以下步骤形成的：在第二阱区204上构成绝缘层207；在绝缘层207上构成栅区208；在栅区208的相对侧上形成绝缘间隔物209；和在第二阱区204中注入源/漏区228。
总地来说，本发明的实施例提供只利用一个光刻层次在用于CMOS器件的NFET和PFET区的源/漏区和栅区上形成双重自对准硅化物(即形成不同的自对准硅化物)的双重自对准技术，其中自对准硅化物例如是NiSi、CoSi2、TiSi2、WSi2、PdSi、PtSi、TaSi2、ReSi等及其合金。这样，本发明的这些实施例减少了所需的光刻层次，大大简化了双重自对准硅化物形成工艺，并消除了一些常规技术所涉及的未对准问题。而且，本发明的这些实施例通过在NFET区中形成一种自对准硅化物和在PFET区中形成不同的自对准硅化物而能够优化CMOS器件的性能。
这些特殊实施例的前述说明如此全面地揭示了本发明的一般原则，通过应用目前的技术，在不脱离一般概念的情况下，很容易修改和/改变以适合于这些特殊实施例的各种应用，因此这种改变和修改应该包含在所公开的实施例的等同物的含义和范围内。应该理解的是，这里采用的措词或技术术语只是用于说明目的，而不是限制。因此，前面已经利用优选实施例介绍了本发明，本领域技术人员将认识到，在所附权利要求的精神和范围内可以修改本发明的这些实施例。

Claims (32)

1、一种制造互补金属氧化物半导体(CMOS)器件的方法，所述方法包括：
在半导体衬底(102)中形成用于容纳第一类型半导体器件(130)的第一阱区(103)；
在所述半导体衬底(102)中形成用于容纳第二类型半导体器件(140)的第二阱区(104)；
用掩模(114)屏蔽所述第一类型半导体器件(130)；
在所述第二类型半导体器件(140)上淀积第一金属层(118)；
在所述第二类型半导体器件(140)上形成第一自对准硅化物；
去除所述掩模(114)；
在第一和第二类型半导体器件(130、140)上淀积第二金属层(123)；和
在所述第一类型半导体器件(130)上形成第二自对准硅化物。
2、根据权利要求1所述的方法，还包括从所述第二类型半导体器件(140)去除所述第二金属层(123)。
3、根据权利要求1所述的方法，其中所述第一阱区(103)被构成为NFET(N型场效应晶体管)阱区，所述第二阱区(104)被构成为PFET(P型场效应晶体管)阱区。
4、根据权利要求1所述的方法，其中所述第一阱区(103)被构成为PFET(P型场效应晶体管)阱区，所述第二阱区(104)被构成为NFET(N型场效应晶体管)阱区。
5、根据权利要求1所述的方法，其中所述第一金属层(118)由不同于所述第二金属层(123)的材料形成。
6、根据权利要求1所述的方法，其中所述第一类型半导体器件(130)是通过以下步骤形成的：
在所述第一阱区(103)上构成绝缘层(112)；
在所述绝缘层(112)上构成栅区(114)；
在所述栅区(114)的相对侧上形成绝缘间隔物(111)；和
在所述第一阱区(103)中注入源/漏区(129)。
7、根据权利要求1所述的方法，其中所述第二类型半导体器件(140)是通过以下步骤形成的：
在所述第二阱区(104)上构成绝缘层(107)；
在所述绝缘层(107)上构成栅区(108)；
在所述栅区(108)的相对侧上形成绝缘间隔物(109)；和
在所述第二阱区(104)中注入源/漏区(128)。
8、根据权利要求1所述的方法，还包括在所述第一金属层(118)和所述第二金属层(123)中的每一个上形成覆盖层。
9、根据权利要求8所述的方法，其中所述覆盖层包括TiN、Ti和TaN中的任何一种。
10、根据权利要求1所述的方法，其中所述第一金属层(118)和所述第二金属层(123)包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
11、一种在半导体衬底(102)上形成集成电路的方法，所述方法包括：
在所述半导体衬底(102)上形成第一和第二类型半导体器件(130，140)中的每一个；
在所述第二类型半导体器件(140)上淀积第一金属层(118)；
只在所述第二类型半导体器件(140)上形成第一自对准硅化物；
在所述第一和第二类型半导体器件(130，140)上淀积第二金属层(123)；和
只在所述第一类型半导体器件(130)上形成第二自对准硅化物。
12、根据权利要求11所述的方法，还包括在淀积所述第一金属层(118)之前用掩模(114)屏蔽所述第一类型半导体器件(130)。
13、根据权利要求12所述的方法，还包括在形成所述第一自对准硅化物之后去除所述掩模(114)。
14、根据权利要求11所述的方法，还包括从所述第二类型半导体器件(140)去除所述第二金属层(123)。
15、根据权利要求11所述的方法，其中所述第一金属层(118)由不同于所述第二金属层(123)的材料形成。
16、根据权利要求11所述的方法，其中所述第一类型半导体器件(130)是通过如下步骤形成的：
在所述第一阱区(103)上构成绝缘层(112)；
在所述绝缘层(112)构成栅区(114)；
在所述栅区(114)的相对侧上形成绝缘间隔物(111)；和
在所述第一阱区(103)中注入源/漏区(129)。
17、根据权利要求16所述的方法，其中所述第一阱区(103)被构成为NFET(N型场效应晶体管)阱区和PFET(P型场效应晶体管)阱区中的任何一个。
18、根据权利要求11所述的方法，其中所述第二类型半导体器件(140)是通过如下步骤形成的：
在第二阱区(104)上构成绝缘层(107)；
在所述绝缘层(107)上构成栅区(108)；
在所述栅区(108)的相对侧上形成绝缘间隔物(109)；和
在所述第二阱区(104)中注入延伸和源/漏区(128)。
19、根据权利要求18所述的方法，其中所述第二阱区(140)被构成为NFET(N型场效应晶体管)阱区和PFET(P型场效应晶体管)阱区中的任何一个。
20、根据权利要求11所述的方法，还包括在所述第一金属层(118)和所述第二金属层(123)中的每一个上形成覆盖层。
21、根据权利要求20所述的方法，其中所述覆盖层包括TiN、Ti和TaN中的任何一种。
22、根据权利要求11所述的方法，其中所述第一金属层(118)和第二金属层(123)包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
23、一种在半导体衬底(202)上形成金属硅化物层的方法，所述方法包括以下步骤：
在所述半导体衬底(202)中形成用于容纳第一类型半导体器件(230)的第一阱区(203)；
在所述半导体衬底(202)中形成用于容纳第二类型半导体器件(240)的第二阱区(204)；
在所述第二类型半导体器件(240)上选择性地形成第一金属层(221)；
在所述第一金属层(221)上淀积覆盖层(222)；
在所述覆盖层(222)和所述第一类型半导体器件(230)上淀积第二金属层(223)；和
在所述第一和第二类型半导体器件(230、240)上形成自对准硅化物。
24、根据权利要求23所述的方法，其中所述的在所述第一和第二类型半导体器件上形成所述自对准硅化物是通过以下步骤实现的：
对第一和第二金属层(221、223)进行退火；
去除所述覆盖层(222)；和
从所述第一和第二类型半导体器件(230、240)去除未反应的金属。
25、根据权利要求23所述的方法，其中所述第一阱区(203)被构成为NFET(N型场效应晶体管)阱区，所述第二阱区(204)被构成为PFET(P型场效应晶体管)阱区。
26、根据权利要求23所述的方法，其中所述第一阱区(203)被构成为PFET(P型场效应晶体管)阱区，所述第二阱区(204)被构成为NFET(N型场效应晶体管)阱区。
27、根据权利要求23所述的方法，其中所述第一金属层(221)由不同于所述第二金属层(223)的材料形成。
28、根据权利要求23所述的方法，其中所述第一类型半导体器件(230)是通过如下步骤形成的：
在所述第一阱区(203)上构成绝缘层(212)；
在所述绝缘层(212)上构成栅区(213)；
在所述栅区(213)的相对侧上形成绝缘间隔物(211)；和
在所述第一阱区(203)中注入源/漏区(229)。
29、根据权利要求23所述的方法，其中所述第二类型半导体器件(240)是通过如下步骤形成的：
在所述第二阱区(204)上构成绝缘层(207)；
在所述绝缘层(207)上构成栅区(208)；
在所述栅区(208)的相对侧上形成绝缘间隔物(209)；和
在所述第二阱区(204)中注入源/漏区(228)。
30、根据权利要求23所述的方法，还包括在所述形成所述自对准硅化物之前，在所述第二金属层(223)上形成第二覆盖层。
31、根据权利要求30所述的方法，其中所述覆盖层(222)和所述第二覆盖层包括TiN、Ti和TaN中的任何一种。
32、根据权利要求23所述的方法，其中所述第一金属层(221)和第二金属层(223)包括Ti、Co、Ni、Pt、Re、W、Pd、Ta、Nb及其合金中的任何一种。
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