CN101076889A - 双应力soi衬底 - Google Patents

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Abstract

本发明提供一种应变Si结构，其中该结构的nFET区拉伸应变，且该结构的pFET区压缩应变。宽泛地说，所述应变Si结构包括：衬底；在所述衬底顶上的第一多层的叠层，所述第一多层的叠层包括在所述衬底顶上的压缩介电层和在所述压缩介电层顶上的第一半导体层，其中所述压缩介电层将拉伸应力转移到所述第一半导体层；以及在所述衬底顶上的第二多层的叠层，所述第二多层的叠层包括在所述衬底顶上的拉伸介电层和在所述拉伸介电层顶上的第二半导体层，其中所述拉伸介电层将压缩应力转移到所述第二半导体层。所述拉伸介电层和所述压缩介电层优选包括氮化物，例如Si3N4。

Description

双应力SOI衬底
技术领域
本发明涉及一种半导体器件以及形成半导体器件的方法。本发明尤其涉及绝缘体上半导体(SOI)技术，更具体地说，旨在一种形成包括双应力材料衬底上硅的结构和方法。
背景技术
在硅衬底上电子微芯片器件例如电阻器、电容器、保险丝、二极管和晶体管的集成是集成电路(IC)晶片制造技术的基础。最普遍的IC技术，CMOS(互补金属氧化物半导体)围绕着在FET(场效应晶体管)设计和制造中已实现的改进。
FET是电压放大器件。FET的最大优点是其低的电压和低的功率要求。FET的两种基本类型是金属氧化物(MOSFET)半导体和结(JFET)。MOSFET已成为IC产品中的支柱晶体管。存在两类MOSFET：nMOS(n沟道)和pMOS(p沟道)。每种MOSFET具有被称为栅极的输入电极。术语“金属氧化物”是指栅极的构成材料。用于形成MOSFET的栅极的最普遍材料是在IC制造期间在衬底上沉积的多晶硅材料。多晶硅必须被掺杂有常见的p型或n型掺杂剂中的一种，以给予材料以其导电特性。
有许多文件记载了关于COMS集成电路的SOI技术以及其带来的优点。SOI技术包括其中掩埋有氧化物薄层的硅晶片。半导体器件被嵌入掩埋氧化物的顶上的硅的薄层中。由于SOI技术消除了闩锁(latch-up)并降低了寄生电容，因此与嵌入体晶片的器件相比，SOI衬底在集成电路中的相邻器件之间提供了优良的隔离。用SOI技术制造的COMS IC具有较小的有源电流消耗，同时保持与在体硅(体Si)衬底上形成的类似器件的性能等效的器件性能。由于SOI技术在SOI器件的高速下低的功率要求，随着电池供电设备的要求的提高，SOI技术已变得越来越普及。
关于SOI晶片的形成，存在许多不同的技术。用于制造SOI衬底的最普遍方法之一是注氧隔离(SIMOX)。SIMOX包括将氧离子注入硅衬底中以形成掩埋的氧化物层。包括晶片键合的层转移是用于在衬底中形成隔离层的另一种技术。通过一系列蚀刻和氧化步骤形成硅岛可提供横向的隔离结构。
在标准MOSFET技术中，沟道长度和栅极电介质厚度都被减小，以提高电流驱动和开关性能。MOSFET器件的载流子迁移率是关键参数，因为其对输出电流以及开关特性具有直接影响。因此，可以通过增大沟道迁移率来提高器件性能。通过对硅膜提供应变，已在特定的器件中提供了这种提高。可以通过硅膜的压缩应力或硅膜的拉伸应力来提供净应变。
虽然存在许多使硅受到应力的方法，但过去的主焦点集中在在衬底的前端使用氮化物或其它材料的端接层(abutting layer)。所有这些都是用于基于SIMOX的SOI衬底的直接蚀刻/沉积方法。
此外，许多使沟道受到应力的方法主要依靠在沟道中产生“相同符号”的应力。在所有这些情况下，由于沟道在膜(例如蚀刻停止衬里)的前面，所以发生相同符号的应力转移(stress transfer)。通过“相同符号”，其意味着如果膜是拉伸的，则硅沟道中的应力将是拉伸的，而如果膜是压缩的，则硅沟道中的应力将是压缩的。
鉴于以上陈述，需要提供一种将SOI技术的优点与基于应变的器件的改进相结合的半导体器件。
发明内容
本发明的构思是使用下伏的材料使SOI衬底的nFET和pFET岛分别受到拉伸应力和压缩应力。本发明将绝缘体上硅(SOI)技术与基于应变的器件改进相结合。本发明还降低了典型地存在于SiGe衬底上的弛豫Si中的螺位错和错配位错的发生率。在本发明中通过提供在应力材料岛上形成半导体岛的方法来实现这一点。这些固有地为压缩的和拉伸的应力岛分别施加“相反符号”的拉伸和压缩应力，该拉伸和压缩应力被应用于nFET和pFET。术语“相反符号”表示在半导体岛中产生的应力与在下伏的材料中产生的应力相反。例如，拉伸的下伏材料将应变转移到上覆的半导体岛，产生压缩应变的半导体岛，其中在拉伸的下伏材料内的拉伸应力(+)具有与在压缩应变的半导体岛中的压缩应力(-)相反的符号。在通过蚀刻去除下伏的应力材料时，在上覆的半导体岛中发生应力转移。该方法的一个主要优点在于，可以在pFET器件的器件沟道内产生显著的压缩应力。
在本发明中通过在半导体层(半导体岛)的下面设置压缩介电层或拉伸介电层来实现上述效果。术语“压缩介电层”表示具有固有压缩应力的介电层。术语“拉伸介电层”表示具有固有拉伸应力的介电层。
压缩介电层将拉伸应变转移到上覆的半导体层。因此，压缩介电层为n型场效应晶体管(nFET)提供基于应变的器件改进。拉伸介电层将压缩应变弹性地转移到上覆的半导体层。因此，拉伸介电层为p型场效应晶体管(pFET)提供基于应变的器件改进。宽泛地说，本发明的应变Si衬底包括：
衬底；
在所述衬底顶上的第一多层的叠层，所述第一多层的叠层包括在所述衬底顶上的压缩介电层和在所述压缩介电层顶上的第一半导体层，其中所述压缩介电层将拉伸应力转移到所述第一半导体层；以及
在所述衬底顶上的第二多层的叠层，所述第二多层的叠层包括在所述衬底顶上的拉伸介电层和在所述拉伸介电层顶上的第二半导体层，其中所述拉伸介电层将压缩应力转移到所述第二半导体层。
所述压缩介电层和所述拉伸介电层优选包括氮化物，例如Si3N4。所述压缩介电层包括范围在约1400MPa至约2600MPa的压缩固有应力，并将范围在约200MPa至约350MPa的拉伸应力转移到覆盖在所述压缩介电层上面的所述第一半导体层。因此，第一半导体层为nFET器件而优化。
所述拉伸介电层包括范围在约1000MPa至约1600MPa的拉伸固有应力，并将范围在约150MPa至约200MPa的压缩应力转移到覆盖在所述拉伸介电层上面的所述第二半导体层。因此，第二半导体层为pFET器件而优化。
本发明的另一方面是形成上述应变Si衬底的方法。宽泛地说，在本发明的第一实施例中，本发明的形成应变Si衬底的方法包括以下步骤：
在衬底的第一部分上形成压缩介电层；
在衬底的第二部分上形成拉伸介电层；
在所述压缩介电层和所述拉伸介电层的顶上形成半导体层；以及
穿过所述半导体层形成隔离区，并使所述拉伸介电层与所述压缩介电层分隔，其中所述压缩介电层将拉伸应力转移到所述半导体层的覆盖在所述压缩介电层上面的部分，以及所述拉伸介电层将压缩应力转移到所述半导体层的覆盖在所述拉伸介电层上面的部分。
所述压缩介电层和所述拉伸介电层包括氮化物，例如Si3N4。可以通过化学气相沉积来沉积所述压缩介电层，其中所述化学气相沉积的条件在沉积的层内提供固有的压缩应力。通过化学气相沉积来沉积Si3N4的压缩介电层的条件包括约500至约1,500W量级的低频功率、约250至约500W量级的高频功率、约800至约2,000sccm量级的硅烷流速、约6,000至约10,000sccm量级的NH3流速，以及约10乇或更小的沉积压力。
可以通过化学气相沉积氮化物例如Si3N4来沉积所述拉伸介电层，其中所述沉积工艺的条件在沉积的层内提供固有拉伸应力。通过化学气相沉积来沉积拉伸介电层的条件包括约0至约100W量级的低频功率、约200至约600W量级的高频功率、约50至约200sccm的硅烷流速、约1,500至约3,000sccm量级的NH3流速，以及约15乇或更小的沉积压力。
在本方法的第二实施例中，通过包括以下步骤的方法形成应变Si衬底：
提供包括衬底的初始结构，所述初始结构具有设置在所述衬底的第一表面上的拉伸电介质和设置在所述衬底的第二表面上的压缩电介质，所述拉伸电介质和所述压缩电介质被绝缘材料分隔；
去除所述绝缘材料，以暴露所述衬底的在所述含Si衬底的所述第一和所述第二表面之间的部分；
使所述衬底的所述部分从所述衬底的所述第一和所述第二表面凹陷，以邻近所述衬底的所述第一表面和所述衬底的所述第二表面提供所述衬底的凹陷部分；
形成设置在所述衬底的凹陷部分上的氧化物，所述氧化物沉积至与所述压缩电介质和所述拉伸电介质的上表面共面的厚度，以提供平面的顶面；
将晶片键合到所述氧化物的所述平面的顶面；
注入所述衬底以提供被损伤的界面；
在所述被损伤的界面附近分隔所述衬底，其中保留所述衬底的被损伤表面；
平面化所述衬底的所述被损伤表面，在所述衬底的所述凹陷部分上的所述氧化物的表面上停止，其中将所述衬底平面化至所述氧化物在所述拉伸电介质和所述压缩电介质的顶上产生半导体层；以及
去除所述氧化物，其中所述拉伸电介质将压缩应力转移到覆盖在所述拉伸电介质上面的所述半导体层，以及所述压缩电介质将拉伸应力转移到覆盖在所述压缩电介质上面的所述半导体层。
所述压缩电介质和所述拉伸电介质可以包括氮化物，例如Si3N4。所述初始结构通过以下步骤形成：在所述衬底顶上设置绝缘材料的层；去除所述绝缘材料的层的一部分，以暴露所述衬底的所述第一表面和所述衬底的所述第二表面；以及在所述衬底的所述第一表面的顶上形成所述拉伸电介质，并在所述衬底的所述第二表面的顶上形成所述压缩电介质。
在上述方法的一个实施例中，可以在去除设置在所述压缩电介质与所述拉伸电介质之间的所述氧化物之前在所述压缩电介质和所述拉伸电介质的顶上形成多晶硅帽。可以在去除所述绝缘层之后去除所述多晶硅帽，其中所述多晶硅帽维持所述压缩电介质和拉伸电介质内的应力。
附图说明
图1(A)(通过截面图)示例了包括具有压缩应变的半导体层和拉伸应变的半导体层的SOI衬底的本发明的一个实施例；
图1(B)(通过截面图)示例了包括具有压缩应变的半导体层和拉伸应变的半导体层的SOI衬底的本发明的另一实施例；
图2(通过截面图)示出了具有包括拉伸介电层的材料叠层的本发明的一个实施例的压缩和拉伸应力；
图3(通过截面图)示出了具有包括压缩介电层的材料叠层的本发明的一个实施例的压缩和拉伸应力；
图4(A)-4(C)(通过截面图)示例了制造示于图1(A)中的结构的方法步骤；以及
图5(A)-5(F)(通过截面图)示例了制造示于图1(B)中的结构的方法步骤。
具体实施方式
本发明提供包括压缩应变半导体部分和拉伸应变半导体部分的衬底及其形成方法。
本发明通过在衬底的顶上形成第一和第二材料叠层，有利地提供了具有压缩应变半导体部分和拉伸应变半导体部分的衬底，其中第一材料叠层包括将拉伸应变转移到上覆的半导体部分的压缩介电层，以及第二材料叠层包括将压缩应变转移到上覆的半导体部分的拉伸介电层。本发明提供了具有用于nFET和pFET器件的不同应变表面的SOI衬底。对于nFET，具有被拉伸应变的沟道区是有利的，而对于pFET，具有被压缩应变的沟道是有利的，其中对沟道施加的应变改善了器件的性能。现在参考本申请的附图更详细讨论本发明。在附图中，相同和或对应的要素由相同的参考标号表示。
参考图1(A)，在本发明的一个实施例中，衬底10被设置有nFET区15和pFET区20。nFET区15包括nFET叠层，该nFET叠层包括将拉伸应变转移到上覆的拉伸应变半导体层11的压缩应变介电层13。pFET区20包括pFET叠层，该pFET叠层包括将压缩应变转移到上覆的压缩应变半导体层12的拉伸应变介电层14。隔离区5使nFET区15和pFET区20分隔。
压缩应变和拉伸应变介电层13、14是绝缘体上硅(SOI)衬底的掩埋绝缘层。在本发明的优选实施例中，压缩应变和拉伸应变介电层13、14是氮化硅(Si3N4)，并具有范围在50nm至约150nm的厚度。压缩应变和拉伸应变介电层通过化学气相沉积例如快速热化学气相沉积(RTCVD)或等离子体增强化学气相沉积(PECVD)沉积而成，并且在沉积的层内产生的应变取决于沉积工艺的加工条件。这些加工条件将参考图4(A)-(C)更详细地进行进一步的讨论。
往回参考图1(A)，拉伸应变半导体层11和压缩应变半导体层12是绝缘体上硅(SOI)衬底的上面的含硅层，也称为SOI层。拉伸应变半导体层11处于范围在约100MPa至约2200MPa的拉伸应力下，因此非常适合作为至少一个nFET器件25的沟道区。压缩应变半导体层12处于范围在约100MPa至约2300MPa的压缩应力下，因此非常适合作为至少一个pFET器件26的沟道区。
参考图2，提供了对本发明的pFET区20内的pFET叠层的一个实施例的模拟，其中实线表示拉伸应力，而虚线表示压缩应力。在所绘制的模拟中，包括Si3N4的拉伸应变介电层14形成为具有250量级的厚度，其中在Si3N4拉伸应变介电层14内产生的固有拉伸应力为约+1.5GPa的量级。仍参考图2，拉伸应变介电层14将-200MPa量级的压缩应力弹性地转移到上覆的压缩应变半导体层12。典型地，拉伸应变介电层14将其固有应力的20％转移到上覆的压缩应变半导体层12。压缩应变半导体层12包括厚度在约250量级的含硅层，其中该压缩应变半导体层12使用层转移和键合技术形成。
参考图3，提供了对本发明的nFET区15内的nFET叠层的一个实施例的模拟，其中实线表示拉伸应力，而虚线表示压缩应力。在所绘制的模拟中，包括Si3N4的压缩应变介电层13形成为具有250量级的厚度，其中在Si3N4压缩应变介电层13内产生的固有压缩应力为约-0.7GPa的量级。典型地，压缩应变介电层13将其固有应力的20％转移到上覆的拉伸应变半导体层11。仍参考图3，Si3N4压缩应变介电层13将+100MPa量级的拉伸应力弹性地转移到上覆的拉伸应变半导体层11。拉伸应变半导体层11使用层转移和键合技术形成，并典型地具有250量级的厚度。
现在更详细地讨论形成同时包括适当应变的nFET和pFET区15、20的应变Si衬底的方法。参考图4(A)-4(C)描述形成如图1(A)所示的在绝缘体上硅(SOI)衬底顶上的适当应变的nFET和pFET区15、20的方法。参考图5(A)-5(F)描述形成如图1(B)所示的在绝缘体上硅(SOI)衬底顶上的适当应变的nFET和pFET区15、20的方法。
参考图4(A)，在衬底10的一部分的顶上形成第一应变介电层13。衬底10优选包括含Si材料。在此使用术语“含Si”表示包括硅的材料。含Si材料的示例性实例包括但不限于：Si、SiGe、SiGeC、SiC、多晶硅即多晶Si、外延硅即外延Si、非晶Si即a:Si，以及其多层。虽然硅是在晶片制造中主要使用的半导体材料，但也可以采用替换的半导体材料，例如但不限于锗、砷化镓、氮化镓、硅锗、碲化镉和硒化锌。
第一应变介电层13优选包括在这样的条件下沉积的Si3N4，该条件在沉积的层内产生内应力。在均厚(blanket)沉积之后，接着使用常规光刻和蚀刻构图并蚀刻第一应变介电层13，其中随后处理衬底10的其中保留第一应变介电层13的部分，以为该表面提供最优的导电类型的器件。
首先在整个衬底10的顶上均厚沉积第一应变介电层13。可以使用低温化学气相沉积(CVD)工艺例如等离子体增强化学气相沉积(PECVD)或快速热化学气相沉积(RTCVD)来沉积第一应变介电层13。调整用于沉积第一应变介电层13的工艺条件可以控制应力的状态是拉伸的或压缩的。
等离子体增强化学气相沉积(PECVD)可以提供具有压缩或拉伸内应力的应变电介质。可以通过改变沉积条件以改变在沉积反应室内的反应速度，控制通过PECVD沉积的应变介电层的应力状态。更具体地说，可以通过改变沉积条件例如：SiH4/N2/He气体的流速、压力、RF功率以及电极间隙，设定所沉积的应变介电层的应力状态。
快速热化学气相沉积(RTCVD)可以提供具有内拉伸应力的应变介电层11、12。可以通过改变沉积条件来控制在通过RTCVD沉积的应变介电层内产生的内拉伸应力的量值。更具体地说，可以通过改变沉积条件例如：前体(precursor)组分、前体流速和温度，设定在所沉积的应变介电层内的拉伸应力的量值。
在另一实施例中，可以在部分衬底10的顶上形成阻挡掩膜(blockmask)(未示出)，然后可以选择性地沉积压缩应变介电层13。
在图4(A)所示的实施例中，第一应变介电层13优选在产生压缩应变介电层的条件下沉积而成；因此此后将图4(A)-4(C)中示出的第一应变介电层称为压缩应变介电层13。压缩应变介电层13的形成可以包括Si3N4的PECVD，其中沉积条件包括约500至约1,500W量级的低频功率、约250至约500W量级的高频功率、约800至约2,000sccm量级的硅烷流速、约6,000至约10,000sccm量级的NH3流速，以及约10乇或更小的沉积压力。压缩应力介电层13可以被沉积为厚度通常在约500至约1500的范围，其中约500至约1000的范围更典型。
在本发明的另一实施例中，可以在产生拉伸应变介电层的条件下通过PECVD沉积Si3N4来形成第一应变电介质。沉积条件可以包括约0至约100W量级的低频功率、约200至约600W量级的高频功率、约50至约200sccm的硅烷流速、约1,500至约3,000sccm量级的NH3流速，以及约15乇或更小的沉积压力。
在沉积之后，接着使用常规光刻和蚀刻来构图并蚀刻压缩应变介电层13。具体地说，通过对压缩应变介电层13的表面施加光致抗蚀剂，产生图形；将光致抗蚀剂曝光至辐照的图形；以及接着利用常规抗蚀剂显影剂将图形显影至光致抗蚀剂。一旦完成光致抗蚀剂的构图，压缩应变介电层13的被光致抗蚀剂覆盖的部分受到保护，而暴露的部分采用选择性蚀刻工艺被去除，该选择性蚀刻工艺去除压缩应变介电层13的未受保护区域而基本上不蚀刻下伏的衬底10。随后衬底10的其中压缩应变介电层13的剩余部分被定位的部分被加工以提供nFET器件，因此此后被称为nFET区15。衬底的从其去除了压缩应变介电层13的部分此后被称为pFET区20。
参考图4(B)，接着在包括衬底10的暴露部分和压缩应变介电层13的示于图4(A)的结构的顶上均厚沉积蚀刻停止层17。蚀刻停止层17可以包括氧化物、氮化物和氧氮化物，优选为氧化物例如SiO2。蚀刻停止层17的厚度可以在约50至约200，优选约100。可以使用常规沉积例如化学气相沉积或者热生长工艺例如氧化或氮化来形成蚀刻停止层17。
接着使用化学气相沉积工艺例如低温等离子体增强化学气相沉积(PECVD)或快速热化学气相沉积(RTCVD)，在蚀刻停止层17的顶上均厚沉积第二应变介电层14。与第一应变介电层的沉积类似，调整用于第二应变介电层14的化学气相沉积的工艺条件可以控制应力状态为拉伸的或压缩的。在示于图4(B)的实施例中，第二应变介电层14在产生拉伸应变介电层的条件下沉积而成；因此此后将图4(B)-4(C)中示出的第二应变介电层14称为拉伸应变介电层14。
在一个实施例中，拉伸应变介电层14的形成包括Si3N4的PECVD，其中沉积条件包括约0至约100W量级的低频功率、约200至约600W量级的高频功率、约50至约200sccm的硅烷流速、约1,500至约3,000sccm量级的NH3流速，以及约15乇或更小的沉积压力。
拉伸应力介电层14可以被沉积为厚度通常在约500至约1500的范围，其中约500至约1000的范围更典型。
在其中在产生拉伸应变介电层的条件下沉积第一应变电介质的本发明的实施例中，可以在产生压缩应变介电层的条件下沉积第二应变介电层。
在均厚沉积之后，接着使用常规光刻和蚀刻来构图并蚀刻拉伸应变介电层14。具体地说，形成光致抗蚀剂掩膜来保护衬底10的pFET区20，而使nFET区15暴露。接着通过高度选择性蚀刻从nFET区15去除拉伸应变介电层14，该高度选择性蚀刻去除拉伸应变介电层14而不蚀刻下伏的蚀刻停止层17或者覆盖在pFET区20上面的光致抗蚀剂掩膜。在接下来的工艺步骤中，通过蚀刻工艺例如湿法或干法蚀刻，从衬底10的nFET区20去除蚀刻停止层17，该蚀刻工艺具有高选择性以去除蚀刻停止层而基本上不蚀刻下伏的压缩应变介电层13或光致抗蚀剂掩膜。接着化学剥离去除光致抗蚀剂掩膜。在一些实施例中，可以利用平面化工艺例如CMP，以提供其上表面与拉伸应变介电层14的上表面共面的压缩应变介电层13，如图4(B)所示。
在又一个实施例中，阻挡掩膜首先在层13的顶上形成，并在蚀刻停止层17和拉伸应变介电层14的形成期间保留。
参考图4(C)，接着使用常规晶片键合在压缩应变介电层13和拉伸应变介电层14的顶上形成半导体层30。例如，可以从处理晶片(未示出)转移该半导体层30，在该处理晶片中半导体层30被键合到压缩应变介电层13和拉伸应变介电层14的共面表面，其中在键合之后通过智能剥离工艺(smart cut process)去除该处理晶片。智能剥离工艺典型地包括通过离子注入例如氢注入形成损伤的界面，接着在损伤的界面处去除该处理晶片。键合到平面化表面的半导体层30可以是其厚度范围在约5nm至约100nm的含硅材料。
在接下来的工艺步骤中，接着形成隔离区5，使得nFET区15和pFET区20分隔，如图1(A)所示。通过蚀刻贯穿半导体层30、压缩应变介电层13和拉伸应变介电层14，在衬底10的表面上停止，优选在蚀刻停止层17上停止，形成隔离区5，以提供沟槽。可以使用构图的光致抗蚀剂掩膜结合干法蚀刻工艺例如反应离子蚀刻(RIE)或等离子体蚀刻，形成该沟槽。沟槽的形成允许应变介电层13、14将相反符号的应变转移到上覆的半导体层30中。例如，压缩应变电介质13将拉伸应变转移到上覆的半导体层中，产生拉伸应变的半导体层11(岛)，而拉伸应变电介质14将压缩应变转移到上覆的半导体层中，产生压缩应变的半导体层(岛)12。在压缩应变的半导体层12内产生的固有压缩应力的范围在约100MPa至约400MPa，而在拉伸应变的半导体层11内产生的固有拉伸应力的范围在约100MPa至约400MPa。
该沟槽可以可选地被衬有常规衬里材料例如氧化物，接着使用CVD或其它类似的沉积工艺，用多晶硅或其它类似的STI电介质材料填充沟槽。在沉积之后，STI电介质可以可选地被致密化。可以可选地使用常规平面化工艺例如化学机械抛光(CMP)以提供平面结构。
接着进行常规nFET和pFET形成工艺，以在nFET区15上形成至少一个nFET器件25并在pFET区20上形成至少一个pFET器件26，如图1(A)所示。应注意，虽然在每个器件区25、26中仅示出了一个器件，但是多个器件也被预期并在本发明的范围内。
现在参考图5(A)至5(F)描述制造示于图1(B)中的结构的本发明的第二实施例。参考图5(A)，提供初始结构，该初始结构在含Si晶片35的顶上包括绝缘材料层40。绝缘材料层40可以为氧化物例如SiO2，并通过常规沉积工艺例如化学气相沉积在含Si晶片35的顶上沉积而成。绝缘材料层35可以具有范围在约10nm至约100nm的厚度。
参考图5(B)，在第一系列的工艺步骤中，在初始结构的一部分内形成pFET区20。在绝缘材料层40的顶上形成第一光致抗蚀剂掩膜，其中第一光致抗蚀剂掩膜使绝缘材料层40的一部分暴露。接着蚀刻绝缘材料层40的暴露部分，以暴露含Si晶片35的第一表面。在蚀刻绝缘材料层40之后，化学剥离第一光致抗蚀剂掩膜。接着在含Si层的至少第一表面的顶上沉积第一应变介电材料14。第一应变介电材料14具有拉伸固有应力，此后被称为拉伸应变介电层14。与在示于图4(B)的前一实施例中形成的拉伸应变介电层14类似，拉伸应变介电层14优选包括Si3N4，并通过化学气相沉积沉积而成，其中选择沉积工艺的条件以在沉积的层内提供范围在约1000MPa至约2200MPa的固有拉伸应力。
在沉积之后，形成另一光致抗蚀剂掩膜，保护拉伸应变介电层14的在衬底10的pFET区20内的部分，其中通过对光致抗蚀剂掩膜和绝缘材料层40具有高选择性的蚀刻工艺，从衬底10的nFET区15去除拉伸应变介电层14的暴露部分。在蚀刻之后，使用化学剥离去除光致抗蚀剂。
接着均厚沉积并蚀刻多晶硅层，以在pFET区20内在拉伸应变介电层14的顶上形成多晶硅帽45。多晶硅帽45通过沉积例如化学气相沉积形成，并典型地具有范围在约20nm至约50nm的厚度。多晶硅帽45有助于在随后的加工期间保持拉伸应变介电层14内的固有应力。
仍参考图5(B)，在下一系列的工艺步骤中，在初始结构的第二部分内形成nFET区15。对nFET区15的加工类似于对pFET区20的加工。具体地说，去除绝缘材料40的第二部分以使含Si晶片35的第二表面暴露；均厚沉积并蚀刻具有压缩内应力的第二应变介电材料13，以在nFET区15内提供压缩应变介电层13；以及在压缩应变介电层13的顶上形成多晶硅帽46。与在示于图4(A)的前一实施例中形成的压缩应变介电层13类似，压缩应变介电层13优选包括Si3N4，并通过化学气相沉积沉积而成，其中选择沉积工艺的条件以在沉积的层内提供范围在约1000MPa至约2600MPa的固有压缩应力。
参考图5(C)，在接下来的工艺步骤中，通过具有高选择性的蚀刻工艺例如湿法蚀刻或干法蚀刻，去除绝缘材料层40和多晶硅帽45、46的剩余部分，该蚀刻工艺去除绝缘材料层40和多晶硅帽45、46而基本上不蚀刻压缩应变介电层13或拉伸应变介电层14。绝缘材料层40的剩余部分的去除使压缩应变介电层13与拉伸应变介电层14之间的含Si晶片35的表面暴露。
仍参考图5(C)，对压缩应变介电层13和拉伸应变介电层14具有高选择性的定向蚀刻工艺例如反应离子蚀刻(RIE)使含Si晶片35的暴露表面垂直凹陷。该蚀刻工艺是定时的。在该工艺步骤期间，压缩应变介电层13和拉伸应变介电层14内的固有应变的一部分被转移到含Si晶片35上，其中应变介电层13、14对含Si晶片35施加相反符号的应变。
参考图5(D)，接着在含Si晶片35的凹陷表面上沉积第二氧化物层47例如SiO2，并使用化学机械抛光使其平面化，以与压缩应变介电层13和拉伸应变介电层14共面。接着通过高选择性的蚀刻工艺使第二氧化物层47的上表面从压缩应变介电层13和拉伸应变介电层14的共面表面凹陷。接着使用沉积和平面化工艺在第二氧化物层47、压缩应变介电层13和拉伸应变介电层14的顶上形成平面的上表面的多晶硅层48。
参考图5(E)，在接下来的工艺步骤中，通过将氢离子或其它类似的离子注入含Si晶片35中，在含Si晶片35内形成损伤的界面28。在形成损伤的界面28之后，接着将处理晶片50键合到平面的上表面的多晶硅层48。通过使处理晶片50与平面的上表面的多晶硅层48的面密切接触；接着在能够键合的条件下加热(室温或以上)两个接触的表面，实现键合。该加热步骤可以在存在或不存在外力的条件下进行。在键合期间，在损伤的界面28附近含Si晶片35被分开，其中去除含Si晶片35的位于损伤的界面28下面的部分，而保留含Si晶片的在损伤的界面28上面的部分35’，如图5(F)所示。
接着对含Si晶片的保留部分35’进行平面化工艺例如化学机械抛光(CMP)或研磨，在第二氧化物层47上停止。在平面化之后，通过基本上不蚀刻含Si晶片的保留部分35’的选择性蚀刻工艺，去除第二氧化物层47。图1(B)示出了所得到的通过上述蚀刻工艺形成的结构。
参考图1(B)，在去除第二氧化物层47之后，压缩应变电介质13将拉伸应力转移到上覆的含Si晶片的剩余部分中，产生拉伸应变半导体层11(岛)，而拉伸应变电介质14将压缩应力转移到上覆的含Si晶片的剩余部分中，产生压缩应变半导体层(岛)12。在压缩应变半导体层12内产生的固有压缩应力的范围在约100MPa至约300MPa，而在拉伸应变半导体层11内产生的固有拉伸应力的范围在约100MPa至约300MPa。
在压缩和拉伸应变电介质13、14的替换物中，压缩膜可以是SiGe，而拉伸膜可以是掺杂有碳的Si。此外，可以采用Ge注入压缩膜中以形成拉伸膜。例如，可以通过离子注入来注入Ge，将压缩的Si3N4层转变为拉伸膜，其中注入浓度范围为5×1014原子/cm3至约1×1016原子/cm3，且注入能量范围为约10keV至约100keV。
虽然关于其优选实施例具体示出和描述了本发明，本领域技术人员将理解，只要不偏离本发明的精神和范围，可以在形式和细节上进行上述和其它改变。因此本发明旨在不限于所描述和示例的具体形式和细节，而是落入所附权利要求的范围内。

Claims (30)

1.一种制造衬底的方法，包括以下步骤：
在衬底的第一部分上形成压缩介电层；
在衬底的第二部分上形成拉伸介电层；
在所述压缩介电层和所述拉伸介电层的顶上形成半导体层；以及
穿过所述半导体层形成隔离区，并使所述拉伸介电层与所述压缩介电层分隔，其中所述压缩介电层将拉伸应力转移到所述半导体层的覆盖在所述压缩介电层上面的部分，以及所述拉伸介电层将压缩应力转移到所述半导体层的覆盖在所述拉伸介电层上面的部分。
2.根据权利要求1的方法，其中所述压缩介电层和所述拉伸介电层包括Si3N4。
3.根据权利要求1的方法，其中所述在所述衬底的所述第一部分上形成所述压缩介电层包括以下步骤：
在所述衬底上均厚沉积所述压缩介电层；
形成第一阻挡掩膜，保护所述压缩介电层的覆盖在所述衬底的所述第一部分上面的部分，使得所述压缩介电层的剩余部分暴露；
对所述第一阻挡掩膜和所述衬底具有选择性地蚀刻所述压缩介电层的所述剩余部分；以及
去除所述第一阻挡掩膜。
4.根据权利要求3的方法，其中所述均厚沉积所述压缩介电层包括化学气相沉积Si3N4，其中所述化学气相沉积的条件在所述压缩介电层内提供固有压缩应力。
5.根据权利要求3的方法，其中所述化学气相沉积的所述条件包括约500至约1,500W量级的低频功率、约250至约500W量级的高频功率、约800至约2,000sccm量级的硅烷流速、约6,000至约10,000sccm量级的NH3流速，以及约10乇或更小的沉积压力。
6.根据权利要求3的方法，其中所述在所述衬底的所述第二部分上形成所述拉伸介电层包括以下步骤：
在包括所述衬底的所述第二部分和所述衬底的所述第一部分中的所述压缩介电层的所述衬底上沉积氧化物层；
在所述氧化物层顶上均厚沉积所述拉伸介电层；
形成第二阻挡掩膜，保护所述拉伸介电层的覆盖在所述衬底的所述第二部分上面的部分，使得所述拉伸介电层的剩余部分暴露；
蚀刻所述拉伸介电层的所述剩余部分，在所述衬底的所述第一部分顶上的所述氧化物层上停止；
去除所述第二阻挡掩膜；以及
从所述衬底的所述第一部分去除所述氧化物层。
7.根据权利要求3的方法，其中所述均厚沉积所述拉伸介电层包括化学气相沉积Si3N4，其中所述化学气相沉积的条件在所述拉伸介电层内提供固有拉伸应力。
8.根据权利要求7的方法，其中所述化学气相沉积的所述条件包括约0至约100W量级的低频功率、约200至约600W量级的高频功率、约50至约200sccm的硅烷流速、约1,500至约3,000sccm量级的NH3流速，以及约15乇或更小的沉积压力。
9.根据权利要求1的方法，其中所述在所述压缩介电层和所述拉伸介电层的顶上形成所述半导体层包括层转移技术。
10.根据权利要求1的方法，其中所述形成所述隔离区包括以下步骤：
在所述半导体层的顶上形成构图的掩膜，以暴露所述半导体层的覆盖在所述压缩介电层与所述拉伸介电层之间的结上面的部分；
对所述构图的掩膜具有选择性地蚀刻所述半导体层、所述压缩介电层和所述拉伸介电层，并在所述衬底上停止，以提供沟槽；以及
用介电材料填充所述沟槽。
11.根据权利要求1的方法，还包括用Ge离子注入所述压缩介电层，其中所述注入将所述压缩介电层内的固有压缩应力转变为固有拉伸应力。
12.根据权利要求1的方法，其中所述压缩介电层包括范围在约1000MPa至约2600MPa的固有压缩应力，以及所述拉伸介电层包括范围在约100MPa至约2200MPa的固有拉伸应力。
13.根据权利要求1的方法，其中所述压缩介电层将范围在约100MPa至约300MPa的所述拉伸应力转移到覆盖在所述压缩介电层上面的所述半导体层，以及所述拉伸介电层将范围在约100MPa至约300MPa的所述压缩应力转移到覆盖在所述拉伸介电层上面的所述半导体层。
14.根据权利要求1的方法，其中所述在所述衬底的所述第二部分上形成所述拉伸介电层包括以下步骤：
在所述衬底上均厚沉积所述拉伸介电层；
形成第一阻挡掩膜，保护所述拉伸介电层的覆盖在所述衬底的所述第二部分上面的部分，使得所述拉伸介电层的剩余部分暴露；
对所述第一阻挡掩膜和所述衬底具有选择性地蚀刻所述拉伸介电层的所述剩余部分；以及
去除所述第一阻挡掩膜。
15.根据权利要求3的方法，其中所述在所述衬底的所述第一部分上形成所述压缩介电层包括以下步骤：
在包括所述衬底的所述第一部分和所述衬底的所述第二部分中的所述拉伸介电层的所述衬底上沉积氧化物层；
在所述氧化物层的顶上均厚沉积所述压缩介电层；
形成第二阻挡掩膜，保护所述压缩介电层的覆盖在所述衬底的所述第一部分上面的部分，使得所述压缩介电层的剩余部分暴露；
蚀刻所述压缩介电层的所述剩余部分，在所述衬底的所述第二部分顶上的所述氧化物层上停止；
去除所述第二阻挡掩膜；以及
从所述衬底的所述第二部分去除所述氧化物层。
16.一种形成衬底的方法，包括以下步骤：
提供包括含Si衬底的初始结构，所述初始结构具有设置在所述含Si衬底的第一表面上的拉伸电介质和设置在所述含Si衬底的第二表面上的压缩电介质，所述拉伸电介质和所述压缩电介质被绝缘材料分隔；
去除所述绝缘材料，以暴露所述含Si衬底的在所述含Si衬底的所述第一表面和所述第二表面之间的部分；
使所述含Si衬底从所述含Si衬底的所述第一和所述第二表面凹陷，以邻近所述衬底的所述第一表面和所述衬底的所述第二表面提供所述含Si衬底的凹陷部分；
形成设置在所述含Si衬底的凹陷部分上的氧化物，所述氧化物与所述压缩层和所述拉伸层的上表面共面，以提供平面的顶面；
将晶片键合到所述平面的顶面；
注入所述含Si衬底以提供被损伤的界面；
在所述被损伤的界面附近分隔所述含Si衬底，其中保留所述含Si衬底的被损伤表面；
平面化所述含Si衬底的所述被损伤表面，在所述含Si衬底的所述凹陷部分上的所述氧化物的表面上停止，其中将所述含Si衬底平面化至所述氧化物在所述拉伸材料和所述压缩材料的顶上产生半导体层；以及
去除所述氧化物，其中所述拉伸电介质将压缩应力转移到所述半导体层，以及所述压缩电介质将拉伸应力转移到所述半导体层。
17.根据权利要求16的方法，其中提供所述初始结构包括以下步骤：
在所述含Si衬底上设置所述绝缘材料的层；
去除所述绝缘材料的层的一部分以暴露所述含Si衬底的所述第一表面，并去除所述绝缘材料的层的第二部分以暴露所述含Si衬底的所述第二表面；以及
在所述含Si衬底的所述第一表面的顶上形成所述拉伸电介质，并在所述含Si衬底的所述第二表面的顶上形成所述压缩电介质。
18.根据权利要求17的方法，其中所述形成所述压缩电介质包括化学气相沉积Si3N4，其中所述化学气相沉积的条件在所述压缩电介质内提供固有压缩应力，以及所述形成所述拉伸电介质包括化学气相沉积Si3N4，其中所述化学气相沉积的条件在所述拉伸电介质内提供固有拉伸应力。
19.根据权利要求18的方法，其中提供所述压缩电介质的所述化学气相沉积的所述条件包括约500至约1,500W量级的低频功率、约250至约500W量级的高频功率、约800至约2,000sccm量级的硅烷流速、约6,000至约10,000sccm量级的NH3流速，以及约10乇或更小的沉积压力。
20.根据权利要求18的方法，其中提供所述拉伸电介质的所述化学气相沉积的所述条件包括约0至约100W量级的低频功率、约200至约600W量级的高频功率、约50至约200sccm的硅烷流速、约1,500至约3,000sccm量级的NH3流速，以及约15乇或更小的沉积压力。
21.根据权利要求17的方法，还包括以下步骤：
在去除所述绝缘材料之前在所述压缩电介质和所述拉伸电介质的顶上形成多晶硅帽；以及
在去除所述绝缘材料之后去除所述压缩层和所述拉伸层顶上的所述多晶硅帽，其中所述多晶硅帽维持所述压缩层和拉伸层内的应力。
22.根据权利要求16的方法，还包括用Ge离子注入所述压缩电介质，其中所述注入将所述压缩电介质内的固有压缩应力转变为固有拉伸应力。
23.根据权利要求22的方法，其中以范围在约5×1014原子/cm2至约1×1016原子/cm2的浓度注入所述Ge离子。
24.根据权利要求16的方法，其中所述压缩电介质包括范围在约1000MPa至约2600MPa的固有压缩应力，以及所述拉伸电介质包括范围在约1000MPa至约2200MPa的固有拉伸应力。
25.根据权利要求16的方法，其中所述压缩电介质将范围在约100MPa至约300MPa的所述拉伸应力转移到覆盖在所述压缩电介质上面的所述半导体层，以及所述拉伸电介质将范围在约100MPa至约300MPa的所述压缩应力转移到覆盖在所述介电层上面的所述半导体层。
26.一种半导体材料，包括：
衬底；
在所述衬底顶上的第一多层的叠层，所述第一多层的叠层包括在所述衬底顶上的压缩介电层和在所述压缩介电层顶上的第一半导体层，其中所述压缩介电层将拉伸应力转移到所述第一半导体层；以及
在所述衬底顶上的第二多层的叠层，所述第二多层的叠层包括在所述衬底顶上的拉伸介电层和在所述拉伸介电层顶上的第二半导体层，其中所述拉伸介电层将压缩应力转移到所述第二半导体层。
27.根据权利要求26的半导体衬底，其中所述压缩介电层和所述拉伸介电层具有范围在约5nm至约100nm的厚度。
28.根据权利要求26的半导体衬底，其中至少一个nFET器件形成在所述第一多层的叠层顶上。
29.根据权利要求26的半导体衬底，其中至少一个pFET器件形成在所述第二多层的叠层顶上。
30.根据权利要求26的半导体衬底，其中所述压缩介电层和所述拉伸介电层包括Si3N4。
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