CN101091258B - 具有减小的密勒电容的mos栅控晶体管 - Google Patents

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Abstract

在本发明的一个实施例中，沟槽MOS栅控晶体管包括：第一导电类型的第一区，其与第二导电类型的阱区形成pn结。阱区具有平坦底部和延伸深于平坦底部的部分。栅极沟槽延伸进阱区。沟道区沿栅极沟槽的外部侧壁在阱区中延伸。栅极沟槽具有终止在第一区内的第一底部和终止在阱区的更深部分内的第二底部，使得当晶体管处于导通状态时，阱区的更深部分防止电流流过直接位于阱区更深部分上的那些沟道区部分。

Description

具有减小的密勒电容的MOS栅控晶体管
技术领域
本发明总的来说涉及半导体功率器件，具体地，涉及一种具有减小的密勒电容的沟槽MOS栅控晶体管。
背景技术
图1示出了传统垂直沟槽的栅极MOSFET 100的简化截面图。n型导电类型的外延层104在形成漏极接触区的n型基片102之上延伸。p型导电类型的阱区106形成在外延层104的上部中。栅极沟槽109延伸穿过阱区106，并正好终止于外延层104和阱区106之间的界面之下。沿着栅极沟槽109的侧壁和底部以介电层112作为衬里，并且栅极沟槽109中填充有形成晶体管栅极的多晶硅材料110。源极区108分布在沟槽109的每一侧，并沿垂直尺度与栅极110交叠。在导通状态下，电流垂直地从漏极端114流向源极端116，其中，穿过基片102、外延层104、沿沟槽109外部侧壁的阱区106中的沟道区、最后穿过源极区108。
外延层104和基片102一起形成漏极区。可以看出，栅极110沿着沟槽109的底部与漏极区交叠。为了改善晶体管的开关速度，期望将这种栅极-漏极交叠最小化。栅极-漏极电荷Qgd与该交叠区成比例，并与沿沟槽109底部的电介质厚度成反比。已经提出了若干减小Qgd的方法，包括：减小沟槽宽度、沿沟槽底部使用较厚的电介质、除去沿沟槽平坦底部部分的栅极部分、以及延伸p型阱区至稍微深于沟槽。这些技术的每一种均具有其自身的优点和缺点。某些技术要求更加复杂的工艺技术，而其它技术在没有不利地影响其它器件特性的情况下不能有效地减小Qgd。
因此，期望一种具有改善特性(包括充分减小的密勒电容)且易于制造的MOS栅控晶体管。
发明内容
根据本发明的一个实施例，沟槽MOS栅控晶体管包括与第二导电类型的阱区形成pn结的第一导电类型的第一区。阱区具有平坦底部和延伸深于平坦底部的部分。栅极沟槽延伸到阱区中。沟道区沿栅极沟槽的外部侧壁在阱区中延伸。栅极沟槽具有终止在第一区内的第一底部以及终止在阱区的更深部分内的第二部分，使得当晶体管处于导通状态时，阱区的更深部分防止电流流过直接位于阱区的更深部分上方的那些沟道区部分。
根据本发明的另一个实施例，沟槽MOS栅控晶体管包括硅基片上的第一导电类型的硅层。第二导电类型的阱区形成在硅层的上部中。栅极沟槽延伸穿过阱区并终止在硅层内。第一导电类型的源极区分布在栅极沟槽的每一侧。栅极沟槽填充有至少到达源极区并与源极区部分交叠的多晶硅材料。第二导电类型的硅区沿沟槽的底部延伸，使得在硅区和阱区之间形成间隙，当晶体管处于导通状态时，电流通过该间隙流动。
根据本发明另一个实施例，如下形成沟槽MOS栅控晶体管。设置第一导电类型的第一区。然后，在第一区的上部中形成第二导电类型的阱区。形成延伸穿过阱区并终止在第一区内的沟槽。沿沟槽底部的预定部分注入第二导电类型的掺杂物，以沿沟槽底部形成与阱区邻接的区域，使得当晶体管处于导通状态时，阱区的更深部分防止电流流过直接位于阱区更深部分上方的那些沟道区部分。
根据本发明的又一实施例，如下形成沟槽MOS栅控晶体管。在基片上方形成第一导电类型的外延层。在外延层的上部中形成第二导电类型的阱区。形成延伸穿过阱区并终止在外延层内的沟槽。沿沟槽底部注入第二导电类型的掺杂物，以形成沿沟槽底部延伸的第二导电类型的区域，使得在第二导电类型的区域和阱区之间形成间隙，当晶体管处于导通状态时，电流通过该间隙流动。
将参照附图和以下详细的描述，描述本发明的这些和其它实施例。
附图说明
图1示出了传统垂直沟槽栅极MOSFET的简化截面图；
图2A示出了根据本发明一个实施例的垂直沟槽栅极MOSFET的简化截面图；
图2B示出了图2A中的垂直沟槽栅极MOSFET的简化顶视布局图；
图3示出了根据本发明另一实施例的垂直沟槽栅极MOSFET的简化截面图；
图4示出了本发明可选实施例的简化顶视布局图，其中，结合了图2A和图3的单元结构；
图5示出了图2A中MOSFET实施例的电流和电压波形与现有技术的图1中MOSFET的电流和电压波形；以及
图6示出了图3中MOSFET的电流和电压波形与现有技术的图1中MOSFET的电流和电压波形。
具体实施方式
根据本发明的一个实施例，通过使用沟槽栅极下方的注入区来减小MOSFET的栅极-漏极电容，其中，注入区与MOSFET的阱区邻接。注入区使形成在其上方的沟槽区不起作用(inactive)，是因为其阻挡了晶体管沟道对应部分中的导电。该实施例的一个适当应用将会是高压器件，其中，沟道电阻对晶体管导通电阻Rdson的贡献较小。在另一个实施例中，在栅极沟槽下方形成注入区，使得在注入区和阱区之间存在间隙，沟道电流可通过该间隙流动。在该实施例中，最小化了注入区对Rdson的影响，因此，该实施例的适当应用将会是低压器件。这两个实施例在要求紧密的沟槽单元间距(cell pitch)(例如，超结器件的紧密交替pn柱间距(pillar pitch))或低Rdson的设计中尤其有用。在单个MOSFET中可将这两个实施例结合起来。可选地，根据需要，可将这两个实施例中的一个与图1所示现有技术的结构结合起来。
图2A示出了根据本发明一个实施例的垂直沟槽栅极MOSFET200的简化截面图。n型导电类型的外延层204在形成漏极接触区的n型基片202上延伸。p型导电类型的阱区206形成在外延层204的上部中。栅极沟槽209延伸穿过阱区206。直接在沟槽209下方的阱区206的部分206a比阱区206的其它部分更深地延伸进外延层204，使得栅极沟槽209终止在部分206a内。沿着栅极沟槽209的侧壁和底部以介电层212作衬里。沟槽209填充有形成晶体管栅极的多晶硅材料210。源极区208分布在沟槽209的每一侧，并沿垂直尺度与栅极210交叠。在可选实施例中，沟槽209部分地填充有多晶硅材料和在多晶硅上方的介电材料。注意到，基片202、外延层204、包括部分206a的阱区206、以及源极区208中的一个或多个可由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、或锗化硅(SiGe)形成。
在图2A中，由于栅极210没有与外延层204交叠，所以在导通状态下没有在部分206a上形成沟道。在图2A实施例的一个变化中，如图2B中的简化顶视布局图所示，沟槽栅极单元为条形(即，以开放单元(open cell)结构设计)。条形沟槽栅极210垂直于分布在沟槽栅电极210每一侧的源极区208延伸。如图所示，更深延伸的阱部分206a被沿着条形沟槽栅电极210的长度周期地形成。在没有形成部分206a的地方(例如，沿虚线1-1)，单元横截面与图1中的横截面类似(即，栅极沟槽210延伸穿过阱区206并终止在外延层204内，使得栅极沟槽沿垂直尺度与外延层交叠)。以这种方式，在导通状态下，沿着其下方没有形成更深延伸阱部分206a的沟槽侧壁的那些部分(以类似于上面参照图1描述的方式)建立电流。然而，在栅极下面形成更深延伸的阱部分206a的地方电流被阻挡。因此，栅极-漏极交叠被减小对应于部分206a的数量。而且，由于总的阱区206尺寸增加，所以栅极-源极电容或Qgs增加。因此，Qgd/Qgs比有利地进一步减小。从而，充分改善了MOSFET的开关特性。
在一个实施例中，如下形成图2A中的结构。使用传统技术在基片202上形成外延层204。使用已知技术，通过注入并推进p型掺杂物在外延层204的上部中形成阱区206。然后，通过使用传统的硅蚀刻技术蚀刻硅来形成沟槽209。使用掩蔽层，然后选择性地对沟槽209的底部注入p型掺杂物，由此形成区206a。在一个实施例中，使用在1×1013～1×1014cm-3范围内的注入剂量以及40～120KeV范围内的注入能量。在另一个实施例中，区206a最深点的厚度在0.2～0.4μm的范围内。介电层212、填充沟槽209的掺杂多晶硅210、以及源极区208都是使用传统方法形成的。
图3示出了根据本发明另一个实施例的垂直沟槽栅极MOSFET300的简化截面图。除了替代更深延伸的阱部分206a直接在沟槽309下形成p型区307之外，MOSFET 300的截面图与图2A中的类似。如图3中所示，形成区307，使得在沟槽309的每一个底部拐角处在阱区306和区307之间存在间隙。在导通状态期间，电流流过这些间隙。因此，通过使用具有如图所示间隙的区307，显著减小了栅极-漏极交叠，而没有阻挡电流。在一个实施例中，使用30～80KeV范围内的注入能量，通过执行穿过沟槽底部的浅硼注入来形成区307。在一个实施例中，区307具有0.1～0.3μm范围的厚度，并且区307和阱区306之间的间隙在0.1～0.3μm的范围内。如图2A中的实施例，基片302、外延层304、阱区306、区307、以及源极区308中的一个或多个可由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、或锗化硅(SiGe)形成。
在条形单元布局实施例中，区307可以是沿条形沟槽栅极的长度连续的。区307可在条形沟槽栅极的末端或沿条形沟槽栅极的其它位置向上延伸，以与阱区306电接触。可选地，没有对区307加偏压，因此，使其电浮置。在一个可选实施例中，类似于图2B中所示的布局，沿条形的长度周期地形成许多p型区307，使得沿条形部分的单元结构(例如，虚线1-1处)类似于现有技术图1中的单元结构。可选地，如图4中的布局图所示，可将图2A和图3的实施例结合起来。在图4中，区206a对应于图2A中的区206a，区307对应于图3中的区307。如由两个箭头所示，在形成区206a的地方，没有出现电流传导，但是电流可以在形成区307的地方以及在区206a和307之间的区域流动。区307和206a的特定配置不限于图4中所示的配置。许多其它配置也是可以的。在又一实施例中，区206a和307之间的区域被除去，使得沿该条形不存在类似于现有技术中形成的图1中所示的单元结构。
在本发明的一个实施例中，可以如下形成图2A中的阱区206和栅极沟槽下方的区206a以及图3中的阱区306和栅极沟槽下方的区307。执行将p型掺杂物注入外延层的浅覆盖注入(blanketimplant)(在有源区中)。然后，使用掩蔽层执行将p型掺杂物注入外延层的所选择的区中的深注入。可以以相反的顺序执行这两个注入步骤，然后执行温度循环，以将注入的掺杂物更深地推进到外延层中。结果，在外延层中形成对应于浅覆盖注入的阱区以及对应于深注入的预定硅区，使得预定硅区的最深部分深于阱区的底面。为了获得图2A中的结构，需要设计上述两个注入步骤和温度循环，以在推进掺杂物之后，硅区与阱区邻接。可选地，为了形成图3的结构，需要设计这两个注入步骤和温度循环，以在推进掺杂物以及形成栅极沟槽之后，在硅区中的每一个与阱区之间形成间隙。考虑到该公开，本领域的技术人员应该知道如何去设计两个注入步骤和温度循环，以获得图2A和图3中所示的结构。
在形成图2A中的阱区206和栅极沟槽下方的区206a以及图3中的阱区306和栅极沟槽下方的区307的另一种方法中，首先使用掩蔽层执行将p型掺杂物注入外延层的所选择的区的浅注入。然后，执行温度循环以将注入的掺杂物更深地注入到外延层中。然后，执行将p型掺杂物注入第一硅区中的覆盖注入(在有源区中)。然后，执行第二温度循环，以将覆盖注入步骤的注入掺杂物更深地推入外延层，以及将浅注入步骤的掺杂物更深地推入外延层。结果，形成对应于覆盖注入的阱区和对应于浅注入的硅区，使得硅区的最深部分深于阱区的底面。为了获得图2A中所示的结构，需要设计上述两个注入步骤和两个温度循环，以在推入掺杂物之后，硅区与阱区邻接。可选地，为了形成图3中所示的结构，需要设计两个注入步骤和两个注入步骤，以在推进掺杂物以及形成栅极沟槽之后，在硅区中的每一个和阱区之间形成间隙。如前述实施例一样，考虑到该公开，本领域的技术人员应该知道如何去设计两个注入步骤和两个温度循环，以获得图2A和图3中所示的结构。
下面的表格示出了现有技术图1中的MOSFET 100、图2A中的MOSFET 200、以及图3中的MOSFET 300中每一个的Qgs、Qgd、以及Qgd/Qgs比的仿真结果。具有6μm间距和0.6μm沟槽宽度的600V超结MOSFET被用于仿真。
  参数   图1   图2A   图3
  Qgs nC/cm2   72.8   103.8   73.2
  Qgd nC/cm2   36.4   27.3   31.6
  Qgd/Qgs   0.50   0.26   0.43
可以看出，MOSFET 200和300均具有低于现有技术MOSFET100的Qgd，以及均具有高于现有技术MOSFET 100的Qgs。因此，MOSFET 200和300均获得比MOSFET 100低的Qgd/Qgs比。图5和图6中的仿真波形示出了相似的结果。图5示出了图2A中的MOSFET和现有技术图1中的MOSFET的Idrain、Vdrain、和Vgate，图6示出了图3中的MOSFET和现有技术图1中的MOSFET的相同参数。
不同实施例的截面图和顶视布局图可以不按比例，因而，不用于限制对应结构布局设计中的可能变化。而且，可以在包括六角形或正方形晶体管单元的单元结构中形成各种晶体管。
尽管示出并在上面描述了许多特定实施例，但本发明的实施例不限于此。例如，应该理解，在不背离本发明的情况下，示出并描述的结构的掺杂极性可以相反和/或各种元素的掺杂浓度可以改变。作为另一实例，上述各种示例性垂直晶体管具有终止在漂移区中的沟槽，但是它们也可以终止在更重掺杂的基片中。作为又一实例，在垂直MOSFET实施例的情况下示出并描述本发明，但是可以在其它沟槽栅极结构(例如，沟槽栅极IGBT和横向沟槽栅极MOSFET)中类似地形成图2A中的区206a和图3中的区307。
因此，本发明的范围不应该参照上述描述来确定，而应该参照所附权利要求和它们等同物的全部范围来确定。

Claims (31)

1.一种沟槽MOS栅控晶体管，包括：
第一导电类型的第一区；
第二导电类型的阱区，与所述第一区形成pn结，所述阱区具有平坦底部和延伸深于所述平坦底部的部分，其中，所述阱区的更深部分比所述平坦底部深0.2-0.4μm；
栅极沟槽，延伸进所述阱区；以及
沟道区，沿所述栅极沟槽的外部侧壁位于所述阱区中，其中，所述栅极沟槽的第一底部终止在所述第一区内，所述栅极沟槽的第二底部终止在所述阱区的更深部分内，使得当所述晶体管处于导通状态时，所述阱区的所述更深部分防止电流流过直接位于所述阱区的所述更深部分之上的那些沟道区部分。
2.根据权利要求1所述的沟槽MOS栅控晶体管，进一步包括：
第一导电类型的基片，其中，所述第一区为在所述基片上延伸的外延层。
3.根据权利要求1所述的沟槽MOS栅控晶体管，进一步包括：
所述阱区中的所述第一导电类型的源极区，所述源极区分布在所述栅极沟槽的每一侧。
4.根据权利要求1所述的沟槽MOS栅控晶体管，其中，所述栅极沟槽包括用作所述栅极沟槽的所述侧壁和底部的衬里的介电层，并且所述栅极沟槽至少部分地填充有多晶硅。
5.根据权利要求1所述的沟槽MOS栅控晶体管，进一步包括：
在所述第一区中的所述第二导电类型的第二区，终止在所述第二区内的所述栅极沟槽的第三底部，所述第二区与所述阱区分隔开，以在它们之间形成间隙，其中，当所述晶体管处于导通状态时，电流流过所述间隙。
6.根据权利要求1所述的沟槽MOS栅控晶体管，其中，所述第一区和所述阱区的至少一个由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、和锗化硅(SiGe)中的一种形成。
7.一种沟槽MOS栅控晶体管，包括：
基片；
第一导电类型的外延层，在所述基片上延伸并与所述基片接触；
第二导电类型的阱区，形成在所述外延层的上部中，所述阱区具有平坦底部和延伸深于所述平坦底部的多个部分，其中，所述阱区的多个更深部分比所述平坦底部深0.2-0.4μm；
多个栅极沟槽，延伸进所述阱区；以及
所述第一导电类型的源极区，形成在所述阱区的上部中，所述源极区分布在所述多个栅极沟槽的每一侧，以沿所述多个栅极沟槽的每一个的外部侧壁在所述阱区中形成沟道区，所述多个栅极沟槽的每一个均具有延伸穿过所述阱区并终止在所述外延层内的第一多个底部以及每一个都终止在所述阱区的多个更深部分的对应的一个部分内的第二多个底部，使得当所述晶体管处于导通状态时，所述阱区的所述多个更深部分防止电流流过直接位于所述阱区的所述更深部分之上的那些沟道区部分。
8.根据权利要求7所述的沟槽MOS栅控晶体管，进一步包括：
在所述外延层中的所述第二导电类型的多个区，终止在所述第二导电类型的所述多个区的对应的一个区内的每个栅极沟槽的第三多个底部，所述第二导电类型的所述多个区与所述阱区分隔开，以在它们之间形成间隙，其中，当所述晶体管处于导通状态时，电流流过所述间隙。
9.根据权利要求7所述的沟槽MOS栅控晶体管，其中，所述多个栅极沟槽的每一个均包括用作所述栅极沟槽的所述侧壁和底部的衬里的介电层，并且每个栅极沟槽至少部分地填充有多晶硅。
10.根据权利要求7所述的沟槽MOS栅控晶体管，其中，所述基片、所述外延层、所述阱区、以及所述源极区中的至少一个由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、和锗化硅(SiGe)中的一种形成。
11.一种沟槽MOS栅控晶体管，包括：
硅材料的基片；
在所述基片上的第一导电类型的硅材料层；
第二导电类型的阱区，形成在所述硅材料层的上部中；
栅极沟槽，延伸进所述阱区，所述栅极沟槽具有第一底部和第二底部，所述第二底部终止于所述硅材料层内；
所述第一导电类型的源极区，分布在所述栅极沟槽的每一侧，以沿所述栅极沟槽的外部侧壁在所述阱区中形成沟道区，所述栅极沟槽填充有至少到达所述源极区并与所述源极区部分地交叠的多晶硅材料；以及
所述第二导电类型的硅材料区，只环绕在所述栅极沟槽的第一底部周围，使得在所述硅材料区和所述阱区之间形成间隙，当所述晶体管处于导通状态时，电流通过所述间隙流动，其中，所述硅材料区电浮置。
12.根据权利要求11所述的沟槽MOS栅控晶体管，其中，所述硅材料层为在所述基片上延伸的外延层。
13.根据权利要求11所述的沟槽MOS栅控晶体管，其中，所述硅材料区具有0.1～0.3μm范围内的厚度。
14.根据权利要求11所述的沟槽MOS栅控晶体管，其中，所述栅极沟槽为条形，并且所述硅材料区沿所述条形栅极沟槽的长度部分地延伸。
15.根据权利要求11所述的沟槽MOS栅控晶体管，其中，所述阱区具有平坦底部和延伸深于所述平坦底部的部分，使得所述栅极沟槽的部分终止在所述阱区的所述更深部分内。
16.一种形成沟槽MOS栅控晶体管的方法，所述方法包括：
设置第一导电类型的第一区；
在所述第一区的上部中形成第二导电类型的阱区；
形成延伸穿过所述阱区并终止在所述第一区内的沟槽，所述阱区的部分沿形成沟道区的所述沟槽侧壁延伸；以及
沿所述沟槽的所述底部的预定部分注入所述第二导电类型的掺杂物，以形成延伸深于所述阱区底面的多个第二区，所述多个第二区的每一个均与所述阱区邻接，使得当所述晶体管处于导通状态时，所述多个第二区防止电流流过直接位于所述多个第二区上的那些沟道区部分。
17.根据权利要求16所述的方法，其中，所述第一区为外延层，所述方法进一步包括：
在所述第一导电类型的基片上形成所述外延层。
18.根据权利要求16所述的方法，进一步包括：
使用介电层作为所述沟槽的侧壁和底部的衬里；
至少部分地用多晶硅材料填充所述沟槽；以及
在所述阱区中形成所述第一导电类型的源极区，所述源极区分布在所述栅极沟槽的每一侧。
19.根据权利要求16所述的方法，其中，所述第一区、所述阱区、和所述多个第二区中的至少一个由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、和锗化硅(SiGe)中的一种形成。
20.一种形成沟槽MOS栅控晶体管的方法，所述方法包括：
设置硅基片；
在所述基片上形成第一导电类型的硅外延层；
在所述硅外延层的上部中形成第二导电类型的阱区；
形成延伸穿过所述阱区并终止在所述外延硅层内的沟槽；
沿所述沟槽的底部注入所述第二导电类型的掺杂物，以形成沿所述沟槽的底部延伸的所述第二导电类型的掺杂区，使得在所述掺杂区和所述阱区之间形成间隙，当所述晶体管处于导通状态时，电流通过所述间隙流动；
形成分布在所述沟槽的每一侧的所述第一导电类型的源极区，从而，沿所述多个栅极沟槽的每一个的外部侧壁延伸的所述阱区的部分形成沟道区；以及
使用多晶硅材料填充所述沟槽，至少到达所述源极区并与所述源极区部分地交叠。
21.根据权利要求20所述的方法，进一步包括：
形成分布在所述沟槽的每一侧的所述第一导电类型的源极区；以及
使用至少到达所述源极区并与所述源极区部分地交叠的多晶硅材料填充所述沟槽。
22.根据权利要求20所述的方法，其中，所述掺杂区具有0.1～0.3μm范围内的厚度。
23.一种形成沟槽MOS栅控晶体管的方法，所述方法包括：
设置第一导电类型的第一区；
执行将第二导电类型的掺杂物注入所述第一区的浅注入；
执行将所述第二导电类型的掺杂物注入所述第一区的深注入；
在所述深注入和所述浅注入步骤之后，执行温度循环，
以将分别注入的掺杂物更深地推进所述第一区，从而形成对应于所述浅注入的阱区和对应于所述深注入的第二区，所述第二区的最深部分深于所述阱区的底面；以及
形成沟槽，所述沟槽具有延伸穿过所述阱区并终止在所述第一区内的第一部分和延伸穿过所述阱区并终止在所述第二区内的第二部分。
24.根据权利要求23所述的方法，其中，沿所述沟槽侧壁延伸的所述阱区的部分形成沟道区，并且其中，在所述温度循环之后，
所述第二区与所述阱区邻接，使得所述第二区防止电流流过直接位于所述第二区之上的那些沟道区部分。
25.根据权利要求23所述的方法，其中，在所述温度循环之后，所述第二区与所述阱区分隔开，使得在形成所述沟槽之后，所述第二区和所述阱区之间的间隔形成间隙，当所述晶体管处于导通状态时，电流通过所述间隙流动。
26.根据权利要求23所述的方法，其中，使用掩蔽层执行所述深注入步骤。
27.根据权利要求23所述的方法，其中，所述第一区、所述阱区、和所述第二区中的至少一个由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、和锗化硅(SiGe)中的一种形成。
28.一种形成沟槽MOS栅控晶体管的方法，所述方法包括：设置第一导电类型的第一区；
执行将第二导电类型的掺杂物注入所述第一区的浅注入；
执行温度循环，以将注入的掺杂物更深地推进所述第一区；
执行将所述第二导电类型的掺杂物注入所述第一区的第二注入；
执行温度循环，以将所述第二注入步骤的所注入的掺杂物更深地推进到所述第一区中，以及将所述浅注入步骤的所述掺杂物更深地推进到所述第一区中，从而形成对应于所述第二注入的阱区以及对应于所述浅注入的第二区，所述第二区的最深部分深于所述阱区的底面；以及
形成沟槽，所述沟槽具有延伸穿过所述阱区并终止在所述第一区内的第一部分和延伸穿过所述阱区并终止在所述第二区内的第二部分。
29.根据权利要求28所述的方法，其中，沿所述沟槽的侧壁延伸的所述阱区的部分形成沟道区，并且，在所述温度循环之后，所述第二区与所述阱区邻接，使得所述第二区防止电流流过直接位于所述第二区之上的那些沟道区部分。
30.根据权利要求28所述的方法，其中，在所述温度循环之后，所述第二区与所述阱区分隔开，使得在形成所述沟槽之后，所述第二区和所述阱区之间的间隔形成间隙，当所述晶体管处于导通状态时，电流通过所述间隙流动。
31.根据权利要求28所述的方法，其中，所述第一区、所述阱区、和所述第二区中的至少一个由晶体硅(Si)、碳化硅(SiC)、氮化镓(GaN)、和锗化硅(SiGe)中的一种形成。
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