CN101095198A - 非易失性存储器擦除作业中的字线补偿 - Google Patents

非易失性存储器擦除作业中的字线补偿 Download PDF

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Abstract

在擦除作业期间将补偿电压施加至非易失性存储器系统以均衡存储单元的擦除行为。补偿电压可补偿从其他存储单元及/或选择栅电容性耦合至NAND串的存储单元的电压。可将补偿电压施加至一个或一个以上存储单元以大致正规化存储单元的擦除行为。可将补偿电压施加至NAND串的端存储单元以使其擦除行为与所述NAND串的内部存储单元均衡。也可将补偿电压施加至内部存储单元以使其擦除行为与端存储单元均衡。另外，可将补偿电压施加至NAND串的一个或一个以上选择栅以补偿从所述选择栅耦合至一个或一个以上存储单元的电压。可使用各种补偿电压。

Description

非易失性存储器擦除作业中的字线补偿
技术领域
本发明一般而言涉及用于擦除非易失性存储器装置的半导体技术。
背景技术
半导体存储器装置愈来愈普遍地用于各种电子装置中。举例而言，非挥发性半导体存储器可用于蜂窝式电话、数字摄像机、个人数字助理、移动计算装置、非移动计算装置或其他装置中。电可擦可编程唯读存储器(EEPROM)及快闪存储器即是最受欢迎的非挥发性半导体存储器。
快闪存储器系统的一实例使用NAND结构，其包含夹在两个选择栅之间以串联形式布置的多个晶体管。所述串联晶体管及选择栅称作NAND串。图1是显示NAND串的俯视图。图2是其等效电路。图1及2中所描绘的NAND串包含夹于第一选择栅120与第二选择栅122之间的四个串联晶体管100、102、104及106。选择栅120将NAND串连接至位线126。选择栅122将NAND串连接至源极线128。通过给选择栅120的控制栅120CG施加适宜的电压来控制选择栅120。通过给选择栅122的控制栅122CG施加适宜的电压来控制选择栅122。每一晶体管100、102、104及106均包含控制栅及浮栅，以形成存储单元的栅元件。举例而言，晶体管100具有控制栅100CG及浮栅100FG。晶体管102包括控制栅102CG及浮栅102FG。晶体管104包含控制栅104CG及浮栅104FG。晶体管106包含控制栅106CG及浮栅106FG。控制栅100CG连接至字线WL3，控制栅102CG连接至字线WL2，控制栅104CG连接至字线WL1，控制栅106CG连接至字线WL0。
应注意，虽然图1和图2显示NAND串中的四个存储单元，但提供四个晶体管之使用仅是作为一实例。NAND串可具有少于四个存储单元或多于四个存储单元。举例而言，某些NAND串将包含八个存储单元、16个存储单元、32个存储单元等。本文的论述并非局限于NAND串中的任何特定数量的存储单元。
使用NAND结构的快闪存储器系统的典型架构将包含数个NAND串。举例而言，图3显示具有更多NAND串的存储器阵列的NAND串202、204及206。图3的每一NAND串包含两个选择晶体管及四个存储单元。举例而言，NAND串202包含选择晶体管220及230与存储单元222、224、226及228。NAND串204包含选择晶体管240及250与存储单元242、244、246及248。每一串均通过其选择晶体管(例如，选择晶体管230及选择晶体管250)连接至源极线。源极线SGS用于控制源极侧选择栅。各种NAND串均通过选择线SGD所控制的选择晶体管220、240而连接至相应的位线。于其他实施例中，选择线未必需要共用。字线WL3连接至存储单元222及存储单元242的控制栅。字线WL2连接至存储单元224及存储单元244的控制栅。字线WL1连接至存储单元226及存储单元246的控制栅。字线WL0连接至存储单元228及存储单元248的控制栅。由此可见，位线及相应的NAND串包括所述存储单元阵列的列。字线(WL3、WL2、WL1及WL0)包括所述阵列的行。每一字线连接所述列内的每一存储单元的控制栅。举例而言，字线WL2连接至存储单元224、244及252的控制栅。
每一存储单元皆可存储模拟或数字数据。当存储一个位的数字数据时，将存储单元的可能的阈电压范围划分为两个范围，这两个范围被指派给逻辑数据“1”及“0”。于NAND型快闪存储器的实例中，在擦除存储单元之后电压阈值为负并定义为逻辑“1”。而在编程作业之后阈电压为正，并定义为逻辑“0”。当阈电压为负并通过向控制栅施加0伏来尝试读取时，存储单元将导通以指示正存储逻辑1。而当阈电压为正且通过向控制栅施加0伏来尝试读取作业时，存储单元将不会导通，此指示存储逻辑0。存储单元还可存储多个级的信息，举例而言，存储多个位的数字数据。于存储多个级数据的情况下，可能的阈电压范围被划分成数据级的数量。举例而言，如果存储四个级的信息，则将存在四个阈电压范围，其被指派给数据值“11”、“10”、“01”及“00”。于NAND型存储器的实例中，在擦除作业之后阈电压为负并被定义为“11”。将不同的正阈电压用于为“10”、“01”、及“00”的状态。
在下列美国专利/专利申请案中提供有NAND型快闪存储器及其运作的相关实例，全部所述美国专利/专利申请案均以引用的方式并入本文中：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,528号；美国专利申请案第09/893,277号(公开号US2003/0002348)。
当编程快闪存储单元时，将一编程电压施加至控制栅(通过所选字线)并将位线接地。来自p阱的电子会注入浮栅内。当电子于浮栅中积累时，浮栅会变成带负电并使所述单元的阈电压升高。所述单元的浮栅电荷及阈电压可表示对应于所存储数据的特定状态。
为擦除NAND型快闪存储器的存储单元，将电子从每一存储单元的浮栅转移至阱区域及衬底。通常，将一个或一个以上高电压(例如，-16伏-20伏)擦除脉冲施加至阱区域以吸引电子离开每一存储单元的浮栅而去至阱区域。将每一存储单元的字线接地或给其供以0伏以跨越隧道氧化物区域形成高电位来吸引电子。如果在施加擦除电压脉冲后未擦除NAND串的每一存储单元，则可增加脉冲的大小并将其重新施加至所述NAND串直至擦除每一存储单元。
通常，使用现有技术的擦除作业可在NAND串中的存储单元之间导致不同的擦除速率。某些存储单元可针对快于或慢于其他存储单元的擦除状态而达到目标阈电压电平。这可导致对较快擦除的存储单元的过擦除，因为较快擦除的存储单元将继续经受施加以充分擦除所述NAND串的较慢存储单元的擦除电压。典型的擦除作业还可在NAND串的存储单元之间导致完全不同的阈电压。亦即，当与所述串或装置的其他存储单元相比时，所述NAND串的一个或一个以上存储单元可在施加一个或一个以上擦除电压后具有不同的阈电压。为克服此效应，已使用软件编程以在擦除后调节一个或一个以上存储单元的阈电压。举例而言，可将小的编程电压施加至一个或一个以上存储单元以提升其阈电压以缩小及/或提升全体经擦除存储单元的阈电压分布。然而，软件编程可增加编程及擦除时间。此外，不同的擦除速率可导致存储器串的循环寿命更短。
因此，需要一种可解决现有擦除技术中前述问题的非易失性存储器系统及相关擦除技术。
发明内容
大体而言，本发明关于用于以为存储器、单元提供更高效及一致性擦除的方式擦除存储器装置的技术。根据一实施例，提供考虑到擦除作业期间NAND串的一个或一个以上存储单元的个别特征及擦除行为的系统及方法。
根据一实施例，可将一个或一个以上补偿电压施加至NAND串的一个或一个以上部分以在擦除作业期间至少部分地正规化所述NAND串的一个或一个以上存储单元的擦除行为。补偿电压可使得在施加一个或一个以上擦除电压脉冲后擦除存储单元的擦除速率及/或擦除量大致等于所述NAND串中其他存储单元的擦除速率及/或擦除量。
在施加擦除电压脉冲后从存储单元的浮栅所转移的电荷量且因此，擦除所述存储单元所需的时间会受到NAND串中电容性耦合电压的影响。举例而言，NAND串的端存储单元(例如，图3中NAND串202的存储单元222及228)可在其提升从毗邻选择栅耦合的电压的相应浮栅处具有净电荷。当将高电位擦除电压脉冲施加于所述串的阱区域处时，此提升的电压还可减小跨越存储单元的隧道氧化物层的有效电位。由于跨越端存储单元的隧道氧化物层的电位低于其他存储单元的电位，因此与所述串的其他存储单元相比，端存储单元将擦除得较慢或擦除的程度较低。电容性耦合于其他存储单元之间的附加电压也可在所述NAND串的其他存储单元之间导致完全不同的擦除行为及时间。可将各种补偿电压施加于所述NAND串的各种部分处以在擦除作业期间补偿这些电容性耦合电压中的一个或一个以上电压。
于一实施例中，提供一种擦除非易失性存储器的方法，所述方法包括将至少一个补偿电压施加至非易失性存储元件串的一部分以至少部分地补偿从所述串的至少一个晶体管耦合至所述串的一个或一个以上非易失性存储元件的电压及从所述串的非易失性存储元件的至少一子集的浮栅转移电荷同时施加所述至少一个补偿电压以擦除所述非易失性存储元件串。补偿电压可补偿较快或较慢擦除的存储单元。于一实施例中，施加补偿电压可包含将第一电压施加至所述串的第一非易失性存储元件的控制栅及将第二电压施加至所述串的第二非易失性存储元件的控制栅。通过将补偿电压施加至第一及第二非易失性存储元件，可均衡在施加擦除电压脉冲期间跨越每一存储元件的隧道氧化物层的电位。
于一实施例中，将负补偿电压施加至NAND串的一个或一个以上端存储单元以至少部分地补偿从毗邻选择栅耦合至所述单元的正电压。负电压可抵消从选择栅电容性耦合的正电压、允许在施加擦除电压时跨越所述单元的隧道氧化物层形成较高的电位、及增加受影响存储单元的擦除速率。
于另一实施例中，将正补偿电压施加至NAND串的一个或一个以上内部存储单元以至少部分地补偿耦合至所述串的一个或一个以上存储单元的电压。施加至内部存储单元的正补偿电压可在施加擦除电压时减小跨越所述单元的隧道氧化物层的电位且由此减小所述单元的擦除速率以大致匹配所述NAND串的其他存储单元的擦除速率。
于一实施例中，施加补偿电压可包含将一个或一个以上补偿电压施加至NAND串的每一存储单元以至少部分地补偿从一个或一个以上相邻晶体管耦合至每一存储单元的电压。于一实施例中，可通过比较所选存储单元及参考存储单元的擦除行为来选择要施加至存储单元的补偿电压值。
于一实施例中，可将补偿电压施加至NAND串的一个或一个以上选择栅以至少部分地补偿从选择栅耦合至毗邻存储单元的电压。可将小于擦除电压脉冲的电压施加至选择栅以使较小的所施加电压的一部分替代较大的擦除电压而耦合至相邻存储单元。
根据一实施例，提供一种非易失性存储器系统，其包含非易失性存储元件串。所述系统进一步包含与所述非易失性存储器串通信的管理电路。当存储所述非易失性存储器串中的单元时，所述管理电路将至少一个补偿电压施加至所述串的一部分以至少部分地补偿从所述串的至少一个晶体管耦合至所述串的一个或一个以上非易失性存储元件的电压同时从多个非易失性存储元件的至少一子集的浮栅转移电荷。
根据实施例的系统可包含存储元件阵列及管理电路。所述管理电路可包含专用硬件及/或可包含由存储于一或一个以上诸如非挥发性存储器(例如，快闪存储器、EEPROM等)或其他存储器装置等存储器装置上的软件编程的硬件。于一实施例中，管理电路包含控制器及状态机。于另一实施例中，管理电路仅包含状态机，而不包含控制器。管理电路可实施上文关于各种实施例所论述的技术。根据某些实施例的方法是由该状态机来实施。于某些实施方案中，状态机与存储元件阵列处于同一集成电路芯片上。
通过审阅本发明的说明书、图式及权利要求书，可获得本发明的其他特征、方面及目的。
附图说明
图1是NAND串的俯视图。
图2是图1中所描绘的NAND串的等效电路图。
图3是描绘三个NAND串的电路图。
图4是其中可实施本发明各方面的非挥发性存储器系统的实施例的方块图。
图5图解说明存储器阵列的实例性组织。
图6描绘根据实施例可施加至所选字线的实例性编程/验证电压信号。
图7是用于实施编程作业的实例性流程图。
图8描绘存储单元群的实例性阈分布。
图9描绘存储两个位的资料的存储单元群的实例性阈分布。
图10是描绘用于根据现有技术实施擦除作业的实例性偏置条件的表。
图11是描绘NAND串中各种电容性耦合电压的NAND串的剖面图。
图12描绘根据现有技术在接收擦除电压脉冲后NAND串中选择存储单元的实例性阈电压分布。
图13是根据所施加的擦除电压脉冲量值描绘NAND串中选择存储单元的平均阈电压的图表。
图14是根据一实施例描绘擦除非易失性存储器的方法的流程图。
图15a是根据一实施例描绘施加擦除偏置条件及一个或一个以上补偿电压的方法的流程图。
图15b是根据一实施例包含擦除偏置条件及补偿电压的表。
图16描绘在擦除后NAND串中选择存储单元的实例性平均阈电压的图表，其中根据一实施例在擦除作业期间可施加各种补偿电压。
图17a是根据一实施例描绘施加擦除偏置条件及一个或一个以上补偿电压的方法的流程图。
图17b是根据一实施例包含擦除偏置条件及补偿电压的表。
图18a是根据一实施例描绘施加擦除偏置条件及一个或一个以上补偿电压的方法的流程图。
图18b是根据一实施例包含擦除偏置条件及补偿电压的表。
图19a是根据一实施例描绘施加擦除偏置条件及一个或一个以上补偿电压的方法的流程图。
图19b是根据一实施例包含擦除偏置条件及补偿电压的表。
具体实施方式
图4是可用于实施本发明的快闪存储器系统的一个实施例的方块图。存储单元阵列302是由列控制电路304、行控制电路306、c源极控制电路310及p阱控制电路308所控制。列控制电路304连接至存储单元阵列302的位线，用于读取存储于所述存储单元中的数据，用于在编程作业期间确定所述存储单元的状态，及用于控制位线的电位电平以促进或禁止编程及擦除。行控制电路306连接至字线以选择所述字线中的一者，以施加读取电压、施加与列控制电路304所控制的位线电位电平相组合的编程电压，及施加擦除电压。C源极控制电路310控制连接至所述存储单元的共用源极线(在图6中标记为“C源极”)。P阱控制电路308控制p阱电压。
存储于存储单元中的数据被列控制电路304读出并经由数据输入/输出缓冲器312输出至外部I/O线。要存储于存储单元中的编程数据则经由外部I/O线输入至数据输入/输出缓冲器312，并转移至列控制电路304。外部I/O线连接至控制器318。
用于控制快闪存储器装置的命令数据被输入至控制器318。命令数据会将所请求的是何种作业通知快闪存储器。将输入命令转移至控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308及数据输入/输出缓冲器312的状态机316。状态机316也可输出快闪存储器的状态数据，例如，READY/BUSY(准备好/忙)或PASS/FAIL(通过/失败)。
控制器318连接至主机系统或可与其相连接，例如，个人计算机、数字摄像机、或个人数字助理等。所述控制器与主机通信来起始命令(例如)以将数据存储至存储器阵列302或从存储器阵列302读取数据，及提供或接收此数据。控制器318将此等命令转换成可被与状态机316通信的命令电路314解译及执行的命令信号。控制器318通常包含用于正写入至或读取自存储器阵列的使用者数据的缓冲存储器。
一个实例性存储器系统包括一个集成电路，所述集成电路包含控制器318及一个或一个以上各自包含存储器阵列及相关联的控制、输入/输出及状态机电路的集成电路芯片。目前之趋势是将系统中的存储器阵列及控制器电路一同整合于一个或一个以上集成电路芯片上。存储器系统可作为主机系统的一部分嵌于或者可包含于以可拆方式插入主机系统内的存储卡(或其他包)中。此类卡可包含整个存储器系统(例如，包含控制器)或仅包含该具有相关联外围电路的存储器阵列(其中控制器或控制功能被嵌于主机中)。因此，可将控制器嵌于主机中或包含于可拆式存储器系统内。
参照图5，其阐述存储单元阵列302的实例性结构。作为一实例，阐述被分割成1,024个块的NAND快闪EEPROM。可同时擦除存储于每一块中的数据。于一实施例中，所述块是可同时擦除的单元的最小单位。在每一块中，于此实例中，存在8,512个列。位线被划分成偶数位线(BLe)及奇数位线(BLo)。图5显示四个存储单元串联连接以形成一NAND串。虽然图中显示每一NAND串中包含四个存储单元，但也可使用多于或少于四个存储单元(例如，16个、32个或其他数量)。NAND串的一个终端经由第一选择晶体管(也称作选择栅)SGD连接至对应的位线，而另一终端经由第二选择晶体管SGS连接至c源极。
在一实施例的读取及编程作业期间，同时选择4,256个存储单元。所选择的存储单元具有相同的字线(例如，WL2-i)及相同类型的位线(例如，偶数位线)。因此，可同时读取或编程532个字节的数据。这些同时读取或编程的532个字节的数据形成逻辑页面。因此，于此实例中，一个块可存储至少8个页面。当每一存储单元存储两个位的数据时(例如，多级单元)，一个块存储16个页面。
于读取及验证作业中，所选块的选择栅(SGD及SGS)提升至一个或一个以上选择电压而所选块的未选字线(例如，WL0、WL1及WL3)提升至读取通过电压(例如，4.5伏)以使晶体管运作为通过栅。所选块的所选字线(例如，WL2)连接至参考电压，所述参考电压的电平是针对每一读取及验证作业来加以规定，以便确定所关注存储单元的阈电压是在此电平以上还是以下。举例而言，在一个位存储单元的读取作业中，将所选字线WL2接地，以检测出阈电压是否高于0伏。在一个位存储单元的验证作业中，举例而言，将所选字线WL2连接至2.4伏，以便验证随着编程的进行阈电压是否已达到2.4伏。在读取及验证期间，源极及p阱在零伏下。所选位线(BLe)预充电至例如0.7伏的电平。如果阈电压高于读取或验证电平，则所关注位线(BLe)的电位电平会因相关联的不导电存储单元而维持高电平。另一方面，如果阈电压低于读取或验证电平，则所关注位线(BLe)的电位电平会因导电的存储单元而降至例如低于0.5V的低电平。存储单元的状态由读出放大器来检测，所述读出放大器连接至位线并读出所形成的位线电压。是编程还是擦除存储单元之间的区别取决于是否将负电荷存储于浮栅中。举例而言，如果将负电荷存储于浮栅中，则阈电压变得更高且晶体管可处于增强作业模式中。
当于一实施例中编程存储单元时，漏极及p阱接收0伏而控制栅接收一系列具有增加量值的编程脉冲。在一实施例中，所述系列中的脉冲量值介于从7伏至1 5伏的范围内。于其他实施例中，所述系列中的脉冲范围可不同，举例而言，具有高于7伏的开始电平。在编程存储单元期间，在编程脉冲之间的周期中实施验证作业。亦即，在每一编程脉冲之间读取一群被并行编程的单元中每一单元的编程电平，以确定其是否达到或超出其正在编程至的验证电平。一种验证编程的方法是在特定比较点处测试导电情况。举例而言，于NAND单元中，通过将位线电压从0伏提升至Vdd(例如，2.5伏)来锁定经验证已充分编程的单元，以终止对那些单元的编程过程。在某些情形中，脉冲数量将受到限制(例如，20个脉冲)，且如果最后一个脉冲未将既定存储单元完全编程，则假定出现错误。于某些实施方案中，存储单元是在编程之前被擦除(以块为单位或以其他单位)。
图6根据一实施例描绘编程电压信号。这个信号具有一组具有增加的量值的脉冲。所述脉冲的量值随每一脉冲增加预定步长大小。于一包含存储多个位的数据的存储单元的实施例中，实例性步长大小为0.2伏(或0.4伏)。在每一编程脉冲之间为验证脉冲。图6的信号是假定四状态存储单元，因此，其包含三个验证脉冲。举例而言，在编程脉冲330与332之间是三个连续验证脉冲。第一验证脉冲334描绘为在零伏验证电压电平下。第二验证脉冲336在第二验证电压电平下跟随第一验证脉冲。第三验证脉冲338在第三验证电压电平下跟随第二验证脉冲336。能够以八种状态存储数据的多状态存储单元可能需要针对七个比较点实施验证作业。因此，依续施加七个验证脉冲以在两个连续编程脉冲之间以七个验证电平实施七个验证作业。根据七个验证作业，所述系统可确定存储单元的状态。一种用于减少验证时间负担的方法是使用更有效的验证过程，例如，如2002年12月5日提出申请且名称为“多状态存储器的智慧验证(SmartVerify for Multi-State Memories)”的美国专利申请案第10/314,055号中所揭示的方法，所述专利申请案以全文引用的方式并入本文中。
上述读取及验证作业是根据现有技术中已知的技术所实施。因此，所属领域的技术人员可改变所解释的诸多细节。
图7是阐述用于编程非易失性存储器系统的方法的流程图。如所属领域的技术人员将了解，可根据特定应用或实施方案修改、添加或移除各种步骤同时仍保持在本揭示内容的范围及精神内。于各种实施方案中，存储单元是在编程之前被擦除(以块为单位或以其他单位)。在图7的步骤350处(并参照图4)，控制器318发出数据载入命令并将其输入至命令电路314，以允许将数据输入至数据输入/输出缓冲器312。输入数据被辨识为命令且由状态机316通过输入至命令电路314的命令锁存信号(未图解说明)予以锁存。于步骤352中，将用于指定页面地址的地址数据从控制器318输入至行控制器306。输入数据被辨识为页面地址并通过状态机316予以锁存，而锁存是通过输入至命令电路314的地址锁存信号来实现。在步骤354处，将532个字节的编程数据输入至数据输入/输出缓冲器312。应注意，532个字节的编程数据专用于所述特定实施方案，而其他实施方案将需要或使用各种其他大小的编程数据。可将所述数据锁存于用于所选位线的寄存器内。于某些实施例中，也可将所述数据锁存于用于所选位线的第二寄存器内以供验证作业使用。在步骤356处，控制器318发出编程命令并将其输入至数据输入/输出缓冲器312。所述命令由状态机316通过输入至命令电路314的命令锁存信号予以锁存。
在步骤358处，将Vpgm(施加至所选字线的编程脉冲电压电平)初始化至开始脉冲(例如，12伏)，且将状态机316维持的编程计数器初始化为0。在步骤360处，将编程电压(Vpgm)脉冲施加至所选字线，举例而言，图3的WL2。将包含要编程的存储单元的位线接地以进行编程，同时将其他位线连接至Vdd以禁止在施加编程脉冲期间进行编程。
在步骤362处，验证所选存储单元的状态。如果检测到所选单元的目标阈电压已达到适宜电平(举例而言，逻辑0的编程电平或多状态单元的特定状态)，则将所选单元验证为已编程至其目标状态。如果检测到阈电压尚未达到适宜电平，则将所选单元验证为尚未编程至其目标状态。在步骤362处，将那些被验证为已编程至其目标状态的单元从进一步编程中排除。在步骤364处，例如，通过检查指定用于检测并用信号报告此状态的适宜数据存储寄存器，确定是否已验证所有要编程的单元已编程至其对应状态。如果是如此，则编程过程完成且是成功的，因为所有选择的存储单元已编程至其目标状态并被验证。在步骤366处报告通过状态。如果在步骤364处，确定并非所有的存储单元已经如此验证，则继续编程过程。在步骤368处，对照编程限制值检查编程计数器PC。编程限制值的一实例为20。如果编程计数器PC不小于20，则编程过程标记为失败并在在步骤370处报告失败状态。如果编程计数器PC小于20，则Vpgm电平增加步长大小并在在步骤372处增量编程计数器PC。在步骤372后，所述过程循环回至步骤360以施加下一Vpgm编程脉冲。
图7的流程图描绘单通编程方法，如可施加用于二进制存储那样。于双通编程方法(如可施加用于多级存储那样)中，举例而言，可在流程图的单个重复中使用多个编程或验证步骤。可针对编程作业的每一通过实施步骤360-372。于第一通过中，可施加一个或一个以上编程脉冲且其结果经验证以确定单元是否处于适宜的中间状态。于第二通过中，可施加一个或一个以上编程脉冲且其结果经验证以确定所述单元是否处于适宜的最终状态。
在成功的编程过程结束时，存储单元的阈电压应介于用于经编程的存储单元的阈电压的一个或一个以上分布内或介于用于经擦除的存储单元的阈电压的分布内。图8图解说明当每一存储单元存储一个位的数据时存储单元阵列的阈电压分布。图8显示用于经擦除存储单元的阈电压的第一分布380及用于经编程存储单元的阈电压的第二分布382。于一实施例中，第一分布380中的阈电压电平为负且对应于逻辑“1”，而第二分布382中的阈电压电平为正且对应于逻辑“0”。
图9图解说明当每一存储单元以四种物理状态存储两个位的数据时存储单元阵列的实例性阈电压分布。分布384表示处于擦除状态(存储“11”)具有负阈电压电平的单元的阈电压分布。分布386表示处于第一编程状态存储“10”的单元的阈电压分布。分布388表示处于第二编程状态存储“00”的单元的阈电压分布。分布390表示处于第三编程状态存储“01”的单元的阈电压分布。在此实例中，存储于单个存储单元中的两个位的每一位皆来自不同的逻辑页面。也就是说，存储于每一存储单元中的两个位的每一位皆携载不同的逻辑页面地址。显示于方格中的位对应于下页面。显示于圆圈中的位对应于上页面。于一实施例中，使用葛莱码序列将逻辑状态指派至存储单元的连续物理状态，以使得在浮栅的阈电压错误地移位至其最近的相邻阈电压状态范围时，仅一个位受到影响。为提供改善的可靠性，较佳使个别分布收紧(使分布变窄)，因为分布变紧会使读取裕度(毗邻状态阈分布之间的距离)变宽。
当然，如果存储器以多于四种物理状态运作，则在存储单元的所界定电压阈窗口内将存在与状态数量相等的阈电压分布数量。此外，尽管已为每一分布或物理状态指派了特定的位图案，但也可指派不同的位图案，在此种情形中，各个状态(在其中间进行编程)可不同于图8-9中所描绘的状态。
通常，并行编程的单元沿字线交错。举例而言，图3图解说明沿一个字线WL2的更多数量单元中的三个存储单元224、244及252。一组交错单元(包括单元224及252)从逻辑页面0及2(“偶数页面”)存储位，而另一组交错单元(包括单元244)从逻辑页面1及3(“奇数页面”)存储位。
于一实施例中，如在图10(其图解说明用于实施擦除作业的实例性偏置条件)的表中所阐明，通过在源极及位线处于浮动时将p阱提升至擦除电压(例如，20伏)并将所选块的字线接地或施以0伏来擦除存储单元。由于电容性耦合，未选字线(未选择且不想擦除块中的字线)、位线、选择线及c源极也被提升至一高的正电位(例如，20伏)。因此将一强大的电场施加至所选块的存储单元的隧道氧化物层，且当浮栅的电子被发射至衬底时，擦除所选存储单元的数据。当有充足的电子从浮栅转移至p阱区域时，所选单元的阈电压变为负。可对整个存储器阵列、所述阵列的一个或一个以上块或所述单元的另一单位实施擦除。
图11提供包含8个存储单元的NAND串的剖面图。虽然实施例是关于图11及8单元NAND结构所提供，但本发明并非局限于此而是可根据众多包含少于或多于8个存储单元(例如，4、12、16或更多)的NAND结构来使用。如图11中所描绘，NAND串的晶体管(也称作单元或存储单元)均形成于p阱区域440中。每一晶体管(402、404、406、408、410、412及414)包含堆叠栅结构，所述堆叠栅结构由控制栅(402c、404c、406c、408c、410c、412c、414c)及浮栅(402f、404f、406f、410f、412f及414f)组成。所述浮栅形成于氧化物或其他电介复合物膜顶部上的p阱表面上。控制栅在浮栅之上，其中氧化物或其他隔离电介层将控制栅与浮栅分离。存储单元的控制栅连接至或形成字线WL0、WL1、WL2、WL3、WL4、WL5、WL6及WL7。相邻单元之间共享N+扩散区域442，由此单元彼此串联连接以形成NAND串。所述N+扩散区域形成所述单元中每一单元的源极及漏极。N+扩散区域426连接至NAND串的位线，而N+扩散区域428连接至多个NAND串的共用源极线。
由于电容性耦合，当在擦除作业期间将高擦除电压施加至p阱时，选择栅SGD及SGS被提升至高的正电位。施加至p阱的擦除电压或其某一部分从阱区域耦合至每一选择栅。举例而言，于诸多包含NAND结构的非易失性存储器系统中，约100％的p阱电压将耦合至每一选择栅。因此，如果将20V的擦除电压脉冲施加至p阱，则约19V-20V将耦合至每一选择栅的控制栅。于图11中，通过箭头430图解说明从p阱耦合至选择栅的电压。虽然程度较低，但所述串的每一存储单元也经历类似的耦合效应。约50％的p阱电压将耦合至典型NAND串中的每一存储单元。因此，每一存储单元的浮栅将因电容性耦合而在施加20V擦除电压脉冲下被提升至约10V的电位。此耦合效应通过箭头432图解说明。由于跨越隧道氧化物的电位等于所施加的擦除电压与浮栅上的电压之间的差，因此耦合至每一存储单元的电压减小跨越隧道氧化物层所产生的电场的电位。举例而言，在施加20V擦除电压脉冲下仅约为10V(20V-10V)的电位将存在于存储单元的隧道氧化物层上以将电子从每一浮栅吸引至衬底。
除迄今所阐述的施加至p阱的擦除电压的电容性耦合外，所述串的每一存储单元还将经历某一来自相邻存储单元及/或晶体管的电容性耦合。NAND串的端存储单元(例如，图11中的存储单元402及416)，亦即，连接至所述串的第一及最后字线(端字线)且毗邻于所述串的选择栅的端存储单元将经历来自相邻选择栅的电位的电容性耦合。于图11中，是通过箭头434描绘在WL7处从存储单元的选择栅420至浮栅402f的此电容性耦合且通过箭头438描绘在WL0处从存储单元的选择栅422至浮栅416f的耦合。耦合至存储单元402及416的电压将与相应选择栅处的电压量成比例地降低存在于那些单元的隧道电介质(例如，隧道氧化物)上的电场。于诸多NAND实施方案中，可期望从NAND串的选择栅至端存储单元的电容性耦合约为5％至10％的数量级。因此，如果将20伏的擦除电压施加至p阱区域且此电压的约50％耦合至选择栅(此在选择栅处产生约10伏的电荷)，则约0.5伏至1伏将耦合至毗邻存储单元的浮栅(例如，416f及402f).因此，跨越所述串中端存储单元的隧道氧化物的电场将约为0.5伏至1伏，其小于所述串的剩余存储单元的电场。在本文中可将NAND串不毗邻于选择栅的存储单元(亦即，除NAND串的端存储单元外的所有存储单元)称作所述串的内部存储单元。于图11中，NAND串的内部存储单元为存储单元404、406、408、410、412及414。
由于跨越所述串中端字线的存储单元的隧道氧化物的电场小于内部存储单元的电场，因此端存储单元将比内部存储单元擦除得慢(或在施加擦除电压脉冲下擦除得程度较低)。如早期所阐明，在施加20伏擦除电压下，所述串的内部存储单元的隧道氧化物层上将存在约10伏的电位且假定从阱区域至浮栅的电容性耦合效应为50％。由于来自相邻选择栅的0.5伏至1伏的耦合，因此字线0及7的存储单元在其相应隧道氧化物层上仅具有约为9伏至9.5伏(20伏减10.5伏至11伏)的净电位。
由于所述串中端存储单元的隧道氧化物层上的电位较低，因此在施加一个或一个以上擦除电压脉冲后端存储单元将不会像内部存储单元一样被擦除(而是将具有较少从其浮栅转移而来的电子)。
当存储于浮栅上的电荷低于预定电平时，NAND串的存储单元会被验证为已擦除。由于耦合至NAND串中端存储单元的浮栅的附加耦合，因此增加擦除作业的总时间以充分擦除这些端存储单元。举例而言，NAND串的内部存储单元可在施加N数量的擦除电压脉冲后被充分擦除，而NAND串的端存储单元可能直到施加N+1或更多擦除电压脉冲也未被充分擦除。与端存储单元相比，内部存储单元的此不同的擦除行为图解说明于图12中。
图12描绘在施加单个擦除电压脉冲后的阈电压分布(类似于在多个擦除电压脉冲后将存在较低总VT值的分布)。分布502描绘NAND串的内部存储单元(例如，图11中连接至WL1-WL6的存储单元)的阈电压分布。分布504描绘端存储单元(例如，图11中连接至WL0及WL7的端存储单元)的阈电压分布。如所图解说明，在仅施加一个擦除电压脉冲后，那些连接至内部字线的存储单元比NAND串的端字线的存储单元被擦除得更多。平均而言，于所示实例中，内部存储单元被擦除得比端存储单元约多0.6伏。内部存储单元的平均阈电压低于端字线的存储单元，这是因为从那些存储单元的浮栅所转移的电子数量多于连接至端字线的存储单元的电子数量。
图13是根据所施加的擦除电压描绘NAND串(例如，图10的NAND串)的存储单元的平均阈电压。在施加16伏擦除电压脉冲后，连接至WL0或WL7的存储单元的平均阈电压几乎为-1伏。NAND串的内部存储单元(那些连接至WL1-WL6的存储单元)的平均阈电压约为-1.5伏。在施加第二擦除电压脉冲后，WL0及WL7的平均阈电压已降至约-1.5伏而连接至WL1-WL6的存储单元的平均阈电压约为-2.8伏。在施加附加擦除电压脉冲后，内部存储单元及端存储单元的平均阈电压之间的差增加。此效应通过图13中的第三线图解说明，图13描绘在每一擦除电压脉冲后内部存储单元与端存储单元之间的平均阈电压的差。
当在NAND串电平或更高电平下实施大量存储单元的擦除验证(例如，对块或串的其他单位)时，存储单元之间的完全不同的擦数时间或行为可导致对某些存储单元施加过度应力及过度擦除。举例而言，在试图充分擦除所述串的端存储单元时，NAND串的内部存储单元可能会被过度擦除。如先前所述，内部存储单元将擦除得快于端存储单元(在施加一个或一个以上擦除电压脉冲下，将从其浮栅转移更多电子)。如果在NAND串电平下实施验证，则NAND串将在p阱处继续接收擦除电压脉冲直至所述串的每一存储单元均受到擦除。因此，即使在低于端存储单元的擦除电压脉冲数量后仍可充分擦除内部存储单元，所述内部存储单元也将接收附加的擦除电压脉冲直至所述串的每一存储单元被验证为已擦除。
内部存储单元上因过度擦除而被施加大于所需应力的应力。因端存储单元的较慢擦除时间而过度擦除内部存储单元可降低内部存储单元及整个非易失性存储器系统的寿命跨度。如现有技术中所了解，跨越晶体管的隧道氧化物层施加大的电位会使氧化物材料处于受力状态。跨越隧道氧化物层施加足够高的电位或大量时间施加较低电位可最终导致氧化物层断裂。
存储单元之间的完全不同的擦除行为还可因附加作业而导致增加的擦除作业时间，所述附加作业可经实施以在进行擦除后改变存储单元的阈电压。当擦除快闪存储单元时，目标是所有已擦除的单元均具有介于预定负阈电压范围内的负阈电压。然而，如所图解说明，擦除过程可导致某些单元具有低于所述预定范围的负阈电压。具有过低阈电压的存储单元随后不能正确地编程。因此，经过度擦除的装置通常将遭受所谓软件编程。其阈电压明显低于所述预定范围内的值的存储单元将接受少量的编程，以使阈电压提升至所述预定范围内。软件编程过程需要实施附加作业且会因增加的擦除时间而降低存储器效能。总之，根据当前所阐述的使用一个或一个以上补偿电压的实施例，可减少或消除擦除过程中的软件编程。消除或减少软件编程将增加存储器效能。
根据一实施例，于擦除作业期间在NAND串的一个或一个以上位置或部分处施加一个或一个以上补偿电压以补偿电容性耦合至所述串的一个或一个以上存储单元的浮栅的电压。举例而言，可将一个或一个以上补偿电压施加至NAND串的一部分以补偿从毗邻选择栅耦合至NAND串的端存储单元的附加电压。
图14是根据一实施例用于对包含一个或一个以上NAND串的存储单元的单位实施擦除作业的流程图。虽然将根据单个NAND串来阐述图14，但所属领域的技术人员应了解，例如，可对多个NAND串并行实施所述流程图的作业，以擦除存储单元的较大单位，例如，一个或一个以上块。出于实例性目的，将结合图11中所描绘的NAND串来阐述图14中流程图的作业，然而，所述流程图并非局限于图11中所描绘的NAND串而是可与其他NAND串或其他串联连接的包含任何数量存储单元的单元结构使用。
在步骤552处，使NAND串的位线及源极线浮动。在步骤554处施加用于NAND串的擦除偏置条件。在步骤556处，将一个或一个以上补偿电压施加至NAND串以补偿从相邻晶体管耦合至NAND串的一个或一个以上存储单元的电压。步骤554与556因在步骤554处施加的偏置条件将取决于在步骤556处施加的补偿电压而相互联系。因此，在某些实施例中可同时实施此等两个步骤(但并非要求如此)以将一组偏置条件施加至可包含一个或一个以上补偿电压的NAND串。
在将偏置条件及一个或一个以上补偿电压施加至NAND串后，即在步骤558处施加擦除电压脉冲。在施加擦除电压脉冲后，即在步骤560处实施验证以确定NAND串是否已充分擦除。可根据实施例使用众多方法以验证擦除作业的结果。举例而言，可读取NAND串以确定所述串的每一存储单元的阈电压低于规定值。于一实施例中，此可包含将足以导通经擦除存储单元的电压施加至每一存储单元的栅并沿(例如)从源极至位线的方向测试NAND串的导电性。关于擦除及擦除验证的更多细节可在标题为COMPREHENSIVE ERASE VERIFICATION FOR NON-VOLATILE MEMORY的第10/857,245号共同待决美国专利申请案中找到，所述申请案阐述了更综合的擦除验证技术并以全文引用的方式并入本文中。如果在步骤562处确定步骤560处的验证结果为成功，则在步骤564处报告NAND串的通过状态。然而，如果在步骤562处确定NAND串未充分擦除，则在步骤566处对照预定值检查验证计数器。如果验证计数器小于预定值(例如20)，则在步骤570处将擦除电压脉冲(Verase)增量预定值并使验证计数器增加1。然后，流程图的作业继续至步骤552，其中在施加附加擦除电压脉冲前再次给NAND串施加偏置及补偿电压。如果验证计数器大于所述预定值，则在步骤568处报告失败状态。
可将各种补偿电压施加至NAND串的各种部分以补偿从相邻晶体管耦合至选择存储单元的浮栅的电压。因此，可在步骤556处施加众多补偿电压以补偿这些电容性耦合电压。图15a及15b描绘可根据一实施例在步骤554及556处施加的一组补偿电压。由于在步骤554处施加的偏置条件多少取决于在步骤556处施加的补偿电压，因此图15a描绘图14的步骤554及556。图15a开始于在步骤602处使源极侧选择栅及漏极侧选择栅浮动。在步骤604处，将0伏施加至NAND串的第一及最后字线。在步骤606处，将一个或一个以上补偿电压施加至NAND串的剩余字线，例如，NAND串的内部字线。于一实施例中，同时实施步骤602-606。
于一实施例中，在步骤606处施加的补偿电压为正电压。通过将正电压施加至NAND串的内部存储单元的字线，降低跨越所述内部存储单元的隧道氧化物的电场。所施加补偿电压的一部分从内部存储单元的控制栅耦合至浮栅。于图11中，举例而言，将补偿电压施加至字线1至6会导致电压从每一控制栅404c-414c耦合至其相应的浮栅404f-414f。
可选择施加至内部存储单元的控制栅的电压以使跨越所述内部存储单元的氧化物的电场与所述NAND串的端存储单元的电场均衡。如先前所论述，端存储单元将因来自毗邻选择栅的耦合而具有超过内部存储单元的增加的电荷。举例而言，于各种实施例中，可期望约1伏的增加。因此，可将电压施加至内部存储单元的字线以降低那些单元的电场以匹配端存储单元的电场，端存储单元因来自选择栅的电容性耦合而具有较低的电场。
由于仅施加至字线的电压的一部分将从控制栅耦合至浮栅，因此可选择施加至字线的电压以使所述耦合值等于从串的选择栅至端存储单元的耦合值。由于参数、操作条件及实际电压的波动，如本文中所使用，相等电压可包含大致相等的电压。作为非限制性实例，相等电压可包含具有如下值的大致相等的电压：于某些实施例中具有介于0.1伏或更小范围内的值而在其他实施例中具有介于0.5伏或更小范围内的值。假定1伏从选择栅耦合至端存储单元，则可选择施加至字线的电压以使1伏从内部存储单元的控制栅耦合至浮栅。于诸多NAND串的实施方案中，可期望所述电压的约50％施加至控制栅以耦合至相应的浮栅。因此，如在所述实例中，如果期望将1伏耦合至内部存储单元的浮栅，则可通过字线将约2伏施加至控制栅以使浮栅处的净电荷增加1伏。通过将存在于内部存储单元的浮栅处的净电荷增加至约等于NAND串的端存储单元的净电荷，跨越NAND串中存储单元的隧道氧化物层所形成的电场将约等于在施加p阱擦除电压脉冲下的情况。
图16是描绘当施加诸如图15a及15b中所描绘的补偿电压时，NAND串的存储单元(例如，于图11中所描绘的)的平均阈电压的图表。图16所描绘的实际值仅是实例性且未必对应于先前所论述的实例。所述图表将沿Y轴的阈电压描绘为沿X轴描绘的各种补偿电压的函数。WL0及WL7的存储单元不接收补偿电压且因此在将补偿电压施加至内部存储单元的情况下下呈现接近恒定的电压。在施加擦除电压脉冲后，WL0及WL7的存储单元的平均阈电压约为-1.5伏。如果没有补偿电压施加至内部存储单元，则在施加单个擦除电压脉冲后内部存储单元的平均阈电压约为-2.6伏。如果将约0.5伏的补偿电压施加至内部存储单元，则在施加擦除电压脉冲后WL1-WL6的存储单元的平均阈电压增加至约-2伏。通过给那些存储单元施加增加的补偿电压继续降低WL1-WL6的存储单元的平均阈电压。在将1伏的补偿电压施加至内部存储单元时，平均阈电压降至约-1.5伏。这是NAND串的端存储单元的相同值。因此，如果将1伏的补偿电压施加至内部存储单元，则所述内部存储单元将以与NAND串的端存储单元约相同的速率擦除。
以此方式，通过减慢内部存储单元的擦除速率以符合NAND串的端存储单元的擦除速率来避免对内部存储单元的过度擦除。这样做的效应是正规化或使NAND串的端存储单元与内部存储单元的阈电压分布大致相等。施加图15a及15b中所阐明的补偿电压将有效地使内部存储单元的经擦除阈电压分布沿正方向移位。举例而言，如果在擦除NAND串时施加图15a及15b的补偿电压，则图12的分布502将向右移位以大致匹配分布504。除最小化或消除对选择存储单元的过度擦除外，施加补偿还可最小化或消除对软件编程的需要。由于每一存储单元的分布将因在擦除期间施加补偿电压而被正规化，因此不再需要软件编程选择存储单元以使其阈电压介于所述串的多数或剩余存储单元的范围内。这可减少时间以擦除且因此编程存储器系统。
图17a及17b描绘根据另一实施例可在擦除作业期间施加至NAND串以补偿从相邻晶体管电容性耦合的一个或一个以上电压的偏置条件及补偿电压。在步骤612处，使NAND串的源极侧选择栅及漏极侧选择栅浮动。在步骤614处，将补偿电压施加至NAND串的端字线。在步骤616处将零伏施加至NAND串的剩余字线。于图17a及17b中所描绘的实施例中，将补偿电压施加至NAND串的端字线而非内部字线以直接补偿耦合至端字线的存储单元的电压。
于一实施例中，施加至NAND串的第一及最后字线的补偿电压为负以增加跨越第一及最后字线的存储单元的隧道氧化物的电场。如先前所论述，第一及最后存储单元将因来自选择栅的电容性耦合而在其隧道氧化物上具有比NAND串的剩余字线低的电场。因此，可将电压施加至这些存储单元的字线以将电压从所述存储单元的控制栅耦合至浮栅以补偿从毗邻选择栅耦合的电压。如先前所论述，仅施加至控制栅的电压的一部分将耦合至浮栅。因此，可选择施加至字线的电压以使耦合至浮栅的电压量与从毗邻选择栅耦合的电压量在量值上相等而在极性上相反。
举例而言，如果+1负从端存储单元的选择栅耦合至浮栅，则可将-2伏的电压施加至所述端存储单元的字线以将约-1伏的电压耦合至浮栅。从控制栅耦合的-1伏将补偿从毗邻选择栅耦合的+1伏。因此，跨越所述端存储单元的隧道氧化物的电场得以增加以使其等于NAND串的其他存储单元的电场。因此，跨越所述串中每一存储单元的隧道氧化物层的电位得以相等以致每一存储单元将呈现类似的擦除行为并以大致相同的速率擦除。由于参数、操作条件及实际电压的波动，因此如本文中所使用，相等电位可包含大致相等的电位，举例而言，于某些实施例中电位介于0.1伏或更小的范围内而于其他实施例中介于0.5伏或更小的范围内。施加图17a及17b的补偿电压将使端字线的存储单元的阈电压分布在施加擦除电压后沿负方向移位。再次查看图12，分布504将有效地向左移位(沿负方向)以使其因负补偿电压施加至端字线而与分布502吻合。
除或或者从NAND串的选择栅电容性耦合至端字线的电压外，可考虑附加的电容性耦合电压以更精确地补偿从毗邻或相邻晶体管耦合的电压。图11通过箭头436图解说明NAND串中个别存储单元的浮栅之间的附加电容性耦合效应。举例而言，存在于连接至WL0的存储单元416的浮栅处的电压的一部分将电容性耦合至连接至WL1的存储单元414的浮栅。存在于存储单元414的浮栅处的电压的一部分将耦合至连接至WL2的存储单元412的浮栅，诸如此类。此耦合可附加地或交替地存在于相反方向上，举例而言，如由箭头436上的双头所指示，从存储单元412至存储单元414。可在各种电平下看到NAND串中所有存储单元之间的这些耦合效应。每一浮动时可耦合至相邻浮栅的净电荷小于存在于选择栅处的净电荷。因此，耦合于个别存储单元的浮栅之间的电压量将小于从毗邻选择栅耦合至端存储单元的电压量。然而，可期望NAND串的每一存储单元具有略不同的存在于其浮栅处的净电荷且因此耦合而具有对应的不同擦除行为。
根据一实施例，将补偿电压施加至NAND串的一个或一个以上存储单元以补偿这些电容性耦合电压中的每一者。举例而言，NAND串的每一存储单元可接收补偿电压同时施加擦除电压脉冲以正规化跨越NAND串中每一存储单元的隧道氧化物的电场。因此，可跨越每一存储单元的隧道氧化物层形成相等的电场电位以在相同速率下擦除每一存储单元且将每一存储单元擦除至相同程度。于一实施例中，举例而言，可将补偿电压施加至端字线以补偿从毗邻选择栅耦合的电压。可将其他补偿电压施加至内部存储单元以补偿从毗邻存储单元耦合的电压。参照图11，举例而言，可将补偿电压施加至WL1以补偿从存储单元416及412耦合至存储单元414的电压。于一个实施例中，可根据假定来自毗邻存储单元的耦合比率为50％的前述分析选择此电压。
于另一实施例中，可通过比较连接至所选字线的存储单元与所述串中其他存储单元的擦除行为来选择施加至NAND串中每一个别字线的电压。举例而言，可将所述串的一个存储单元选择为参考存储单元并在测试期间确定其擦除行为。可在施加增加的擦除电压脉冲下测试剩余的存储单元并与此参考存储单元相比较。如果存储单元擦除得慢于参考存储单元，则可选择诸如负补偿电压的适宜补偿电压以增加跨越所述存储单元的隧道氧化物的电场。如果存储单元擦除得快于参考存储单元，则可为所述字线选择正补偿电压来减慢所述存储单元的擦除速率以匹配参考存储单元的擦除速率。所属领域的技术人员将了解，可根据实施例及存储单元在特定实施方案中的擦除行为来选择补偿电压。
图18a及18b描绘一组偏置及补偿电压，其中NAND串的每一存储单元接收选择用于每一字线及存储单元的经特殊化的补偿电压。可使用前述众多方法来选择补偿电压，例如，通过存储单元与参考存储单元的比较或通过假定相邻晶体管与阱区域之间的各种耦合比率的计算。在步骤622处，使源极侧选择栅及漏极侧选择栅浮动。在步骤624处，将个别补偿电压施加至NAND串的每一字线。在施加补偿电压并使源极及漏极侧选择栅浮动后，施加擦除电压脉冲。通过将个别补偿电压施加至每一字线，将使得每一存储单元的电压分布大致相等。取决于以此选择补偿电压的方式，图12中描绘的阈电压分布将以各种方式移位。举例而言，如果将一擦除得快的存储单元选择为参考存储单元，则可期望NAND串的端字线的分布504将向左移位，这是因为现在这些存储单元会在施加适宜补偿电压下擦除得更快(例如，施加负补偿电压以增加跨越隧道氧化物的电位并增加擦除速率)。然而，如果将擦除得慢的单元选择为参考存储元件，则可期望内部存储单元的分布502向右移位，这是因为在施加适宜补偿电压下那些存储单元的擦除将变慢(例如，施加正补偿电压以降低跨越隧道氧化物的电位并降低擦除速率)。于一实施例中，通过选择个别补偿电压，可期望分布502将向右移位而分布504将向左移位，因此在其之间达成均衡。
于一实施例中，如图19a及19b中所描绘，将补偿电压施加至NAND串的一个或一个以上选择栅以补偿一个或一个以上电容性耦合的电压。可将补偿电压施加至选择栅以补偿从p阱区域耦合至选择栅的电压。直接施加至选择栅的电压将存在于所述选择栅的控制栅处且其一部分将耦合至NAND串的毗邻存储单元。由于将电压施加至选择栅，因此p阱擦除电压将不耦合至选择栅。因此，所施加电压的一部分而非擦除电压将从选择栅耦合至毗邻存储单元。
在图19a的步骤632处，将0伏施加至NAND串的每一字线。在步骤634处，将一个或一个以上补偿电压施加至NAND串的选择栅。在针对擦除作业偏置NAND串并施加补偿电压后，将擦除电压脉冲施加至NAND串。根据各种实施例，在步骤634处将各种补偿电压施加至选择栅。可施加小于擦除电压脉冲的正补偿电压以降低耦合至毗邻于选择栅的存储单元的电压量。值越接近于零伏，将耦合至毗邻选择栅的电压量越低。
如果将0伏施加至选择栅，则所述选择栅处将不存在电压以耦合至毗邻存储单元。这最初看起来似乎是提供正规化各种存储单元的擦除行为的最佳替代。然而，必须考虑何时选择施加至选择栅的电压以避免跨越所述选择栅的隧道氧化物层的电位太高。因此，尽管似乎需要给选择栅施加0伏以消除耦合至毗邻存储单元的任何耦合，但施加此低电压可形成跨越隧道氧化物层的高电位，而此会导致选择栅的损坏及可能的断裂。举例而言，于包含80埃的隧道氧化物层的实施例中，应将跨越选择栅的隧道氧化物层所形成的最大电位限制至约4伏或5伏。如果施加至选择栅的电压低得足以使跨越所述层形成的电位(擦除电压脉冲减补偿电压)增加而超出此限制，则可能出现晶体管的断裂。如果将跨越选择栅的隧道氧化物层所形成的电位限制至约4伏或5伏并施加约为20伏的擦除电压脉冲，则最小补偿电压应约为15伏或16伏。补偿电压的一部分将耦合至毗邻存储单元。如先前所述，存在于选择栅处的电压的约5％至10％将耦合至毗邻存储单元。虽然仍有一些电压耦合至毗邻存储单元，但15伏或16伏中将耦合的部分小于假如不施加补偿电压所施加擦除电压(20伏)中将耦合的部分。因此，可将端存储单元的擦除行为正规化成与NAND串的剩余存储单元的大致程度。
根据各种实施例，关于图15-19所描绘的一种或多种方法可彼此结合使用。举例而言，可将补偿电压既施加至NAND串的端字线也施加至NAND串的内部字线。可将正补偿电压施加至内部存储单元以降低跨越其隧道氧化物层的电场同时可将负补偿电压施加至NAND串的端字线以增加跨越其隧道氧化物层的电场，因此在每一存储单元的所有电场之间达成均衡。于另一实施例中，除将补偿电压施加至NAND串的选择栅外，还可将经个别化的补偿电压施加至NAND串的每一字线，以正规化每一存储单元的擦除行为。可将补偿电压(例如，15伏)施加至选择栅以将较小的电压耦合至毗邻存储单元。由于这将不会消除耦合至NAND串的端字线的所有耦合，因此这些字线仍将以多少比剩余字线低的速率擦除。为补偿擦除行为的剩余差，还可将补偿电压施加至NAND串的内部存储单元以降低其电场及/或施加至NAND串的端字线以增加其电场。
上述实例是针对NAND型快闪存储器而提供。然而，本发明的原理也适用于其他类型的非挥发性存储器，包括那些当前存在的非挥发性存储器及那些设想使用正开发的新技术的非挥发性存储器。
出于例证及说明的目的，上文已对本发明进行了详细说明。本说明并非意欲包罗无遗或将本发明局限于所揭示的具体形式。根据上文的教示也可作出许多种修改及改变。所述实施例的选择旨在最佳地解释本发明的原理及其实际应用，由此使其他所述领域的技术人员能够以适合于所构想具体应用的各种实施例形式及使用各种修改来最佳地利用本发明。本发明的范畴意欲由随附的权利要求书来界定。

Claims (38)

1、一种擦除非易失性存储器的方法，其包括：
将至少一个补偿电压施加至非易失性存储元件串的一部分以至少部分地补偿从所述串的至少一个晶体管耦合至所述串的一个或一个以上非易失性存储元件的电压；及
从所述串的非易失性存储元件的至少一子集的浮栅转移电荷，同时施加所述至少一个补偿电压以便擦除所述非易失性存储元件串。
2、如权利要求1所述的方法，其中所述施加至少一个补偿电压的步骤包括：
将第一电压施加至所述串的第一非易失性存储元件的控制栅；及
将第二电压施加至所述串的第二非易失性存储元件的控制栅。
3、如权利要求2所述的方法，其中：
所述方法进一步包括将擦除电压施加至所述非易失性存储元件串的阱；及
所述转移电荷的步骤包含将电荷从所述第一非易失性存储元件的浮栅及所述第二非易失性存储元件的浮栅转移至所述阱。
4、如权利要求3所述的方法，其中：
所述施加所述擦除电压的步骤导致第一电位存在于所述第一非易失性存储元件的所述浮栅与所述阱之间，且导致第二电位存在于所述第二非易失性存储元件的所述浮栅与所述阱之间。
5、如权利要求4所述的方法，其中：
所述施加第一电压及施加第二电压的步骤导致所述第一电位与所述第二电位相等。
6、如权利要求2所述的方法，其中：
所述至少一个晶体管包含所述串的选择栅；
所述第一非易失性存储元件毗邻于所述选择栅；
所述第二非易失性存储元件为所述串的内部存储元件；及
所述第一电压小于所述第二电压。
7、如权利要求6所述的方法，其中：
所述第一电压为负；及
所述第二电压大于或等于零。
8、如权利要求6所述的方法，其中：
所述第一电压小于或等于零；及
所述第二电压为正。
9、如权利要求6所述的方法，其中：
所述施加所述第一电压的步骤至少部分地补偿从所述选择栅耦合至所述第一非易失性存储元件的浮栅的耦合电压。
10、如权利要求9所述的方法，其中：
所述施加所述第一电压的步骤将所述第一电压的一部分耦合至所述第一非易失性存储元件的所述浮栅，所述第一电压的所述部分与所述耦合至所述第一非易失性存储元件的所述浮栅的耦合电压在量值上相等而在极性上相反。
11、如权利要求6所述的方法，其中所述将所述第二电压施加至所述第二非易失性存储元件的所述控制栅的步骤至少部分地补偿从所述选择栅耦合至所述第一非易失性存储元件的浮栅的耦合电压。
12、如权利要求11所述的方法，其中所述施加所述第二电压的步骤将所述第二电压的一部分耦合至所述第二非易失性存储元件的浮栅，所述第二电压的所述部分与所述耦合至所述第一非易失性存储元件的所述浮栅的耦合电压在量值上相等且在极性上相同。
13、如权利要求1所述的方法，其中：
所述至少一个补偿电压为第一补偿电压；
所述部分为第一非易失性存储元件的控制栅；
所述一个或一个以上非易失性存储元件包含所述第一非易失性存储元件；及
所述方法进一步包括将至少一个不同的补偿电压施加至所述串的每一剩余非易失性存储元件的控制栅以至少部分地补偿从至少一个相邻晶体管耦合至所述每一剩余非易失性存储元件的电压。
14、如权利要求13所述的方法，其中：
所述至少一个不同的补偿电压包含用于所述剩余非易失性存储元件中至少两个非易失性存储元件的不同量值。
15、如权利要求13所述的方法，其中：
所述施加所述至少一个不同的补偿电压的步骤包含：针对所述每一剩余非易失性存储元件，根据与参考非易失性存储元件相比的所述每一剩余非易失性存储元件的擦除行为，选择所述第二补偿电压的量值及极性。
16、如权利要求15所述的方法，其中：
所述参考非易失性存储元件为所述串中的所选择非易失性存储元件。
17、如权利要求1所述的方法，其中：
所述至少一个晶体管包含所述串的选择栅；
所述将至少一个补偿电压施加至所述串的一部分的步骤包括将第一补偿电压施加至所述选择栅。
18、如权利要求17所述的方法，其中：
所述方法进一步包括将擦除电压施加至所述非易失性存储元件串的阱；
所述第一补偿电压小于所述擦除电压；及
所述转移电荷的步骤包含将电荷从所述非易失性存储元件的所述至少一子集的所述浮栅转移至所述阱。
19、如权利要求18所述的方法，其中：
所述非易失性存储元件串包含毗邻于所述选择栅的第一非易失性存储元件；及
所述第一补偿电压的一部分耦合至所述第一非易失性存储元件的浮栅，所述第一补偿电压的所述部分小于在所述第一补偿电压未施加至所述选择栅时将耦合至所述第一非易失性存储元件的所述浮栅的电压。
20、如权利要求18所述的方法，其中：
所述擦除电压与所述第一补偿电压之间的差约为五伏。
21、如权利要求18所述的方法，其中：
所述非易失性存储元件串包含毗邻于所述选择栅的第一非易失性存储元件及作为所述串的内部非易失性存储元件的第二非易失性存储元件；
所述施加所述擦除电压的步骤导致第一电位存在于所述第一非易失性存储元件的浮栅与所述阱之间及第二电位存在于所述第二非易失性存储元件的浮栅与所述阱之间；及
所述施加所述第一补偿电压的步骤导致所述第一电位大于当所述选择栅为浮动时的情况。
22、如权利要求21所述的方法，其中：
所述施加所述第一补偿电压的步骤将所述第一补偿电压的一部分耦合至所述第一非易失性存储元件的所述浮栅；
所述第一补偿电压的所述部分小于一当所述选择栅为浮动的时耦合至所述第一非易失性存储元件的所述浮栅的电压。
23、如权利要求1所述的方法，其中：
所述补偿电压为零伏。
24、如权利要求1所述的方法，其中：
所述非易失性存储元件串为NAND串。
25、如权利要求1所述的方法，其中：
所述非易失性存储元件串为多状态快闪存储器装置串。
26、如权利要求1所述的方法，其中：
所述非易失性存储元件串为非易失性存储元件阵列的部分；
所述阵列与主机系统通信，且
所述阵列可从所述主机系统中移除。
27、一种非易失性存储器系统，其包括：
非易失性存储元件串，所述串包含至少一个选择栅；及
与所述非易失性存储元件串通信的管理电路，所述管理电路通过以下作业来擦除所述非易失性存储元件串：将至少一个补偿电压施加至所述串的一部分，以在从所述非易失性存储元件的至少一子集的浮栅转移电荷时至少部分地补偿从所述串的至少一个晶体管耦合至所述串的一个或一个以上非易失性存储元件的电压。
28、如权利要求27所述的非易失性存储器系统，其中：
所述第一非易失性存储元件毗邻于所述至少一个选择栅；
所述第二非易失性存储元件为所述串的内部存储元件；及
所述管理电路通过将第一电压施加至第一非易失性存储元件的控制栅、及通过将第二电压施加至第二非易失性存储元件的控制栅来施加所述至少一个补偿电压。
29、如权利要求28所述的非易失性存储器系统，其中：
所述管理电路将擦除电压施加至所述非易失性存储元件串的阱以将电荷从所述第一非易失性存储元件的浮栅转移至所述阱及从所述第二非易失性存储元件的浮栅转移至所述阱；
施加所述擦除电压导致第一电位存在于所述第一非易失性存储元件的所述浮栅与所述阱之间及第二电位存在于所述第二非易失性存储元件的所述浮栅与所述阱之间；及
在所述第一电压、所述第二电压及所述擦除电压的施加下，所述第一电位与所述第二电位相等。
30、如权利要求28所述的非易失性存储器系统，其中：
所述至少一个晶体管包含所述至少一个选择栅；
所述管理电路施加所述第一电压以至少部分地补偿从所述至少一个选择栅耦合至所述第一非易失性存储元件的所述浮栅的耦合电压；
所述第一电压的一部分耦合至所述第一非易失性存储元件的所述浮栅；及
所述管理电路以一量值及极性施加所述第一电压以使所述第一电压的所述部分与所述耦合电压在量值上相等而在极性上相反。
31、如权利要求28所述的非易失性存储器系统，其中：
所述至少一个晶体管包含所述至少一个选择栅；
所述管理电路施加所述第二电压以至少部分地补偿从所述至少一个选择栅耦合至所述第一非易失性存储元件的所述浮栅的耦合电压；
所述第二电压的一部分耦合至所述第二非易失性存储元件的所述浮栅；及
所述管理电路以一量值及极性施加所述第二电压以使所述第二电压的所述部分与所述耦合电压在量值上相等且在极性上相同。
32、如权利要求27所述的非易失性存储器系统，其中：
所述至少一个晶体管包含所述至少一个选择栅；
所述管理电路通过以下作业施加所述至少一个补偿电压：将第一补偿电压施加至所述至少一个选择栅且同时自所述一个以上非易失性存储元件的所述至少一子集的所述浮栅转移电荷；
所述管理电路将擦除电压施加至所述非易失性存储器串的阱，以将电荷从所述非易失性存储元件的所述至少一子集的所述浮栅转移至所述阱；及
所述第一补偿电压小于所述擦除电压。
33、如权利要求27所述的非易失性存储器系统，其中：
所述非易失性存储元件串为包含多状态快闪存储器装置的NAND串。
34、如权利要求27所述的非易失性存储器系统，其中：
所述非易失性存储元件串为非易失性存储元件阵列的部分；
所述阵列与主机系统通信；且
所述阵列可从所述主机系统中移除。
35、如权利要求27所述的非易失性存储器系统，其中：
所述管理电路包含控制器及状态机中的至少一者。
36、一种擦除非易失性存储器的方法，其包括：
将第一电压施加至非易失性存储元件组的第一非易失性存储元件的控制栅，所述组包含至少一个选择栅；
将补偿电压施加至所述非易失性存储元件组的第二非易失性存储元件的控制栅，以至少部分地补偿从所述组的晶体管耦合至所述第一非易失性存储元件及所述第二非易失性存储元件中至少一者的电压，所述补偿电压不同于所述第一电压；及
从所述第一非易失性存储元件的浮栅及所述第二非易失性存储元件的浮栅转移电荷，同时施加所述第一电压及所述补偿电压以擦除所述第一非易失性存储元件及所述第二非易失性存储元件。
37、如权利要求36所述的方法，其中：
所述非易失性存储元件组为NAND串；
所述第一非易失性存储元件毗邻于所述至少一个选择栅；及
所述第二非易失性存储元件为所述NAND串的内部存储元件，所述补偿电压为正且至少部分地补偿从所述至少一个选择栅耦合至所述第一非易失性存储元件的电压，以至少部分地均衡所述第一非易失性存储元件及所述第二非易失性存储元件的擦除行为。
38、如权利要求36所述的方法，其中：
所述非易失性存储元件组为NAND串；
所述第一非易失性存储元件为所述NAND串的内部存储元件；及
所述第二非易失性存储元件毗邻于所述选择栅，所述补偿电压为负且至少部分地补偿从所述选择栅耦合至所述第二非易失性存储元件的电压，以至少部分地均衡所述第一非易失性存储元件及所述第二非易失性存储元件的擦除行为。
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