CN101107671A - 存储器感测电路及用于低电压操作的方法 - Google Patents

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Abstract

本发明揭示一种感测模块，其与在恒定电压条件下经由所耦合的位线感测存储器单元的传导电流的读出放大器一起操作，以将位线－位线耦合减到最小。使用通过预定周期中专用电容器两端电压降的变化而测得的所述专用电容器的放电速率来指示所述传导电流的量值。所述电压不能降至低于用于维持所述位线上恒定电压条件的电路所施加的最小电平。电压移位器用于在放电期间升高电压及在放电之后降低电压，以使得电压降的变化正确地反映放电速率而不遇到所述最小电平。

Description

存储器感测电路及用于低电压操作的方法
技术领域
本发明一般来说涉及非易失性半导体存储器，例如电可擦可编程只读存储器(EEPROM)和快闪EEPROM，且具体来说，本发明涉及具有与低电压电源一起操作的改良型感测电路的非易失性半导体存储器。
背景技术
最近，具有电荷非易失性存储能力的固态存储器，尤其是封装成小形体因数卡的EEPROM及快闪EEPROM形式的固态存储器，已成为各种移动及手持式装置、尤其是信息用具和消费电子产品中的首选存储装置。与同样也是固态存储器的RAM(随机存取存储器)不同，快闪存储器为非易失性，即使在电源关闭之后也能保留其所存储的数据。快闪存储器尽管成本较高，但目前却越来越多地应用于大容量存储应用中。基于旋转磁性媒体的常规大容量存储装置(例如硬磁盘驱动器及软磁盘)不适用于移动及手持环境。这是因为磁盘驱动器通常较为笨重，易于发生机械故障且具有高延时和高功率需求。这些不合意的特性使得基于磁盘的存储装置不适用于大多数移动及便携式应用。相反，快闪存储器，无论是嵌入式还是可拆卸卡形式，均理想地适用于移动及手持环境，因为其具有尺寸小、功率消耗低、速率高及可靠性高的特点。
EEPROM及电可编程只读存储器(EPROM)为可擦除并可将新数据写入或“编程”到其存储器单元内的非易失性存储器。二者均利用位于场效晶体管结构中的浮动(未连接)传导栅极，所述浮动传导栅极定位于半导体衬底内源极区与漏极区之间的沟道区上方。然后在浮动栅极上设置控制栅极。晶体管的阈电压特性受浮动栅极上所保持的电荷量控制。换句话说，对于浮动栅极上给定的电荷电平，存在对应的电压(阈值)，所述电压必须在导通晶体管之前被施加到控制栅极以允许其源极区与漏极区之间的传导。
浮动栅极可保持电荷范围，且因此可被编程至阈电压窗口内的任一阈电压电平。阈电压窗口的尺寸由装置的最低及最高阈电平来界定，而装置的最低及最高阈电平又对应于可编程至浮动栅极上的电荷范围。阈值窗口通常取决于存储器装置的特性、工作条件及历史。原则上，所述窗口内每一不同、可解析阈电压电平范围均可用于标识所述单元的一确定的存储状态。
用作存储器单元单元的晶体管通常通过两种机理其中之一被编程到“已编程”状态。在“热电子注入”中，施加至漏极的高电压会使电子加速穿过衬底沟道区。同时，施加至控制栅极的高电压会将热电子通过薄栅极电介质拉至浮动栅极上。在“隧穿注入”中，则是相对于衬底将高电压施加至控制栅极。通过此种方式，将电子从所述衬底拉至中间浮动栅极。
可通过多种机理来擦除存储器装置。对于EPROM，可通过紫外线辐射移除浮动栅极上的电荷来对存储器实施整体擦除。对于EEPROM，可通过相对于控制栅极在衬底上施加高电压以促使浮动栅极中的电子隧穿薄氧化层到达衬底的沟道区(即Fowler-Nordheim隧穿)来对存储器单元单元实施电擦除。通常，可逐字节地擦除EEPROM。对于快闪EEPROM，可一次电擦除整个存储器或每次电擦除一个或一个以上块，其中一个块可由512个或更多存储字节组成。
非易失性存储器单元的实例
存储器装置通常包含一个或一个以上可安装在卡上的存储器芯片。每一存储器芯片包含由例如解码器和擦除、写入和读取电路等外围电路支持的存储器单元阵列。较复杂的存储器装置还带有控制器，所述控制器执行智能和更高级的存储器操作及介接。目前有许多种在商业上很成功的非易失性固态存储器装置正为人们所使用。这些存储器装置可采用不同类型的存储器单元，每一类型存储器单元均具有一个或一个以上电荷存储元件。
图1A-1E示意性显示非易失性存储器单元的不同实例。
图1A示意性地显示非易失性存储器，其为具有用于存储电荷的浮动栅极的EEPROM单元的形式。电可擦可编程只读存储器(EEPROM)具有与EPROM类似的结构，但其另外提供一种在施加适当电压时无需曝光至紫外线辐射即会以电方式加载或自其浮动栅极移除电荷的机理。此等单元的实例及其制造方法在第5,595,924号美国专利中给出。
图1B示意性地显示兼具有选择栅极及控制或引导栅极二者的快闪EEPROM单元。所述存储器单元10具有位于源极扩散区14与漏极扩散区16之间的“分裂沟道”12。单元事实上由两个串联的晶体管T1及T2形成。T1用作具有浮动栅极20及控制栅极30的存储晶体管。浮动栅极能够存储可选数量的电荷。可流经沟道的T1部分的电流量取决于控制栅极30上的电压及驻留于中间浮动栅极20上的电荷量。T2用作具有选择栅极40的选择晶体管。当选择栅极40上的电压使T2导通时，其会允许沟道的T1部分中的电流流过源极与漏极之间。选择晶体管独立于控制栅极处的电压提供沿源极-漏极沟道的开关。一个优点在于：其可用于关断因其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍然导通的单元。另一优点在于：其允许更容易地实施源极侧注入编程。
分裂沟道存储器单元的一个简单实施例是选择栅极和控制栅极连接至同一字线，如图1B中的虚线所示意性显示。此通过将一电荷存储元件(浮动栅极)定位于沟道的一部分上方并将一控制栅极结构(其为一字线的一部分)定位于另一沟道部分上方及所述电荷存储元件上方来实现。这实际上构成具有两个串联晶体管的单元，其中一个晶体管(存储晶体管)使用所述电荷存储元件上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，而另一晶体管(选择晶体管)则仅具有字线作为其栅极。此等单元的实例、其在存储系统中的用途及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053号美国专利中给出。
图1B所示分裂沟道单元的更佳实施例是选择栅极与控制栅极相互独立且不通过其间的虚线连接。在一种实施方案中，将单元阵列中一个列的控制栅极连接至垂直于字线的控制(或引导)线。其作用是在读取或编程选定单元时无需使字线同时执行两种功能。所述两种功能是：(1)用作选择晶体管的栅极，因此需要适当的电压来导通或关断选择晶体管，及(2)通过耦合于字线与电荷存储元件之间的电场(容性)将电荷存储元件的电压驱动至所期望的电平。通常难以使用单一电压以最佳方式同时执行所述两种功能。通过分别控制控制栅极和选择栅极，字线只需执行功能(1)，而由附加的控制线执行功能(2)。此种能力使人们能够设计其中编程电压适合于目标数据的更高性能的编程。举例而言，第5,313,421号及第6,222,762号美国专利中阐述独立控制(或引导)栅极在快闪EEPROM阵列中的应用。
图1C示意性地显示另一具有双浮动栅极及独立选择栅极和控制栅极的快闪EEPROM单元。存储器单元10类似于图1B中的存储器单元10，只是其实际上具有三个串联晶体管。在所述类型的单元中，在其源极扩散区与漏极扩散区之间的其沟道上方包含两个存储元件(即T1-左和T1-右)，其间为选择晶体管T1。所述存储晶体管分别具有浮动栅极20和20′、及控制栅极30和30′。选择晶体管T2是由选择栅极40控制。在任一时刻，仅对该对存储晶体管中的一者进行读取或写入存取。在存取存储器单元T1-左时，T2及T1-右二者均导通，以允许沟道的T1-左部分中的电流流过源极与漏极之间。类似地，在存取存储器单元T1-右时，T2及T1-左导通。擦除是通过以下方式实施：使选择栅极多晶硅的一部分紧靠近浮动栅极并将相当大的正电压(例如20伏)施加至选择栅极，以使存储于浮动栅极内的电子可隧穿至所述选择栅极多晶硅。
图1D示意性地显示组织成NAND单元的存储器单元串。NAND单元50由一系列通过其源极及漏极以菊花链方式连接的存储晶体管M1、M2...Mn(n＝4、8、16或更高)组成。一对选择晶体管S1、S2通过NAND单元的源极端子54和漏极端子56控制所述存储晶体管链与外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦合至源极线。类似地，当漏极选择晶体管S2导通时，NAND单元的漏极端子耦合至存储器阵列的位线。所述链中的每一存储晶体管均具有电荷存储元件，所述电荷存储元件用于存储给定量的电荷，以表示既定存储状态。每一存储晶体管的控制栅极均具有控制栅极以用于控制读取和写入操作。选择晶体管S1、S2中每一选择晶体管的控制栅极分别通过其源极端子54及漏极端子56控制对NAND单元的存取。
当在读取及编程期间中验证NAND单元内的被寻址存储晶体管时，将为其控制栅极提供适当电压。同时，通过在控制栅极上施加充足的电压使NAND单元50内其余未被寻址的存储晶体管完全导通。通过此种方式，有效地形成从各存储晶体管的源极至所述NAND单元的源极端子54的传导路径，及类似地从各存储晶体管的漏极至所述单元的漏极端子56的传导路径。在第5,570,315、5,903,495号及第6,046,935号美国专利中对具有此种NAND单元结构的存储装置进行了阐述。
图1E示意性地显示具有用于存储电荷的介电层的非易失性存储器。其中使用介电层替代先前所述的传导性浮动栅极元件。此等利用介电存储元件的存储装置已由Eitan等人阐述于“NROM：ANovel Localized Trapping，2-BitNonvolatile Memory Cell)”(IEEE Electron Device Letters，第21卷，No.11，2000年11月，第543-545页)中。ONO介电层延伸跨越源极扩散区与漏极扩散区之间的沟道。一个数据位的电荷集中于毗邻漏极的介电层中，另一数据位的电荷集中于毗邻源极的介电层中。举例而言，第5,768,192号和第6,011,725号美国专利揭示一种具有夹于两个二氧化硅层之间的陷获电介质的非易失性存储器单元。多状态数据存储是通过分别读取电介质内的空间上分离的电荷存储区域的二进制状态来实施。
存储器阵列
存储器装置通常由布置成行和列且可由字线和位线寻址的二维存储器单元阵列构成。所述阵列可按照NOR型或NAND型架构形成。
NOR阵列
图2显示存储器单元NOR阵列的实例。已使用图1B或图1C所示类型的单元构建具有NOR型架构的存储装置。每行存储器单元均通过其源极及漏极以菊花链方式连接。所述设计有时称为虚接地设计。每一存储器单元10均具有源极14、漏极16、控制栅极30及选择栅极40。一行中的单元的选择栅极连接至字线42。一列中的单元的源极和漏极则分别连接至所选位线34和36。在某些其中存储器单元的控制栅极和选择栅极独立受控的实施例中，引导线36还连接一列中的单元的控制栅极。
许多快闪EEPROM装置是由其中所形成的每一存储器单元的控制栅极和选择栅极均连接在一起的存储器单元构建而成。在此种情形中，不需要引导线，且一字线仅连接沿每一行的单元的所有控制栅极和选择栅极。在第5,172,338号和第5,418,752号美国专利中揭示了所述设计的实例。在所述设计中，字线实质上执行两种功能：行选择以及向所述行中的所有单元提供用于读取或编程的控制栅极电压。
NAND阵列
图3显示例如图1D中所示存储器单元的NAND阵列的实例。沿每一列NAND单元，位线被耦合至每一NAND单元的漏极端子56。沿每一行NAND单元，源极线可连接其所有源极端子54。另外，沿一行的NAND单元的控制栅极连接至一系列对应的字线。可通过经由所连接的字线用选择晶体管控制栅极上的适当电压导通该对选择晶体管(参见图1D)来对一整行NAND单元进行寻址。在读取NAND单元的链中的存储晶体管时，所述链中的其余存储晶体管通过其相关联的字线而硬导通，因此流经所述链的电流实质上取决于存储于所读取单元中的电荷电平。在第5,570,315号、第5,774,397号及第6,046,935号美国专利中可找到NAND架构阵列的实例及其作为存储系统的一部分的操作。
块擦除
对电荷存储式存储装置进行编程只会导致向其电荷存储元件增加更多的电荷。因此，在编程操作之前，必须移除(或擦除)电荷存储元件中现有的电荷。设置有擦除电路(未展示)来擦除一个或一个以上存储器单元块。当一起(即以快闪形式)电擦除整个单元阵列或所述阵列中相当多的单元群组时，例如EEPROM等非易失性存储器即称作‘快闪’EEPROM。一旦被擦除，即可对所述单元群组进行重新编程。可一起擦除的所述单元群组可由一个或一个以上可寻址的擦除单位组成。擦除单位或块通常存储一个或一个以上数据页面，页面是编程和读取单位，但在单次操作中可编程或读取多于一个页面。每一页面通常存储一个或一个以上数据扇区，扇区的大小由主机系统界定。一实例是下述扇区：512个字节的用户数据(遵循针对磁盘驱动器而建立的标准)，加上某一数量字节的关于用户数据及/或其中存储用户数据的块的开销信息。
读取/写入电路
在寻常的双状态EEPROM单元中，建立至少一个电流断点电平，以将传导窗口划分成两个区域。在通过施加预定的固定电压来读取单元时，通过与所述断点电平(或基准电流IREF)进行比较而将其源极/漏极电流解析成存储状态。如果所读取电流高于所述断点电平的电流或IREF，则可确定所述单元处于一种逻辑状态(例如“0”状态)。反之，如果所述电流低于断点电平的电流，则可确定所述单元处于另一种逻辑状态(例如“1”状态)。因此，此一双状态单元存储一个数字信息位。通常提供可在外部编程的基准电流源作为存储器系统的一部分来产生断点电平电流。
为提高存储器容量，随着半导体技术水平的进步，正以愈来愈高的密度制造快闪EEPROM装置。另一种提高存储容量的方法是使每一存储器单元存储多于两种状态。
对于多状态或多电平EEPROM存储器单元，传导窗口被多于一个断点划分为多于两个区域，以使每一单元能够存储多于一个数据位。由此，给定EEPROM阵列所能够存储的信息随着每一单元所能存储的状态的数量而增多。在第5,172,338号美国专利中阐述了具有多状态或多电平存储器单元的EEPROM或快闪EEPROM。
实际上，通常通过在将基准电压施加至单元的控制栅极时感测跨越所述单元的源电极和漏电极的传导电流来读取所述单元的存储器状态。因此，对于单元的浮动栅极上的每一给定电荷量，均可依据固定的基准控制栅极电压检测到对应的传导电流。类似地，可编程至浮动栅极上的电荷范围界定对应的阈电压窗口或对应的传导电流窗口。
或者，替代检测所划分电流窗口中的传导电流，可在控制栅极处为给定的受试存储器状态设定阈电压，然后检测传导电流低于还是高于阈电流。在一种实施方案中，通过检查传导电流经过位线电容放电的速率来相对于阈电流检测传导电流。
图4针对浮动栅极在任一时刻可选择性存储的四种不同电荷量Q1-Q4来显示源极-漏极电流ID与控制栅极电压VCG之间的关系。这四条ID对VCG实线曲线代表可编程至存储器单元的浮动栅极上的四种电荷电平，其分别对应于四种可能的存储器状态。举例而言，多数单元的阈电压窗口可介于0.5伏至3.5伏之间。通过将阈值窗口划分为5个各间隔0.5伏的区域可定界6种存储器状态。举例而言，如果如图所示使用2μA的基准电流IREF，则以Q1编程的单元可被视为处于存储器状态“1”中，因为其曲线在由VCG＝0.5伏和1.0伏定界的阈值窗口区域内与IREF相交。类似地，Q4处于存储器状态“5”中。
从以上描述可以看出，使存储器单元存储的状态愈多，其阈值窗口划分得愈精细。此编程及读取操作中将需要更高的精度，以便能够达到所要求的分辨率。
第4,357,685号美国专利揭示了一种编程双状态EPROM的方法，其中，在将单元编程至给定状态时，其会经受连续的编程电压脉冲，每次向浮动栅极增加递增的电荷量。在脉冲之间，回读或验证所述单元以确定其相对于断点电平的源极-漏极电流。在已验证电流状态达到所期望状态时，停止编程。所用编程脉冲系列可具有递增的周期和幅值。
现有技术的编程电路仅施加编程脉冲以从已擦除状态或接地状态分步穿过阈值窗口，直至到达目标状态。实际上，为实现足够的分辨率，所划分或定界的每一区域将至少需要约5个编程步骤来遍历阈值窗口。所述性能对于双状态存储器单元是可接受的。然而，对于多状态单元，所需步骤数量随着分区数量而增加，因此，必须提高编程精度或分辨率。举例而言，16状态单元可能平均需要至少40个编程脉冲方可编程至目标状态。
图5示意性显示具有典型布置的存储器阵列100的存储器装置，其可由读取/写入电路170经由行解码器130及列解码器160来存取。如结合图2和图3所示，存储器阵列100中的存储器单元的存储晶体管可通过一组所选字线及位线来寻址。行解码器130选择一个或一个以上字线，列解码器160则选择一个或一个以上位线，以向所寻址的存储晶体管的相应栅极施加适当的电压。提供读取/写入电路170来读取或写入(编程)所寻址存储晶体管的存储器状态。读取/写入电路170包含若干可通过位线连接到阵列中的存储元件的读取/写入模块。
影响读取/写入性能及准确度的因素
为提高读取和编程性能，并列读取或编程阵列中的多个电荷存储元件或存储晶体管。因此，一起读取或编程一存储元件逻辑“页面”。在现有存储器架构中，行通常包含数个交错页面。一页面中的所有存储元件将被一起读取或编程。列解码器将选择性地将所述交错页面的每一者连接至对应数量的读取/写入模块。举例而言，在一个实施方案中，将存储器阵列设计为具有532字节(512字节加上20字节的开销)的页面大小。如果每一列包含一漏极位线且每行具有两个交错页面，则共计8512个列，其中每一页面均与4256个列相关联。将存在4256个可连接的感测模块来并列读取或写入所有偶数位线或奇数位线。通过此种方式，可从所述存储元件页面读取或向所述存储元件页面编程由4256个位(即532个字节)的并列数据组成的页面。构成读取/写入电路170的读取/写入模块可布置成各种不同的架构。
如前文所述，常规的存储装置通过以一种大规模并列方式进行操作来改良读取/写入操作。此种方法会改良性能，但对读取和写入操作的准确度的确有影响。
一个问题是源极线的偏压误差。此问题对于其中大量存储器单元使源极在一条源极线中一起捆扎接地的存储器架构而言尤为尖锐。对所述具有共享源极的存储器单元的并列读取会致使相当大的电流流经所述源极线。由于所述源极线中的电阻有限，此又在真实大地与每个存储器单元源电极之间导致明显的电位差。在感测过程中，施加于每个存储器单元的控制栅极上的阈电压是相对于其源电极，而系统电源则是相对于真实大地。因此，由于源极线偏压误差的存在，感测可能会变得不准确。
另一个问题与位线-位线耦合或串扰有关。此一问题对于间隔紧密的位线的并列感测而言变得更加尖锐。避免位线-位线串扰的一种常规解决方案是将其它位线接地的同时同时感测所有偶数位线或所有奇数位线。此种由两个交错页面组成一行的架构有助于避免位线串扰并缓解密集放置读取/写入电路页面的问题。页面解码器用于将所述组读取/写入模块多路复用至偶数页面或奇数页面。通过此种方式，每当一组位线正被读取或编程时，可将交错的组接地，以消除偶数位线与奇数位线之间的串扰，但不消除各奇数线或各偶数线之间的串扰。
然而，此种交错页面架构至少有三个方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成由一字线相连的或位于一行中的存储器单元的读取或编程，需要两次读取或两次编程操作。第三，其在解决例如当在不同时刻(例如分别在奇数页面和偶数页面中)编程两个处于浮动栅极电平的相邻电荷存储元件时所述两个相邻电荷存储元件之间的场耦合等其它干扰影响方面也非最佳。
随着存储器晶体管之间的间距越来越紧密，相邻场耦合问题变得愈加突出。在存储晶体管中，电荷存储元件夹于沟道区与控制栅极之间。在所述沟道区中流动的电流是由所述控制栅极及电荷存储元件处的场所产生的合成电场的函数。随着密度不断增大，所形成的存储晶体管越来越近。因此，相邻电荷元件的场明显地作用于受影响单元的合成场。相邻场取决于编程至相邻元件的电荷存储元件中的电荷。此种干扰场具有动态性质，因为其随相邻元件的编程状态而改变。因此，受影响的单元在不同时刻可能会有不同的读取结果，此取决于相邻元件的变化状态。
常规的交错页面架构加剧了由相邻浮动栅极耦合所导致的误差。由于偶数页面和奇数页面彼此独立地编程和读取，因而可能会在一组条件下对页面进行编程、但在完全不同的一组条件下回读所述页面，此取决于与此同时对于涉页面上已发生什么。随着密度的增加，读取误差将变得更加严重，此要求对多状态实施方案进行更为准确的读取操作和更为粗略的阈值窗口划分。此会造成性能损失，且使多状态实施方案的潜在容量受到限制。
因此，普遍需要提供高性能的高容量非易失性存储器。尤其需要提高可有效解决上述问题的具有改良读取和编程性能的高容量非易失性存储器。
发明内容
对大容量、高性能非易失性存储装置的这些需求通过利用具有大页面读取/写入电路对相应的存储器单元页面进行并行读取和写入而得到满足。特定来说，高密度芯片集成中所固有的、可在读取和编程中引入误差的干扰影响得以消除或最小化。
源极线偏压是一种由读取/写入电路的接地环路中非零电阻引入的误差。所述误差是在电流流动时由电阻两端的电压降所引起。根据本发明的一个方面，通过具有用于多遍感测特性及技术的读取/写入电路来实现降低源极线偏压的方法。在并列地感测存储器单元页面时，每一遍均有助于识别并关闭其传导电流高于给定分界电流值的存储器单元。所识别出的存储器单元是通过将其相关联位线拉至地电平而关闭。
在一个实施方案中，给定的分界电流值高于常规单遍感测的断点电流值。或者，给定的分界电流值渐近收敛于与常规单遍感测相关联的断点电流值。通过此种方式，因消除了更高电流单元所产生的影响而明显降低了电流总量，由此使后续遍中的感测更少地受到源极线偏压的影响。
根据一个较佳实施例，电流状态是在第一遍中通过将其每一传导电流与给定分界电流值进行比较来识别。
根据另一较佳实施例，更高的电流状态是在第一遍中通过使用受控电流源对每个位线进行预充电来识别。此通过由预充电电路用作受控电流源且将所提供电流限定至所述分界电流值来实现。通过此种方式，所述传导电流超出分界电流值的存储器单元的电流流尽的速率将快于预充电电路可对其相关联位线进行充电的速率。因此，所述高电流存储器单元会因其位线不能够充电而被识别出来，并将因此被排除而不能参与后续各遍感测。
根据又一较佳实施例，更高电流状态是通过包括与给定分界电流值进行比较及进行受控预充电的多遍感测来加以识别。
根据再一较佳实施例，已被检测出其电流高于预定分界电平的存储器单元不必在检测之后使其位线立即接地，而是对其进行接地标记或启用。只有在已完成对所述页面的所有存储器单元的检测或感测之后，才将所有被标记或启用的位线锁存接地。通过此种方式，将与被锁存接地的位线相关联的可能的大电压摆动限制在感测操作之外的一周期内。此将使被锁存接地的位线对所述页面中任何仍在接受感测和检测的存储器单元的任何干扰影响最小化。
另一种误差是由位线之间的容性耦合引起。根据本发明的另一方面，存储装置及其方法可实现对多个存储器单元的并列感测，同时使由位线-位线耦合或串扰所引起的误差最小化。实质上，正被并列感测的多条位线的位线电压受到控制以使得在正感测其传导电流时，每个相邻位线对之间的电压差均基本上与时间无关。当施加所述条件时，所有因不同位线的电容而引起的位移电流均会下降，因为其均取决于随时间变化的电压差。
在较佳实施例中，此是通过并列感测电路来实现，所述并列感测电路还可保证所连接的位线中任一相邻位线对的电位差均与时间无关。
现有技术的感测包括确定传导电流因位线电容所致对等效电容器放电的速率。此将与在被箝位的位线电压下进行感测的本发明特征相抵触。
根据本发明的另一方面，感测电路及方法可通过记录存储器单元的传导电流对与所述位线无关的给定电容器进行放电或充电的速率来确定所述存储器单元的传导电流。此将允许使用与存储器阵列的架构无关(即与位线电容无关)的最佳感测电路及方法。更重要的是，其允许在感测期间对位线电压进行箝位以避免位线串扰。
形成为高密度集成电路形式的非易失性存储器的一种固有误差是由邻近电荷存储元件的场耦合所造成。各个存储器单元不仅受到来自其身存储元件的场的影响，而且也受到邻近单元的存储元件的场的影响。根据本发明的另一方面，通过使编程与读取之间每个单元的场环境的变化最小化，来使外来邻近场所造成的误差最小化。此通过对其一页面中所有邻近存储器单元一起进行编程来实现。由于对各个存储器单元及其邻近单元一起进行编程，因而此将确保各个单元从被编程的时间到其被读取的时间所经受的场环境变化最小。通过此种方式，在验证编程期间发生的误差由读取期间相同的误差来抵消，因而使误差得以减小且使其数据相关性降低。
根据本发明的另一方面，使用其特性代表并列操作的读出放大器群体的基准读出放大器来跟踪环境及系统变化并控制所述读出放大器群体，以使其不受所述变化的影响。所述读出放大器群体中的每一者均具有取决于一组共用参数及一组控制信号的预定特性。与所述读出放大器群体共享共用环境的基准电路经构建以根据所述共用环境来校准所述组共用参数并相应地产生所述组控制信号，以便控制所述读出放大器群体中的每一者以将其预定特性付诸实施。
根据本发明的又一方面，通过存储器单元对能够以低于2伏的电源电压操作的读出放大器中专用电容器进行放电的速率来测量所述存储器单元的传导电流。
在较佳实施方案中，所述速率是由在预定周期后所述电容器两端电压降的变化来给出。然而，如果当互连位线上的电压状态阻止所述电压降超出预定最低电压限值时，所述电压降的动态范围将减小并由在放电开始时的电压(其通常是电源电压Vdd)及最低电压限值VLIMIT来定界。在所述动态范围内将设定基准电压，所述基准电压对应于用于比较的基准电流。所述基准电压比较是通过提供其栅极导通电压作为基准电压的晶体管来实现。如果是p晶体管，则所述导通电压表示为Vdd-|VTP|，因而当放电电压降至或低于所述电平时，所述p晶体管将导通或者“跳闸”。为使所述导通电压位于所述动态范围内，必须满足条件(Vdd-|VTP|)＞VLIMIT。然而，当电源电压降低时，可能会出现两个问题。首先，此时是在对应减小的动态范围内进行所述基准电压比较。第二，较佳的跳闸点电压可能处于所述减小的动态范围之外。举例而言，当Vdd过低以致使(Vdd-|VTP|)＜VLIMIT时，由于导通电压低于VLIMIT，因而所述p晶体管再也不能跳闸。
本发明提供一种电压移位装置将放电电容器的电压升高预定量，以使所述动态范围的上限升高ΔV，从而具有足够的电压降动态范围，从而在与对应于基准传导电流的基准电压进行比较时提供足够的分辨率。在预定周期之后，将所述电容器与存储器单元解耦合，藉以移除VLIMIT限制，且在与基准电压(其可低于VLIMIT)相比较之前使电压降减小相同的预定量ΔV。通过此种方式，甚至当基准电压(例如(Vdd-|VTP|))低于VLIMIT时，所述读出放大器也能够以低电源电压进行操作。
在另一实施例中，甚至在具有足够电源电压的情形中，也可构建所述电压移位器来提供增大的动态范围，以便可在其中进行电压比较以感测存储器单元的传导电流。
在又一实施例中，检测电源电压以确定其是否降至低于预定电平，在降至低于预定电平情况下，将激活所述电压移位器来使所述读出放大器在低电源电压条件下能够正确工作。
根据下文对本发明较佳实施例的说明，将会了解本发明的其它特征及优点，下文说明应结合附图来阅读。
附图说明
图1A-1E示意性地显示非易失性存储器单元的不同实例。
图2显示NOR存储器单元阵列的实例。
图3显示例如图1D中所示的存储器单元NAND阵列的实例。
图4针对浮动栅极在任一时刻可存储的四种不同电荷量Q1-Q4来显示源极-漏极电流与控制栅极电压之间的关系。
图5示意性地显示存储器阵列的典型布置，所述存储器阵列可由读取/写入电路经由列解码器及列解码器来存取。
图6A示意性地显示根据本发明的实施例具有用于并列读取和编程存储器单元页面的读取/写入电路的存储器装置。
图6B显示图6A所示存储装置的较佳布置。
图7A显示由具有有限对地电阻的源极线中流动的电流引起的源极电压误差问题。
图7B显示由源极线电压降引起的存储器单元阈电压电平误差。
图8显示4状态存储器中存储器单元页面的实例性群体分布。
图9为显示根据本发明的实施例用于降低源极线偏压的多遍式感测方法的流程图。
图10为显示根据本发明较佳实施例的多遍式感测模块的示意图。
图11为显示图10所示多遍式感测模块的操作的流程图。
图12显示三条相邻位线及其之间的容性耦合效应。
图13A为显示可在降低位线-位线耦合的同时进行感测的方法的流程图。
图13B为显示图13A所示感测步骤的更为详细的实施例的流程图。
图14显示实施本发明各个方面的较佳感测模块。
图15(A)-图15(K)为图14所示感测模块的时序图。
图16A为显示可降低由邻近浮动栅极耦合引起的误差的编程及读取方法的流程图。
图16B为显示图16A所示发明性步骤的较佳实施例的流程图。
图17显示与图6A及图6B所示存储器阵列类似的存储器阵列，不同之处是其架构使每一行存储器单元组织成存储器单元的左页面和右页面。
图18显示感测模块的另一较佳实施例。
图19(A)-图19(K)为图18所示感测模块的时序图。
图20为显示图18所示感测模块的操作的流程图。
图21A示意性地显示为读出放大器群体提供基准控制信号的基准读出放大器。
图21B显示提供两个实例性基准控制信号(例如BLX及STB)的基准读出放大器。
图22显示BLX信号发生器的较佳实施例。
图23示意性地显示优选的STB信号发生器，其用于产生选通信号以控制所述读出放大器群体的感测时间。
图24显示感测模块的另一较佳实施例，其尤其适合于以低电源电压来操作。
图25(A)-25(N)是图24所示感测模块的时序图；
图26显示又一实施例，其中电压移位器仅在电源电压降至低于预定电平时才启用。
具体实施方式
图6A示意性地显示根据本发明一个实施例的具有用于并列读取和编程存储器单元页面的读取/写入电路的存储器装置。所述存储器装置包含二维存储器单元阵列300、控制电路310及读取/写入电路370。存储器阵列300可由字线经由行解码器330及由位线经由列解码器360进行寻址。读取/写入电路370包含多个感测模块380，并可实现存储器单元页面的并列读取或编程。在其中将行存储器单元划分为多个页面的实施例中，提供页面多路复用器350将各读取/写入电路370多路复用至各个页面。
控制电路310与读取/写入电路370协作，以对存储器阵列300执行存储器操作。控制电路310包含状态机312、单片地址解码器314及功率控制模块316。状态机312对存储器操作提供芯片级控制。单片地址解码器314在主机或存储器控制器所用地址与解码器330及370所用硬件地址之间提供地址接口。
功率控制模块316控制在存储器操作期间提供至字线及位线的功率和电压。
图6B显示图6A所示紧凑型存储元件的较佳结构。各外围电路对存储器阵列300的存取是以对称形式在所述阵列的对置侧上实施，由此将每侧上的存取线和电路的密度减半。因此，行解码器被分成行解码器330A及330B，且列解码器被分成列解码器360A及360B。在其中将行存储器单元划分成多个页面的实施例中，页面多路复用器350被分成页面多路复用器350A及350B。类似地，读取/写入电路被分成自阵列300底部连接至位线的读取/写入电路370A及自阵列300顶部连接至位线的读取/写入电路370B。通过此种方式，实质上将读取/写入模块的密度并因而将感测模块380的密度减半。
源极线误差管控
在感测存储器单元时操作的一个可能问题是源极线偏压。当并列感测大量存储器单元时，其组合电流可在具有有限电阻的接地环路中导致使明显的电压降。此将形成源极线偏压，所述源极线偏压会在应用阈电压感测的读取操作中引起误差。
图7A显示由具有有限对地电阻的源极线中流动的电流所引起的源极电压误差问题。读取/写入电路370对存储器单元页面进行同时操作。各读取/写入电路中的每个感测模块380均通过位线36耦合至对应的单元。举例而言，感测模块380感测存储器单元10的传导电流i1(源极-漏极电流)。传导电流通过位线36从感测模块流入存储器单元10的漏极，并从源极14流出，然后穿过源极线34流至大地。在集成电路芯片中，存储器阵列中各单元的源极全部连在一起作为源极线34的多条支路，源极线34连接至存储器芯片的某外部接地焊盘(例如Vss焊盘)。即便当使用金属条带降低源极线的电阻时，在存储器单元的源电极与接地焊盘之间仍存在有限的电阻R。通常，接地环路电阻R为50Ω左右。
对于正被并列感测的整个存储器页面而言，流经源极线34的总电流为所有传导电流之和，即iTOT＝i1+i2+...+iP。通常，每个存储器单元所具有的传导电流均取决于编程到其电荷存储元件内的电荷数量。对于存储器单元的给定控制栅极电压，少量的电荷即会产生相对较高的传导电流(参见图4)。当存储器单元的源电极与接地焊盘之间存在有限电阻时，电阻两端的电压降由Vdrop＝iTOTR得出。
举例而言，如果4,256条位线分别以1μA的电流同时放电，则源极线的电压降将等于4000条线×1μA每条线×50Ω∽0.2伏。在感测存储器单元的阈电压时，所述源极线偏压将导致0.2伏的感测误差。
图7B显示源极线电压降所引起的存储器单元阈电压电平误差。提供至存储器单元10的控制栅极30的阈电压VT是相对于GND。然而，存储器单元所承受的有效电压VT是其控制栅极30与源极14之间的电压差。在所提供的VT与有效VT之间存在约Vdrop的差值(忽略从源极14到源极线的较小电压降影响)。在感测存储器单元的阈电压时，所述Vdrop或源极线偏压将会导致例如0.2伏的感测误差。所述偏压不能容易地消除，因为其具有数据相关性，即取决于所述页面存储器单元的存储状态。
根据本发明的一个方面，利用具有多遍感测性能及技术的读取/写入电路来实现降低源极线偏压的方法。每一遍均有助于识别并关闭其传导电流高于给定分界电流值的存储器单元。通常，通过每一遍感测，给定的分界电流值渐近收敛于常规单遍感测的断点电流值。通过此种方式，由于更高电流单元已被关闭，因而后续遍中的感测会更少受到源极线偏压的影响。
图8显示4状态存储器的存储器单元页面的实例性群体分布。每个存储器状态群集均在彼此清楚分离的传导电流ISD范围内进行编程。举例而言，断点381是两个分别代表存储器状态“1”和“2”的群集之间的分界电流值。在常规的单遍式感测中，存储器状态“2”的必要条件是其具有小于断点381的传导电流。在图8中，假如没有源极线偏压，则相对于所提供的阈电压VT的群体分布将由带有实线的曲线给出。然而，由于源极线偏压的误差，每个存储器单元在其控制栅极处的阈电压均会因所述源极线偏压而升高。此意味着需要施加更高的控制栅极电压来补偿所述偏压。在图8中，源极线偏压致使所述分布(虚线)向更高的所提供的VT偏移。对于更高存储器状态(更低的电流)，偏移将会更大。如果断点381是设计用于无源极线误差的情形，则源极线误差的存在将使状态“1”的具有传导电流的尾端的某些部分出现在非导通区域中，此意味着高于断点381。此将致使某些“1”状态(传导较强)会被错误地界定为“2”状态(传导较弱)。
举例而言，所述多遍式感测可构建为两遍(j＝1至2)。在第一遍之后，识别出传导电流高于断点381的那些存储器单元并通过关断其传导电流而将其清除。一种关断其传导电流的较佳方式是将其位线的漏极电压设定为地电平。仍然参看图7A，此将有效地清除由断点381界定的所有更高电流状态，从而得到低得多的iTOT并由此得到低得多的Vdrop。在第二遍(j＝2)中，由于导致源极线偏压的高电流状态被清除，因而用虚线表示的分布将接近于用实线表示的分布。因此使用断点381作为分界电流值的感测将不会把“1”状态误当作“2”状态。
与常规的单遍式方式相比，所述双遍式方式会相当大地降低将某些“1”单元误识别为“2”或更高单元的可能性。
也设想多于两遍，然而随着遍数的增加所获得的回报将减弱。此外，每一遍可具有相同的分界电流，或者随着每一连续的遍，所用分界电流收敛于在常规单遍感测中通常所用的断点。
图9为流程图，其显示一种根据本发明一个实施例用于降低源极线偏压的多遍式感测方法。
步骤400：对于存储器单元页面，首先将一操作组的存储器单元设定为等于所述存储器单元页面。
步骤410：开始多遍感测j＝1至N。
步骤420：设定分界电流值I0(j)，其中在第一遍j＞1之后，I0(j)小于或等于前一遍j-1的值，即I0(j)≤I0(j-1)。
步骤430：确定所述操作组中其传导电流高于分界电流值I0(j)的那些存储器单元。
步骤440：禁止其传导电流高于分界电流值I0(j)的存储器单元中的电流进一步流动。
步骤450：将所述操作组的存储器单元设定为等于其传导电流尚未被禁止的其余存储器单元。如果j＜N，则返回步骤410，否则继续进行至步骤460。
步骤460：读出所述存储器单元页面的状态。
步骤470：结束。
图10为示意图，其显示本发明较佳实施例的多遍式感测模块。
多遍式感测模块380通过所耦合的位线36来感测存储器单元10的传导电流。其具有可选择性连接多个元件的感测节点481。首先，隔离晶体管482在由信号BLS启用后将位线36连接至感测节点381。预充电电路484耦合至感测节点481。预充电电路484在被启用后会使位线电压达到适于进行感测的预定漏极电压。同时，所述存储器单元的控制栅极设定为对应于所考虑的给定存储器状态的预定阈电压VT(i)。此将引起在存储器单元10内流动的源极-漏极传导电流，其可自所耦合的位线36感测出。当所述存储器单元的源极与漏极之间存在标称电压差时，所述传导电流是编程至所述存储器单元内的电荷及所施加VT(i)的函数。
此后，读出放大器390连接至所述感测节点以感测存储器单元10中的传导电流。单元电流鉴别器394用作电流电平鉴别器或比较器。其确定传导电流是高于还是低于给定的分界电流值I0(j)。如果其高于I0(j)，则锁存器396被设定为预定状态。下拉电路486会响应锁存器396被设定为预定状态(例如INV变为HIGH)而激活。此会将感测接点481并由此将所连接位线36下拉至接地电压。无论控制栅极电压如何，此均将禁止存储器单元10中传导电流的流动，因为在其源极与漏极之间将不存在电压差。
通常，将存在正由对应数量的多遍式感测模块380操作的存储器单元页面。
页面控制器498为每一感测模块提供控制及定时信号。在一个实施例中，将页面控制器498构建为图6A所示控制电路310中状态机312的一部分。在另一实施例中，所述页面控制器为读取/写入电路370的一部分。页面控制器498使每一多遍式感测模块380循环经过预定的遍数(j＝1至N)并还为每一遍提供预定的分界电流值I0(j)。如在下文中结合图13可以看出，分界电流值还可被构建为感测时间周期。在最末遍后，页面控制器498用信号NCO启用传输栅极488，以将感测接点481的状态作为所感测数据读取至读出总线499。总计，将从所有多遍式模块380读出感测资料页面。
图11为流程图，其显示图10所示多遍式感测模块的操作。
步骤400：对于具有分别耦合至其的位线的存储器单元页面，首先将一操作组的存储器单元设定为等于所述存储器单元页面。
步骤402：将所述操作组的存储器单元的各位线充电至预定的电压范围内。
步骤410：开始多遍感测j＝1至N。
步骤412：从所述操作组的存储器单元的处于预定电压范围内的各个位线开始。
步骤420：设定分界电流值I0(j)，其中在第一遍j＞1之后，I0(j)小于或等于前一遍j-1中的值，即I0(j)≤I0(j-1)。
步骤430：确定所述操作组中其传导电流高于分界电流值I0(j)的那些存储器单元。
步骤440：禁止其传导电流高于分界电流值I0(j)的那些存储器单元中的电流进一步流动。
步骤452：将所述操作组的存储器单元设定为等于其位线尚未被锁存及拉至地电平的其余存储器单元。如果j＜N，则返回步骤410，否则继续进行至步骤460。
步骤460：感测所述存储器单元页面的状态。
步骤470：结束。
在位线-位线耦合控制情况下的感测
图12显示三条相邻位线及其之间的容性耦合效应
存储器单元10-0具有两个相邻的存储器单元10-1和10-2。类似地，三条相邻的位线36-0、36-1及36-2分别耦合至所述三个存储器单元。每个位线分别具有其自身电容CBL0、CBL1及CBL2。相邻位线对36-0与36-2具有互电容CBL02。
相邻位线对36-0与36-2具有互电容CBL02。
可以看出，由于各电容的存在，可能会有各种电流支路。
特定来说，由每一位线的自身电容所引起的电流将形成：
iBLC0＝CBL0d/dtVBL0，
iBLC1＝CBL1d/dtVBL1，
iBLC2＝CBL2d/dtVBL2。
类似地，由相邻位线对36-0和36-1所引起的交叉电流为：
iBLC01＝CBL01d/dt(VBL0-VBL1)，及，
iBLC02＝CBL02d/dt(VBL0-VBL2)。
存储器单元10-0的传导电流为：
iCELL∽iBL0+[iBLC00+iBLC01+iBLC02]。
以上给出的单元电流为近似值，因为其仅包括来自相邻位线的成分。通常，对于位线BL0，将还存在由左侧的非相邻位线所产生的电容CBL03及由右侧的非相邻位线所产生的电容CBL04。类似地，在非相邻位线BL1与BL2之间将存在互电容CBL12。这些电容将影响位移电流，这取决于每个电容器两端变化的电压。据估计，来自非相邻位线的成分达到来自相邻位线的成分的10％。
同时，由于感测模块380耦合至位线(参见图10)，因而其所感测到的电流为iBL0，由于来自不同位线电容的电流成分，iBL0相同于iCELL。
一种现有技术的解决方案是在感测存储器单元且同时将相邻单元的位线接地。存储器单元中的传导电流是通过记录经所耦合位线的电容放电的速率来感测。因此，传导电流可根据位线电压的变化速率得出。参看图12，此意味着在正感测位线BL0 36-0上的传导电流的同时，将相邻位线BL1 36-1上的电压VBL1及相邻位线BL2 36-2上的电压VBL2设定为零。通过关断相邻位线中的电流，会消除相邻位线之间的串扰。然而，由于此种现有技术感测会导致随时间而变的VBL0＝VBL0(t)，且根据上文给出的方程式，BL0相对于地的自身电容变为CBL00+CBL01+CBL02。此种现有技术感测也未消除由非相邻位线所造成的位移电流，例如与CBL03、CBL04及CBL12相关联的位移电流。尽管所述电流的量值较小，但却可观。
根据本发明的另一方面，存储器装置及其方法会实现对多个存储器单元的并列感测，同时使因位线-位线耦合所引起的误差最小化。实质上，耦合至多个存储器单元的多条位线的位线电压受到控制以使得在正感测其传导电流时，每个相邻位线对之间的电压差基本上与时间无关。在施加了所述条件后，由各位线电容所引起的电流全部消失，因为其均取决于随时间而变的电压差。因此，根据上述方程式，由于[iBLC00+iBLC01+iBLC02]＝0，因而从位线感测到的电流与单元的电流完全一致，例如iBL0与iCELL。
图13A为流程图，其显示在降低位线-位线耦合的同时进行感测的方法
步骤500：将位线耦合至存储器单元页面中的每个单元，以感测其传导电流。
步骤510：将每一位线充电至处于预定电压范围内的位线电压。
步骤520：控制每一位线的位线电压，以使每个相邻位线对之间的电压差基本上与时间无关。
步骤530：在控制所述位线的同时，感测经过每一位线的传导电流。
步骤540：结束。
根据本发明的另一方面，尽管存在恒定电压条件，感测电路及方法仍允许通过记录给定电容器的电压变化速率来确定存储器单元的传导电流。
图13B为流程图，其显示图13A所示感测步骤530的更为详细的实施例。
步骤532：在控制位线的同时，通过使用流经每一位线的传导电流改变给定电容器两端的电压来感测所述传导电流。
步骤534：根据所述给定电容器两端电压的变化速率来确定传导电流。
图14显示实施本发明各个方面的较佳感测模块。
感测模块480包含位线隔离晶体管482、位线下拉电路486、位线电压箝位器610、读出总线转移栅极488及读出放大器600。
在位线隔离晶体管482由信号BLS启用后，感测模块480可连接至存储器单元10的位线36。感测模块480借助读出放大器600感测存储器单元10的传导电流，并将读取结果锁存为感测节点481处的数字电压电平SEN2，并将其输出至读出总线499。
读出放大器600实质上包含第二电压箝位器620、预充电电路640、鉴别器或比较电路650及锁存器660。鉴别器电路650包含专用电容器652。
感测模块480类似于图10中所示的多遍式感测模块380。然而，在图14中，将预充电电路640构建为具有将在下文中描述的弱上拉特性。此用作另一方式来识别所述具有较高电流的单元以出于降低源极线偏压误差的目的而将其关断。
感测模块480还具有其它用于降低位线-位线耦合的特性。此通过在感测期间保持位线电压与时间无关来实现。此通过位线电压箝位器610来实现。如下文所述，第二电压箝位器620保证位线电压箝位器610在所有感测条件下均正常工作。同时，感测不是通过现有技术中记录因传导电流所致的位线电容放电速率的方法来完成，而是通过记录由读出放大器600所提供的专用电容器652的放电速率来完成。
感测模块480的一个特性是在感测期间将恒定电压源纳入位线以避免位线-位线耦合。此较佳由位线电压箝位器610来实现。位线电压箝位器610如同二极管箝位器那样操作，其中晶体管612与位线36串联。其栅极被偏压至高于其阈电压VT的等于所期望位线电压VBL的恒定电压BLC。通过此种方式，其将位线与感测节点481隔离开并为位线设定恒定电压电平，例如所期望值VBL＝0.5至0.7伏。通常，将位线电压电平设定为如下电平：其低至足以避免长预充电时间，而又高至足以避免大地噪声及其它因素。
读出放大器600感测流过感测节点481的传导电流并确定传导电流是高于还是低于预定值。读出放大器将数字形式的所感测结果作为感测节点481处的信号SEN2输出至读出总线499。
数字控制信号INV(其实质上是信号SEN2的反相状态)也被输出以用于控制下拉电路486。在所感测传导电流高于预定值时，INV将为HIGH(高)，同时SEN2将为LOW(低)。所述结果通过下拉电路486得到加强。下拉电路486包含受控制信号INV控制的n-晶体管487。
感测模块480的操作和定时将参考图14及时序图15(A)-15(K)来加以说明。图15(A)-15(K)划分为阶段(1)-(9)。
阶段(0)：设置
感测模块480通过启用信号BLS(图15(A)(0))连接至位线36。电压箝位器由BLC启用。(图15(B)(0))预充电电路640由控制信号FLT(图15(C)(0))启用以作为有限电流源。
阶段(1)：受控预充电
读出放大器600是由将信号INV经由晶体管658拉至地电平的复位信号RST(图15(D)(1))进行初始化。因此在复位后，INV被设定为LOW。同时，p-晶体管663将互补信号LAT拉至Vdd或HIGH(图15(F)(1))。
隔离栅极630由n晶体管634构成，其受信号LAT控制。因此在复位之后，所述隔离栅极经启用以将感测节点481连接至读出放大器的内部感测节点631，且信号SEN2将与内部感测节点631处的信号SEN相同。
预充电电路640通过内部感测节点631及感测节点481对位线36预充电预定的时间周期。此将使位线达到适于感测其中的传导状态的最佳电压。
预充电电路640包含受控制信号FLT(“FLOAT”)控制的上拉p-晶体管642。位线36将被上拉至由位线电压箝位器610设定的所期望位线电压。上拉速率将取决于位线36中的传导电流。传导电流越小，上拉越快
图15(H1)-15(H4)分别显示传导电流为700nA、400nA、220nA及40nA的存储器单元的位线电压。
如果关断其传导电流高于预定值的存储器单元且消除其对源极线偏压的影响，则由源极线偏压所引起的感测误差将会最小化，在前文中已结合图7-11对此进行了阐述。
根据本发明的另一方面，预充电电路640构建成具备两种功能。一个功能是将位线预充电至最佳感测电压。另一功能是帮助识别传导电流高于预定值的那些存储器单元以供进行D.C.(直流)感测，以消除其对位线偏压的影响。
D.C.感测是通过提供预充电电路来实现的，所述预充电电路的行为如同电流源以向位线提供预定电流。用于控制p-晶体管642的信号FLT可“编程”流经预充电电路640的预定电流。举例而言，FLT信号可由电流镜产生，其中将基准电流设定为500nA。当p-晶体管642构成电流镜中的镜像支路时，其也将于其中具有相同的500nA投掷。
图15(I1)-15(I4)显示4个实例性位线上的电压，所述实例性位线分别连接至具有传导电流700nA、400nA、220nA及40nA的存储器单元。举例而言，当预充电电路640为具有限值500nA的电流源时，传导电流超出500nA的存储器单元的位线电荷的泄漏速率将快于累积速率。因此，对于传导电流为700nA的位线，其电压或内部感测节点631处的信号SEN将保持接近0伏(图15(I1)(1))。反之，如果存储器单元的传导电流低于500nA，则预充电电路640将开始对位线进行充电，因而其电压将开始朝所箝位的位线电压(例如由电压箝位器610设定为0.5伏)上升。(图15(I2)(1)-15(I4)(1))。相应地，内部感测节点631将保持接近于0伏或上拉至Vdd(图15(G))。通常，传导电流越小，位线电压即越快地充电至所箝位的位线电压。因此，通过在受控预充电阶段之后检查位线的电压，即可能识别出所连接的存储器单元的传导电流是高于还是低于预定电平。
阶段(2)：D.C.锁存&从后续感测中移除高电流单元
在受控预充电阶段之后，开始初始D.C.高电流感测阶段，其中由鉴别器电路650感测信号SEN。所述感测会识别所述传导电流高于预定电平的存储器单元。鉴别器电路650包含两个串联p-晶体管654及656，所述两个串联p-晶体管654及656用作用于寄存信号INV的节点657的上拉晶体管。p-晶体管654通过读取选通信号STB变为LOW来启用，而p-晶体管656通过内部感测节点631处的信号SEN变为LOW来启用。如前文所述，高电流单元将使信号SEN接近于0伏或至少不能使其位线预充电到高至足以关断p-晶体管656。举例而言，若将弱上拉限定于500nA的电流，则将不能上拉传导电流为700nA(图15(G1)(2))的单元。当STB选通LOW来锁存时，节点657处的INV会上拉至Vdd。此将把锁存电路660设置为INV为HIGH、且LAT为LOW(图15(H1)(2))。
在INV为HIGH且LAT为LOW时，隔离栅极630被禁用，且感测节点481与内部感测节点631被隔断。同时下拉电路486将位线36(图15(I1)(2))拉至地电平。此将有效地关断位线中的任何传导电流，从而消除其对源极线偏压的影响。
因此，在感测模块480的一个较佳实施方案中，采用有限电流源预充电电路。此会提供一种附加或替代的方式(D.C.感测)来识别载送高电流的位线并将其关断，以使后续感测中的源极线偏压误差最小化。
在另一实施例中，预充电电路并非专门经组态用于帮助识别高电流位线，而是最佳化成用于在存储器系统可得到的最大电流容差内尽可能快地对位线进行上拉及预充电。
阶段(3)：恢复/预充电
在感测例如位线36等此前尚未受到下拉的位线中的传导电流之前，由信号FLT激活预充电电路以将内部感测节点631预充电至Vdd(图15(C)(3)及图15(I2)(3)-15(I4)(3))。
阶段(4)：第一次A.C.检测
就感测节点浮动且其电压在电流感测(A.C.或交流感测)过程中变化而言，此后的操作类似于结合图10-11所述的多遍式感测。图14中的改进在于：在位线电压保持恒定的条件下进行感测，以避免位线-位线耦合。
在较佳实施例中，通过确定浮动内部感测节点631处的电压降来执行A.C.(交流)感测。此通过鉴别器或比较电路650使用耦合至内部感测节点631的电容器CSA 652并考虑传导电流对其进行放电的速率来实现。在集成电路环境中，电容器652通常使用晶体管来构建。其具有可经选择以用于进行最佳电流确定的预定电容，例如30fF。分界电流值可通过适当调节放电周期进行设定，其通常处于100-1000nA的范围内。
鉴别器电路650感测内部感测节点631中的信号SEN。在每次感测之前，内部感测节点631处的信号SEN均由预充电电路640上拉至Vdd。此将把电容器652两端的电压初始设定为零。
在读出放大器600做好感测准备时，预充电电路640通过FLT变为HIGH而被禁用(图15(C)(4))。第一感测周期T1通过确定选通信号STB来设定。在所述感测期间，由导通的存储器单元引起的传导电流将对电容器进行放电。随着电容器652通过位线36中传导电流的泄放作用而进行放电，SEN将从Vdd降低。图15(G2)-15(G4)分别显示SEN信号，其对应于分别连接至其传导电流为400nA、220nA及40nA的存储器单元的剩余三个实例性位线。对于传导电流更高的存储器单元，SEN会降低得更快。
阶段(5)：第一次A.C.锁存及从后续感测中移除更高电流单元
在第一个预定感测周期结束时，SEN将已降低至某一电压，所述电压取决于位线36中的传导电流(图15(G2)(4)-15(G4)(4))。举例而言，将所述第一阶段期间的分界电流设定为300nA。电容器CSA652、感测周期T1及p-晶体管656的阈电压使对应于高于分界电流(例如300nA)的传导电流的信号SEN降到低至足以导通鉴别器电路650中的晶体管656。当锁存信号STB选通LOW时，输出信号INV将被拉至HIGH，且将由锁存器660锁存(图15(E)(5)及图15(H2))。反之，对应于低于分界电流的传导电流的信号SEN将产生不能导通晶体管656的信号SEN。在此种情况下，锁存器660将保持不变，在此种情形中，LAT保持为HIGH(图15(H3)及15(H4))。由此可以看出，鉴别器电路650可有效地确定位线36中的传导电流相对于由所述感测周期所设定的基准电流的值。
读出放大器600也包含第二电压箝位器620，其作用是使晶体管612的漏极电压保持足够高，以使位线电压箝位器610正常操作。如前文所述，位线电压箝位器610将位线电压箝位至预定值VBL，例如0.5伏，此将需要将晶体管612的栅极电压BLC设定为VBL+VT(其中VT为晶体管612的阈电压)、并使连接至感测节点481的漏极高于源极，即信号SEN2＞VBL。特定来说，在已知电压箝位器610和620的构造的条件下，SEN2应不高于(LAT-VT)或(BLX-VT)中的较小值，并且SEN应不低于所述值。在感测过程中，隔离栅极630处于穿通模式。然而，在感测期间，内部感测节点631处的信号SEN的电压从Vdd降低。第二电压箝位器620会防止SEN降低至(LAT-VT)或(BLX-VT)中的较低值。此通过受信号BLX控制的n-晶体管612来实现，其中BLX＝VBL+2VT(图15(F))。因此，通过电压箝位器610及620的作用，位线电压VBL在感测期间保持恒定，例如保持为约0.5伏。
使用专用电容器652替代现有技术中所使用的位线电容来测量电流会具有多方面的优点。首先，其会使位线变为恒压源，由此避免了位线-位线串扰。其次，专用电容器652使得能够选择对感测而言最佳的电容。举例而言，与约为2pF的位线电容相比，其可具有约为30fF的电容。较小的电容可提高感测速率，因为其放电较快。最后，与使用位线电容的现有技术方法相比，根据专用电容进行感测会使感测电路独立于存储器架构。
在另一实施例中，对电流的确定是通过与基准电流进行比较来实现，所述基准电流可由基准存储器单元的传导电流提供。此可通过将比较电流作为电流镜的一部分来实现。
所述电流确定LAT的输出由锁存电路660锁存。所述锁存电路由晶体管661、662、663及664连同晶体管666和668构成一设定/复位锁存器。p-晶体管666受控于信号RST(RESET(复位))，而n-晶体管668受信号STB(STROBE(选通)或SET*)控制。
一般来说，将有存储器单元页面受到对应数量的多遍式感测模块480的操作。对于传导电流高于第一分界电流电平的存储器单元，其LAT信号将被锁存为LOW。此又将激活位线下拉电路486将对应位线下拉至地电平，由此关断其电流。
阶段(6)：恢复/预充电
在对例如位线36等此前尚未受到下拉的位线中的传导电流进行下一次感测之前，由信号FLT激活预充电电路来将内部感测节点631预充电至Vdd(图15(C)(6)及图15(I3)(6)-15(I4)(6))。
阶段(7)：第二次感测
在读出放大器600做好感测准备时，预充电电路642通过FLT变为HIGH而被禁用(图15(C)(7))。通过确定选通信号STB来设定第二感测周期T2。
在所述感测期间，传导电流(如存在)将对电容器进行放电。随着电容器652通过位线36中传导电流的泄放作用而放电，SEN将自Vdd降低。
根据前述实例，传导电流高于300nA的存储器单元已在先前的阶段中识别出并关断。图15(G3)(7)及15(G4)(7)分别显示对应于2个分别连接至传导电流为220nA及40nA的存储器单元的实例性位线的SEN信号。
阶段(8)：第二次感测锁存
在第二预定感测周期T2结束时，SEN将已降低至某一电压，所述电压取决于位线36中的传导电流(图15(G3)(7)-15(G4)(7))。举例而言，在所述第二阶段期间将分界电流设定为100nA。在此种情况下，传导电流为220nA的存储器单元的LAT将被锁存为LOW(图15(H3)(7))，其位线随后将被拉至地电平(图15(I3)(7))。相反，传导电流为40nA的存储器单元将对预设为LAT HIGH的锁存器状态没有影响。
阶段(9)：读出至总线
最后，在感测阶段中，转移栅极488处的控制信号NCO允许将所锁存信号SEN2读出至读出总线499(图15(J)及15(K))。
页面控制器(例如也在图10中显示的页面控制器398)为每个感测模块提供控制及定时信号。
如从图15(I1)-15(I4)中可以看出，在每个感测周期期间，位线电压保持恒定。因此，根据前文的论述，容性位线-位线耦合得以消除。
图14中所示的感测模块480为其中执行三遍式感测的较佳实施例。前两遍用于识别并关断较高电流存储器单元。在已消除作用于源极线偏压的较高电流成分之后，最后一遍能够更为准确地感测传导电流范围较低的单元。
在其它实施例中，利用D.C.及A.C.遍的不同组合来实施感测操作。某些实施例甚至仅使用两遍或更多遍A.C.感测。对于不同遍而言，每次所使用的分界电流值可相同，或朝在最终遍中所用的分界电流渐近收敛。
对由邻近浮动栅极耦合引入的误差的管控
如前文所述，高密度集成电路、非易失性存储装置所固有的另一种误差是由邻近浮动栅极的耦合所引起。各存储器单元的紧密接近造成来自相邻单元的电荷元件的场干扰。根据本发明的另一方面，由此等干扰所导致的误差可通过使每个单元在编程与读取之间的场环境变化最小化而减至最小。此通过对其页面中所有邻近存储器单元一起进行编程来实现。由于各个存储器单元及其邻近单元一起进行编程，因而此可确保各个单元在被编程至被读取期间所经受的场环境变化最小。
此与在现有技术中分别编程偶数页面和奇数页面的情形相反。在所述情况下，在已对偶数页面的存储器单元进行编程后，当用用一组不同的数据对奇数页面进行编程时，由奇数页面中其相邻存储器单元产生的场可能已发生剧烈变化。
如前文所述，“页面”中同时得到编程或读取的存储器单元的数量可能因主机系统所发送或请求的数据大小而异。因此，有多种方式用于编程耦合至单一字线的存储器单元，例如：(1)分别编程偶数位线及奇数位线，其可包含上页面编程及下页面编程，(2)编程所有位线(“所有位线编程”)，或(3)分别编程左页面或右页面中的所有位线，其可包含右页面编程及左页面编程。
在现有的非易失性存储装置中，由相同字线连接的一行存储器单元被组态为两个交错的页面。其中一个页面由偶数列的存储器单元组成，另一页面由奇数列的存储器单元组成。偶数页面和奇数页面被分别进行感测和编程。如前文所述，此因需要控制位线-位线耦合而成为必需。因此，较佳在对另外一组位线进行读取/写入操作时将交错的位线接地。
然而，如前文所述，所述交错页面架构至少有三个方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成对通过字线连接的或位于行中的存储器单元的读取或编程，需要两次读取或两次编程操作。第三，其在降低例如来自相邻电荷存储元件的耦合等其它干扰影响方面也非最佳。
所有位线的编程
如结合图12-15所述，本发明使人们可控制位线-位线耦合。因此，在感测或编程验证期间不需要将交错的位线接地，由此降低了对具有非邻接存储器单元的偶数页面或奇数页面的操作要求并提高了验证操作速率。
根据本发明的另一方面，在位线-位线耦合得到控制的同时，并列地对邻接的存储器单元页面进行编程。此将使来自相邻浮动栅极的外部场影响最小化。
图6A、图10及图14中所示感测模块较佳地构建于经组态以实施所有位线感测的存储器架构中。换句话说，位于行中的邻接存储器单元可分别连接至感测模块，以执行并列感测。此一存储器架构在同在申请中且共同受让的第10/254,483号美国专利申请案中也得到了揭示，所述专利申请案由Raul-Adrian Cernea于2002年9月24日提出申请，其名称为“高度紧凑的非易失性存储器及其方法(Highly CompactNon-Volatile Memory And Method Thereof)”。
所述专利申请案的全部揭示内容以引用方式纳入本文中。
图16A为流程图，其显示可降低由邻近浮动栅极耦合所引起的误差的编程及读取方法。
步骤700：以可使各个单元在上一次编程验证与一后续读取期间所经历的有效电场的差别最小化的方式并列地编程及验证存储器单元页面。
步骤710：结束。
图16B为流程图，其显示图16A所示发明性步骤的较佳实施例。
步骤730：形成邻接存储器单元的页面。
步骤740：并列地编程及验证所述存储器单元页面。
步骤750：然后，读取所述存储器单元页面
步骤760：结束。
对左页面及右页面进行编程
图17显示存储器阵列，所述存储器阵列类似于图6A及图6B所示，只是其架构将每一行的存储器单元组织成存储器单元的左页面301及存储器单元的右页面302。每页面均由多个邻接的存储器单元组成。举例而言，每个页面可具有4,256个单元。在较佳实施例中，分别对左页面及右页面进行编程。为使所述两个独立页面之间的交互作用最小化，在对一个页面进行编程时，将另一页面的所有位线接地。同时，由于每一页面均邻接，因此会降低在编程期间的相邻浮动栅极耦合。
所选位线到地电平的受控锁存
在前文中已根据图7-11及图15对多遍式感测进行了阐述。特定来说，在对存储器单元页面进行并列感测时，将那些经感测其电流状态高于预定阈值的单元的位线锁存至地电平，以消除在对所述页面存储器单元进行下一遍感测遍过程中其对源极线偏压误差的作用。
根据再一较佳实施例，经感测其电流高于预定分界电平的存储器单元的位线不必在检测之后立即接地。相反，对其进行接地标记或启用。仅当在已完成对所述页面的所有存储器单元的检测或感测之后，才将所有被标记或启用的位线锁存至接地。通过此种方式，将与锁存接地的位线相关联的可能的大电压摆动限制在感测操作之外的周期内。此将使锁存至地的位线对仍在接受感测和检测的所述页面中的任何存储器单元的任何干扰影响减至最小。
图18显示感测模块的另一较佳实施例
感测模块480′与图14中所示感测模块480相似，只是增加了另一个与下拉电路486串联接地的接地控制开关550。所述布置有效地使位线36仅在下拉电路486及接地控制开关550二者均被启用时方才下拉至地电平。接地控制开关550被显示为n-晶体管，其受其栅极处的信号GRS的控制。当存储器单元10经检测具有高于预定阈值的传导电流时，读出放大器将产生锁存为HIGH的INV信号。此将启用下拉电路486。在所述页面的所有单元均已完成当前遍的感测操作之后，页面控制器498将确定HIGHGRS信号。通过此种方式，将所述页面中所有其下拉电路已被启用的位线在那一瞬间下拉至地电平。
图19(A)-图19(K)为图18所示感测模块的时序图。特定来说，图19(H1)显示定时信号GRS。可以看出，感测及锁存发生在周期(2)、(5)和(8)处，且信号GRS是远在每一所述周期之后及之外得到确定，以使相应位线的接地将不会干扰所述感测及锁存操作。
图20为流程图，其显示图18所示感测模块的操作。
步骤700：对于存储器单元页面，首先将一操作组的存储器单元设定为等于所述存储器单元页面。
步骤710：步骤410：开始多遍感测j＝1至N。
步骤720：设定分界电流值I0(j)，其中在第一遍j＞1之后，I0(j)小于或等于前一遍j-1的值，即I0(j)≤I0(j-1)。
步骤730：确定所述操作组中传导电流高于分界电流值I0(j)的那些存储器单元。
步骤740：在所述操作组不再具有高于分界电流值I0(j)的传导电流之后，禁止传导电流高于分界电流值I0(j)的那些存储器单元中电流的进一步流动。
步骤750：将所述操作组的存储器单元设定为等于其传导电流尚未被禁止的其余存储器单元。如果j＜N，则返回步骤710，否则继续进行至步骤760。
步骤760：感测所述存储器单元页面的状态。
步骤770：结束。
用于为多个读出放大器提供基准控制信号的基准读出放大器
为提高性能，对存储器存储单元页面进行并列读取/写入操作。举例而言，一页向可由4096个存储器存储单元组成，因此将要求相等数量的读出放大器来进行并列操作。
由于每个读出放大器均需要准确地感测存储器存储单元的传导电流，因而较佳地使其感测特性不受电源、运行温度及制造工艺变化的影响。
根据本发明的又一方面，使用具有可代表读出放大器群体的特性的基准读出放大器来跟踪环境及系统变化并控制所述读出放大器群体，以使其不受所述变化的影响。
图21A示意性地显示为读出放大器群体提供基准控制信号的基准读出放大器。群体的读出放大器600-1、...600-p并列操作。基准读出放大器600-R经构建以产生并提供控制信号670，控制信号670可以是用于控制所述读出放大器群体的控制信号的一部分。基准读出放大器600-R尽管未必与所述读出放大器群体中的典型成员相同，然而其具有可代表所述群体中典型成员的特性。
图21B显示基准读出放大器，其提供两个实例性基准控制信号，例如BLX及STB。在一个实施例中，基准读出放大器600-R包含用于输出BLX信号的BLX信号发生器680。类似地，基准读出放大器600-R包含用于输出STB信号的STB信号发生器690。所述信号已结合图18中所示读出放大器600进行了阐述。特定来说，BLX信号用于帮助将位线箝位于给定的电压。类似地，STB信号用于时间感测，其由STB信号发生器提供。可以看出，所述信号取决于读出放大器中的电源电压Vdd及n-晶体管的阈电压VTN或p-晶体管的阈电压VTP。所述参数又对制造工艺及运行温度颇为敏感。通过使所有读出放大器均使用由基准读出放大器600-R提供的相同的经校准控制信号，会使所述系统变化最小化。
首先对例如图18中所示的典型读出放大器的操作要求进行说明，着重说明其对Vdd及其晶体管的各阈电压的依赖性。如前文所述，读出放大器600实质上根据存储器存储单元10对给定电容器652进行充电或放电的速率来测量所述存储器存储单元10的传导电流。此通过在节点631处感测信号SEN来实现。所述信号SEN控制p-晶体管656的栅极。在进行感测之前，由预充电电路640将SEN预充电至Vdd(HIGH)。此将把电容器652两端的电压初始设定为零。在感测期间，存储器存储单元10的传导电流将对电容器进行放电。SEN将因此以取决于所述传导电流的速率从Vdd降低。在对应于基准电流的预定感测周期之后，SEN将降低至某一可导通或不导通所述测量用p-晶体管656的值。如果其降低至足以导通p-晶体管656，则将意味着传导电流高于基准电流。反之，如果在感测周期结束时晶体管656未导通，则传导电流低于基准电流。
由此可见，测量用p-晶体管656的鉴别电平主要取决于其阈电压VTP的值。从图18中可以看出，可使测量用p-晶体管656导通的临界电压出现于SENVdd-VTP(其中VTP为p-晶体管656的阈电压)时。
关于BLX信号的操作要求，将注意力转移到读出放大器600中电压箝位器620形式的上拉电路。在最初的预充电周期期间，由预充电电路640执行有效的上拉。在后续周期期间(参见图19)，预充电电路640关断以允许进行感测。然后，在所述整个感测周期中，电压箝位器620被启用以使节点481上的电压(即SEN2)保持高于给定的最小值，以使位线电压箝位器610可正常操作。然而，所述上拉不得过高，否则将致使SEN信号因被箝位得过高而再也不能降低至足以导通测量用p-晶体管656。此可通过设定施加至电压箝位器620中n-晶体管612栅极的BLX的信号强度来控制。
从图18中可以看出，使测量用p-晶体管656导通的临界电压条件出现于节点631处的SENVdd-VTP时。因此，电压箝位器620必须对节点631进行箝位以使其低于Vdd-VTP。此通过设定电压箝位器以使BLXVdd-VTP+VTN(其中VTN为n-晶体管612的阈电压)来实现。
图22显示BLX信号发生器的较佳实施例。BLX发生器680实质上提供满足BLX必须低于Vdd-VTP+VTN此一条件的BLX信号。重要考虑因素是使用与其正力图控制的所述读出放大器群体具有相同特性并可代表所述读出放大器群体的基准电路元件。特定来说，所述基准电路元件将为例如电源电压Vdd、元件晶体管的阈电压VTP及VTN等所述读出放大器群体所共享的各种系统参数提供基准值。
在图22中，为方便起见，将使用加撇号“′”的相同编号来标识与图18所示读出放大器中的电路元件对应的电路元件。因此，基准读出放大器600-R中的n-晶体管612′对应于读出放大器600的电压箝位器620中的n-晶体管612。p-晶体管656′对应于测量用p-晶体管656，且p-晶体管654′对应于读出放大器600中的p-晶体管654。类似地，BLX信号发生器680中用于载送信号SEN′的感测节点631′对应于图18所示读出放大器600中的感测节点631。
两个逻辑栅极682及654′有助于导通或关断信号BLX。当控制信号BLXD为HIGH时，其会导通逻辑栅极682并将BLX信号拉至地电平。同时，其会关断p-逻辑栅极654′，此又会关断Vdd电源。当控制信号BLXD为LOW时，电路680被启用。
BLX信号发生器680需要满足的条件是：节点631′处的SEN′∽＜Vdd-VTP且BLX∽SEN′+VTN。n-晶体管612′及p-晶体管656′二者均构造成二极管，以使得其二极管压降分别提供所需要的电压VTN及VTP。在较佳实施例中，由n-晶体管612′构成的二极管具有其连接至驻存有信号SEN′的基准节点631′的源极及其连接至输出BLX的漏极。通过此种方式，使条件BLX∽SEN′+VTN得以满足。类似地，由p-晶体管656′构成的二极管具有其耦合至基准节点631′的漏极及其耦合至Vdd的源极。通过此种方式，如所期望，条件SEN′∽＜Vdd-VTP也得以满足。
这些条件是根据流经所述两个二极管的源极及漏极的阈电流加以预测的。电流源686提供偏流。所述偏流设定为高于通常在典型读出放大器中流动的电流值。所述更高值是为了满足SEN′∽＜Vdd-VTP要求中的不等性。所述值越高，容许所述读出放大器群体中晶体管的阈电压变化的裕度越大。因此，由基准读出放大器600-R根据参照电源电压Vdd及其它环境条件校准的阈电压VTN或VTP产生控制信号BLX。
基准读出放大器较佳地与其提供基准信号的所述读出放大器群体位于同一芯片上并且靠近所述读出放大器群体。通过此种方式，通过其共模操作，将使制造工艺或运行温度的任何变化最小化。
图23示意性地显示较佳的STB信号发生器，其用于产生选通信号来控制所述群体中各读出放大器的感测时间。在较佳实施例中，STB发生器690的各元件与典型读出放大器600(参见图18)的元件相似。其包含预充电电路640″、鉴别器电路650″及锁存器660″。其中基准电流源692从感测节点631″汲取基准电流，而非由存储器存储单元10提供传导电流。所述基准电流对应于感测期间读出放大器所参照比较的断点电流。
看一下图18所示的读出放大器600，在感测期间，给定的电容器652通过流经感测节点631的传导电流放电。所述传导电流由存储器存储单元10提供。感测节点631中的信号SEN由此将以取决于所述传导电流的速率从Vdd降低。在某一时间后，SEN将最终降低至Vdd-VTP，此时其将触发测量用p-晶体管656导通。因此，所述触发时间对应于所述传导电流的值。换句话说，在触发时间与传导电流之间存在一对一对应关系。在此种情况下，更高的传导电流将引起短的触发时间，反之亦然。因此，通过设定给定的电流(“跳闸点”电流)并观察信号SEN降低至足以触发所述导通所用时间是一种在所感测传导电流值与触发时间之间建立关联的方法。反之，假定已知对应于给定电流的固定感测时间，如果在所述固定感测时间结束时还未到达触发时间，则所感测的传导电流肯定低于所述给定电流，反之亦然。
在图23中，所有事物均与典型的读出放大器600相同，基准读出放大器600-R中STB发生器的功能是校准对应于给定跳闸点电流值的触发时间。其以选通信号STB的形式输出结果，选通信号STB描述由例如FLT等另一信号变为HIGH而开始的感测周期的结束时间，如在图18及图19中所示。在此种情况下，感测周期的开始是由起始电容器652″放电的信号FLT来定时。通常，感测周期越短，对应的跳闸点电流越高。选通信号由选通信号发生器694产生。每当感测节点671″处的信号SEN″已放电至Vdd-VTP时，p-晶体管656″均将导通并由此导致锁存器660″被设定为INV处于HIGH、LAT处于LOW。使用LAT翻转至LOW来以选通信号形式对感测周期的结束进行定时。在一个实施例中，选通信号发生器被构建为由LAT触发的单稳态多谐振荡器。
同样，如同基准读出放大器600-R所产生的其它控制信号一样，通过所述控制信号与整个读出放大器600群体的共模操作，将使制造工艺或运行温度的任何变化降至最小。
用于低电压操作的读出放大器
根据本发明的又一方面，通过对能够以低于2伏的电源电压操作的读出放大器中存储器单元的传导电流对专用电容器进行放电的速率来测量所述存储器单元的传导电流。
在较佳实施方案中，所述速率是由预定周期后所述电容器两端电压降的变化来给出。然而，如果当互连位线的电压状态阻止所述电压降超出预定最低电压限值时，所述电压降的动态范围将减小并由放电开始时的电压(其通常是电源电压Vdd)及最低电压限值VLIMIT来定界。在所述动态范围内将设定基准电压，所述基准电压对应于用于比较的基准电流。所述基准电压比较是通过提供其栅极导通电压作为基准电压的晶体管来实现。如果是p晶体管，则所述导通电压表示为Vdd-|VTP|，因而当放电电压降至或低于所述电平时，所述p晶体管将导通或者“跳闸”。为使所述导通电压位于所述动态范围内，必须满足条件(Vdd-|VTP|)＞VLIMIT。然而，当电源电压降低时，可能会出现两个问题。首先，此时，所述基准电压比较是在对应地减小的动态范围内进行。第二，较佳的跳闸点电压可能处于所述减小的动态范围之外。举例而言，当Vdd低至使(Vdd-|VTP|)＜VLIMIT时，由于导通电压低于VLIMIT，因而所述P晶体管再也不能跳闸。
本发明提供一种电压移位装置将放电电容器的电压升高预定量，以使所述动态范围的上限升高ΔV，从而具有足够的电压降动态范围，以在与对应于基准传导电流的基准电压进行比较时提供足够的分辨率。在所述预定周期之后，将所述电容器与存储器单元解耦合，藉以移除VLIMIT限制，且在与基准电压(其可低于VLIMIT)相比较之前使电压降减小相同的预定量ΔV。通过此种方式，甚至当基准电压(例如(Vdd-|VTP|))低于VLIMIT时，所述读出放大器也可以低电源电压操作。
图24显示尤其适于以低电源电压操作的感测模块的较佳实施例。所述感测模块480″类似于图14所示的感测模块480及图18中所示的感测模块480′，只是读出放大器600′能够以低于2伏的电源电压Vdd操作。
如结合图14及18所述，包含于所述感测模块中的读出放大器用于经由所耦合位线36测量存储器单元10的传导电流。所述测量是通过对专用电容器652预充电并随后记录存储器单元的传导电流对所述电容器进行放电的速率来实现。放电速率是通过在预定时间周期之后所述电容器两端电压降的变化来测量。p晶体管656的导通栅极电压用作基准值以供电压降的值与其相比较。因此，在电容器已放电达所述预定时间周期之后，节点SEN 631处的电压将通常或者低至足以导通p晶体管656或者不足以导通所述p晶体管。
p晶体管656的典型栅极导通电压低于漏极电源电压约|VTP|(通常为1.2伏)。在此种情形中，其将低于电源电压Vdd 1.2伏。如果电源电压自身为例如1.8伏，则此将意味着在所述p晶体管将跳闸之前，节点SEN 631将必须降至低于0.6伏。然而，如在前面部分中所述，电压箝位器610使所需位线电压保持在约0.5伏的恒定电压。为使所述电压箝位器正确操作，其漏极侧必须高于0.5伏，此将对节点SEN2 481及同样地对节点SEN 631施加最小底限电压VLIMIT～0.5伏。因此，节点SEN 631无法使其电压降低于所述最小底限电压VLIMIT。当电源电压较低时，所述p晶体管的导通电压可低于所述最小底限电压，因而无法导通。
图24显示包含低电压读出放大器600′的感测模块480″。读出放大器600′包含第二电压箝位器620′、位线隔离电路630′、预充电电路640′、预充电隔离晶体管636、鉴别器或比较电路650′及锁存器660。与前面类似，第二电压箝位器620′是用于在节点SEN 2上或晶体管612的漏极上维持足够的电压VLIMIT(＞VBL)，以使后者饱和操作。
因此，感测节点SEN 631将首先由预充电电路640′经由隔离晶体管636上拉至Vdd。当经由位线36及中间电路耦合至存储器单元10时，节点SEN 631上的电压将因电容器652放电而降低。在预定周期之后，电容器652两端电压降的变化将与存储器单元10的传导电流成正比。所述电压降的动态范围是由上拉端上的Vdd及下拉端上的VLIMIT给定。对于高传导电流，节点SEN 631上的电压将降至VLIMIT。而对于较低的传导电流，电压将高于VLIMIT。因此，所述给定的动态范围将使对应的传导电流范围可解析。在所述较佳实施例中，关于降低后的电压是高于还是低于基准电压的二元确定由比较电路650′实施。比较电路650′包含p晶体管，所述p晶体管的栅极连接至专用电容器652。每当所述电容器的电压(与节点SEN 631上的电压相同)降至低于阈值(Vdd-|VTP|)时，所述P晶体管均导通，从而将信号INV拉至HIGH并相应地由锁存器660锁存。然而，对于更低的Vdd，在已知存在VLIMIT的情况下，如果(Vdd-|VTP|)＜VLIMIT，则所述P晶体管将永远不会导通。
比较电路650′通过提供电压移位器700以经由线701向电容器652的一个极板提供升高的电压VB来适合于低电压操作。所述电压移位器的定时是由页面控制器498经由线702来控制。
在操作中，预充电电路640′将感测节点631拉至Vdd。所述电压移位器是在隔离晶体管636已使节点SEN与Vdd解耦合后激活。所述电压移位器基本上使CLK信号电平增大ΔV，以使节点SEN 631处所述电容器的另一极板上的电压将升高相等的量。此有效地将动态范围的上限升高了ΔV，从而使对应于中等传导电流的最终电压可高于Vdd-VLIMIT。在放电周期结束后，感测节点SEN 631经由隔离晶体管634与节点SEN2解耦合，从而移除了VLIMIT限制。因而SEN 631上的电压降低了相同的ΔV，以在与基准电压(Vdd-|VTP|)相比较之前消除初始升压。此使得甚至在处于低于VLIMIT的电平时也能够实施电压比较。
下文将参照图24及时序图25(A)-25(N)二者来说明低电压读出放大器600′的操作及定时。基本上，其操作及定时类似于结合图15(A)-15(K)所述的读出放大器600的操作及定时。主要区别是关于电容器652电压移位器的与每一感测周期(例如第(4)阶段1st感测及/或第(7)阶段2nd感测)相关联的额外操作。
举例而言，在第(4)阶段之前，如同在恢复阶段(3)中，节点SEN 631耦合至存储器单元并被上拉至Vdd。所述上拉是通过使信号INV及FLT处于LOW且信号HHO使隔离晶体管636至节点631导通来实现(图25(H)(3)，25(C)(3)，25(L)(3)。)
在上拉之后，当信号HHO变为LOW时，将所述预充电电路与感测节点631隔离开(图25(L)(3))。然后，在感测阶段(4)中，所述电压移位器输出信号VB，所述信号VB升高至预定电平ΔV，从而使感测节点SEN 631处电容器652的电压也升高ΔV(图25(N)(4))。
当信号XX0使隔离晶体管634导通时，电容器652耦合至位线36(图25(M)(4))。随着存储器单元10的传导电流经由位线36对电容器进行放电，感测节点SEN 631处已升高的电压随时间降低。与前面一样，通过预定放电周期后的相对电压降来测量放电速率(图25(G)(4))。升高后的电压使最终电压降高于在节点SEN 631耦合至位线36时施加于节点SEN 631上的预定电压限值(例如约0.5伏)。
在所述放电周期结束后，通过信号XXO变为LOW而使节点SEN 631与所述位线隔离。然后，通过信号VB返回至零来解除SEN 631处电压的升高(图25(N)，25(G))。因此，SEN 631处的电压在与p晶体管656的跳闸栅极电压相比较之前向下偏移了ΔV。如果所述电压已降低出|Vdd-VTP|，则P晶体管656将导通且将当由信号STB选通时使信号INV翻转至HIGH(图25(G)，25(E)，25(H))。
如果优选的感测操作涉及多于一遍，例如第二遍感测(例如图25中所示的阶段(7))，则每一遍感测均将应用类似的电压移位技术，以实现以低电压源Vdd正确操作。
在另一实施例中，甚至在具有足够电源电压的情形中(即对于p晶体管而言，当(Vdd-|VTP|)明显大于VLIMIT时)，也仍可构建所述电压移位器来提供增大的动态范围，以便可在所述动态范围中进行电压比较以感测存储器单元的传导电流。换句话说，一般来说，所述电压移位器可构建于读出放大器上，藉以增加动态检测范围。
图26显示又一实施例，其中仅当电源电压降至低于预定电平时才启用电压移位器。如前面结合图24所述，电压移位器700以信号VB的形式提供升高的电压电平ΔV，所述信号VB经由线701被提供至读出放大器600′的电容器652。VB信号是由频率发生器710产生。电平检测器720检测电源电压Vdd的电平。频率发生器710是否将升压电压电平ΔV提供至电容器652将取决于所检测Vdd电平。如果检测到Vdd降至预定电平以下，则所述电平检测器将经由输出721向频率发生器710输出启用信号，以产生或启用VB信号，如图25(N)所示。否则，电压移位器700将不被激活或者不产生具有升压电压ΔV的VB信号。对于是p晶体管，所述预定电平将是Vdd＝|VTP|)+VLIMIT加上预定裕量。
尽管上文是根据某些实施例来说明本发明的各种方面，然而，应了解，本发明有权在随附权利要求书的整个范畴内受到保护。

Claims (36)

1.一种感测存储器单元的传导电流的方法，其包括：
(a)提供电压源；
(b)将电容器经由中间电路耦合至所述存储器单元；
(c)通过耦合至所述电压源而将所述电容器充电至高于基准电压的初始电压；
(d)将所述电容器与所述电压源解耦合；
(e)在所述解耦合之后，使所述电容器上的电压升高预定量；
(f)用所述存储器单元的所述传导电流对所述电容器进行放电持续预定时间周期，以使所述电容器上的所述电压降低至已放电电压；
(g)将所述电容器与所述中间电路解耦合；
(h)将所述电容器上的所述已放电电压降低所述预定量；及
(i)将所述电容器上的所述电压与所述基准电压相比较以给出所述传导电流的量度。
2.如权利要求1所述的方法，其中所述已放电电压高于或等于所述中间电路所施加的最小电压。
3.如权利要求1所述的方法，其中降低所述预定量后的所述已放电电压处于在所述中间电路所施加的所述最小电压以下延伸的范围内。
4.如权利要求1所述的方法，其中所述升高所述电容器上的所述电压包括向所述电容器提供时钟信号。
5.如权利要求4所述的方法，其中所述升高发生在所述时钟信号的上升沿上。
6.如权利要求4所述的方法，其中所述降低发生在所述时钟信号的下降沿上。
7.如权利要求1所述的方法，其中：
所述中间电路包括一个或一个以上串联的晶体管。
8.如权利要求1所述的方法，其中：
所述中间电路包括耦合至所述存储器单元的位线的至少一部分。
9.如权利要求8所述的方法，其进一步包括在所述电容器的所述放电期间将所述位线维持在恒定电压。
10.如权利要求1的方法，其中所述电压源提供低于2伏的电压。
11.如权利要求1所述的方法，其中：
所述存储器单元是快闪EEPROM的多个存储器单元中的一者。
12.如权利要求1所述的方法，其进一步包括：
确定所述电压源是否高于预定电压电平；且如果是，则跳过步骤(e)、(g)及(h)。
13.如权利要求1-12中任一权利要求所述的方法，其中：
所述存储器单元存储一个数据位。
14.如权利要求1-12中任一权利要求所述的方法，其中：
所述存储器单元存储多于一个数据位。
15.一种用于感测存储器单元的传导电流的感测电路，其包括：
电容器；
电压源；
预充电电路，其由所述电压源供电并可耦合至所述电容器；
电压移位器，其能够对所述电容器上的电压进行移位；
中间电路，其能够将所述电容器耦合至所述存储器单元；
第一控制信号，其启用所述预充电电路以耦合至所述电容器，从而将所述电容器充电至高于基准电压的初始电压；
第二控制信号，其使所述预充电电路与所述电容器解耦合；
第三控制信号，其启用所述电压移位器以将所述电容器上的所述电压升高预定量；
所述中间电路耦合所述电容器以通过所述存储器单元的所述传导电流放电，使得在预定时间周期之后所述电容器上的所述电压降低至升压的已放电电压；
第四控制信号，其在所述预定时间周期后使所述电容器与所述中间电路解耦合；
第五控制信号，其禁用所述电压移位器，以使得所述升压的已放电电压降低所述预定量且达到最终已放电电压；及
电压比较器，其将所述最终已放电电压与基准电压相比较，以给出所述存储器的所述传导电流的量度。
16.如权利要求15的感测电路，其中所述升压的已放电电压高于或等于所述中间电路所施加的最小电压。
17.如权利要求15所述的感测电路，其中所述最终已放电电压处于在所述中间电路所施加的所述最小电压以下延伸的范围内。
18.如权利要求15所述的感测电路，其中所述电压移位器包括提供给所述电容器的输出时钟信号。
19.如权利要求18所述的感测电路，其中所述电压移位器在所述时钟信号的上升沿上将所述电容器上的所述电压升高所述预定量。
20.如权利要求18所述的感测电路，其中所述电压移位器在所述时钟信号的下降沿上将所述升压的已放电电压降低所述预定量且达到所述最终已放电电压。
21.如权利要求15所述的感测电路，其中：
所述中间电路包括一个或一个以上串联晶体管。
22.如权利要求15所述的感测电路，其中：
所述中间电路包括耦合至所述存储器单元的位线的至少一部分。
23.如权利要求15所述的感测电路，其中所述电压源提供低于2伏的电压。
24.如权利要求15所述的感测电路，其进一步包括：
电压箝位器，其在所述电容器的所述放电期间将所述位线维持在恒定电压。
25.如权利要求15所述的感测电路，其进一步包括：
用于所述电压源的电平检测器；且其中：
所述电压移位器响应于所述电平检测器检测到所述电压源低于预定电压电平而被激活。
26.如权利要求15-25中任一权利要求所述的感测电路，其中：
每一存储器单元存储一个数据位。
27.如权利要求15-25中任一权利要求所述的感测电路，其中：
每一存储器单元存储多于一个数据位。
28.一种用于感测存储器单元的传导电流的感测电路，其包括：
电容器；
电压源；
充电构件，其用于使用所述电压源将所述电容器充电至高于基准电压的初始电压；
中间电路，其能够将所述电容器耦合至所述存储器单元；
耦合构件，其用于将所述电容器耦合至所述中间电路以通过所述存储器单元的所述传导电流将所述电容器放电持续预定时间周期，从而使所述电容器上的所述电压降低至已放电电压；
升压构件，其用于将所述电容器上的所述电压升高预定量；
解耦合构件，其用于在所述预定时间周期之后使所述电容器与所述中间电路解耦合；
降低构件，其用于将所述已放电电压降低所述预定量；及
电压比较器，其用于将所述电容器上的所述电压与所述基准电压相比较，以给出所述存储器单元的所述传导电流的量度。
29.如权利要求28所述的感测电路，其中：
每一存储器单元存储一个数据位。
30.如权利要求28所述的感测电路，其中：
每一存储器单元存储多于一个数据位。
31.如权利要求28所述的感测电路，其进一步包括：
用于所述电压源的电平检测器；及
禁用构件，其用于响应于所述电平检测器检测到所述电压源高于预定电压电平而禁用所述升压构件、解耦合构件及降低构件。
32.如权利要求31所述的感测电路，其中：
每一存储器单元存储一个数据位。
33.如权利要求31所述的感测电路，其中：
每一存储器单元存储多于一个数据位。
34.一种感测存储器单元的传导电流的方法，其包括：
将电容器初始充电至处于第一电平的电压；
用所述传导电流对所述电容器进行放电以使所述电压从所述第一电平放电；
将所述电压升高预定量；
在预定时间周期之后终止对所述电容器的放电；
将所述电压降低所述预定量且达到最终电平；及
将所述最终电平与基准电压电平相比较以给出所述传导电流的量度。
35.如权利要求34所述的方法，其中每一存储器单元存储一个数据位。
36.如权利要求34所述的方法，其中每一存储器单元存储多于一个数据位。
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US11/015,199 2004-12-16
US11/015,199 US7046568B2 (en) 2002-09-24 2004-12-16 Memory sensing circuit and method for low voltage operation
PCT/US2005/042854 WO2006065501A1 (en) 2004-12-16 2005-11-28 Memory sensing circuit and method for low voltage operation

Publications (2)

Publication Number Publication Date
CN101107671A true CN101107671A (zh) 2008-01-16
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CN2005800432593A Active CN101107671B (zh) 2004-12-16 2005-11-28 存储器感测电路及用于低电压操作的方法

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Country Link
US (2) US7046568B2 (zh)
EP (1) EP1825476B1 (zh)
JP (1) JP4344769B2 (zh)
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TW (1) TWI402853B (zh)
WO (1) WO2006065501A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102929318A (zh) * 2011-08-09 2013-02-13 上海松下微波炉有限公司 微波炉的料理电压校准方法
CN101673327B (zh) * 2009-06-12 2013-03-27 上海宏力半导体制造有限公司 电子装置
CN105027215A (zh) * 2013-01-30 2015-11-04 桑迪士克技术有限公司 用于读取非易失性存储元件的位线电流跳变点调制
CN105359216A (zh) * 2013-06-14 2016-02-24 桑迪士克3D有限责任公司 差分电流感测放大器和非易失性存储器的方法
CN106158039A (zh) * 2015-05-13 2016-11-23 桑迪士克科技有限责任公司 非易失性存储器中的动态读取低谷搜索
CN114743575A (zh) * 2022-06-13 2022-07-12 中科南京智能技术研究院 一种用于存内计算的位线电压求差电路

Families Citing this family (204)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7327619B2 (en) * 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US7196931B2 (en) * 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7046568B2 (en) * 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
KR100615975B1 (ko) 2002-09-24 2006-08-28 쌘디스크 코포레이션 비휘발성 메모리 및 그 감지 방법
US20050049845A1 (en) * 2003-08-25 2005-03-03 Legend Design Technology, Inc. Verification and characterization of noise margin in integrated circuit designs
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7064980B2 (en) 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation
US7490283B2 (en) 2004-05-13 2009-02-10 Sandisk Corporation Pipelined data relocation and improved chip architectures
US7120051B2 (en) * 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US7158421B2 (en) * 2005-04-01 2007-01-02 Sandisk Corporation Use of data latches in multi-phase programming of non-volatile memories
US7420847B2 (en) * 2004-12-14 2008-09-02 Sandisk Corporation Multi-state memory having data recovery after program fail
US7849381B2 (en) 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
US7251160B2 (en) 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7173854B2 (en) * 2005-04-01 2007-02-06 Sandisk Corporation Non-volatile memory and method with compensation for source line bias errors
US7206230B2 (en) * 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7447078B2 (en) * 2005-04-01 2008-11-04 Sandisk Corporation Method for non-volatile memory with background data latch caching during read operations
US7170784B2 (en) * 2005-04-01 2007-01-30 Sandisk Corporation Non-volatile memory and method with control gate compensation for source line bias errors
US7463521B2 (en) 2005-04-01 2008-12-09 Sandisk Corporation Method for non-volatile memory with managed execution of cached data
US7301817B2 (en) 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US7349258B2 (en) * 2005-12-06 2008-03-25 Sandisk Corporation Reducing read disturb for non-volatile storage
US7262994B2 (en) * 2005-12-06 2007-08-28 Sandisk Corporation System for reducing read disturb for non-volatile storage
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
WO2007076414A2 (en) 2005-12-28 2007-07-05 Sandisk Corporation Reference sense amplifier and method for compensated sensing in non-volatile memory
US7365018B2 (en) * 2005-12-28 2008-04-29 Sandisk Corporation Fabrication of semiconductor device for flash memory with increased select gate width
US7447094B2 (en) * 2005-12-29 2008-11-04 Sandisk Corporation Method for power-saving multi-pass sensing in non-volatile memory
US7224614B1 (en) * 2005-12-29 2007-05-29 Sandisk Corporation Methods for improved program-verify operations in non-volatile memories
US7733704B2 (en) 2005-12-29 2010-06-08 Sandisk Corporation Non-volatile memory with power-saving multi-pass sensing
US7310255B2 (en) * 2005-12-29 2007-12-18 Sandisk Corporation Non-volatile memory with improved program-verify operations
DE602007012157D1 (de) 2006-03-03 2011-03-03 Sandisk Corp Leseverfahren für nichtflüchtigen Speicher mit Kompensation der Floating-Gate Kopplung
US7870736B2 (en) * 2006-06-01 2011-01-18 Virginia Tech Intellectual Properties, Inc. Premixing injector for gas turbine engines
US7391650B2 (en) * 2006-06-16 2008-06-24 Sandisk Corporation Method for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7342831B2 (en) * 2006-06-16 2008-03-11 Sandisk Corporation System for operating non-volatile memory using temperature compensation of voltages of unselected word lines and select gates
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7492633B2 (en) * 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7489549B2 (en) * 2006-06-22 2009-02-10 Sandisk Corporation System for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US7486561B2 (en) * 2006-06-22 2009-02-03 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
US20070297247A1 (en) * 2006-06-26 2007-12-27 Gerrit Jan Hemink Method for programming non-volatile memory using variable amplitude programming pulses
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7433254B2 (en) * 2006-07-26 2008-10-07 Agere Systems Inc. Accelerated single-ended sensing for a memory circuit
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
US7705387B2 (en) * 2006-09-28 2010-04-27 Sandisk Corporation Non-volatile memory with local boosting control implant
US7977186B2 (en) * 2006-09-28 2011-07-12 Sandisk Corporation Providing local boosting control implant for non-volatile memory
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
US7691710B2 (en) * 2006-10-17 2010-04-06 Sandisk Corporation Fabricating non-volatile memory with dual voltage select gate structure
US7440323B2 (en) * 2006-11-02 2008-10-21 Sandisk Corporation Reducing program disturb in non-volatile memory using multiple boosting modes
US7468911B2 (en) * 2006-11-02 2008-12-23 Sandisk Corporation Non-volatile memory using multiple boosting modes for reduced program disturb
US7508703B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Non-volatile memory with boost structures
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US7623387B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Non-volatile storage with early source-side boosting for reducing program disturb
US7623386B2 (en) * 2006-12-12 2009-11-24 Sandisk Corporation Reducing program disturb in non-volatile storage using early source-side boosting
WO2008083137A1 (en) * 2006-12-29 2008-07-10 Sandisk Corporation Reading of a nonvolatile memory cell by taking account of the stored state of a neighboring memory cell
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US7554853B2 (en) * 2006-12-30 2009-06-30 Sandisk Corporation Non-volatile storage with bias based on selective word line
US7468919B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Biasing non-volatile storage based on selected word line
US7525843B2 (en) * 2006-12-30 2009-04-28 Sandisk Corporation Non-volatile storage with adaptive body bias
US7468920B2 (en) * 2006-12-30 2008-12-23 Sandisk Corporation Applying adaptive body bias to non-volatile storage
US7583535B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Biasing non-volatile storage to compensate for temperature variations
US7679965B2 (en) * 2007-01-31 2010-03-16 Sandisk Il Ltd Flash memory with improved programming precision
EP2348511B1 (en) 2007-02-20 2014-08-13 SanDisk Technologies, Inc. Variable program for non-volatile storage
US7797480B2 (en) * 2007-03-29 2010-09-14 Sandisk Corporation Method for reading non-volatile storage using pre-conditioning waveforms and modified reliability metrics
US7904793B2 (en) * 2007-03-29 2011-03-08 Sandisk Corporation Method for decoding data in non-volatile storage using reliability metrics based on multiple reads
WO2008121553A1 (en) * 2007-03-29 2008-10-09 Sandisk Corporation Non-volatile storage with decoding of data using reliability metrics based on multiple reads
US20080247253A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Non-volatile storage with temperature compensation for bit line during sense operations
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7606071B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Compensating source voltage drop in non-volatile storage
US7606072B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Non-volatile storage with compensation for source voltage drop
US7440327B1 (en) 2007-04-25 2008-10-21 Sandisk Corporation Non-volatile storage with reduced power consumption during read operations
US7606079B2 (en) * 2007-04-25 2009-10-20 Sandisk Corporation Reducing power consumption during read operations in non-volatile storage
US7577026B2 (en) * 2007-05-07 2009-08-18 Sandisk Corporation Source and drain side early boosting using local self boosting for non-volatile storage
US7460404B1 (en) * 2007-05-07 2008-12-02 Sandisk Corporation Boosting for non-volatile storage using channel isolation switching
US7463522B2 (en) * 2007-05-07 2008-12-09 Sandisk Corporation Non-volatile storage with boosting using channel isolation switching
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
ITRM20070273A1 (it) 2007-05-16 2008-11-17 Micron Technology Inc Lettura di celle di memoria non volatile a livello mutiplo.
JP4455612B2 (ja) * 2007-05-21 2010-04-21 株式会社東芝 半導体記憶装置
US7492640B2 (en) * 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
US7489553B2 (en) 2007-06-07 2009-02-10 Sandisk Corporation Non-volatile memory with improved sensing having bit-line lockout control
US7471567B1 (en) 2007-06-29 2008-12-30 Sandisk Corporation Method for source bias all bit line sensing in non-volatile storage
US7545678B2 (en) * 2007-06-29 2009-06-09 Sandisk Corporation Non-volatile storage with source bias all bit line sensing
US7724603B2 (en) * 2007-08-03 2010-05-25 Freescale Semiconductor, Inc. Method and circuit for preventing high voltage memory disturb
US7652929B2 (en) * 2007-09-17 2010-01-26 Sandisk Corporation Non-volatile memory and method for biasing adjacent word line for verify during programming
US7577034B2 (en) * 2007-09-26 2009-08-18 Sandisk Corporation Reducing programming voltage differential nonlinearity in non-volatile storage
US7613045B2 (en) * 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
US7688638B2 (en) * 2007-12-07 2010-03-30 Sandisk Corporation Faster programming of multi-level non-volatile storage through reduced verify operations
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
US7764547B2 (en) 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
US7593265B2 (en) * 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US7915664B2 (en) * 2008-04-17 2011-03-29 Sandisk Corporation Non-volatile memory with sidewall channels and raised source/drain regions
US8051240B2 (en) * 2008-05-09 2011-11-01 Sandisk Technologies Inc. Compensating non-volatile storage using different pass voltages during program-verify and read
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US7957197B2 (en) * 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
US8130552B2 (en) 2008-09-11 2012-03-06 Sandisk Technologies Inc. Multi-pass programming for memory with reduced data storage requirement
US7755946B2 (en) * 2008-09-19 2010-07-13 Sandisk Corporation Data state-based temperature compensation during sensing in non-volatile memory
JP5193830B2 (ja) 2008-12-03 2013-05-08 株式会社東芝 不揮発性半導体メモリ
US7974133B2 (en) 2009-01-06 2011-07-05 Sandisk Technologies Inc. Robust sensing circuit and method
US8026544B2 (en) 2009-03-30 2011-09-27 Sandisk Technologies Inc. Fabricating and operating a memory array having a multi-level cell region and a single-level cell region
KR101528886B1 (ko) 2009-04-09 2015-06-16 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
US7907449B2 (en) 2009-04-09 2011-03-15 Sandisk Corporation Two pass erase for non-volatile storage
JP2011008838A (ja) * 2009-06-23 2011-01-13 Toshiba Corp 不揮発性半導体記憶装置およびその書き込み方法
US8054691B2 (en) 2009-06-26 2011-11-08 Sandisk Technologies Inc. Detecting the completion of programming for non-volatile storage
US8383479B2 (en) 2009-07-21 2013-02-26 Sandisk Technologies Inc. Integrated nanostructure-based non-volatile memory fabrication
US8144511B2 (en) 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase
US8400854B2 (en) 2009-09-11 2013-03-19 Sandisk Technologies Inc. Identifying at-risk data in non-volatile storage
JP5002632B2 (ja) 2009-09-25 2012-08-15 株式会社東芝 不揮発性半導体記憶装置
US8473809B2 (en) 2009-11-20 2013-06-25 Sandisk Technologies Inc. Data coding for improved ECC efficiency
US8174895B2 (en) 2009-12-15 2012-05-08 Sandisk Technologies Inc. Programming non-volatile storage with fast bit detection and verify skip
JP2011138569A (ja) * 2009-12-25 2011-07-14 Toshiba Corp 不揮発性半導体記憶装置
JP2011146100A (ja) * 2010-01-15 2011-07-28 Toshiba Corp 半導体記憶装置及びその読出し方法
US8213255B2 (en) 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information
US8233324B2 (en) 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
US8218366B2 (en) 2010-04-18 2012-07-10 Sandisk Technologies Inc. Programming non-volatile storage including reducing impact from other memory cells
US8208310B2 (en) 2010-05-04 2012-06-26 Sandisk Technologies Inc. Mitigating channel coupling effects during sensing of non-volatile storage elements
US8274831B2 (en) 2010-05-24 2012-09-25 Sandisk Technologies Inc. Programming non-volatile storage with synchronized coupling
US8546239B2 (en) 2010-06-11 2013-10-01 Sandisk Technologies Inc. Methods of fabricating non-volatile memory with air gaps
US8946048B2 (en) 2010-06-19 2015-02-03 Sandisk Technologies Inc. Method of fabricating non-volatile memory with flat cell structures and air gap isolation
US8603890B2 (en) 2010-06-19 2013-12-10 Sandisk Technologies Inc. Air gap isolation in non-volatile memory
US8369156B2 (en) 2010-07-13 2013-02-05 Sandisk Technologies Inc. Fast random access to non-volatile storage
KR101184814B1 (ko) * 2010-10-26 2012-09-20 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 프로그램 방법
US8520441B2 (en) 2010-11-16 2013-08-27 Sandisk Technologies Inc. Word line kicking when sensing non-volatile storage
US8472280B2 (en) 2010-12-21 2013-06-25 Sandisk Technologies Inc. Alternate page by page programming scheme
US8778749B2 (en) 2011-01-12 2014-07-15 Sandisk Technologies Inc. Air isolation in high density non-volatile memory
US20120228691A1 (en) 2011-03-08 2012-09-13 Mohan Dunga Pn floating gate non-volatile storage element
US8503229B2 (en) 2011-03-22 2013-08-06 Sandisk Technologies Inc. P-/Metal floating gate non-volatile storage element
JP2012203929A (ja) 2011-03-23 2012-10-22 Toshiba Corp 半導体記憶装置
US8472266B2 (en) 2011-03-31 2013-06-25 Sandisk Technologies Inc. Reducing neighbor read disturb
US8456911B2 (en) 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
TWI466128B (zh) * 2011-08-12 2014-12-21 Winbond Electronics Corp 記憶體系統及其讀出裝置
US8638606B2 (en) 2011-09-16 2014-01-28 Sandisk Technologies Inc. Substrate bias during program of non-volatile storage
US9361986B2 (en) 2011-09-19 2016-06-07 Sandisk Technologies Inc. High endurance non-volatile storage
JP2013069356A (ja) 2011-09-20 2013-04-18 Toshiba Corp 半導体記憶装置
US8406053B1 (en) 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
US8630120B2 (en) 2011-10-20 2014-01-14 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
WO2013058960A2 (en) 2011-10-20 2013-04-25 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US8917554B2 (en) 2011-10-26 2014-12-23 Sandisk Technologies Inc. Back-biasing word line switch transistors
EP2780912B1 (en) 2011-11-18 2016-10-26 SanDisk Technologies LLC Non-volatile storage with data recovery
US9036415B2 (en) 2011-12-21 2015-05-19 Sandisk Technologies Inc. Mitigating variations arising from simultaneous multi-state sensing
US8582381B2 (en) 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
US8937835B2 (en) 2012-03-13 2015-01-20 Sandisk Technologies Inc. Non-volatile storage with read process that reduces disturb
US8804430B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent select gate diffusion region voltage during programming
US8804425B2 (en) 2012-03-26 2014-08-12 Sandisk Technologies Inc. Selected word line dependent programming voltage
US8638608B2 (en) 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
US8995211B2 (en) 2012-04-23 2015-03-31 Sandisk Technologies Inc. Program condition dependent bit line charge rate
US8937837B2 (en) 2012-05-08 2015-01-20 Sandisk Technologies Inc. Bit line BL isolation scheme during erase operation for non-volatile storage
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US20140003176A1 (en) 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
US9142305B2 (en) 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
US9053819B2 (en) 2012-07-11 2015-06-09 Sandisk Technologies Inc. Programming method to tighten threshold voltage width with avoiding program disturb
US9036417B2 (en) 2012-09-06 2015-05-19 Sandisk Technologies Inc. On chip dynamic read level scan and error detection for nonvolatile storage
US20140071761A1 (en) 2012-09-10 2014-03-13 Sandisk Technologies Inc. Non-volatile storage with joint hard bit and soft bit reading
US20140108705A1 (en) 2012-10-12 2014-04-17 Sandisk Technologies Inc. Use of High Endurance Non-Volatile Memory for Read Acceleration
US9159406B2 (en) 2012-11-02 2015-10-13 Sandisk Technologies Inc. Single-level cell endurance improvement with pre-defined blocks
US9087601B2 (en) 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
US9123577B2 (en) 2012-12-12 2015-09-01 Sandisk Technologies Inc. Air gap isolation in non-volatile memory using sacrificial films
US9076545B2 (en) 2013-01-17 2015-07-07 Sandisk Tecnologies Inc. Dynamic adjustment of read voltage levels based on memory cell threshold voltage distribution
US9026757B2 (en) 2013-01-25 2015-05-05 Sandisk Technologies Inc. Non-volatile memory programming data preservation
US8913428B2 (en) 2013-01-25 2014-12-16 Sandisk Technologies Inc. Programming non-volatile storage system with multiple memory die
US8971128B2 (en) 2013-01-31 2015-03-03 Sandisk Technologies Inc. Adaptive initial program voltage for non-volatile memory
WO2014124324A1 (en) 2013-02-08 2014-08-14 Sandisk Technologies Inc. Non-volatile memory including bit line switch transistors formed in a triple-well
WO2014137928A2 (en) 2013-03-04 2014-09-12 Sandisk Technologies Inc. Dynamic erase depth for improved endurance of non-volatile memory
US9349452B2 (en) 2013-03-07 2016-05-24 Sandisk Technologies Inc. Hybrid non-volatile memory cells for shared bit line
JP2014197442A (ja) * 2013-03-08 2014-10-16 株式会社東芝 不揮発性半導体記憶装置及びその読み出し方法
US9165656B2 (en) 2013-03-11 2015-10-20 Sandisk Technologies Inc. Non-volatile storage with shared bit lines and flat memory cells
US8988947B2 (en) 2013-03-25 2015-03-24 Sandisk Technologies Inc. Back bias during program verify of non-volatile storage
US9224746B2 (en) 2013-05-21 2015-12-29 Sandisk Technologies Inc. Inverted-T word line and formation for non-volatile storage
US9177663B2 (en) 2013-07-18 2015-11-03 Sandisk Technologies Inc. Dynamic regulation of memory array source line
US9129701B2 (en) 2013-12-19 2015-09-08 Sandisk Technologies Inc. Asymmetric state detection for non-volatile storage
US9349740B2 (en) 2014-01-24 2016-05-24 Sandisk Technologies Inc. Non-volatile storage element with suspended charge storage region
US9368224B2 (en) 2014-02-07 2016-06-14 SanDisk Technologies, Inc. Self-adjusting regulation current for memory array source line
US9337085B2 (en) 2014-02-12 2016-05-10 Sandisk Technologies Inc. Air gap formation between bit lines with side protection
US20160006348A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US9595345B2 (en) 2014-08-07 2017-03-14 Sandisk Technologies Llc Adaptive selective bit line pre-charge for current savings and fast programming
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
US10157681B2 (en) 2015-09-14 2018-12-18 Sandisk Technologies Llc Programming of nonvolatile memory with verify level dependent on memory state and programming loop count
US10177142B2 (en) * 2015-12-25 2019-01-08 Semiconductor Energy Laboratory Co., Ltd. Circuit, logic circuit, processor, electronic component, and electronic device
KR20180092430A (ko) * 2017-02-09 2018-08-20 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
TWI646551B (zh) * 2017-05-10 2019-01-01 慧榮科技股份有限公司 儲存裝置、記錄方法以及預載方法
CN108877856B (zh) 2017-05-10 2021-02-19 慧荣科技股份有限公司 储存装置、记录方法以及预载方法
US10366739B2 (en) * 2017-06-20 2019-07-30 Sandisk Technologies Llc State dependent sense circuits and sense operations for storage devices
US10121522B1 (en) * 2017-06-22 2018-11-06 Sandisk Technologies Llc Sense circuit with two sense nodes for cascade sensing
US10304550B1 (en) 2017-11-29 2019-05-28 Sandisk Technologies Llc Sense amplifier with negative threshold sensing for non-volatile memory
US11442517B2 (en) * 2018-09-20 2022-09-13 Canaan Creative Co., Ltd. On-chip passive power supply compensation circuit and operation unit, chip, hash board and computing device using same
US10643695B1 (en) 2019-01-10 2020-05-05 Sandisk Technologies Llc Concurrent multi-state program verify for non-volatile memory
US11024392B1 (en) 2019-12-23 2021-06-01 Sandisk Technologies Llc Sense amplifier for bidirectional sensing of memory cells of a non-volatile memory
CN113821156A (zh) 2020-06-18 2021-12-21 桑迪士克科技有限责任公司 前瞻识别潜在不可校正的误差校正存储器单元和现场对策
US11342035B1 (en) 2020-11-24 2022-05-24 Sandisk Technologies Llc Memory apparatus and method of operation using one pulse smart verify
US11568943B2 (en) 2020-11-24 2023-01-31 Sandisk Technologies Llc Memory apparatus and method of operation using zero pulse smart verify
US11636905B2 (en) 2020-12-07 2023-04-25 Sandisk Technologies Llc Temperature compensation for unselected sub-block inhibit bias for mitigating erase disturb
US11721397B2 (en) 2020-12-28 2023-08-08 Sandisk Technologies Llc Power saving and fast read sequence for non-volatile memory
US11557358B2 (en) 2021-04-15 2023-01-17 Sandisk Technologies Llc Memory apparatus and method of operation using adaptive erase time compensation for segmented erase
US11521677B1 (en) 2021-05-21 2022-12-06 Sandisk Technologies Llc Memory apparatus and method of operation using negative kick clamp for fast read
KR20230060942A (ko) * 2021-10-28 2023-05-08 숙명여자대학교산학협력단 인공 신경망 가속기를 위한 임베디드 메모리 및 그 구동 방법
US20230290403A1 (en) * 2022-03-09 2023-09-14 Sandisk Technologies Llc Low power mode with read sequence adjustment
US11942179B2 (en) * 2022-04-11 2024-03-26 Macronix International Co., Ltd. Threshold voltage variation compensation in integrated circuits

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1224062B (it) * 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
US4785427A (en) * 1987-01-28 1988-11-15 Cypress Semiconductor Corporation Differential bit line clamp
JPH01143094A (ja) 1987-11-28 1989-06-05 Mitsubishi Electric Corp 半導体記憶装置
JPH07120720B2 (ja) 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US5093806A (en) * 1988-02-16 1992-03-03 Tran Hiep V Sensing and decoding scheme for a bicmos read/write memory
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
DE69034227T2 (de) * 1989-04-13 2007-05-03 Sandisk Corp., Sunnyvale EEprom-System mit Blocklöschung
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
JP2646850B2 (ja) * 1990-11-30 1997-08-27 日本電気株式会社 半導体メモリ回路
US5343063A (en) * 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
KR960000619B1 (ko) * 1991-12-27 1996-01-10 후지쓰 가부시끼가이샤 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5315541A (en) * 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP3397404B2 (ja) 1993-08-09 2003-04-14 株式会社日立製作所 半導体記憶装置
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5555203A (en) 1993-12-28 1996-09-10 Kabushiki Kaisha Toshiba Dynamic semiconductor memory device
US5574880A (en) 1994-03-11 1996-11-12 Intel Corporation Mechanism for performing wrap-around reads during split-wordline reads
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5680347A (en) * 1994-06-29 1997-10-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JPH08147965A (ja) * 1994-11-15 1996-06-07 Toshiba Corp 半導体記憶装置
JPH097373A (ja) 1995-06-20 1997-01-10 Oki Electric Ind Co Ltd 半導体記憶装置
JP3941149B2 (ja) * 1996-12-03 2007-07-04 ソニー株式会社 半導体不揮発性記憶装置
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5860082A (en) * 1996-03-28 1999-01-12 Datalight, Inc. Method and apparatus for allocating storage in a flash memory
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6062270A (en) 1997-01-27 2000-05-16 Lindab Ab Double-walled structure in a ventilation duct system
US6097638A (en) * 1997-02-12 2000-08-01 Kabushiki Kaisha Toshiba Semiconductor memory device
KR100272037B1 (ko) * 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
US5872739A (en) * 1997-04-17 1999-02-16 Radiant Technologies Sense amplifier for low read-voltage memory cells
JP3592887B2 (ja) 1997-04-30 2004-11-24 株式会社東芝 不揮発性半導体記憶装置
JP3557078B2 (ja) 1997-06-27 2004-08-25 株式会社東芝 不揮発性半導体記憶装置
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
KR100282707B1 (ko) 1997-12-29 2001-02-15 윤종용 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data)
KR100297602B1 (ko) 1997-12-31 2001-08-07 윤종용 비휘발성메모리장치의프로그램방법
KR100339023B1 (ko) 1998-03-28 2002-09-18 주식회사 하이닉스반도체 문턱전압을조절할수있는플래쉬메모리장치의센싱회로
US5949720A (en) * 1998-10-30 1999-09-07 Stmicroelectronics, Inc. Voltage clamping method and apparatus for dynamic random access memory devices
US6469955B1 (en) 2000-11-21 2002-10-22 Integrated Memory Technologies, Inc. Integrated circuit memory device having interleaved read and program capabilities and methods of operating same
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP2000243085A (ja) 1999-02-22 2000-09-08 Hitachi Ltd 半導体装置
JP3783152B2 (ja) 1999-08-16 2006-06-07 Ｎｅｃエレクトロニクス株式会社 多値不揮発性半導体メモリ
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
JP2001184881A (ja) 1999-12-28 2001-07-06 Toshiba Corp 不揮発性半導体メモリの読み出し回路
JP3983969B2 (ja) 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6504757B1 (en) * 2000-08-11 2003-01-07 Advanced Micro Devices, Inc. Double boosting scheme for NAND to improve program inhibit characteristics
JP2002100192A (ja) 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体メモリ
US6717851B2 (en) 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
KR100381956B1 (ko) * 2001-02-02 2003-04-26 삼성전자주식회사 플래시 메모리 장치의 감지 증폭 회로
US6407953B1 (en) * 2001-02-02 2002-06-18 Matrix Semiconductor, Inc. Memory array organization and related test method particularly well suited for integrated circuits having write-once memory arrays
NO20010968A (no) 2001-02-26 2002-07-15 Thin Film Electronics Asa Ikke-destruktiv utlesing
US6307783B1 (en) 2001-02-26 2001-10-23 Advanced Micro Devices, Inc. Descending staircase read technique for a multilevel cell NAND flash memory device
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
JP3957985B2 (ja) 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
US6535434B2 (en) 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
US6522592B2 (en) * 2001-04-19 2003-02-18 Micron Technology, Inc. Sense amplifier for reduction of access device leakage
US6570810B2 (en) * 2001-04-20 2003-05-27 Multi Level Memory Technology Contactless flash memory with buried diffusion bit/virtual ground lines
KR100439045B1 (ko) 2001-06-29 2004-07-05 주식회사 하이닉스반도체 워드 라인 전압 클램핑 회로
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
DE10154613B4 (de) 2001-11-07 2006-11-23 Infineon Technologies Ag Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beim Power Up sowie Halbleiterspeicher
US6751129B1 (en) 2002-05-21 2004-06-15 Sandisk Corporation Efficient read, write methods for multi-state memory
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
KR100615975B1 (ko) 2002-09-24 2006-08-28 쌘디스크 코포레이션 비휘발성 메모리 및 그 감지 방법
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US7324393B2 (en) 2002-09-24 2008-01-29 Sandisk Corporation Method for compensated sensing in non-volatile memory
US7327619B2 (en) 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US6983428B2 (en) 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US7046568B2 (en) 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
EP1467377B1 (en) 2003-04-10 2007-11-28 STMicroelectronics S.r.l. Method for reading a nonvolatile memory device and corresponding device
US6795359B1 (en) * 2003-06-10 2004-09-21 Micron Technology, Inc. Methods and apparatus for measuring current as in sensing a memory cell
US6956770B2 (en) 2003-09-17 2005-10-18 Sandisk Corporation Non-volatile memory and method with bit line compensation dependent on neighboring operating modes
US7064980B2 (en) 2003-09-17 2006-06-20 Sandisk Corporation Non-volatile memory and method with bit line coupled compensation

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101673327B (zh) * 2009-06-12 2013-03-27 上海宏力半导体制造有限公司 电子装置
CN102929318A (zh) * 2011-08-09 2013-02-13 上海松下微波炉有限公司 微波炉的料理电压校准方法
CN102929318B (zh) * 2011-08-09 2015-12-09 上海松下微波炉有限公司 微波炉的料理电压校准方法
CN105027215A (zh) * 2013-01-30 2015-11-04 桑迪士克技术有限公司 用于读取非易失性存储元件的位线电流跳变点调制
CN105027215B (zh) * 2013-01-30 2017-12-08 桑迪士克科技有限责任公司 用于读取非易失性存储元件的位线电流跳变点调制
CN105359216A (zh) * 2013-06-14 2016-02-24 桑迪士克3D有限责任公司 差分电流感测放大器和非易失性存储器的方法
CN105359216B (zh) * 2013-06-14 2018-02-02 桑迪士克科技有限责任公司 差分电流感测放大器和非易失性存储器的方法
CN106158039A (zh) * 2015-05-13 2016-11-23 桑迪士克科技有限责任公司 非易失性存储器中的动态读取低谷搜索
CN106158039B (zh) * 2015-05-13 2019-12-03 桑迪士克科技有限责任公司 非易失性存储器中的动态读取低谷搜索
CN114743575A (zh) * 2022-06-13 2022-07-12 中科南京智能技术研究院 一种用于存内计算的位线电压求差电路
CN114743575B (zh) * 2022-06-13 2022-08-30 中科南京智能技术研究院 一种用于存内计算的位线电压求差电路

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