CN101123119B - 使用选择性自升压编程操作的存储器件和方法 - Google Patents

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Abstract

在快闪存储器件中，响应于施加到所选字线上的编程电压，选择性地向串联连接的存储单元的串应用不同的自升压技术。例如，可以响应于施加到所选字线上的编程电压而选择性地应用非局部自升压和局部自升压。例如，在第二串联连接单元串的所选单元的步增脉冲编程ISPP期间，响应于所述编程电压而选择性地向第一串联连接单元串施加非局部自升压和局部自升压。

Description

使用选择性自升压编程操作的存储器件和方法
技术领域
本发明涉及快闪存储器件和其操作方法，更具体地，涉及快闪存储器件的编程。
背景技术
快闪存储器件用于各种电子设备中的数据存储应用，例如，在计算机存储卡、固态存储设备(例如，USB存储钥匙(memory key))、数字照相机、媒体播放设备和蜂窝电话中。常见的快闪存储器类型是所谓的NAND快闪存储器，其中，将包括串行连接的浮置栅极晶体管器件的串的列配置为连接到各个位线，并且具有与公共字线并行连接的控制栅极的行。
在这样的器件上执行的操作通常包括编程、擦除和读取。通常通过如下操作来实现对快闪存储器件的浮置栅极晶体管单元的编程：将所述单元的漏极区域相对于源极区域偏置为第一正偏置(bias)，并将器件的控制栅极偏置为比第一正偏置大的第二正偏置。在浮置栅极上缺少存储电荷时，这些偏置导致在源极区域和漏极区域之间的衬底的表面上形成电子的反型层沟道(inversion-layer channel)。漏极-源极电压加速这些电子穿过沟道到达漏极区域，电子在该漏极区域获得足够大的动能并通常被称为“热”电子。控制栅极上的更大的正偏置还在将浮置栅极与沟道区域分开的隧道氧化层中生成电场。该电场吸引所述热电子并且通过被称为隧道效应的过程使它们加速到达位于控制栅极和沟道区域之间的浮置栅极。然后，浮置栅极积累并捕获所积累的电荷。
大量所捕获的电荷(电子)在栅极上的积累将导致晶体管的有效阈值电压增加。如果该增加充分大，则当在读取操作期间向控制栅极施加预定的“读取”电压时，该晶体管将保持不导电的“截止”状态。在被称为编程状态的该状态中，可以将该单元称为存储逻辑“0”。一旦编程完毕，即使中断或关闭其电源很长一段时间，该器件通常也保持较高的阈值电压。
可以通过向控制栅极施加预定的读取电压(通常经由连接一行相同的单元的字线)并通过向控制漏极区域施加正偏置(通常经由连接一列相同的单元的位线)来实现对所述单元的读取。如果该单元被编程，则其将不传导漏极电流。然而，如果该单元没被编程(或已被擦除)，则其将导电。在该状态中，可以将该单元称为存储逻辑“1”。这样，通过监视位线电流，可以确定单元的状态。
可以通过从浮置栅极移除所存储的电荷来实现单元的擦除。例如，可以通过将控制栅极接地并向衬底施加正偏置(例如，10-20伏)来实现该擦除过程。通常，快闪存储器件采用较大数目单元的整体擦除。
如上所述，NAND快闪存储器件可以被布置为包括串行连接的单元串的多个行。为了对NAND串中的单元进行编程，将与该串相关联的位线接地。然后，“导通”将该串连接到位线的选择晶体管，并通过向单元的字线施加足以导通单元而不发生隧道效应的通过电压(pass voltage)(例如，10伏)来导通所述串中除了要被编程的单元之外的所有单元。将更高的编程电压(例如，18伏)施加到要编程的单元的字线，使得在单元的沟道和其浮置栅极之间发生隧道效应。
在被称为步增脉冲编程(incremental step pulse programming，ISPP)的技术中，将施加到要被编程的单元的控制栅极的编程电压增量增加，直到单元阈值电压达到所期望的电平。具体地，以第一电平施加编程电压，此后检查(读取)要被编程的单元的阈值电压，以确定是否已对该单元正确编程。如果验证失败，则增加编程电压，然后进行另一轮的验证。可以以该方式增量地增加编程电压，直到获得所期望的阈值电压。以该方式，可以减少或避免单元的过编程(overprogramming)。
在NAND快闪存储器件中，要被编程的单元的字线也连接到其他串中的单元。通常，将这些其他单元偏置，以减少或防止疏忽(inadvertent)编程。具体地，可以向这些“禁止编程”单元的沟道施加电压，以提高它们的沟道电势，从而降低当向它们的控制栅极施加编程电压时它们的沟道和栅极电极之间的电压。
已开发了将禁止编程单元的沟道电压进行升压以进一步降低疏忽编程的可能性的技术。在“自升压(self-boost)”技术中，未选择的单元串中的单元首先经由串选择晶体管和位线连接到电源电压，使得它们的沟道被升高到电源电压。此后，串选择晶体管截止，并且预充电沟道被浮置。然后，当向所选单元和共享同一字线的未选串中的禁止编程单元施加编程电压时，禁止编程单元的沟道电压升高。这可以有助于防止其控制栅极和沟道之间的电压变得大到足以支持禁止编程单元的沟道和浮置栅极之间的隧道效应。
当连接到禁止编程单元的单元已被编程时，这样的自升压技术可能发生潜在的问题。如上所述，编程通常增加单元晶体管的阈值电压。因而，当使用上述的自升压技术时，当向禁止编程单元的控制栅极施加编程电压时，连接到已编程单元的禁止编程单元的沟道电压可能会略低于未编程单元的沟道电压。这可能导致在所述禁止编程单元的控制栅极和沟道之间生成更大的电压，其可能引起该禁止编程单元的沟道和浮置栅极之间的隧道效应。因而，可能发生禁止编程单元的疏忽编程，该现象被称为“编程扰动”。
用于降低编程扰动的可能性的技术称为“局部自升压”。在这样的技术中，在施加通过电压之后以及施加编程电压之前，向邻近禁止编程单元的单元的控制栅极施加较低的电压(例如，0伏)，使得在对所述串中的单元的沟道进行预充电之后，将已编程单元的沟道与禁止编程单元解耦合。这允许当施加编程电压时禁止编程单元的沟道电压独立于已编程单元的阈值电压而增加，从而限制了禁止编程单元的控制栅极和沟道之间的电压。然而，这样的技术的潜在问题在于其可能需要用于顺序施加通过和解耦合电压的额外时间，这可能增加了编程时间。例如在Choi等人的美国专利No.5,677,873中描述了自升压技术，而例如在Hu的美国专利No.5,715,194和Choi的美国专利No.6,061,270中描述了采用局部自升压的技术。
发明内容
本发明的一些实施例提供了用于操作快闪存储器件的方法。根据一些实施例，响应于施加到所选字线上的编程电压，选择性地向串联连接的存储单元的串应用不同的自升压技术。例如，响应于施加到所选字线上的编程电压而选择性地向串联连接的存储单元的串应用不同的自升压技术可以包括：响应于施加到所选字线上的编程电压选择性地应用非局部自升压和局部自升压。例如，在第二串联连接单元串的所选单元的步增脉冲编程(ISPP)期间，响应于所述编程电压而选择性地向第一串联连接单元串施加非局部自升压和局部自升压。
本发明的进一步的实施例提供了操作快闪存储器件的方法，所述快闪存储器件包括被配置为串联连接在位线和源线(source line)之间的存储单元的串。以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游(upstream)单元的字线以及控制耦接在源线和禁止编程单元之间的下游(downstream)单元的字线施加通过电压。随后，以不同于第一电平的第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压并向控制下游单元之一的字线施加解耦合电压。随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压可以包括：将编程电压从第一电平改变为第二电平；以及响应于确定第二电平满足预定准则，以第二电平向所选字线施加编程电压，同时向控制上游单元的字线施加通过电压并向控制下游单元之一的字线施加解耦合电压。所述预定准则可以包括电压阈值准则。
在进一步的实施例中，随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压包括：随后以不同于第一电平的第二电平向所选字线施加编程电压，同时向控制上游单元的字线施加通过电压，向控制禁止编程单元的紧接下游的第一下游单元的字线施加解耦合电压，以及向控制第二下游单元的字线施加通过电压。在一些实施例中，随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压包括：随后以不同于第一电平的第二电平向所选字线施加编程电压，同时向控制上游单元的字线施加通过电压，向控制禁止编程单元的紧接下游的第一下游单元的字线施加解耦合电压，以及向控制第二下游单元的字线施加除通过电压、编程电压和解耦合电压之外的电压。
在进一步的实施例中，在以第一电平向控制禁止编程单元的所选字线施加编程电压而向控制耦接在位线和禁止编程单元之间的上游单元的字线和控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压之前，可以生成第一电平的编程电压并将该第一电平与编程电压阈值进行比较。所述以第一电平向控制禁止编程单元的所选字线施加编程电压而向控制耦接在位线和禁止编程单元之间的上游单元的字线和控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压可以包括：响应于第一电平小于所述编程电压阈值，向位线施加沟道偏置电压，而以第一电平向所选字线施加编程电压，以及向控制上游和下游单元的字线施加通过电压。在以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压之前，可以执行对第二串联连接单元串的所选单元的阈值电压测试，响应于确定所选单元的阈值电压不能满足晶体管阈值电压准则而将编程电压改变为第二电平，并且将该第二电平与所述编程电压阈值进行比较。随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压可以包括：响应于第二电平大于编程电压阈值，以第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压。
在本发明的附加实施例中，快闪存储器件包括多个共享字线的串联连接的存储单元的串。编程电路被配置为响应于施加到所选字线的编程电压而选择性地向所述多个串的禁止编程串应用不同的自升压技术。所述编程电路可以被配置为响应于施加到所选字线上的编程电压而选择性地施加非局部自升压和局部自升压。编程电路可以被配置为进行步增脉冲编程(ISPP)，并且在第二串联连接单元串的所选单元的ISPP期间响应于所述编程电压而选择性地向第一串联连接存储单元串施加非局部自升压和局部自升压。
在本发明的还一实施例中，快闪存储器件包括多个共享字线的串联连接的存储单元的串，每个存储单元串被配置为串联连接在位线和源线之间。所述存储器件还包括编程电路，该编程电路被配置为以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线和控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压，并且随后以不同于第一电平的第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压。
附图说明
图1是说明根据本发明的某些实施例的存储器件的示意图；
图2是说明图1的存储器件的示范性操作的流程图；
图3是说明根据本发明的其它实施例的存储器件的示意图；
图4是说明根据本发明的某些实施例的图3的存储器件的字线电压选择电路的示意图；
图5和6是说明根据本发明的某些实施例的图4的字线电压选择电路的译码器/驱动器电路的示意图；
图7A-7B分别是说明根据本发明的某些实施例的图3的存储器件的自升压编程操作的示意图和波形图；
图8A-8B分别是说明根据本发明的某些实施例的图3的存储器件的局部自升压编程操作的示意图和波形图；
图9是说明根据本发明的某些实施例的具有选择性自升压的步增脉冲编程(ISPP)操作的波形图。
具体实施方式
此后，将参考附图更全面地描述本发明，在附图中示出了本发明的实施例。然而，本发明可以被具体化为许多不同的形式，并且不应认为是限于这里阐述的实施例。而且，提供这些实施例以使得本公开是彻底的和完备的，并且将更全面地向本领域普通技术人员传达本发明的范围。在附图中，为了清晰起见，组件的尺寸和构造可能是理想的或夸大的。
应当理解，当将元件称为“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到其他元件，或可以存在中间元件。相反，当称元件为“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。通篇中类似的数字指代类似的元件。如这里所使用的，术语“和/或”包括相关所列项的一个或多个的任何和所有组合。
应该理解，尽管这里可以使用术语第一、第二、第三等来描述各种元件、组件和/或部分，但是这些元件、组件和/或部分不应限于这些术语。这些术语只用于将一个元件、组件或部分与另一元件、区域或部分进行区分。因而，在不背离本发明的教导的情况下，可以将下面所讨论的第一元件、组件或部分称为第二元件、组件或部分。
这里使用的术语只用于描述具体实施例的目的，不意欲限制本发明。如这里所使用的，单数形式“一”、“一个”和“该”意欲包括复数形式，除非上下文明显表示并非如此。还应理解，本说明书中使用的术语“包括”和/或“包含”指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组。
除非另有定义，这里使用的所有术语(包括技术和科学术语)具有如本发明所属的技术领域内的普通技术人员一般理解的相同意思。还应进一步理解，诸如常用字典中定义的术语应被解释为具有与它们在相关技术和本说明书中的上下文中的意思一致的意思，并且不应将其解释为理想或过分形式化的意思，除非这里表达如此。
本发明的一些实施例是由于意识到编程扰动风险一般是随着编程电压的增加而增加的，并且可以不需要更复杂和更耗时的局部自升压操作来以相对较低的编程电压电平防止或降低编程扰动。本发明的一些实施例可以有利地结合基于编程电压电平的选择性自升压而使用诸如ISPP的增量编程技术，以获得编程速度和编程扰动风险之间的折衷。
图1说明了根据本发明的一些实施例的存储器件100及其操作。器件100包括：存储单元阵列30，其包括多个快闪存储单元的NAND串，由各自的字线WL控制其行。器件100还包括：字线电压生成电路10，其被配置为生成多个不同电压，包括编程电压Vpgm、通过(pass)电压Vpass和解耦合电压Vdecouple。选择电路20被配置为响应于控制电路40响应编程电压Vpgm而生成的控制输入来选择性地向字线WL施加编程电压Vpgm、通过电压Vpass和解耦合电压Vdecouple。
具体地，控制电路40被配置为响应于编程电压Vpgm的电平而控制将编程电压Vpgm、通过电压Vpass和解耦合电压Vdecouple施加到阵列30。例如，在一些实施例中，可以将字线电压生成电路10配置为在ISPP过程中增量地增加编程电压Vpgm。例如，可以将控制电路40配置为将编程电压Vpgm与一个或多个预定阈值进行比较，以识别在编程阵列30的单元中应用多种不同自升压技术的哪一个，例如，以确定是否施加编程电压Vpgm、通过电压Vpass和解耦合电压Vdecouple来实现非局部自升压或局部自升压。
图2是说明根据本发明的其它实施例的存储器件100的示范性操作的流程图。响应于接收到用于编程所选单元的地址和数据(块205)，控制电路40初始化循环计数和编程电压Vpgm(块210)。如果编程电压Vpgm小于目标电压Vtarget，则控制电路40使得选择电路20向字线WL施加编程电压Vpgm和通过电压Vpass，从而应用非局部自升压，例如向所选单元的字线施加编程电压Vpgm而向所有其它字线施加通过电压Vpass(块225a)。然而，如果编程电压Vpass大于目标电压Vtarget，则控制电路40使得选择电路20施加编程电压Vpgm、通过电压Vpass和解耦合电压Vdecouple，以实现局部自升压(块225b)。
在施加字线电压后，控制电路40可以确定所选单元的阈值电压Vth(块230)。例如，控制电路40可以执行编程验证读取操作，以确定所选单元是否适当地阻截了电流。如果所选单元通过阈值电压测试，则编程完成(块245)。然而，如果没有通过测试，则控制电路40可以确定是否已达到最大循环计数，如果已达到最大循环计数，则控制电路40可以识别编程失败(块250)。然而，如果还没有达到最大循环计数，控制电路40可以增加编程电压Vpgm(块235)、增加循环计数(块240)、并且选择性地执行另一非局部自升压编程操作或局部自升压编程操作，随后进行如前所述的验证(块225a、225b、230)。
图3说明了根据本发明的其他实施例的存储器件300。具体地，器件300被配置为利用如上所述的沿线选择性自升压来实现ISPP编程过程。器件300包括NAND存储单元阵列110，其包括字线WL和位线BL。位线BL耦接到页缓冲器(PB)电路120，PB电路120向和从y-选择电路130发送和接收数据。PB电路120和y-选择电路130被配置为在位线BL和输入/输出线I/O之间传递数据。器件300还包括x-选择电路160，其被配置为利用由字线电压生成器电路140生成的字线电压而选择性地驱动字线WL。
通过控制电路190来控制x-选择电路160施加字线电压。控制电路190包括比较器电路180，其响应于由字线电压生成电路140生成的编程电压Vpgm与预定阈值的比较而生成比较信号OK。响应于该比较信号OK，控制逻辑150控制x-选择电路160将字线电压施加到字线WL。控制电路190还被配置为生成到字线电压生成单元140的控制输入，以使其作为ISPP过程的一部分增量地增加编程电压Vpgm。控制电路190还包括循环计数器电路170，其被配置为向控制逻辑150提供增加编程电压Vpgm的次数的指示，以允许例如控制逻辑150识别编程失败。
图4说明了根据本发明的其它实施例的器件300的x-选择电路600的示范性实现。x-选择电路160包括第一译码器/驱动器电路162，其接收页地址PA以及图3的字线电压生成器电路140生成的编程电压Vpgm、通过电压Vpass、解耦合电压Vdecouple和内部电压IVC。基于页地址PA，将这些字线电压选择性地施加到字线驱动信号线Si。第一译码器/驱动器电路162还基于页地址PA生成串与接地选择驱动信号线SS和GS上的电压。X-选择电路160还包括第二译码器/驱动器电路164，其接收块地址BA，并作为响应将字线驱动信号线Si和串与接地选择驱动信号线分别耦接到存储器阵列110的字线WL、串选择线SSL和接地选择线GSL。
图5说明了根据本发明的其它实施例的第一译码器/驱动器电路162的示范性实现。第一译码器/驱动器电路162包括页地址译码器电路162a，其接收页地址，并且作为响应生成经译码信号DA。将经译码信号DA施加到驱动器电路162b，驱动器电路162b包括具有分别耦接到各个字线驱动信号线S0-S31的输出的各个驱动器DRV。响应于经译码信号DA和由控制逻辑150生成的控制信号PGM_WLVPASS、PGM_WLVPGM、SLFB/LSFLB，驱动器DRV选择性地向字线驱动信号线S0-S31施加编程电压Vpgm、通过电压Vpass和解耦合电压Vdecouple以及内部电压IVC。具体地，控制信号PGM_WLVPASS控制施加通过电压Vpass的持续时间，控制信号PGM_WLVPGM控制施加编程电压Vpgm的持续时间，而控制信号SLFB/LSFLB控制是施加(非局部)自升压还是施加局部自升压。
图6说明了图4的第二译码器/驱动器电路164的示范性实现。第二译码器/驱动器电路164包括块地址译码器电路164a，其接收块地址BA，并作为响应生成总体控制多个通过晶体管WT0-WT31、ST和GT的控制信号BLKWL，所述多个通过晶体管WT0-WT31、ST和GT将字线驱动信号线S0-S31、串选择驱动信号线SS和接地选择驱动信号线GS分别耦接到存储器阵列110的字线WL0-WL31、串选择线SSL和接地选择线GSL并从其上解耦合。如图所示，串选择线SSL耦接到串选择晶体管SST，字线WL0-WL31连接到存储单元M0-M31，接地选择线GSL连接到并行NAND串的接地选择晶体管GST，其也连接到各个位线BL0-BLm-1。
图7A-7B说明当编程电压Vpgm低到足以降低或避免编程扰动时可以由图3的存储器件300执行的示范性非局部自升压操作。参考图7A，在对目标单元610的编程操作中，将包括目标单元610的NAND串的位线接地，而向邻近NAND串的位线施加电源电压VCC。还将电源电压VCC施加到串选择线SSL上，并将接地选择线GSL接地。这允许将非目标串中的单元的沟道充电然后将其浮置。如图7B中所示，然后向目标单元610的所选字线WL 29施加编程电压Vpgm，而向其它字线W0-W28、W30和W31施加通过电压Vpass。这使得包括连接到所选字线WL29上的禁止编程单元620的未选单元串的沟道电压增加。如果编程电压Vpgm足够低，则施加到禁止编程单元620的控制栅极的编程电压Vpgm和其沟道的电压之间的差可以低到足以防止疏忽编程。
图8A-8B说明了当编程电压Vpgm高到足以使编程扰动的可能性非期望地变得很大时可以由图3的存储器件300执行的示范性非局部自升压操作。如图8A中所示，将包括目标单元610的NAND串的位线接地，而向包括禁止编程单元620的邻近NAND串的位线施加电源电压VCC。还将电源电压VCC施加到串选择线SSL，而将接地选择线GSL接地。参考图8B，最初将通过电压Vpass施加到所有字线WL0-WL31。在时间段t20之后，将邻近所选字线WL29的字线WL28接地时间间隔t21，在该时间间隔t21之后利用解耦合电压Vdecouple对其进行驱动。利用内部电压IVC驱动解耦合字线WL28下游的字线WL0-WL27，而继续利用通过电压Vpass驱动所选字线WL29上游的字线WL30-WL31。在其它实施例中，通常可以利用通过电压Vpass、内部电压IVC和/或解耦合电压Vdecouple的任何组合来驱动下游字线WL0-WL27的其它字线。在时间间隔t22之后，利用编程电压Vpmg驱动所选字线WL29时间间隔t23。在经过时间间隔t23后，在时间间隔t24期间驱动所有字线WL0-WL31接地。
图9进一步说明了根据本发明的一些实施例的存储器件300可以如何利用选择性自升压来使用ISPP。随着编程电压Vpgm从最小电平Vpgm_min增加并保持低于目标电平Vtarget，器件300使用非局部自升压。然而，一旦编程电压Vpgm朝着最大编程电压Vpgm_max增加，高于目标电平Vtarget，则器件300使用局部自升压，以降低编程扰动发生的可能性。
应当理解，提供对图3-图9的电路和操作的描述是为了说明的目的，并且可以以各种其它方式来具体化本发明。例如，在本发明的一些实施例中，替代或在如上所述的选择性地施加非局部自升压和局部自升压之外，存储器件可以被配置为基于编程电压选择性地采用不同的非局部自升压处理或不同的局部自升压。替代或在上述的局部自升压技术之外，可以使用其它类型的局部自升压，诸如在上述的Hu的美国专利NO.5,715,194和Choi的美国专利NO.6,061,270中描述的局部自升压。在其它实施例中，除了诸如ISPP处理的递归处理，可以在编程过程中使用基于编程电压的选择性自升压。
上述是本发明的说明，而不应认为是限制本发明。尽管已描述了本发明的几个示范性实施例，但是本领域技术人员将容易理解在本质上不背离本发明的新颖教导和优点的情况下，可以对示范性实施例做出许多修改。因此，所有这些修改被认为是包括在由权利要求书所限定的本发明范围内。因此，应当明白，上述是对本发明的说明，不应认为是限于这里所公开的具体实施例，并且对这里所公开的实施例的修改以及其它实施例都被认为是包括在所附权利要求书的范围内。
对相关申请的交叉引用
本申请要求于2006年8月10日提交的韩国专利申请No.2006-0075712的优先权，通过引用其全文而将其公开合并于此。

Claims (23)

1.一种操作快闪存储器件的方法，该方法包括：
向串联连接的存储单元的串应用非局部自升压；
改变编程电压；以及
根据改变的编程电压的电平，选择性地向所述串应用非局部自升压和局部自升压之一，
其中，向所述串应用非局部自升压包括：
以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线以及控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压，而且
其中，向所述串应用局部自升压包括：
以不同于第一电平的第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压并向控制下游单元之一的字线施加解耦合电压。
2.如权利要求1所述的方法，其中，选择性地应用非局部自升压和局部自升压之一包括：在第二串联连接单元串的所选单元的步增脉冲编程ISPP期间，根据所述编程电压的电平而选择性地向第一串联连接单元串应用非局部自升压和局部自升压之一。
3.如权利要求2所述的方法，其中，所述ISPP编程包括响应于所选单元的阈值电压的测试而改变所述编程电压。
4.如权利要求1所述的方法，其中所述串联连接单元的串包括第一串联连接单元串，其中改变所述编程电压包括响应于第二串联连接单元串的所选单元的阈值电压的测试而逐步改变所述编程电压。
5.如权利要求4所述的方法，还包括响应于所述编程电压的变化数目达到预定数目而检测编程失败。
6.一种用于操作快闪存储器件的方法，所述快闪存储器件包括被配置为串联连接在位线和源线之间的存储单元的串，该方法包括：
以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线以及控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压；
将所述编程电压从第一电平改变为第二电平；
将第二电平与编程电压阈值进行比较；以及
当第二电平满足该编程电压阈值时，随后，以第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压并向控制下游单元之一的字线施加解耦合电压。
7.如权利要求6所述的方法，其中，随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压包括：
随后以不同于第一电平的第二电平向所选字线施加编程电压，同时向控制上游单元的字线施加通过电压，向控制禁止编程单元的紧接下游的第一下游单元的字线施加解耦合电压，以及向控制第二下游单元的字线施加通过电压。
8.如权利要求6所述的方法，其中，随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压包括：
随后以不同于第一电平的第二电平向所选字线施加编程电压，同时向控制上游单元的字线施加通过电压，向控制禁止编程单元的紧接下游的第一下游单元的字线施加解耦合电压，以及向控制第二下游单元的字线施加除通过电压、编程电压和解耦合电压之外的电压。
9.如权利要求6所述的方法：
其中，在以第一电平向控制禁止编程单元的所选字线施加编程电压而向控制耦接在位线和禁止编程单元之间的上游单元的字线和控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压之前：
生成第一电平的编程电压；以及
将该第一电平与编程电压阈值进行比较；
其中，以第一电平向控制禁止编程单元的所选字线施加编程电压而向控制耦接在位线和禁止编程单元之间的上游单元的字线和控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压包括：响应于第一电平比所述编程电压阈值小，向位线施加沟道偏置电压，而以第一电平向所选字线施加编程电压，以及向控制上游和下游单元的字线施加通过电压；
其中，在随后在以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压之前：
执行对第二串联连接单元串的所选单元的阈值电压测试；
响应于确定所选单元的阈值电压不能满足晶体管阈值电压准则而将所述编程电压改变为第二电平；以及
将该第二电平与编程电压阈值进行比较；并且
其中，随后以不同于第一电平的第二电平向所选字线施加编程电压而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压包括：响应于第二电平大于编程电压阈值，以第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压。
10.如权利要求9所述的方法，还包括响应于在编程所选单元中施加的编程电压的变化数目达到预定数目而识别编程失败。
11.一种快闪存储器件，包括：
多个共享字线的串联连接的存储单元的串；以及
编程电路，被配置为根据施加到所选字线的编程电压的电平而选择性地向所述多个串的禁止编程串应用非局部自升压和局部自升压之一，改变编程电压，并且根据变化的编程电压的电平而选择性地向所述串应用非局部自升压和局部自升压之一，
其中，所述编程电路包括：
字线电压生成电路，其被配置为生成编程电压、通过电压和解耦合电压，并且响应于编程电压控制信号而改变编程电压；
选择电路，耦接到字线电压生成电路，并且被配置为响应于选择控制信号而选择性地向所述多个串联连接的串的字线施加编程电压、通过电压和解耦合电压；以及
控制电路，被配置为生成编程电压控制信号和选择控制信号，
其中，所述多个串被布置为存储器件的多个存储单元块的存储单元块，其中所述选择电路包括：
第一译码器电路，被配置为接收编程电压、通过电压和解耦合电压，并且响应于选择控制信号而选择性地将编程电压、通过电压和解耦合电压传到多个字线驱动信号线；以及
第二译码器电路，耦接到所述字线驱动信号线，并被配置为响应于块地址信号而将所述字线驱动信号线耦接到所述多个串的字线，
其中，向所述串应用非局部自升压包括：
以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线以及控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压，而且
其中，向所述串应用局部自升压包括：
以不同于第一电平的第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压并向控制下游单元之一的字线施加解耦合电压。
12.如权利要求11所述的存储器件，其中，所述编程电路被配置为进行步增脉冲编程ISPP，并且在第二串联连接单元串的所选单元的ISPP期间根据所述编程电压的电平而选择性地向第一串联连接存储单元串应用非局部自升压和局部自升压之一。
13.如权利要求12所述的存储器件，其中，所述编程电路被配置为响应于所选单元的阈值电压的测试而改变所述编程电压。
14.如权利要求12所述的存储器件，其中，所述编程电路被配置为响应于所述编程电压的变化数目达到预定数目而识别编程失败。
15.如权利要求11所述的存储器件，其中，所述编程电路被配置为响应于对所选单元的阈值电压的测试而逐步改变编程电压。
16.如权利要求11所述的存储器件，其中，所述第一译码器电路还被配置为响应于页地址信号而生成串选择和接地选择信号。
17.一种快闪存储器件，包括：
多个共享字线的串联连接的存储单元的串，每个存储单元串被配置为串联连接在位线和源线之间；以及
编程电路，该编程电路被配置为以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线和控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压，将所述编程电压从第一电平改变为第二电平，将第二电平与编程电压阈值进行比较，并且当第二电平满足该编程电压阈值时，随后以第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压以及向控制下游单元之一的字线施加解耦合电压。
18.如权利要求17所述的存储器件，其中，所述编程电路被配置为：将所述编程电压从第一电平改变为第二电平；以及响应于确定第二电平满足预定准则，以第二电平向所选字线施加编程电压，同时向控制上游单元的字线施加通过电压并向控制下游单元之一的字线施加解耦合电压。
19.如权利要求18所述的存储器件，其中，所述预定准则包括电压阈值准则。
20.如权利要求17所述的存储器件，其中，所述编程电路被配置为：以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线以及控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压；以及随后，以不同于第一电平的第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压，向控制禁止编程单元的紧接下游的第一下游单元的字线施加解耦合电压，并向控制第二下游单元的字线施加通过电压。
21.如权利要求17所述的存储器件，其中，所述编程电路被配置为：以第一电平向控制禁止编程单元的所选字线施加编程电压，而向控制耦接在位线和禁止编程单元之间的上游单元的字线以及控制耦接在源线和禁止编程单元之间的下游单元的字线施加通过电压；以及随后，以不同于第一电平的第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压，向控制禁止编程单元的紧接下游的第一下游单元的字线施加解耦合电压，以及向控制第二下游单元的字线施加除通过电压、编程电压和解耦合电压之外的电压。
22.如权利要求17所述的存储器件，其中，所述编程电路被配置为：生成第一电平的编程电压；将第一电平与编程电压阈值进行比较；响应于第一电平小于所述编程电压阈值而向位线施加沟道偏置电压，而以第一电平向所选字线施加编程电压，并向控制上游和下游单元的字线施加通过电压；对第二串联连接单元串的所选单元执行阈值电压测试；响应于确定所选单元的阈值电压不能满足晶体管阈值电压准则，将所述编程电压改变为第二电平；将第二电平与所述编程电压阈值进行比较；以及响应于第二电平大于所述编程电压阈值而以第二电平向所选字线施加编程电压，而向控制上游单元的字线施加通过电压，以及向控制下游单元之一的字线施加解耦合电压。
23.如权利要求22所述的存储器件，其中，所述编程电路被配置为响应于在编程所选单元中施加的编程电压的变化数目达到预定数目而识别编程失败。
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