CN101124656A - 利用可组装荫罩模组来进行不同材料的荫罩蒸镀 - Google Patents

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Abstract

一种荫罩沉积系统包括多个相同的荫罩，利用排列在多个仓中的相同荫罩形成类似数量的复合荫罩，每个复合荫罩连同一个材料沉积源放置在一个沉积真空容器中。通过在相应复合荫罩中的开孔，利用材料沉积源在基体上沉积材料，每个开孔是由形成复合荫罩的多个荫罩中的孔的全部或部分排列而成，从而在基体上形成一排电子元件。

Description

利用可组装荫罩模组来进行不同材料的荫罩蒸镀
发明领域
本发明涉及在一基体上形成一电子器件的一种方法，特别是涉及利用荫罩沉积技术在基体上形成一个或多个电子器件的电子元件。
背景技术
带有重复图样的电子电路如存储、成像或显示装置在发光二极管(LED)工业已经得到了广泛应用。目前，这些电子电路通常采用光刻工艺成形。
荫罩沉积工艺是一种已知技术并在微电子制造业应用多年。和光刻方法相比，荫罩沉积方法是一种成本极低且较为简单的工艺。因此，利用荫罩沉积工艺形成电子电路将是一个较为理想的选择。
目前，在荫罩沉积工艺中存在的一个问题是需要设计、制造和盘存大量荫罩，在每个荫罩中通常在荫罩内有一个或多个带有独特尺寸和/或位置的孔。因此，举例来说，如果多个荫罩沉积事件是需要生产一种带有重复图样电子电路的电子元件通常需要多个不同的荫罩，因为每个沉积事件通常都要求在基体上一种特定尺寸和/或一种特定位置的材料沉积。
因此，较为理想的是通过提供可组装开孔尺寸的荫罩克服上述类似问题，不必需要为每个沉积事件都设计、制造和盘存一独特的荫罩。
发明内容
本发明揭示一种荫罩沉积方法，包括(a)推进基体通过多个沉积真空容器，每个真空容器都有一个材料沉积源和一个放置在那里的复合荫罩。(b)通过相应荫罩在基体上沉积位于每个沉积真空容器中材料沉积源的材料，在基体上形成包含电子元件排列的电路。每个复合荫罩都包含带有至少一个在其上通过第一孔的第一荫罩和带有至少一个在其上通过第二孔的第二荫罩。每个复合荫罩的第一和第二荫罩都通过与一个第二孔排列成行的第一孔定位，在某种意义上确定通过复合荫罩的一个恰当尺寸开孔，从而按照所希望的图样在其中通过的基体上进行材料的沉积。较好的是，电路是完全通过连续性的在基体上的材料沉积而形成。
每个第一荫罩都能有多个在其上通过的第一孔，所有所述第一孔都有相同的尺寸。每个第二荫罩都能有多个在其上通过的第二孔，所有所述的第二孔都有相同的尺寸。
所有第一荫罩都有在其上通过第一孔的相同图样。所有第二孔都有在其上通过第二孔的相同图样。
每个第一孔都有和每个第二孔相同的尺寸。在每个第一荫罩中第一孔的图样都和在每个第二荫罩中第二孔的图样相同。
电路包含多个同样的电子元件，每个电子元件都有相同的尺寸。在基体上至少一种材料的沉积期间，每个第一孔和每个第二孔都有这样的尺寸，比每个电子元件尺寸的一半大，但小于和两个第二孔排列成行的一个第一孔的尺寸值，或反之亦然。
较好的是，所有荫罩都是相同的。
一个第一沉积真空容器可以包含一个第一复合荫罩，在这个荫罩上有定位的第一和第二荫罩，利用相应第一和第二孔限定带有第一尺寸规格的第一复合荫罩中的一个开孔。一个第二沉积真空容器包含一个第二复合荫罩，在这个荫罩上有定位的第一和第二荫罩，利用相应第一和第二孔来限定带有第二的、不同尺寸的第二复合荫罩中的一个开孔。
多个沉积真空容器可相互连接。所述的基体是一种延伸片材，通过多个沉积真空容器，沿其长度方向被推进，于是，至少基体的一部分经过每个沉积真空容器连续推进。基体的一部分从位于沉积真空容器中的沉积源中获得材料的沉积。
本发明还可以是形成一电子器件的一种荫罩沉积方法。这个方法包括：(a)提供多个相同的荫罩，荫罩摆放在许多仓中，形成类似数量的复合荫罩，每个复合荫罩都放在带有一个材料沉积源的一个沉积真空容器中；(b)通过在第一复合荫罩中的一个开孔，利用在一个第一沉积真空容器中的材料沉积源在基体上沉积一个第一种材料，第一复合荫罩通过在所述第一个复合荫罩的荫罩仓中全部或部分排列的孔形成；和(c)通过在第二复合荫罩中的一个开孔，利用在第二沉积真空容器中的材料沉积源在基体上沉积第二种材料，第二复合荫罩通过在所述的第二复合荫罩的荫罩仓中全部或部分排列的孔形成，其中包含至少一个(i)每个复合荫罩的开孔的尺寸，和(ii)在材料沉积通过所述开孔期间与基体相对的每个复合荫罩的开孔的位置是不同的，因此，在基体上沉积的每种材料的尺寸和/或位置是不同的。
该方法还进一步包括通过类似多个复合荫罩中的开孔在基体上连续沉积多种材料，来在基体上形成一排电子元件，其中每个孔都是通过形成所述的复合荫罩的荫罩中的孔的全部或部分排列而成的。
每种材料可以是一种导体、一种绝缘体和一种半导体。
本发明还涉及一种荫罩沉积系统，包括多个系列连接的沉积真空容器；放置在每个沉积真空容器中的一个材料沉积源；放置在每个沉积真空容器中的一个复合荫罩，每个复合荫罩由排列在一个仓中的多个相同荫罩组成，每个复合荫罩有至少一个在其上通过的开孔，开孔由组成所述复合荫罩的相同荫罩中全部或部分孔排列确定；和输送基体通过系列连接的沉积真空容器的方法，通过在相应复合荫罩中至少一个开孔利用每个材料沉积源来获得沉积材料，这样的话，通过每个材料沉积源沉积的材料在所述基体上形成至少一电子元件。
至少一个(i)每个复合荫罩的每个开孔尺寸(ii)在沉积材料通过所述的开孔期间，相对于基体的每个复合荫罩的每个开孔位置可以是不同的。
每个复合荫罩可包括在其上通过的多个开孔。从每个材料沉积源的材料沉积可在基体上形成多个电子元件。
多个电子元件完全通过从材料沉积源上连续性的材料沉积形成于基体上。
基体可以是至少(i)电子绝缘的、(ii)柔性的、(iii)透明的基材中的一种。
最后，该发明涉及一种形成电子器件的方法。该方法包括(a)提供一种基体；(b)通过一个第一复合荫罩在真空条件下于基体上沉积半导体材料；(c)通过一个第二复合荫罩在真空条件下于基体上沉积导电材料；和(d)通过一个第三复合荫罩在真空条件下于基体上沉积绝缘材料。实际的沉积顺序是通过电子装置的电子元件设计确定的，而不是随意而为的。每个复合荫罩可以包含多个相同的荫罩，每个荫罩都有在其上通过的一个孔。每个复合荫罩的荫罩是通过它的孔确定位置的，孔排列方式限定通过复合荫罩的开孔，从而在通过基体上以所需要的图样来沉积相应材料。绝缘材料、半导体材料和导体材料的沉积共同作用以形成经过在复合荫罩中的开孔，完全通过连续性的材料沉积在基体上形成一电子元件。复合
电子元件可以是一种薄膜晶体管(TFT，thin film transistor)、二极管、存储元件、电容器、或者是以上元件的任意组合。电子装置还可包括利用一种或多种导电材料沉积形成的互连元件。
较好的是，所有复合荫罩都是相同的并且是可组装的，便于在基体上进行所需要尺寸和位置的材料沉积。
附图的简要说明
图1A是用于形成高分辨率活动基体底板的像素结构件的荫罩沉积系统示意图；
图1B是图1A所示荫罩沉积系统的单个沉积真空容器的放大视图；
图2是一活动基体底板分像素件3×3排列的电路示意图，其中所述3×3排列的2×2排列限定所述活动基体底板的像素件；
图3是图2一个分像素件的示例性实际配置的放大视图。
图4是形成图2分像素件的分像素结构件的示范性实际配置视图。
图5A是在图1A用在荫罩沉积系统中的一个复合荫罩的局部视图，通过复合荫罩中的开孔在图1A所示基体上沉积示于图4分像素结构件的多个部件；
图5B是沿图5A中VB-VB线的一个剖示截面视图；
图5C是沿图5A中VC-VC线的一个剖示截面视图；和
图6-图19是图1A所示荫罩沉积系统的复合荫罩中的开孔的序列视图，通过图1A所示的开孔的多个材料沉积以形成与每个孔临近的所示的分像素结构件。
本发明的详细说明
参照标有和类似元件对应编号的附图，对本发明进行具体描述。
参照附图1A和1B，一种用于形成电子器件的荫罩沉积系统2，例如可用于但没有仅限于形成高分辨率活动基体发光二极管(LED)显示器，包括多个系列排布的沉积真空容器4(例如：沉积真空容器4a-4x)。沉积真空容器4的数量和排布取决于形成相应产品所需要的沉积事件数量。
在使用荫罩沉积系统2期间，利用含有一个放带滚筒8和一个收带滚筒10的一种滚筒系统，一种柔性基体6平移过系列排布的沉积真空容器4。
每个沉积真空容器包括一个沉积源12、一个基体支撑件14、一个罩排布系统15和一个复合荫罩16。例如，沉积真空容器4a包括沉积源12a、基体支撑件14a、罩排布系统15a和复合荫罩16a；沉积真空容器4b包括沉积源12b、基体支撑件14b、罩排布系统15b和复合荫罩16b；沉积真空容器4的其它任何编号的真空沉积容器都依此类推。
每个沉积源12都装有在通过对应的复合荫罩16中的一个或多个开孔，以所需要的材料在基体6上沉积复合；在一个沉积事件期间，相应复合荫罩16和在对应沉积真空容器4中的基体6的部分形成密切接触。
荫罩沉积系统2的每个复合荫罩16都包括一个或多个开孔。当基体6平移通过荫罩沉积系统2的时候，每个复合荫罩16中的开孔都和利用在相应沉积真空容器4中相应沉积源12在基体6上准备沉积材料的所需要图样对应。
每个复合荫罩16都是由，例如，镍、铬、钢铁、铜、科伐镍基合金(Kovar)或殷钢(Invar)，制造成型，期望的厚度是在20至200微米之间，更好的是在20至50微米之间。Kovar和Invar可以采用例如美国俄勒冈州阿什兰ESPIC集团公司(ESPICorp Inc.of Ashland)的产品。在美国，Kovar是个注册商标，注册编号为No.337,962，现为位于德拉瓦州的威尔明顿CRS股份有限公司(CRS Holdings，Inc.of Wilmington)拥有；Invar也是一个注册商标，注册编号为No.63,970，现为法国的Imphy S.A.集团公司(Imphy S.A.Corporation)拥有。
本领域的技术人员希望荫罩沉积系统2可能含有一些附加工作台(没有在附图中显示)，例如一个退火工作台、一个测试工作台、一个或多个清洗工作台、一个切割和装配台以及其它类似的已知工作台。另外，沉积真空容器4的数量、目的和排布可以根据一种特定应用的需要进行一种或多种材料的沉积由本领域的普通技术人员来改变。在此结合名为“控制调控元件的活动基材底板及其制造方法”、申请日为2002年9月26日、申请号为10/255,972的美国专利所揭示的示例性荫罩沉积系统和使用方法作为参照进行说明。
可利用沉积真空容器4在基体6上沉积材料，从而在基体6上形成电子器件的一个或多个电子元件。每个电子元件可能是，例如，一个薄膜晶体管(TFT)、一个存储元件和一个电容器等，或者是一个或多个上述元件的组合以形成一个高级电子元件，例如，但没有限制于一个电子装置的分像素件或像素件。按照本发明，利用沉积真空容器4以连续性的沉积事件完全通过在基体6上材料的连续性沉积可以形成多层电路。
每个沉积真空容器4都和一个真空源(未显示)相连接，装配真空源的目的在于建立一个适宜的真空条件，从而可以一种已知的技术方法例如溅射或气相沉积，通过在相应复合荫罩16中的一个或多个开孔在基体6上利用相应沉积源12沉积一定数量的材料。
在此，基体6被描述为一种连续柔性片材，从放在一个预载真空容器中的放带滚筒8放出，进入沉积真空容器4。然而，这个并不能作为限制本发明的条件，因为荫罩沉积系统2可以配置成为连续处理多种单独的或者单个的基体。每个沉积真空容器4都可以包括支撑件或导向器来避免在推动基体6平移期间基体6的下垂。
在荫罩沉积系统2工作期间，在适宜的真空条件下，通过相应复合荫罩16中的一个或多个开孔，利用每个沉积源12在相应沉积真空容器4中于基体6的部分上沉积材料；这样的话，当推动基体6的所述部分通过沉积真空容器4的时候，多种的累进图样就在基体6上形成了。更加具体的是，基体6有多个部分，每个基体的部分都在每个沉积真空容器4中以预定时间间隔定位。在此预定时间间隔期间，利用相应沉积源12在定位于相应沉积真空容器4中的基体6的部分上沉积材料。在此预定时间间隔之后，逐步推进基体6，使推进的基体6部分进入进行其它处理系列中的下一个真空容器，如果有的话。这种基体步进连续进行，直到每个基体6的部分都通过全部沉积真空容器4。此后，在系列中于最后沉积真空容器4中的基体6的每个部分都由收带滚筒10进行回收，收带滚筒10就位于一个存储真空容器中(未显示)。可作为选择的是，把在荫罩沉积系统2中的基体6的每个部分都通过截断器(没有显示)与基体6的其它部分分割开来。
参照附图2，利用荫罩沉积系统2可形成示例性的LED像素件20a，像素件20a含有分像素件22的2×2排布，例如分像素件22a-22d。分像素件22a、22b、22c和22d可以分别是一个红色分像素件、一个第一绿色分像素件、一个第二绿色分像素件和一个蓝色分像素件。作为选择的是，分像素件22a、22b、22c和22d可以分别是一个红色分像素件、一个第一蓝色分像素件、一个第二蓝色分像素件和一个绿色分像素件。因为LED像素件20a代表排布在任一用户指定形成完整活动基材LED装置的排列结构中几个相同像素件中的一个，LED像素件20a的说明，包括说明的每个分像素件22颜色，不能够作为限制本发明的条件。在图2中所示分像素件的相邻像素件20b、20c和20d都出于例证的目的。
分像素件22a和22b通过标在A行母线上的一个脉冲信号和分别标在A列母线和B列母线上的电压等级表明。分像素件22c和22d通过标在B行母线上的一个脉冲信号和分别加在A列母线和B列母线上的电压等级表明。在说明的具体实施方式中，每个分像素件22都包括和晶体管24及26相连接的级联件，例如但不仅限于是薄膜晶体管(TFT) 一LED元件28是由夹在两个电极之间的光发射材料30构成的；和作为电压存储元件的电容器32。在一个示例性的非限制性的具体实施例中，每个分像素件22的晶体管24和26、LED元件28和电容器32以示于图2的方式相互连接在一起。另外，对每个分像素件22而言，晶体管24的控制终端和控制极端子与合适的行母线之间采用电连接，节点34是由晶体管26的漏极端子和电容器32的一个端子连接而成的，节点34与电源总线(Vcc)相连接，晶体管24的源极端子和适宜的列母线连接。
为了激活每个LED元件28，当在相应电源总线Vcc上施加一个适当电压的时候，施加在和晶体管24源极端子相连接的相应列母线上的电压从一个第一电压件40变至一个第二电压件42。在使用第二个电压件42期间，在和晶体管24控制极端子相连接的行母线上施加一个脉冲信号44。脉冲信号44引起晶体管24和26响应，于是，在通过晶体管26的电压降作用下，电源总线Vcc上的电压就施加到了LED元件28的一个端子上。由于LED元件28的其它端子和不同电位相连接，例如，接地电位，通过把电源总线Vcc上的电压施加在LED元件28，引起LED元件28照明。在使用脉冲信号44期间，电容器32施加第二电压件42和电源总线Vcc电压之间的不同电压，去掉通过晶体管24上的任何电压降。
在脉冲信号44的终端，电容器32保存其储存电压并将此电压施加到晶体管26的控制极端子，于是LED元件28保持工作状态，在没有脉冲信号44的情况下显示照明状态。
当脉冲信号44施加到有第一电压40的相应列母线上时，关闭LED元件28。更具体的是，当第一电压40加到晶体管24的源极端子使晶体管24启动的时候，在晶体管24的控制极端子施加脉冲信号44，于是电容器32通过晶体管24放电，从而关闭晶体管26和停止LED元件28工作。在脉冲信号44终端，电容器34施加近似电压40的电压，于是，即使在脉冲信号44停止后，晶体管26保持关闭状态，LED元件28保持待用状态。
用类似的方法，每个像素件20的每个分像素件22的每个LED元件28可以响应在适当的列母线上的一个脉冲信号44的应用而被打开和关闭，当第二电压42和第一电压40分别应用于在一个适当的电压通过适当的电源总线Vcc的情况下的适当列母线。
参照图3并继续参照图2，分像素件结构件50代表形成每个像素件20的每个分像素件22的机械构造，以所需要的沉积顺序，延伸半导体部件52，延伸半导体部件54，延伸金属部件56，延伸金属部件58，延伸金属部件60，矩形金属部件62，延伸金属部件64，延伸金属部件66，延伸绝缘体部件68，矩形绝缘体部件70，矩形绝缘体部件72，延伸金属部件74，延伸金属部件76，矩形金属部件78和矩形金属部件80。
每个金属部件56-66和74-80都可通过一种荫罩沉积工艺由任何适宜的可沉积的导电材料制成，例如，但不仅限于钼(Mo)、铜(Cu)、镍(Ni)、铬(Cr)、铝(Al)、金(Au)或铟锡氧化物(ITO)。绝缘体部件68-72都可通过荫罩沉积工艺由任何适宜的且可沉积的非导电材料制成，例如但不仅限于氧化铝(Al2O3)或者氧化硅(SiO2)。每个半导体部件52和54都可通过荫罩沉积工艺利用可沉积的半导体材料制成，并且适于通过真空蒸发形成一薄膜晶体管(TFT)，例如，但不仅限于硒化镉(CdSe)、硫化镉(CdS)或者碲(Te)。
在分像素结构件50中，利用含有金属部件62、绝缘体部件72和金属部件80的仓形成电容器32；利用形成电容器32的部件组合加上半导体部件54和金属部件60形成晶体管26(利用金属部件80、60和62作为晶体管26的管门、源极和漏极)；利用半导体部件52、金属部件56和58、绝缘体部件68和金属部件74和76的组合形成晶体管24(利用金属部件56和58作为晶体管24的源极和漏极，利用金属部件74和76形成晶体管24的管门)。
较好的是，图2所示的每个分像素件22都由同样的分像素结构件实现，例如分像素结构件50。然而，这个也不应作为限制本发明的条件，因为每个分像素件22可以通过任何适宜的分像素结构件实现。然而，为了说明本发明，可以认为下文中的每个分像素件22都是通过分像素结构件50实现的。
在一个示例性的非限制性的实施例中，基体6是由一种非导电材料制成，例如：一种镀有金属片材的绝缘材料；金属部件60、62和80是由Mo、Cu、Ni、Cr、Au或者Al制成的；绝缘体部件68-72是由Al2O3或者SiO2制成的；金属部件56、58、64、66和74-78是由Mo、Cu、Ni、Cr、Au或者Al制成的，并且半导体部件52和54是由CdSe、CdS、Te或者其它任何可利用荫罩沉积工艺沉积的适宜的半导体材料制成的。
为了完全形成每个功能分像素件22，一种适宜的绝缘材料(未示出)通过暴露金属部件60全部或部分的开孔，在图3所示的分像素结构件50上面沉积，。在沉积的绝缘材料上面接着沉积另一个金属部件36，使绝缘材料和金属部件60通过绝缘材料中的开孔相接触。此后，光发射材料30沉积在分像素结构件50上面，分像素结构件50和金属部件36相接触，并且一种透明金属部件38沉积在光发射材料30上面，使光发射材料30夹在金属部件36和透明金属部件38之间。较好的是，金属部件36、光发射材料30和透明金属部件38的每个沉积物沉积在和它们对应的分像素件22上面，分像素件22与它们对应分像素部件22上面的金属部件36、光发射材料30和透明金属部件38的附近的沉积物是绝缘的。最后，在所有的金属层38上面沉积一层或片透明金属材料(未示出)，夹在中间的绝缘材料作为所有分像素件的公共电极。
参照图4并继续参照图1至图3，在基体6上和图2电路示意图对应的LED像素结构件的一个实际实施例。在一个示例性的实施例中，每个像素件20的整体尺寸为126×126微米，每个分像素件22的整体尺寸为63×63为微米。然而，每个像素件20和分像素件22a的上述尺寸仅是示例性的，不能够作为限制本发明的条件。
现在说明一个示例性的非限制性的沉积顺序，通过荫罩沉积系统2的复合荫罩16开孔进行沉积，形成含有每个分像素件22的分像素结构件50。
现参照图5A一5C并继续参照所有前述附图，每个复合荫罩16包括在其上通过的带有多个第一孔92的第一荫罩90、以及在其上通过的带有多个第二孔96的第二荫罩94。带有分别在其上通过多个第一孔92和多个第二孔96的第一荫罩90和第二荫罩94的说明不应作为本发明的限制条件，因为根据需要，第一荫罩90可能仅包括一个单独的第一孔92，第二荫罩94可能仅包括在其上通过的一个单独第二孔96。出于说明本发明的目的，可以认为，第一荫罩90有多个在其上通过的第一孔92，第二荫罩94有多个在其上通过的第二孔96。
较好的是，每个沉积真空容器4包括具有相同复合荫罩16的一个示例。因此，在沉积真空容器4b中的复合荫罩16b要好是和在沉积真空容器4a中的复合荫罩16a相同；在沉积真空容器4c中的复合荫罩16c要好是和在沉积真空容器4b中的复合荫罩16相同，并且依此类推。更具体的是，形成复合荫罩16的第一个荫罩90要好是相同的，形成复合荫罩16的第二荫罩94要好是相同的，并且每个荫罩90要好是和每个荫罩94是相同的。因此，较好的是，利用相同的荫罩90a和94a形成复合荫罩16a；利用相同的荫罩90b和94b形成复合荫罩16b，并且依此类推。
为了完成所需要的材料沉积来形成每个分像素结构件50的各种不同部件，调整形成每个复合荫罩16的第一荫罩90和第二荫罩94的位置使它们彼此相互对应，这样的话，为沉积在其上通过的材料，至少就位的各个第一孔92和第二孔96部分的排成一直线，从而可确定在复合荫罩16中开孔98的适宜尺寸或规格和位置。每个复合荫罩16也可用定位开孔98的方式在相应沉积真空容器4中定位，便于在基体6上于所需要的位置的相应材料的沉积。
可以看出，为了沉积每个分像素结构件50的每个部件52-80，利用由相同荫罩90和94构成的相同复合荫罩16，每个孔92和孔96的高度和宽度仅需要略微大于分像素结构件50高度和宽度的一半。因此，例如，如果分像素结构件50的整体尺寸是63×63微米，仅需要每个孔92和96的整体尺寸略微大于分像素结构件50的整体尺寸的一半，例如，示于图5A的34×34微米。
限制每个孔92和孔96的长度和宽度略微大于每个分像素结构件50的各自长度和宽度的一半，可以使包含荫罩沉积系统2的复合荫罩16的荫罩90和94能够沉积每个分像素结构件50的每个部件52-80，同时避免两个或多个第二孔96和单个第一孔92的一次或多次不必要的排列实例，或者反之亦然。更加具体的是，选择每个孔92和96的实际长度和宽度，作为避免单个第一孔92和两个或更多第二孔96之间不必要的一次或多次叠加的折衷办法，或者反之亦然，同时如最佳在图3所示，可进行沉积完部件所需要的叠加，例如，部件66叠加在部件56上；部件76叠加在部件74上；部件64叠加在部件66上，并且依此类推。换句话说，限制每个孔92和96的长度和宽度略微大于相应分像素结构件50的长度和宽度的一半，可用相同的复合荫罩16形成分像素结构件50的紧密组装排列，每个复合荫罩16都是由相同的荫罩90和94构成。利用相同荫罩90和94形成荫罩沉积系统2的每个复合荫罩16的显著优点在于节省了为每个沉积真空容器4而设计、制造和盘存独特荫罩所花费的相关时间和费用。另一个优点在于，为形成每个复合荫罩16，荫罩90和荫罩94具有可互换性。特别方便之处在于，可以利用一个新的或者干净的荫罩90或94替换一个已经磨损的或者脏的(有材料结垢的)荫罩。
图5A-5C示出通过开孔98a在基体6的部分上沉积半导体部件52，开孔98a分别由荫罩90a和94a的第一孔92a和第二孔96a的部分排列而成的；为在基体6上沉积材料形成半导体部件52，荫罩90a和94a构成复合荫罩16a，复合荫罩16a在带有沉积源12a的沉积真空容器4a中沉积。在图5B和5C中，出于说明的目的，基体6、第二荫罩94a和第一荫罩90a显示为相互分隔开来；然而，实际上，荫罩90a和荫罩94a处于密切接触的位置，荫罩94a和基体6在半导体部件52沉积期间处于密切接触的位置。还有，在图5B和5C中，半导体部件52的沉积高度因为说明的目的而有所放大。
用于沉积材料部件54-80的荫罩沉积系统2的每个复合荫罩16的第一荫罩90和第二荫罩94的位置分别参照第一和第二荫罩90和94的一个单个第一孔92和一个单个第二孔96的排列来形成相应的复合荫罩16。现在进一步说明为了第一荫罩90和第二荫罩94的定位。在图6至图19中，出于说明的目的，排列单个第一孔92和单个第二孔96来在相应复合荫罩16中形成开孔98，显示为和一个示例性分像素结构件50相邻。
参照图6并继续参照所有前述附图，在沉积真空容器4a中于基体6的部分上沉积每个半导体部件52，接着，将基体6的所述部分推进到含有复合荫罩16b的沉积真空容器4b中。为了利用沉积源12b的材料沉积半导体部件54，复合荫罩16b的第一荫罩90b和第二荫罩94b如此就位，使每个分像素结构件50、一个单个第一孔92b和一个单个第二孔96b排列形成复合荫罩16b的一个开孔98b。
参照图7并继续参照所有前述附图，在沉积真空容器4b中于基体6的部分上沉积每个半导体部件54，接着，将基体6的所述部分推进到含有复合荫罩16c的沉积真空容器4c中。为了利用沉积源12c的材料沉积金属部件56，复合荫罩16c的第一荫罩90c和第二荫罩94c如此就位，使每个分像素结构件50、一个单个第一孔92c和一个单个第二孔96c排列形成复合荫罩16c的一个开孔98c。
参照图8并继续参照所有前述附图，在沉积真空容器4c中于基体6的部分上沉积每个金属部件56，接着，将基体6的所述部分推进到含有复合荫罩16d的沉积真空容器4d中。为了利用沉积源12d的材料沉积金属部件58，复合荫罩16d的第一个荫罩90d和第二个荫罩94d如此就位，使每个分像素结构件50、一个单个第一孔92d和一个单个第二孔96d排列形成复合荫罩1 6d的一个开孔98d。
参照图9并参照所有前述附图，在沉积真空容器4d中于基体6的部分上沉积每个金属部件58，接着，将基体6的所述部分推进到含有复合荫罩16e的沉积真空容器4e中。为了利用沉积源12e的材料沉积金属部件60，复合荫罩16e的第一个荫罩90e和第二个荫罩94e如此就位，使每个分像素结构件50、一个单个第一孔92e和一个单个第二孔96e排列形成复合荫罩16c的一个开孔98e。
参照图10并继续参照所有前述附图，在沉积真空容器4e中于基体6的部分上沉积每个金属部件60，接着，将基体6的所述部分推进到含有复合荫罩16f的沉积真空容器4f中。为了利用沉积源12f的材料沉积金属部件62，复合荫罩16f的第一个荫罩90f和第二个荫罩94f如此就位，使每个分像素结构件50、一个单个第一个孔92f和一个单个第二个孔96f排列形成复合荫罩16f的一个开孔98f。
参照图11并继续参照所有前述附图，在沉积真空容器4f中于基体6的部分上沉积每个金属部件62，接着，将基体6的所述部分推进到含有复合荫罩16g的沉积真空容器4g中。为了利用沉积源12g的材料沉积每个金属部件64，复合荫罩16g的第一个荫罩90g和第二个荫罩94g如此就位，使一个单个第一个孔92g和一个单个第二个孔96g排列形成复合荫罩16g的一个开孔98g。
参照图12并继续参照所有前述附图，在沉积真空容器4g中于基体6的部分上沉积每个金属部件64，接着，将基体6的所述部分推进到含有复合荫罩16h的沉积真空容器4h中。为了利用沉积源12h的材料沉积金属部件66，复合荫罩16h的第一个荫罩90h和第二个荫罩94h如此就位，使每个分像素结构件50、一个单个第一个孔92h和一个单个第二个孔96h排列形成复合荫罩16h的一个开孔98h。
参照图13并继续参照所有前述附图，在沉积真空容器4h中于基体6的部分上沉积每个金属部件66，接着，将基体6的所述部分推进到含有复合荫罩16i的沉积真空容器4i中。为了利用沉积源12i的材料沉积绝缘部件68，复合荫罩16i的第一个荫罩90i和第二个荫罩94i如此就位，使每个分像素结构件50、一个单个第一孔92i和一个单个第二孔96i排列形成复合荫罩16i的一个开孔98i。
参照图14并继续参照所有前述附图，在沉积真空容器4i中于基体6的部分上沉积每个绝缘部件68，接着，将基体6的所述部分推进到含有复合荫罩16j的沉积真空容器4j中。为了利用沉积源12j的材料沉积绝缘部件70，复合荫罩16j的第一个荫罩90j和第二个荫罩94j如此就位，使每个分像素结构件50、一个单个第一孔92j和一个单个第二孔96j排列形成复合荫罩16j的一个开孔98j。
参照图15并继续参照所有前述附图，在沉积真空容器4j中于基体6的部分上沉积每个绝缘部件70，接着，将基体6的所述部分推进到含有复合荫罩16k的沉积真空容器4k中。为了利用沉积源12k的材料沉积绝缘部件72，复合荫罩16k的第一个荫罩90k和第二个荫罩94k如此就位，使每个分像素结构件50、一个单个第一孔92k和一个单个第二孔96k排列形成复合荫罩16k的一个开孔98k。
参照图16并继续参照所有前述附图，在沉积真空容器4k中于基体6的部分上沉积每个绝缘部件72，接着，将基体6的所述部分推进到含有复合荫罩161的沉积真空容器41中。为了利用沉积源121的材料沉积每个金属部件74，复合荫罩161的第一个荫罩901和第二个荫罩941如此就位，使一个单个第一孔921和一个单个第二孔961排列形成复合荫罩161的一个开孔981。
参照图17并继续参照所有前述附图，在沉积真空容器41中于基体6的部分上沉积每个金属部件74，接着，将基体6的所述部分推进到含有复合荫罩16m的沉积真空容器4m中。为了利用沉积源12m的材料沉积金属部件76，复合荫罩16m的第一荫罩90m和第二荫罩94m如此就位，使每个分像素结构件50、一个单个第一孔92m和一个单个第二孔96m排列形成复合荫罩16m的一个开孔98m。
参照图18并继续参照所有前述附图，在沉积真空容器4m中于基体6的部分上沉积每个金属部件76，接着，将基体6的所述部分推进到含有复合荫罩16n的沉积真空容器4n中。为了利用沉积源12n的材料沉积金属部件78，复合荫罩16n的第一荫罩90n和第二荫罩94n如此就位，使每个分像素结构件50、一个单个第一孔92n和一个单个第二孔96n排列形成复合荫罩16n的一个开孔98n。
最后，参照图19并继续参照所有前述附图，在沉积真空容器4n中于基体6的部分上沉积每个金属部件78，接着，将基体6的所述部分推进到含有复合荫罩16o的沉积真空容器4o中。为了利用沉积源12o的材料沉积金属部件80，复合荫罩16o的第一荫罩90o和第二荫罩94o如此就位，使每个分像素结构件50、一个单个第一孔92o和一个单个第二孔96o排列形成复合荫罩16o的一个开孔98o。
在基体6上沉积金属部件80完成由分像素结构件50规定的电子元件的成形。较好的是，所有分像素结构件50都以上述的方法同时形成。此后，如果需要的话，可以在基体6上沉积上面说明的附加部件或层，来改善电子器件的制备，例如一个活动基材LED。
按照以上说明，所有荫罩90都是相同的，所有荫罩94也是相同的。另外，每个荫罩90都和每个荫罩94是同样的。限制每个孔92和孔96的尺寸，使其长度和宽度都分别略微大于准备在那成形的分像素结构件的长度和宽度的一半，从而可以利用孔92和孔96的排列组合形成紧密组装结构，例如分像素结构件50的一个排列，在基体6上，同时避免在一个沉积事件中，一个单个第一孔92和两个或更多第二孔96叠加，或者反之亦然。利用多个相同荫罩90和94来形成荫罩沉积系统2中的复合荫罩16，避免在荫罩沉积系统2中使用的的时候，不必要的设计、制造和盘存大量带有不同规格(或尺寸)和/或位置开孔的荫罩。
较好的是，每个沉积真空容器4的罩排列系统15配置成为每个单个荫罩90和94中的一个或两者有可选择的x和/或y排列，荫罩90和94在沉积真空容器4的外部形成相应的复合荫罩16，于是，可以调节复合荫罩16的每个开孔98的x和/或y规格，而不必破坏沉积真空容器4的真空条件。因此，如果确定一个或多个通过复合荫罩16的每个开孔98所沉积的材料规格超过公差，可以利用荫罩排列系统15调节所述的一个或多个规定，而不必破坏沉积真空容器4的真空条件，使随后的材料沉积满足公差要求。每个罩排列系统15都具有这样的功能，可以一个调节复合荫罩16每个开孔98的一个或多个规格，这种调节功能在连续在线荫罩沉积系统中是非常有用的，可以在连续生产过程中补偿每个开孔98上或周围沉积材料的形成，因此避免破坏沉积真空容器4的真空条件，来调节与这样形成相对应的每个开孔98的规格。在生产材料沉积之前和修正每个开孔98不以沉积材料的形式如振动而引起规格的任何变化，每个罩排列系统15还可用于设置每个开孔98的规格和在相应沉积真空容器4中的位置。
在一个非限制性的实施例中，罩排列系统15包含形成相应复合荫罩16的每个单个荫罩90和94的x和/或y位置的微米尺度调节。然而，这不能作为限制本发明的条件。
通过参照较好的具体实施例对本发明进行了详细说明。可以理解，本领域的普通技术人员在阅读和理解上述具体说明的基础上，可根据特定应用所需要沉积的一种或多种材料来改进和变更本发明的详细说明实施例组件来将其制造出来。专利权人也认识到前面的描述仅是说明，这些改进和变更没有脱离本发明的待决权利要求书中所列的精神和范围。

Claims (20)

1.形成一种电子装置的一种荫罩沉积方法包括：
(a)推进一基体通过多个沉积真空容器，每个沉积真空容器都包括一个材料沉积源和位于其中的一个复合荫罩；和
(b)利用位于每个沉积真空容器中的材料沉积源在基体上沉积材料，通过相应复合荫罩在基体上形成由一排电子元件组成的一个电路，其中：
每个复合荫罩包括一个第一荫罩，第一荫罩带有至少一个在其上通过的第一孔和一个第二荫罩，第二荫罩带有至少一个在其上通过的第二孔；和
每个复合荫罩的第一和第二荫罩都通过和一个第二孔排列成行的一个第一孔定位，按所需要尺寸规定开孔，经过复合荫罩按照所需要的图样在其上通过的基体上沉积材料。
2.权利要求1所述的方法，其中：
每个第一荫罩都有多个在其上通过的第一孔，所有所述的第一孔都有相同的尺寸；和
每个第二荫罩都有多个在其上通过的第二孔，所有所述的第二孔都有相同的尺寸。
3.权利要求2所述的方法，其中：
所有第一荫罩都有在其上通过第一孔的相同图样；和
所有第二荫罩都有在其上通过第二孔的相同图样。
4.权利要求3所述的方法，其中：
每个第一孔都有和每个第二孔相同的尺寸；和
在每个第一荫罩中的第一孔的图样都和在每个第二荫罩中的第二孔的图样相同。
5.权利要求4所述的方法，其中：
所述的电路包括多个相同的电子元件，每个电子元件都有相同的尺寸；和
在基体上沉积至少一种材料期间，每个第一孔和每个第二孔都有这样的尺寸，比每个电子元件尺寸的二分之一大，但比和两个第二孔排列成行的一个第一孔的尺寸小，或者反之亦然。
6.在权利要求2所述的方法中，所有荫罩都是相同的。
7.权利要求6所述的方法，其中：
一个第一沉积真空容器包括一个第一复合荫罩，这个复合荫罩具有设置的第一和第二荫罩如此就位，相应的第一和第二孔限定一个开孔，这个开孔具有在第一复合荫罩中第一尺寸规格；和
一个第二沉积真空容器包括一个第二复合荫罩，这个复合荫罩具有设置的第一和第二荫罩如此就位，相应的第一和第二孔限定一个开孔，这个开孔在第二复合荫罩中具有一个第二，不同的尺寸规格。
8.权利要求1阐明的方法，其中：
所述的多个沉积真空容器是相互连接的；
所述的基体是一种延伸片材，通过多个沉积真空容器，沿其长度方向被推进，于是，至少基体的一部分经过每个沉积真空容器连续推进；和
所述的基体的一部分从位于沉积真空容器中的沉积源中获得材料的沉积。
9.形成一种电子装置的一种荫罩沉积方法包括：
(a)利用排列在多个仓中的多个相同荫罩形成类似数量的复合荫罩，每个复合荫罩都和一个材料沉积源一起放置在一个沉积真空容器中；
(b)从在一个第一沉积真空容器中的材料沉积源的基体上沉积一个第一种材料，是通过在一个第一复合荫罩中的一个开孔，第一复合荫罩是由形成所述第一个复合荫罩的荫罩仓孔的全部或部分排列而成的；和
(c)从一个第二个沉积真空容器中的材料沉积源在基体上沉积一个第二种材料，是通过在一个第二个复合荫罩中的开孔，利用在，第二个复合荫罩是由形成所述第二个复合荫罩的荫罩的仓孔的全部或部分排列而成的，其中至少一个(i)每个复合荫罩开孔尺寸，和(ii)在沉积材料经过所述开孔期间与基体相对的每个复合荫罩开孔位置是不同的，于是，在基体上沉积的每种材料的尺寸和/或位置是不同的。
10.权利要求9所述的方法，还包括在基体上连续沉积多种材料，经过在类似多个复合荫罩中的开孔，在基体上形成一排电子元件，其中每个开孔都是由在形成所述复合荫罩的荫罩中的孔的全部或部分排列而成的。
11.权利要求10所述的方法，其中每种材料可以是一个导体、一个绝缘体和一个半导体中的一种。
12.一种荫罩沉积系统包括：
多个系列连接的沉积真空容器；
在每个沉积真空容器中都配有一个材料沉积源；
设在每个沉积真空容器中的一个复合荫罩，每个复合荫罩由排列在一个仓中的多个相同荫罩组成，每个复合荫罩有至少一个在其上通过的开孔，这个开孔是由组成所述复合荫罩的多个相同荫罩中孔的全部或部分排列而成的；和
输送基体通过系列连接沉积真空容器的方法，以获得从每个材料沉积源的一个沉积材料，通过在相应复合荫罩中的至少一个开孔，以形成每个材料沉积源在所述基体上形成至少一种电子元件。
13.权利要求12所述的系统，其中至少一个(i)每个复合荫罩的每个开孔的一个尺寸，和(ii)在沉积材料经过所述开孔的期间，相对于基体的每个复合荫罩复合的每个开孔位置是不同的。
14.权利要求12所述的系统，其中：
每个复合荫罩都含有在其中通过的多个开孔；和
从每个材料沉积源沉积的材料在基体上形成多个电子元件。
15.权利要求14所述的系统，其中，多个电子元件完全通过从材料沉积源上连续性的材料沉积形成于基体上。
16.权利要求12所述的系统，其中，基体是至少(i)非导电的(ii)柔性的和(iii)透明的材料中一种。
17.权利要求16所述的系统，其中基体是由玻璃制备而成的。
18.一种形成电子装置的方法包括下列步骤：
(a)提供一种基体；
(b)在真空条件下，通过复合荫罩在基体上沉积半导体材料；
(c)在真空条件下，通过复合荫罩在基体上沉积导电材料；和
(d)在真空条件下，通过复合荫罩在基体上沉积绝缘材料，其中：
每个复合荫罩由多个相同的荫罩组成，每个荫罩都有在其中通过的孔。
每个复合荫罩的荫罩以通过其中的孔定位，以一定的方式排列确定开孔，通过复合荫罩以所需要的图样在其中通过的基体上沉积材料；和
绝缘材料、半导体材料和导体材料的沉积共同作用以形成经过在复合荫罩中的开孔，完全通过连续性的材料沉积在基体上形成一电子元件。
19.权利要求18中阐明的方法，其中电子元件可以是一种薄膜晶体管(TFT)、一种二极管、一种储存元件或者是一种电容器。
20.权利要求18中阐明的方法，其中所有复合荫罩都是相同的。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157699A (zh) * 2010-02-02 2011-08-17 乐金显示有限公司 掩模组件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090098309A1 (en) * 2007-10-15 2009-04-16 Advantech Global, Ltd In-Situ Etching Of Shadow Masks Of A Continuous In-Line Shadow Mask Vapor Deposition System
DE102008037387A1 (de) * 2008-09-24 2010-03-25 Aixtron Ag Verfahren sowie Vorrichtung zum Abscheiden lateral strukturierter Schichten mittels einer magnetisch auf einem Substrathalter gehaltenen Schattenmaske
US8749239B2 (en) 2008-10-02 2014-06-10 Certusview Technologies, Llc Locate apparatus having enhanced features for underground facility locate operations, and associated methods and systems
CN102341740B (zh) * 2009-06-22 2015-09-16 财团法人工业技术研究院 发光单元阵列、其制造方法和投影设备
CN103547702B (zh) * 2010-06-04 2016-08-10 阿德文泰克全球有限公司 利用编码孔径进行的阴影掩模的对准
CN104862669B (zh) * 2010-12-16 2018-05-22 潘重光 任意尺寸底板及显示屏的气相沉积荫罩板系统及其方法
US8673791B2 (en) 2012-05-25 2014-03-18 International Business Machines Corporation Method and apparatus for substrate-mask alignment
WO2014119548A1 (ja) * 2013-02-04 2014-08-07 シャープ株式会社 蒸着装置および蒸着方法
TWI626517B (zh) * 2013-08-22 2018-06-11 阿德文泰克全球有限公司 陰影遮罩-基板對準方法
CN103866238A (zh) * 2014-03-07 2014-06-18 京东方科技集团股份有限公司 一种真空蒸镀装置
WO2017048696A1 (en) * 2015-09-16 2017-03-23 Advantech Global, Ltd Evaporative deposition with improved deposition source

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657613A (en) 1970-05-04 1972-04-18 Westinghouse Electric Corp Thin film electronic components on flexible metal substrates
US4450786A (en) 1982-08-13 1984-05-29 Energy Conversion Devices, Inc. Grooved gas gate
GB8332394D0 (en) 1983-12-05 1984-01-11 Pilkington Brothers Plc Coating apparatus
US4615781A (en) 1985-10-23 1986-10-07 Gte Products Corporation Mask assembly having mask stress relieving feature
EP0440377B1 (en) * 1990-01-29 1998-03-18 Varian Associates, Inc. Collimated deposition apparatus and method
US5250467A (en) 1991-03-29 1993-10-05 Applied Materials, Inc. Method for forming low resistance and low defect density tungsten contacts to silicon semiconductor wafer
JPH0634805A (ja) * 1992-07-21 1994-02-10 Matsushita Electric Ind Co Ltd 回折格子のプレス成形用型及びその作製方法ならびに回折格子の作製方法
US5643428A (en) * 1995-02-01 1997-07-01 Advanced Micro Devices, Inc. Multiple tier collimator system for enhanced step coverage and uniformity
US6384529B2 (en) 1998-11-18 2002-05-07 Eastman Kodak Company Full color active matrix organic electroluminescent display panel having an integrated shadow mask
US6281552B1 (en) 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
US6294398B1 (en) 1999-11-23 2001-09-25 The Trustees Of Princeton University Method for patterning devices
US6582504B1 (en) 1999-11-24 2003-06-24 Sharp Kabushiki Kaisha Coating liquid for forming organic EL element
JP2001272929A (ja) 2000-03-24 2001-10-05 Toshiba Corp 平面表示装置用アレイ基板の製造方法
US7517551B2 (en) 2000-05-12 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a light-emitting device
JP4704605B2 (ja) 2001-05-23 2011-06-15 淳二 城戸 連続蒸着装置、蒸着装置及び蒸着方法
US6791258B2 (en) 2001-06-21 2004-09-14 3M Innovative Properties Company Organic light emitting full color display panel
US6943066B2 (en) 2002-06-05 2005-09-13 Advantech Global, Ltd Active matrix backplane for controlling controlled elements and method of manufacture thereof
US7132016B2 (en) * 2002-09-26 2006-11-07 Advantech Global, Ltd System for and method of manufacturing a large-area backplane by use of a small-area shadow mask
US7132361B2 (en) * 2004-12-23 2006-11-07 Advantech Global, Ltd System for and method of forming via holes by multiple deposition events in a continuous inline shadow mask deposition process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157699A (zh) * 2010-02-02 2011-08-17 乐金显示有限公司 掩模组件
CN102157699B (zh) * 2010-02-02 2014-08-27 乐金显示有限公司 掩模组件

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