CN101174470A - 非易失性存储器件及其编程、读取和擦除方法 - Google Patents

非易失性存储器件及其编程、读取和擦除方法 Download PDF

Info

Publication number
CN101174470A
CN101174470A CNA2007100898448A CN200710089844A CN101174470A CN 101174470 A CN101174470 A CN 101174470A CN A2007100898448 A CNA2007100898448 A CN A2007100898448A CN 200710089844 A CN200710089844 A CN 200710089844A CN 101174470 A CN101174470 A CN 101174470A
Authority
CN
China
Prior art keywords
transistor
selection wire
memory cell
voltage
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100898448A
Other languages
English (en)
Other versions
CN101174470B (zh
Inventor
金镐正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101174470A publication Critical patent/CN101174470A/zh
Application granted granted Critical
Publication of CN101174470B publication Critical patent/CN101174470B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

一种非易失性存储器件包括存储单元阵列和电压控制单元。存储单元阵列包括各自包含多个单元串的多个存储块。每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管。电压控制单元响应于与所述多个存储块相对应的多个块选择信号，将第一选择线电压和字线电压分别提供给连接到第一选择晶体管的第一选择线以及连接到存储单元晶体管的字线，并且与块选择信号无关地将第二选择线电压直接提供给连接到第二选择晶体管的第二选择线。

Description

非易失性存储器件及其编程、读取和擦除方法
技术领域
本发明涉及一种非易失性存储器件，并且更具体地涉及一种非易失性存储器件及其编程、读取和擦除方法。
对2006年10月31日在韩国知识产权局提交的韩国专利申请第10-2006-0106716号要求优先权，通过引用而将其全部内容合并于此。
背景技术
利用F-N隧穿(tunneling)来编程和擦除在诸如与非型快闪存储器件的非易失性存储器件中包含的单元晶体管。
例如，通过将低电压(例如，0V或地)施加到单元晶体管的控制栅极、并通过将超过电源电压的高电压(例如，20V)施加到包含该单元晶体管的半导体衬底(或体(bulk))，而在擦除操作中引起F-N隧穿。所得到的大电压差使得在浮置栅极和所述体之间形成强电场，并且出现F-N隧穿，其中，将电子从浮置栅极释放到所述体。这使得被擦除的单元晶体管的阈值电压(Vth)沿负方向偏移(例如，Vth≤-3V)。在传统的术语中，将擦除的状态指定为数据“1”，并且将此状态下的单元晶体管称为“导通(ON)”单元。
在编程操作中，例如，将超过电源电压的高电压(例如，18V)施加到单元晶体管的控制栅极，并且将低电压(例如，0V或地)施加到单元晶体管的漏极以及半导体体。当以此方式偏置单元晶体管时，产生F-N隧穿，并且电子被注入到单元晶体管的浮置栅极。这使得被编程的单元晶体管的阈值电压(Vth)沿正方向偏移(例如，Vth≥+1V)。通常，将编程的状态指定为数据“0”，并且将该单元晶体管称为“截止(OFF)”单元。
图1为传统的与非型快闪存储器件100的框图。与非型快闪存储器件100包括存储单元阵列110、行选择电路130、行解码器电路(未示出)、页缓冲器电路150(或数据感测和锁存电路)、以及列解码器电路170。
存储单元阵列110包括各自具有多个单元串(string)的多个存储块BLK0至BLKn(n为正整数)。如图1所示，每个单元串包括连接到对应位线(例如，位线BL0)的串选择晶体管SST、连接到公共源极线CSL的地选择晶体管GST、以及连接在串选择晶体管SST和地选择晶体管GST之间的存储单元晶体管MC15至MC0。存储单元晶体管MC15至MC0中的每一个形成存储单元。图1图解了每个单元串16个存储单元的例子，但在每个串中包含的存储单元的数目可在不同的与非快闪存储器件之间变化。
如图1所示，串选择晶体管SST、存储单元晶体管MC15至MC0、以及地选择晶体管GST分别被栅极连接(gate)到串选择线SSL、字线WL15至WL0、以及地选择线GSL。此外，如所示出的那样，块选择晶体管BS17至BS0分别连接在线SSL、WL15至WL0和GSL与线SS、Si15至Si0和GS之间。通过块选择信号BS来共同地控制块选择晶体管BS17至BS0。
行选择电路130响应行解码器(未示出)，以经由块选择晶体管BS0至BS17而从字线WL0至WL15中选择字线(或页)。在编程模式中，页缓冲器电路150暂时存储要被存储在所选字线(或页)的存储单元中的数据。在读取模式中，页缓冲器电路150感测存储在所选字线(或页)的存储单元中的数据。页缓冲器电路150包括多个页缓冲器(或数据感测和锁存块)，其分别对应于与所选页相关的行(位线)。以预定单位(例如，以字节×8为单位)经由列解码器电路170而输出从所选页的存储单元感测(读取)的数据位。
图2为另一快闪存储器件200的电路图。此器件至少部分特征在于：用于将电压提供给串选择线SSL的线路被互相金属跨接(metal-strapped)，如同用于将电压提供给地选择线GSL的线路那样。
在读取操作之前的待机状态中，串选择线SSL和地选择线GSL两者被放电到地电压。当执行读取操作时，将电源电压(例如，VPP)作为块选择信号施加到所选块的选择晶体管，而将地电压(例如，0V)作为块选择信号施加到未选块的选择晶体管。
在读取操作期间，将所选块的串选择线SSL和地选择线GSL的电压从地电压(0V)增大到读取电压VREAD。此外，将地电压(0V)施加到所选块的所选字线WLm，并将读取电压VREAD施加到未选字线WL0～WLm-1以及WLm+1～WLn。在此状态下，从一条或多条所选位线的一个或多个单元晶体管读出数据。
发明内容
根据本发明的一个方面，提供了一种非易失性存储器件，其包括存储单元阵列和电压控制单元。存储单元阵列包括各自包括多个单元串的多个存储块。每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管。电压控制单元响应于与所述多个存储块相对应的多个块选择信号，而将第一选择线电压和字线电压分别提供给连接到第一选择晶体管的第一选择线以及连接到存储单元晶体管的字线，并且与块选择信号无关地将第二选择线电压直接提供给连接到第二选择晶体管的第二选择线。
根据本发明的另一方面，提供了一种读取非易失性存储器件的方法，其中，该非易失性存储器件包括存储单元阵列，该存储单元阵列包括各自包括多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管。该方法包括：响应于读取命令和寻址命令，将读取电压施加到连接到第二选择晶体管并且彼此公共连接的第二选择线；以及对从所述多个存储块中选择的块执行读取操作。
根据本发明的另一方面，提供了一种对非易失性存储器件进行编程的方法，其中该非易失性存储器件包括存储单元阵列，该存储单元阵列包括各自包括多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管。该方法包括：响应于编程命令和寻址命令，将地电压施加到连接到第二选择晶体管并且彼此公共连接的第二选择线；以及响应于编程命令和寻址命令，对从所述多个存储块中选择的块执行编程操作。
根据本发明的另一方面，提供了一种擦除非易失性存储器件的方法，其中该非易失性存储器件包括存储单元阵列，该存储单元阵列包括各自包括多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管。该方法包括：响应于擦除命令和寻址命令，将擦除电压施加到连接到第二选择晶体管并且彼此公共连接的第二选择线；以及响应于擦除命令和寻址命令，对从所述多个存储块中选择的块执行擦除操作。
附图说明
根据下面参照附图的详细描述，本发明的以上和其它特征以及优点将变得清楚，在附图中：
图1为传统的与非快闪存储器件的图；
图2为另一传统的快闪存储器件的图；以及
图3为根据本发明实施例的非易失性存储器件的框图。
具体实施方式
现在，将通过参照附图而更充分地描述本发明，在附图中示出了本发明的示例实施例。
图3为根据本发明实施例的非易失性存储器件300的一部分的框图。另外，图3图解了在执行非易失性存储器件300的读取操作期间的某些电压。如所示出的，非易失性存储器件300包括存储单元阵列310和电压控制器330，并且还可包括行选择电路350。
存储单元阵列310可包括各自包括多个单元串的一个或多个存储块。仅仅作为例子并且为了简化附图，图3图解了两个存储块以及每个存储块内的两个单元串。在这里，将存储单元阵列310的存储块称为其中要读取、编程或擦除存储单元的所选块以及其中将不读取、编程或擦除存储单元的未选块。
每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的多个存储单元晶体管MC0至MCn。这里，“n”为正整数。每个存储单元串连接在存储单元阵列310的位线和列选择线CSL之间。如在图3的例子中所示，所选存储块的单元串和未选存储块的单元串连接到同一位线。
在图3的例子中，以及在下面的描述中，第一选择晶体管是栅极连接到串选择线SSL的串选择晶体管SST，而第二选择晶体管是栅极连接到地选择线GSL的地选择晶体管GST。
电压控制器330包括用于存储单元阵列310的每个存储块的块选择晶体管BS0至BSn+1。将块选择晶体管BS0至BSn+1栅极连接到为每个存储块提供的各个块选择信号BS。在操作(例如编程、读取和擦除操作)中，块选择晶体管BSn+1响应各个块选择信号BS，以将串选择电压SS施加到存储单元阵列310的串选择线SSL，并且块选择晶体管BS0至BSn响应各个块选择信号，以将字线选择电压Si0至Sin施加到存储单元阵列310的字线WL0至WLn。例如，所选存储块的块选择信号BS可以是诸如VPP的高电压，并且每个未选存储块的块选择信号BS可以是诸如地(0V)的低电压。
如图3所示，并且与图2相对比，电压控制器330未配备用于每个存储块的地选择线GSL的块选择晶体管。换句话说，直接向存储块的地选择线GSL施加地选择电压GS，而与各个块选择信号BS的逻辑状态无关。这里，将在后面更详细地描述该实施例的这一方面。
非易失性存储器件300还可包括行选择电路350，其例如用来施加块选择信号BS以及对串选择线SSL进行预充电。例如，行选择电路350可响应于在执行预定操作时输入的寻址命令而输出各个块选择信号BS。
在图3中，行选择电路350和电压控制器330被图解为独立的电路块。然而，这只是出于说明性的目的。对于本实施例所属领域的普通技术人员来说应当显而易见的是，行选择电路350和电压控制器330可被集成到诸如行解码器块的单个电路块中。
本实施例部分特征在于：将第二选择线电压(例如，地选择电压GS)直接施加到第二选择线(例如，地选择线GSL)。例如，将为存储单元阵列310的多个存储块传送地选择电压GS的公共电压线直接电连接到所述多个存储块的地选择线GSL。换句话说，不在传送地选择电压GS的公共电压线和地选择线GSL之间插入块选择晶体管BS。因而，电压控制器330可同时控制所有第二选择线GSL，即，不必独立控制用于每个块的第二选择线GSL。由此，方便了对第二选择线GSL的控制。
此外，当与图2的非易失性存储器件200相比时，非易失性存储器件300的第二选择线GSL不需要对于每个存储块而被金属跨接，并且不需要用于控制第二选择线GSL的晶体管GST。由此，当与传统的非易失性存储器件相比时，可减小非易失性存储器件的尺寸，从而允许芯片尺寸的减小。
注意，当将读取电压VREAD施加到未选块的地选择线GSL时，未选块的串选择线SSL是低电压(例如，0V)。因此，即使未选存储块的地选择线GSL处于高状态(VREAD)，未选存储块的串也会保持与位线电断开。
还要注意，在编程或擦除操作中，将同一(identical)电压(即，地电压或擦除电压)施加到未选块的第一选择线SSL以及第二选择线GSL。由此，如在本实施例中那样，通过将第二选择线GSL彼此公共连接而提高效率。
现在，将简要描述根据本发明实施例的非易失性存储器件300的操作。
首先，在读取期间，响应于读取命令和寻址命令而将读取电压VREAD施加到地选择线GSL。由于在本实施例中地选择线GSL被彼此公共连接，所以可将读取电压VREAD同时施加到第二选择线GSL。之后，响应于所述读取命令和寻址命令而对从多个存储块中选择的存储块进行读取操作。
更具体地，行选择电路350响应于寻址命令而输出用于从多个存储块中选择要进行读取操作的存储块的块选择信号BS。电压控制单元330将具有预定电平的电压信号施加到第一选择线SSL以及字线WL0至WLn，以便进行读取操作。换句话说，如图3的例子所示，电压控制单元330将读取电压VREAD施加到所选存储块的串选择线SSL、以及未选字线WL0～WLm-1和WLm+1～WLn，并将地电压0V施加到所选存储块的所选字线WLm。在这些偏置条件下，执行读取。
在编程期间，响应于编程命令和寻址命令而将地电压0V施加到地选择线GSL。由于在本实施例中地选择线GSL被彼此公共连接，因此可以将地电压0V同时施加到第二选择线GSL。之后，响应于编程命令和寻址命令而对从多个存储块中选择的存储块进行编程操作。
更具体地，行选择电路350响应于寻址命令而输出用于从多个存储块中选择要进行编程操作的存储块的块选择信号BS。电压控制器330将具有预定电平的电压信号施加到第一选择线SSL以及字线WL0至WLn，以便进行编程操作。换句话说，电压控制单元330将地电压0V施加到所选存储块的串选择线SSL，将通过电压(pass voltage)施加到所选存储块的未选字线，并将编程电压施加到所选存储块的所选字线。在这些偏置条件下，执行编程。
在擦除期间，响应于擦除命令和寻址命令，将0V的擦除电压施加到地选择线GSL。由于在本实施例中地选择线GSL被彼此公共连接，因此可将0V的擦除电压同时施加到第二选择线GSL。之后，响应于擦除命令和寻址命令而对从多个存储块中选择的存储块进行擦除操作。
更具体地，行选择电路350响应于寻址命令而输出用于从多个存储块中选择要进行擦除操作的存储块的块选择信号BS。电压控制单元330将具有预定电平的电压信号施加到第一选择线SSL以及字线WL0至WLn，以便进行擦除操作。换句话说，电压控制单元330将0V的擦除电压施加到所选存储块的串选择线SSL和未选字线，并将地电压(0V)施加到所选存储块的所选字线。在这些偏置条件下，执行擦除。
如上所述，根据本发明的非易失性存储器件利用彼此公共连接的地选择线。这样，如上所述，当与传统的非易失性存储器件相比时，可减小非易失性存储器件的尺寸。另外，可更容易地控制地选择线。
尽管已通过参照本发明的示例实施例而具体示出并描述了本发明，但本领域普通技术人员将理解，可在其中作出各种形式和细节上的改变，而不会背离由所附权利要求限定的本发明的精神和范围。

Claims (14)

1.一种非易失性存储器件，包括：
存储单元阵列，其包括各自包含多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管；以及
电压控制单元，其响应于与所述多个存储块相对应的多个块选择信号，将第一选择线电压和字线电压分别提供给连接到第一选择晶体管的第一选择线以及连接到存储单元晶体管的字线，并且与块选择信号无关地将第二选择线电压直接提供给连接到第二选择晶体管的第二选择线。
2.如权利要求1所述的非易失性存储器件，其中，第二选择线被彼此公共连接。
3.如权利要求1所述的非易失性存储器件，还包括行选择电路，其将块选择信号提供给电压控制单元，其中，所述块选择信号各自从要进行预定操作的多个存储块中选择相应的存储块。
4.如权利要求3所述的非易失性存储器件，其中，与所选块相对应的块选择信号的电压电平是第一选择电压电平，并且与剩余的未选存储块相对应的块选择信号的电压电平是第二选择电压电平。
5.如权利要求1所述的非易失性存储器件，其中，第一选择线是串选择线，而第二选择线是地选择线。
6.一种读取非易失性存储器件的方法，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括各自包含多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管，该方法包括：
响应于读取命令和寻址命令，将读取电压施加到连接到第二选择晶体管并且彼此公共连接的第二选择线；以及
对从所述多个存储块中选择的块执行读取操作。
7.如权利要求6所述的方法，其中，每个单元串包括串联连接在第一选择晶体管和第二选择晶体管之间的多个存储单元晶体管，并且其中，读取操作的执行包括：
响应于寻址命令而提供用于从所述多个存储块中选择要进行读取操作的存储块的块选择信号；以及
将读取电压施加到连接到所选块的第一选择晶体管的第一选择线、以及连接到所选块的存储单元晶体管的未选字线，并将地电压施加到连接到所选块的另一存储单元晶体管的所选字线。
8.如权利要求6所述的方法，其中，第一选择线是串选择线，而第二选择线是地选择线。
9.一种对非易失性存储器件进行编程的方法，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括各自包含多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管，该方法包括：
响应于编程命令和寻址命令，将地电压施加到连接到第二选择晶体管并且彼此公共连接的第二选择线；以及
响应于编程命令和寻址命令，对从所述多个存储块中选择的块执行编程操作。
10.如权利要求9所述的方法，其中，每个单元串包括串联连接在第一选择晶体管和第二选择晶体管之间的多个存储单元晶体管，并且其中，所述编程操作包括：
响应于寻址命令，提供用于从所述多个存储块中选择要进行编程操作的存储块的块选择信号；以及
将地电压施加到连接到所选块的第一选择晶体管的第一选择线，将通过电压施加到连接到所选块的存储单元晶体管的未选字线，并将编程电压施加到连接到所选块的另一存储单元晶体管的所选字线。
11.如权利要求9所述的方法，其中，第一选择线是串选择线，而第二选择线是地选择线。
12.一种擦除非易失性存储器件的方法，所述非易失性存储器件包括存储单元阵列，该存储单元阵列包括各自包含多个单元串的多个存储块，每个单元串包括第一选择晶体管、第二选择晶体管、以及串联连接在第一选择晶体管和第二选择晶体管之间的至少一个存储单元晶体管，该方法包括：
响应于擦除命令和寻址命令，将擦除电压施加到连接到第二选择晶体管并且彼此公共连接的第二选择线；以及
响应于擦除命令和寻址命令，对从所述多个存储块中选择的块执行擦除操作。
13.如权利要求12所述的方法，其中，每个单元串包括串联连接在第一选择晶体管和第二选择晶体管之间的多个存储单元晶体管，并且其中，所述擦除操作的执行包括：
响应于寻址命令，提供用于从所述多个存储块中选择要进行擦除操作的存储块的块选择信号；以及
将擦除电压施加到连接到所选块的第一选择晶体管的第一选择线、以及连接到所选块的存储单元晶体管的未选字线，并将地电压施加到连接到所选块的另一存储单元晶体管的所选字线。
14.如权利要求12所述的方法，其中，第一选择线是串选择线，而第二选择线是地选择线。
CN2007100898448A 2006-10-31 2007-04-05 非易失性存储器件及其编程、读取和擦除方法 Expired - Fee Related CN101174470B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020060106716A KR100855963B1 (ko) 2006-10-31 2006-10-31 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법
KR106716/06 2006-10-31

Publications (2)

Publication Number Publication Date
CN101174470A true CN101174470A (zh) 2008-05-07
CN101174470B CN101174470B (zh) 2012-07-11

Family

ID=39369039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007100898448A Expired - Fee Related CN101174470B (zh) 2006-10-31 2007-04-05 非易失性存储器件及其编程、读取和擦除方法

Country Status (3)

Country Link
US (1) US7512002B2 (zh)
KR (1) KR100855963B1 (zh)
CN (1) CN101174470B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102262901A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 具有能够减少平面面积的配置的半导体集成电路装置
CN104051000A (zh) * 2013-03-11 2014-09-17 旺宏电子股份有限公司 存储器电路及其操作方法
CN104321822A (zh) * 2012-06-21 2015-01-28 英特尔公司 延长的选择栅寿命
CN106169304A (zh) * 2010-02-17 2016-11-30 三星电子株式会社 擦除和刷新非易失性存储器件的方法
CN107230496A (zh) * 2016-03-25 2017-10-03 三星电子株式会社 存储器设备的读取/验证操作和控制方法
CN107767911A (zh) * 2016-08-22 2018-03-06 三星电子株式会社 非易失性存储器装置以及数据操作方法
CN107799142A (zh) * 2016-08-31 2018-03-13 三星电子株式会社 存储设备及其操作方法
CN111402942A (zh) * 2019-08-08 2020-07-10 长江存储科技有限责任公司 非易失性存储器及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7599225B2 (en) * 2007-07-13 2009-10-06 Macronix International Co., Ltd. Method of programming and erasing a non-volatile memory array
US7957192B2 (en) * 2007-12-31 2011-06-07 Cypress Semiconductor Corporation Read and volatile NV standby disturb
JP4846814B2 (ja) * 2009-03-13 2011-12-28 株式会社東芝 不揮発性半導体記憶装置
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
JP2022091503A (ja) * 2020-12-09 2022-06-21 キオクシア株式会社 半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169412B1 (ko) 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR100204804B1 (ko) * 1996-09-20 1999-06-15 윤종용 플래시 메모리 장치의 구동방법
KR100248868B1 (ko) 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
JPH1186574A (ja) 1997-09-12 1999-03-30 Sony Corp 不揮発性半導体記憶装置
JP3486079B2 (ja) 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
KR100316706B1 (ko) 1999-02-01 2001-12-12 윤종용 벌크 바이어스를 사용하는 낸드형 플래쉬 메모리소자의 프로그램 방법
KR100301932B1 (ko) * 1999-04-27 2001-10-29 윤종용 불 휘발성 반도체 메모리 장치
KR100331563B1 (ko) * 1999-12-10 2002-04-06 윤종용 낸드형 플래쉬 메모리소자 및 그 구동방법
JP3913952B2 (ja) * 1999-12-28 2007-05-09 株式会社東芝 半導体記憶装置
JP4157269B2 (ja) * 2000-06-09 2008-10-01 株式会社東芝 半導体記憶装置
JP3730508B2 (ja) 2000-11-13 2006-01-05 株式会社東芝 半導体記憶装置およびその動作方法
KR100385229B1 (ko) 2000-12-14 2003-05-27 삼성전자주식회사 스트링 선택 라인에 유도되는 노이즈 전압으로 인한프로그램 디스터브를 방지할 수 있는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법
KR20020050367A (ko) 2000-12-21 2002-06-27 박종섭 플래쉬 메모리 소자의 센싱 회로
KR100463194B1 (ko) 2001-02-16 2004-12-23 삼성전자주식회사 낸드형 플래쉬 메모리 장치의 프로그램 방법
JP3829088B2 (ja) 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP2004247026A (ja) 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP2004326974A (ja) 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及びｉｃカード
KR100535651B1 (ko) 2003-06-30 2005-12-08 주식회사 하이닉스반도체 플래시 메모리 셀과, 낸드 및 노아 타입의 플래시 메모리장치의 독출방법
KR100630535B1 (ko) 2004-03-23 2006-09-29 에스티마이크로일렉트로닉스 엔.브이. 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로
JP2006196061A (ja) * 2005-01-12 2006-07-27 Toshiba Corp 電圧切換回路、及びこれを用いた半導体記憶装置
US7212447B2 (en) 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
KR100687424B1 (ko) 2005-08-29 2007-02-26 주식회사 하이닉스반도체 비휘발성 메모리 장치

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106169304B (zh) * 2010-02-17 2019-11-05 三星电子株式会社 擦除和刷新非易失性存储器件的方法
CN106169304A (zh) * 2010-02-17 2016-11-30 三星电子株式会社 擦除和刷新非易失性存储器件的方法
CN102262901A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 具有能够减少平面面积的配置的半导体集成电路装置
US9490018B2 (en) 2012-06-21 2016-11-08 Intel Corporation Extended select gate lifetime
CN104321822A (zh) * 2012-06-21 2015-01-28 英特尔公司 延长的选择栅寿命
CN104051000B (zh) * 2013-03-11 2017-08-08 旺宏电子股份有限公司 存储器电路及其操作方法
CN104051000A (zh) * 2013-03-11 2014-09-17 旺宏电子股份有限公司 存储器电路及其操作方法
CN107230496A (zh) * 2016-03-25 2017-10-03 三星电子株式会社 存储器设备的读取/验证操作和控制方法
CN107230496B (zh) * 2016-03-25 2021-06-29 三星电子株式会社 存储器设备的读取/验证操作和控制方法
CN107767911A (zh) * 2016-08-22 2018-03-06 三星电子株式会社 非易失性存储器装置以及数据操作方法
CN107767911B (zh) * 2016-08-22 2023-05-23 三星电子株式会社 非易失性存储器装置以及数据操作方法
CN107799142A (zh) * 2016-08-31 2018-03-13 三星电子株式会社 存储设备及其操作方法
CN107799142B (zh) * 2016-08-31 2023-09-26 三星电子株式会社 存储设备及其操作方法
CN111402942A (zh) * 2019-08-08 2020-07-10 长江存储科技有限责任公司 非易失性存储器及其制造方法
CN111402942B (zh) * 2019-08-08 2021-03-19 长江存储科技有限责任公司 非易失性存储器及其制造方法

Also Published As

Publication number Publication date
CN101174470B (zh) 2012-07-11
KR20080039053A (ko) 2008-05-07
KR100855963B1 (ko) 2008-09-02
US20080112227A1 (en) 2008-05-15
US7512002B2 (en) 2009-03-31

Similar Documents

Publication Publication Date Title
CN101174470B (zh) 非易失性存储器件及其编程、读取和擦除方法
JP4856138B2 (ja) 不揮発性半導体記憶装置
JP5285102B2 (ja) 半導体記憶装置
KR101406228B1 (ko) 프로그램 디스터브 현상을 개선하는 불휘발성 메모리 장치및 그 프로그램 방법
US7944756B2 (en) Non-volatile semiconductor memory device
US8068362B2 (en) Non-volatile semiconductor memory device and method of reading the same
JP2012133833A (ja) 不揮発性半導体記憶装置
US20160125947A1 (en) Programming method for nand-type flash memory
US20110292734A1 (en) Method of programming nonvolatile memory device
KR102416047B1 (ko) 더미 셀의 제어 방법 및 반도체 장치
TWI459389B (zh) 半導體記憶體裝置、記憶體裝置讀取程式以及方法
CN101174456B (zh) 非易失性存储器件和从其读取信息的方法
JP5467938B2 (ja) 半導体メモリ
CN113496740A (zh) 半导体存储装置
US7733706B2 (en) Flash memory device and erase method thereof
JP5284909B2 (ja) Ｎａｎｄ型フラッシュメモリとその消去方法
KR20090075535A (ko) 넓은 패스 전압 윈도우를 얻는 플래쉬 메모리 장치의프로그램 검증 방법
JP5081755B2 (ja) 不揮発性半導体記憶装置とその読み出し方法
KR100624301B1 (ko) 낸드형 플래시 메모리 소자의 프로그램 방법
CN114138170B (zh) 非易失性存储器及其操作方法以及电子装置
KR101199071B1 (ko) 불휘발성 반도체 기억 장치
KR20130097406A (ko) 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
JP2011028845A (ja) 半導体装置および半導体装置の制御方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120711

Termination date: 20150405

EXPY Termination of patent right or utility model