CN101174652A - 自对准方法及用该方法制造的存储器阵列 - Google Patents
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Abstract
一种形成浮置栅极存储单元阵列的方法以及用这种方法形成的阵列，其中，各个存储单元包括：用半导体材料制成的具有第一导电类型的衬底；在衬底中形成的源极和漏极区；设置在源极之上并电气连接到源极的导电材料块；以及浮置栅极，它具有设置在源极区之上并与源极区隔离的第一部分和设置在沟道区之上并与沟道区隔离的第二部分。浮置栅极的第一部分包括在锐角边缘相交的斜上表面和侧表面。导电控制栅极设置在沟道区之上并与沟道区隔离，用于控制沟道区的导电率。
Description
技术领域
本发明涉及形成浮置栅极存储单元的半导体存储器阵列的自对准方法。本发明还涉及上述类型的浮置栅极存储单元的半导体存储器阵列。
背景技术
非易失性半导体存储单元在本领域中是公知的，这种非易失性半导体存储单元利用浮置栅极将电荷储存在浮置栅极上，并且利用在半导体衬底中形成的非易失性存储单元的存储器阵列。一直以来，这些浮置栅极存储单元通常是分裂栅类型或叠栅类型。
一直以来，半导体浮置栅极存储单元阵列的可制造性所面临的问题之一是各种器件如源极、漏极、控制栅极和浮置栅极的对准。由于半导体处理的集成的设计规则减少，所以减少最小的平版印刷部件即对精确对准的要求变得更加严格。各种部分的对准也确定半导体制品的制造的产量。
自对准是本领域中所公知的。自对准是指涉及一种或多种材料的处理一个或多个步骤的行为，以使这些部件在该步骤处理中相互自动对准。因此，本发明利用自对准技术来实现分裂栅类型的半导体存储器阵列的制造。
对缩小存储单元阵列的尺寸有着持续的需求，以使单一晶片上的存储单元的数量达到最大。成对形成分裂栅类型的存储单元是公知的，且每对共享单一的源极区以及相邻的单元对共享共用的漏极区减小存储单元阵列的尺寸。传统上所形成的浮置栅极一直具有锋利的边缘，这种锋利的边缘朝向控制栅极，以增强F-N隧道效应(Fowler-Nordheim tunneling)，这种F-N隧道效应用于在控制栅极擦除操作期间将电子移离浮置栅极而达到控制栅极上。不过，需要提高擦除效率。
需要有一种非易失性分裂栅类型的浮置栅极存储单元阵列，这种浮置栅极存储单元阵列极大地降低单元的尺寸，而擦除效率得到提高。
发明内容
通过提供源极侧擦除存储单元设计以及用朝向材料的源极线导电块的锋利边缘制造源极侧擦除存储单元的方法来解决上述问题。
电可编程和可擦除存储设备包括：用半导体材料制成的衬底，第一和第二空间分开的区，这种衬底具有第一导电类型，第一和第二空间分开的区在衬底中形成并具有第二导电类型；沟道区，在衬底中于第一和第二空间分开的区之间形成，其中，沟道区包括邻近第一区的第一部分和邻近第二区的第二部分；设置在第一区之上并电气连接到第一区的导电材料块；以及导电浮置栅极，它具有第一部分和第二部分，第一部分设置在第一区之上并与第一区隔离，第二部分设置在沟道区的第一部分之上并与沟道区的第一部分隔离，用于控制沟道区的第一部分的导电率，其中，浮置栅极的第一部分包括斜上表面和侧表面，斜上表面和侧表面在锐角边缘相交；以及导电控制栅极，导电控制栅极设置在沟道区的第二部分之上并与沟道区的第二部分隔离，用于控制沟道区的第二部分的导电率。
电可编程和可擦除存储设备阵列包括：用半导体材料制成的衬底和空间分开的隔离区，这种衬底具有第一导电类型，空间分开的隔离区在衬底上形成、基本上相互平行并在第一方向上延伸；活性区在每对相邻的隔离区之间，各个活性区包括多个存储单元对。各个存储单元对包括在衬底中形成的第一区以及第二区对，第二区对在衬底中形成，所述衬底具有沟道区对，各个沟道区在衬底中形成并位于第一区与第二区中的一个之间，其中，第一和第二区具有第二导电类型，各个沟道区包括邻近第一区的第一部分和邻近第二区中的一个的第二部分，设置在第一区之上并电气连接到第一区的导电材料块以及导电浮置栅极对，各个导电浮置栅极具有设置在第一区之上并与第一区隔离的第一部分和设置在沟道区的第一部分中的一个之上并与沟道区的第一部分中的一个隔离的第二部分，用于控制沟道区的第一部分中的一个的导电率，其中，各个浮置栅极的第一部分包括斜上表面和侧表面，斜上表面和侧表面在锐角边缘相交，各个浮置栅极的第一部分还包括导电控制栅极对，各个导电控制栅极设置在沟道区的第二部分中的一个之上并与沟道区的第二部分中的一个隔离，用于控制沟道区的第二部分中的一个的导电率。
形成半导体存储单元的方法包括：在第一导电类型的衬底中形成第二导电类型的第一和第二空间分开的区，沟道区在衬底中并位于第一和第二空间分开的区之间，其中，沟道区包括邻近第一区的第一部分和邻近第二区的第二部分；形成设置在第一区之上并电气连接到第一区的导电材料块；形成导电浮置栅极，它具有设置在第一区之上并与第一区隔离的第一部分和设置在沟道区的第一部分之上并与沟道区的第一部分隔离的第二部分，用于控制沟道区的第一部分的导电率，其中，浮置栅极的第一部分包括斜上表面和侧表面，斜上表面和侧表面在锐角边缘相交；以及形成导电控制栅极，它设置在沟道区的第二部分之上并与沟道区的第二部分隔离，用于控制沟道区的第二部分的导电率。
形成电可编程和可擦除存储设备阵列的方法包括：在衬底上形成空间分开的区，这些空间分开的区基本上相互平行、在第一方向上延伸；活性区在相邻的每对空间分开的区之间，其中，衬底具有第一导电类型；以及在各个活性区中形成存储单元对。各个存储单元对的形成包括：在衬底中形成第一区；在衬底中形成第二区对，所述衬底具有沟道区对，各个沟道区在衬底中形成并位于第一区与第二区中的一个之间，其中，第一区和这些第二区具有第二导电类型，且各个沟道区包括邻近第一区的第一部分和邻近第二区中的一个的第二部分；形成设置在第一区之上并电气连接到第一区的导电材料块；形成导电浮置栅极对，各个导电浮置栅极具有设置在第一区之上并与第一区隔离的第一部分以及设置在沟道区的第一部分中的一个之上并与沟道区的第一部分中的一个隔离的第二部分，用于控制沟道区的第一部分中的一个的导电率，其中，各个浮置栅极的第一部分包括斜上表面和侧表面，斜上表面和侧表面在锐角边缘相交；形成导电控制栅极对，各个导电控制栅极设置在沟道区的第二部分中的一个之上并与沟道区的第二部分中的一个隔离，用于控制沟道区的第二部分中的一个的导电率。
操作半导体存储单元的方法，这种半导体存储单元包括：用半导体材料制成的衬底以及第一和第二空间分开的区，这种衬底具有第一导电类型，第一和第二空间分开的区在衬底中形成并具有第二导电类型；沟道区在衬底中于第一和第二空间分开的区之间形成，其中，沟道区包括邻近第一区的第一部分和邻近第二区的第二部分；设置在第一区之上并电气连接到第一区的导电材料块；以及导电浮置栅极，它具有第一部分和第二部分，第一部分设置在第一区之上并与第一区隔离，第二部分设置在沟道区的第一部分之上并与沟道区的第一部分隔离，用于控制沟道区的第一部分的导电率。这种方法包括：通过将正电压加在第一和第二区上以及控制栅极上来用电子编程存储单元，这种正电压足以诱导电子从第二区流到沟道区中并注入到浮置栅极上；通过将正电压加在第一区上来擦除存储单元，这种正电压足以诱导浮置栅极上的电子从锐角边缘穿过到达导电材料块。
通过阅读说明书、权利要求书和附图就会明白本发明的其它目的和特征。
附图说明
图1A是半导体衬底的俯视图，这种半导体衬底用在本发明的形成隔离区的方法的第一步骤中。
图1B是沿线1B-1B截取的结构的截面图，该图示出了本发明的初始处理步骤。
图1C是该结构的俯视图，该图示出了对图1B所示的结构进行处理的下一个步骤，在这种结构中限定了隔离区。
图1D是图1C所示的沿线1D-1D截取的结构的截面图，该图示出了在这种结构中形成的隔离沟槽。
图1E是图1D所示的结构的横截面图，该图示出了材料隔离块在隔离沟槽中的形成。
图1F是图1E所示的结构的横截面图，该图示出了隔离区的最终结构。
图2A至2K是图1F所示的沿线2A-2A截取的半导体结构的截面图，该图顺次示出了在浮置栅极存储单元的非易失性存储器阵列的形成中对半导体结构进行处理的步骤。
具体实施方式
图1A至1F和图2A至2K示出了形成非易失性存储设备的方法。这种方法从半导体衬底10开始，优选地，这种半导体衬底10为P类，且这种半导体衬底在本领域中是公知的。下面所描述的层的厚度将取决于设计规则和处理技术的发展阶段。本说明书中所描述内容用于0.13微米处理。不过，本领域的技术人员会理解，本发明并不仅限于特定的处理技术的发展阶段，而且也并不限于下面所描述的任何处理参数中的任何特定值。
隔离区的形成
图1A至1F示出了公知的在衬底上形成隔离区的STI方法。参看图1A，图中示出了半导体衬底10(或半导体衬底10的半导体阱)的俯视平面图，优选这种半导体衬底10为P类，且这种半导体衬底在本领域中是公知的。第一和第二材料层12和14在衬底上形成(如生长或淀积)。例如，第一层12可以是二氧化硅(以下称为“氧化物”)，用公知的技术如氧化或氧化物淀积(如化学汽相淀积即CVD)在衬底10上形成这种氧化物，且厚度约为50至150。也可使用掺氮氧化物或其它绝缘电介质。第二层14可以是氮化硅(以下称为“氮化物”)，优选用CVD或PECVD在氧化层12上形成这种氮化物，且厚度约为1000至5000。图1B示出了所产生的结构的横截面。
一旦已形成了第一和第二层12/14，可将适当的光致抗腐蚀材料16涂覆到氮化层14上，并执行掩膜步骤，以有选择地从以Y或纵向延伸的一定区(条带18)中去除这种光致抗腐蚀材料，如图1C所示。在去除光致抗腐蚀材料16处，利用标准的蚀刻技术(即各向异性氮化物和氧化物/电介质蚀刻工艺)在这些条带18中将暴露的氮化层14和氧化层12蚀刻掉，以在结构中形成沟槽20。相邻的条带18之间的距离W可如所使用的处理的平版印刷部件那样小。然后采用硅蚀刻工艺将这些沟槽20向下延伸到硅衬底10(如达约500至几微米的深度)中，如图1D所示。在未去除光致抗腐蚀材料16的区保持氮化层14和氧化层12。图1D所示的所产生的结构限定与隔离区24交错的活性区22。
对这种结构进行进一步的处理，以去除剩余的光致抗腐蚀材料16。然后通过淀积厚的氧化层并接着进行化学机械抛光或CMP蚀刻(将氮化层14用作蚀刻终止)，以去除沟槽20中的氧化物块26之外的氧化层在沟槽20中形成隔离材料，如二氧化硅，如图1E所示。然后利用氮化物/氧化物蚀刻工艺去除剩余的氮化和氧化层14/12，而留下沿着隔离区24延伸的氧化物块26，如图1F所示。
前面所描述的STI隔离方法是形成隔离区24的优选方法。不过，也可使用公知的LOCOS隔离方法(如凹入式LOCOS和多缓冲LOCOS等)，在这些方法中，这些沟槽20可不延伸到衬底中，且可在条带区18中的衬底表面的暴露部分上形成(如生长)隔离材料。图1A至图1F示出了衬底的存储单元阵列区，在该区中，将在活性区22中形成存储单元列，这些活性区22由隔离区24分隔。
存储单元的形成
将图1F所示的结构如下面所描述的那样进行处理，以形成非易失性存储单元。图2A至2K示出了在进行下面的步骤时从垂直于图1F的视角观看(沿着示于图1C和1F中的线2A-2A)的活性区22中的结构的截面图。首先在衬底10的之上形成(如通过热氧化生长)绝缘层30(优选是氧化物或掺氮氧化物)，接着在氧化层30之上形成(如通过多层淀积)多晶硅(以下称为“多晶”)层32，接着在多晶层32之上形成(如通过氮化物淀积)厚绝缘层34(如氮化物)，如图2A所示。应注意到，在前面所描述的隔离区形成期间，通过跳过图1F所示的层蚀刻工艺并将多晶材料而不是氮化物用于层14，从而留下往往对应于示于图2A中的结构(但无氮化层34)的图1E所示的结构，可形成这种相同的结构。
然后进行平版印刷蚀刻工艺，在这种工艺中，将适当的光致抗腐蚀材料涂覆到氮化层34上，并执行掩膜步骤，以有选择地去除这种光致抗腐蚀材料并有选择地暴露氮化层34的一定的部分。然后进行各向异性氮化物蚀刻，以去除氮化层34的暴露部分，从而产生沟槽36，这些沟槽36向下延伸到多晶层32并有选择地暴露多晶层32。然后进行受控多晶蚀刻，这种蚀刻产生用于沟槽36中的多晶层32的暴露部分的斜上表面32a。这种(去除光致抗腐蚀材料之后的)所产生的结构在图2B中示出。
然后通过淀积厚的氧化层(如通过TEOS)来用绝缘材料(如氧化物)填充这些沟槽36，这种厚的氧化层用氧化物填充沟槽36，接着进行化学机械抛光(CMP)蚀刻(将氮化层34用作蚀刻终止)以去除沟槽36中的氧化物块38之外的氧化层(设置在斜表面32a之上)。然后进行平版印刷蚀刻工艺(光致抗腐蚀材料的形成、掩膜以有选择地去除光致抗腐蚀材料、氮化物蚀刻)，从而有选择地暴露并去除氧化物块38对之间的氮化层34的部分，进而留下氧化物块38对之间的沟槽40，如图2C所示。
然后进行各向异性氮化物蚀刻，以去除在这些沟槽40的底部的多晶层32的暴露部分，从而有选择地暴露氧化层30的部分。然后穿过这种结构的表面进行适当的离子植入(和可能的退火)，以在位于这些沟槽40的底部的暴露的衬底部分中形成第一(源极)区42，根据衬底是P类还是N类，这种适当的离子植入可包括砷、磷、硼和、或锑(以及可能的退火)。这些源极区42与这些沟槽40自对准并具有不同于衬底的第一导电类型(如P类)的第二导电类型(如N类)。这些离子对氮化物34或氧化物块38没有太大影响。这种所产生的结构在图2D中示出。
然后进行湿氧化物蚀刻，以回刻氧化物块38的侧壁的暴露部分，从而将多晶层32的斜表面32a的小部分暴露。然后利用热氧化工艺和/或HTO氧化物淀积来形成氧化层44，氧化层44在暴露的侧壁上以及沟槽40中的多晶层32的暴露顶部表面部分之上延伸，如图2E所示。然后沿着沟槽40的侧壁形成多晶层隔片46。隔片的形成在本领域是公知的，并涉及在结构的轮廓之上的材料淀积，接着是各向异性蚀刻工艺，通过这种蚀刻工艺将材料从结构的水平表面去除，而结构的垂直方向的表面(具有圆上表面)上的材料在很大程度上保持完好。通过在结构之上淀积多晶硅并接着进行各向异性多晶蚀刻来形成这些隔片46。多晶隔片形成之后进行氧化物蚀刻，这种蚀刻将隔片46之间的氧化层30的暴露部分去除，从而暴露衬底10，如图2F所示。
将厚的多晶层淀积在结构的之上，接着进行多晶化学机械抛光(CMP)蚀刻(将氮化层34用作蚀刻终止)，以去除沟槽40中的多晶块48之外的多晶层。进行多晶回刻工艺，以去除多晶块48的顶部部分(以使这些块的上表面低于氧化物块38的上表面)。然后进行氧化步骤，以在多晶块48的上表面上形成氧化层50，如图2G所示。然后利用氮化物蚀刻去除氮化层34。然后通过氮化物淀积和各向异性回刻沿着氧化物块38的侧壁形成氮化物隔片52和54。正如可从下面清楚地看出的那样，氮化物隔片52的宽度会控制浮置栅极与字线之间的耦合率(即控制浮置栅极和控制栅极的最终重叠)。然后进行各向异性多晶蚀刻，以去除多晶层32的暴露部分，从而产生分离的多晶块32b，如图2H所示。
然后进行氮化物蚀刻，这种蚀刻将氮化物隔片52/54去除。然后利用氧化物蚀刻去除氧化层50和氧化层30的暴露部分(暴露衬底10)，如图2I所示。然后在结构之上形成绝缘层56。绝缘层56可以是绝缘层(如氧化物)的单层，或者是用连续淀积的绝缘材料(如氧化物-氮化物-氧化物，也称为ONO绝缘)子层制成的多材料层。然后在绝缘层56之上形成多晶隔片58(通常在衬底10之上并与衬底10隔离，且通常横向邻近于多晶层32和氧化物块38)。然后进行氧化物蚀刻，这种蚀刻将氧化层56的暴露部分去除，从而留下图2J所示的结构。
然后通过氮化物淀积和蚀刻工艺形成氮化物隔片60，这些隔片60横向邻近于多晶隔片。适当的离子植入(和可能的退火)用于形成在邻近于隔片60的衬底中的第二(漏极)区62。然后在整个结构之上形成绝缘材料64，如BPSG或氧化物。进行掩膜步骤以限定漏极区62之上的蚀刻区。在掩膜区中有选择地蚀刻绝缘材料64，以产生向下延伸到漏极区62的接触开口。然后用导体金属(如钨)填充这些接触开口，以形成电气连接到漏极区62的金属触点66。这种合成存储单元结构在图2K中示出。
如图2K所示，前面所描述的工艺形成相互镜像(mirror)的存储单元对，且在多晶块48的各个侧面上形成存储单元。第一和第二区42/62分别形成用于各个存储单元的源极和漏极区(但本领域的技术人员已知可在操作期间切换源极和漏极)。对于各个存储单元而言，多晶块32b构成浮置栅极、多晶隔片58构成控制栅极且多晶隔片46和多晶块48共同构成源极块。用于各个存储单元的沟道区68限定在源极和漏极42/62之间的衬底的表面部分中。各个存储单元对共享共用的源极区42和源极块46/48。类似地，可在来自存储单元的不同镜像集(图中未示出)的相邻的存储单元之间共享各个漏极区62。前面所描述的工艺并不产生延伸穿过隔离区24的源极区42(这可容易地通过深度植入或通过在离子植入之前将STI绝缘材料从沟槽40的隔离区部分去除来进行)。但是，连续地穿过隔离区到相邻的活性区来形成源极块46/48(这些源极块与源极区42电气接触)，且这些源极块形成源极线，这些源极线中的每一条将用于各行成对存储单元的所有源极区42电气连接在一起。
浮置栅极32b各包括斜上表面32a，斜上表面32a在与浮置栅极32b的侧表面的锐角边缘70终止。锐角边缘是由两个表面以小于90度相交而形成的锐角边缘。锐角边缘70朝向控制栅极58中的一个并与之隔离，从而提供用于穿过氧化层44的F-N隧道效应的路径。各个浮置栅极32b包括在源极区42之上延伸并与源极区42隔离的第一部分以及在沟道区68的第一部分68a之上延伸并与沟道区68的第一部分68a隔离的第二部分。各个控制栅极58下部分和上部分，下部分横向邻近于浮置栅极32b(并与之隔离)并在沟道区68的第二部分68b之上延伸且与沟道区68的第二部分68b隔离，上部分向上延伸并覆盖浮置栅极32b的一部分(并与之隔离)。在这些图所示的实施例中，浮置栅极上表面包括设置在控制栅极下面的大体上呈平面的部分(即不倾斜)。各个源极块46/48具有下部分和上部分，下部分横向邻近于浮置栅极32b并在源极区42中的一个的之上延伸且优选与之电气接触，上部分向上延伸并在浮置栅极32b的一部分包括锐角边缘70之上延伸(并与之隔离)。
存储单元的操作
现对存储单元的操作进行描述。5572054号美国专利也对这些存储单元的操作和操作理论进行了描述，该专利的具有浮置栅极、控制栅极、隧道效应和所形成的存储单元阵列的非易失性存储单元的操作和操作理论方面的公开内容通过引用结合到本文中。
为了最初在任何特定的活性区22中擦除已选存储单元，将接地电位加到存储单元的漏极70。将负电压(如-4.2至-7.0伏特)加到存储单元的控制栅极58。以及将高的正电压(如+7.0伏特)加到存储单元的源极区42(从而加到存储单元的源极块46/48)。诱导浮置栅极32b上的电子经过F-N隧道效应机构，以从浮置栅极32b的上端(最初从锐角边缘70)穿过，经过氧化层44并到达源极块46/48，从而留下浮置栅极32b进行正(positively)充电。隧道效应由锐角边缘70的锐度增强并由负电压增强，这种负电压加在控制栅极58上并有助于朝向锐角边缘70来驱动这些电子。应注意到，由于各个控制栅极58以及这些源极块46/48延伸穿过作为连续的控制(字)和源极线的活性和隔离区，所以同时将各个活性区中的一个存储单元“擦除”。
在希望将已选存储单元编程时，将小的电压(如～0.4伏特)加到该存储单元的漏极区62。将接近于MOS结构的阈值电压(类似于约+1.1伏特)的正电压加到存储单元的控制栅极58。将高的正电压(如类似于6伏特)加到存储单元的源极区42(从而加到存储单元的源极块46/48)。由漏极区62产生的电子会从漏极区62穿过极度耗尽的沟道区68而流向源极区42。在这些电子穿过沟道区68行进时，这些电子会遇到浮置栅极32b的高电位(因为浮置栅极32b的被强烈地电压耦合到经过正充电的源极区42和源极块46/48)。这些电子会加速并变热，且大部分被注入绝缘层30并穿过绝缘层30进而到达浮置栅极32b上。将低的或接地电位加到用于并不包含该已选存储单元的存储单元行/列的源极/漏极区42/62和控制栅极58。因此，仅将已选行和列中的存储单元编程。
将电子注入到浮置栅极32b上会继续进行，直到浮置栅极32b上的电荷的减少不再能够维持沿着沟道区68的高表面电位来产生热电子。这些电子或浮置栅极32b中的负电荷会在这一点减少从漏极区62到浮置栅极32b上的电子流。
最后，为了读取已选存储单元，将接地电位加到存储单元的源极区42(从而加到存储单元的源极块46/48)。将读取电压(如～0.8伏特)加到存储单元的漏极区62，并将约1.8至2.5伏特(可与这种类型的设备一起使用的典型的供电电压的示例)的电压加到存储单元的控制栅极58。如果将浮置栅极32b正充电(即使浮置栅极放出电子)，就会将直接位于浮置栅极32b下面的沟道区部分68a打开。在将控制栅极58升高到读取电位时，也将直接位于控制栅极58下面的沟道区部分68b打开。这样就会将整个沟道区68打开，从而致使电子从源极区42流向漏极区62。所感测的这种电流往往是“I”状态。
另一方面，若将浮置栅极32b负(negatively)充电，那么就将直接位于浮置栅极32b下面的沟道区部分68a弱打开或将其完全关闭。即便是在将控制栅极58和漏极区62升高到读取电位时，也仅会有极少或无电流流过沟道区68。在此情况下，或者是电流与“I”状态的电流相比非常小，或者是根本就无电流。这样，对该存储单元进行感测以在“0”状态将其编程。将接地电位加到用于未选列和行的源极/漏极区42/62和控制栅极58，这样就仅读取已选存储单元。
存储单元阵列包括外围电路，外围电路包括本领域中所公知的常规行地址解码电路、列地址解码电路、灵敏放大器电路、输出缓冲电路和输入缓冲电路。
前面所描述的方法和所产生的结构提供了具有减小的尺寸和高程序效率的存储单元阵列。提供与源极区电气连接的源极块考虑到了源极侧擦除。锐角边缘70在擦除期间尤其增强浮置栅极32b与源极块46/48之间的隧道效应的效率。在各个浮置栅极32b与对应的源极区42之间还有通过源极块46/48(与源极区42电气连接)的增强的电压耦合。擦除也由浮置栅极32b与控制栅极58之间的电压耦合增强。
应注意到，用在本说明书中的词语“在...之上”和“在...上”均包含“直接在...上” (之间不设有中间材料、元件或空间)和“间接在...上”(之间设有中间材料、元件或空间)。同样，词语“邻近于”包含“直接邻近于”(之间不设有中间材料、元件或空间)和“间接邻近于”(之间设有中间材料、元件或空间)。例如，“在衬底之上”形成元件可包括直接在衬底上形成元件，且在元件与衬底之间无中间材料/元件，并且包括间接在衬底上形成元件，且在元件与衬底之间有一个或多个中间材料/元件。
会理解到，本发明并不仅限于本文前面所描述和说明的实施例，而是包括在所附的权利要求书的范围之内的任何和所有的变化形式。例如，虽然前面所描述的方法说明了将适当掺杂的多晶硅用作用于形成存储单元的导电材料，但本领域的技术人员会明白，在本说明书和所附的权利要求书中，“多晶硅”是指可用于形成非易失性存储单元的元件的任何适当的导电材料。此外，可使用任何适当的绝缘体来替代二氧化硅或氮化硅。此外，蚀刻特性不同于二氧化硅(或任何绝缘体)的蚀刻特性且不同于多晶硅(或任何导体)的蚀刻特性的任何适当的材料可用于替代氮化硅。进一步来讲，正如在权利要求书中目前描述的那样，不必以所示出的或所主张的精确次序来进行所有的方法步骤，而是可以用允许本发明中的存储单元的正确形成的任何次序来进行这些方法步骤。而且，前面所描述的本发明表明在衬底中形成，而且表明对衬底进行均匀的掺杂，但已知且本发明构思出可在衬底的阱区中形成存储单元的元件，对这些区进行掺杂以具有不同于衬底的其它部分的导电类型。可将绝缘或导电材料的单层形成为这些材料的多层，反之亦然。最后，虽然图中示出的隔片46对位于沟槽的相对侧面，但本领域的技术人员会理解，在孔或沟槽中形成这些隔片时，可连续形成这些隔片并将这些隔片连接在一起。
Claims (40)
1.一种电可编程和可擦除存储设备，包括：
衬底，用半导体材料制成并具有第一导电类型；
第一和第二空间分开的区，在所述衬底中形成并具有第二导电类型，沟道区，在衬底中于所述第一和第二空间分开的区之间形成，其中，所述沟道区包括邻近所述第一区的第一部分和邻近所述第二区的第二部分；
导电材料块，设置在所述第一区之上并电气连接到所述第一区；
导电浮置栅极，具有第一部分和第二部分，所述第一部分设置在所述第一区之上并与所述第一区隔离，所述第二部分设置在所述沟道区的第一部分之上并与所述沟道区的第一部分隔离，用于控制所述沟道区的第一部分的导电率，其中，所述浮置栅极的第一部分包括斜上表面和侧表面，所述斜上表面和侧表面在锐角边缘相交；以及
导电控制栅极，设置在所述沟道区的第二部分之上并与所述沟道区的第二部分隔离，用于控制所述沟道区的第二部分的导电率。
2.如权利要求1所述的设备，其中，所述控制栅极包括：第一部分，它横向邻近于所述浮置栅极的第二部分并与所述浮置栅极的第二部分隔离；以及第二部分，它向上延伸并在所述浮置栅极的第二部分之上且与所述浮置栅极的第二部分隔离。
3.如权利要求1所述的设备，其中，所述浮置栅极的第二部分包括设置在所述控制栅极下面的大体上呈平面的上表面。
4.如权利要求1所述的设备，其中，所述导电材料块包括：第一部分，它横向邻近于所述浮置栅极的第一部分并与所述浮置栅极的第一部分隔离；以及第二部分，它向上延伸并在所述浮置栅极的第一部分之上且与所述浮置栅极的第一部分隔离。
5.如权利要求4所述的设备，其中，所述锐角边缘直接朝向所述导电材料块并与所述导电材料块隔离。
6.如权利要求1所述的设备，其中，所述导电材料块包括：
第一部分，它是导电材料隔片，所述导电材料隔片具有第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分并与所述浮置栅极的第一部分隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分之上且与所述浮置栅极的第一部分隔离；以及
第二部分，它用导电材料制成并设置在所述第一区之上并与所述第一区电气接触，以及所述第二部分设置在邻近于所述隔片的位置并与所述隔片电气接触。
7.如权利要求6所述的设备，其中，所述锐角边缘直接朝向所述导电材料隔片并与所述导电材料隔片隔离。
8.如权利要求1所述的设备，其中，所述导电材料块通过具有允许F-N隧道效应的厚度的绝缘材料来与所述浮置栅极隔离。
9.一种电可编程和可擦除存储设备阵列，包括：
衬底，用半导体材料制成并具有第一导电类型；
空间分开的隔离区，所述空间分开的隔离区在所述衬底上形成，它们基本上相互平行并在第一方向上延伸，活性区在每对相邻的隔离区之间；
各个活性区包括多个存储单元对，其中，各个存储单元对包括：
第一区，在所述衬底中形成；
第二区对，在所述衬底中形成，所述衬底具有沟道区对，各个沟道区在所述衬底中于所述第一区与所述第二区中的一个之间形成，其中，所述第一和第二区具有第二导电类型，且各个沟道区包括邻近所述第一区的第一部分和邻近所述第二区中的一个的第二部分；
导电材料块，设置在所述第一区之上并电气连接到所述第一区；
导电浮置栅极对，各个导电浮置栅极具有设置在所述第一区之上并与所述第一区隔离的第一部分以及设置在所述沟道区的第一部分中的一个之上并与所述沟道区的第一部分中的一个隔离的第二部分，用于控制所述沟道区的第一部分中的一个的导电率，其中，各个浮置栅极的第一部分包括斜上表面和侧表面，所述斜上表面和侧表面在锐角边缘相交；以及
导电控制栅极对，各个导电控制栅极设置在所述沟道区的第二部分中的一个之上并与所述沟道区的第二部分中的一个隔离，用于控制所述沟道区的第二部分中的一个的导电率。
10.如权利要求9所述的阵列，其中，各个控制栅极包括：第一部分，它横向邻近于所述浮置栅极的第二部分中的一个并与所述浮置栅极的第二部分中的一个隔离；以及第二部分，它向上延伸并在所述浮置栅极的第二部分中的一个之上且与所述浮置栅极的第二部分中的一个隔离。
11.如权利要求9所述的阵列，其中，各个浮置栅极的第二部分包括设置在所述控制栅极中的一个下面的大体上呈平面的上表面。
12.如权利要求9所述的阵列，其中，所述导电材料块包括第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分并与所述浮置栅极的第一部分隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分之上且与所述浮置栅极的第一部分隔离
13.如权利要求12所述的阵列，其中，各个锐角边缘直接朝向所述导电材料块并与所述导电材料块隔离。
14.如权利要求9所述的阵列，其中，各个导电材料块包括：
第一部分，它是导电材料隔片对，各个导电材料隔片具有第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分中的一个并与所述浮置栅极的第一部分中的一个隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分中的一个之上且与所述浮置栅极的第一部分中的一个隔离；以及
第二部分，它用导电材料制成并设置在所述第一区之上并与所述第一区电气接触，并且设置在邻近于所述隔片的位置并与所述隔片电气接触。
15.如权利要求14所述的阵列，其中，各个锐角边缘直接朝向所述导电材料隔片中的一个并与所述导电材料隔片中的一个隔离。
16.如权利要求9所述的阵列，其中，所述导电材料块通过具有允许F-N隧道效应的厚度的绝缘材料来与各个浮置栅极隔离。
17.如权利要求9所述的阵列，还包括：
多个导电材料制成的导电控制线，每条导电控制线在垂直于第一方向的第二方向上延伸穿过所述活性和隔离区，并将各个活性区中的控制栅极中的一个电气连接在一起。
18.如权利要求9所述的阵列，还包括：
多个导电材料制成的导电源线，每条导电源线在垂直于第一方向的第二方向上延伸穿过所述活性和隔离区，并将各个活性区中的导电块中的一个电气连接在一起。
19.一种形成半导体存储单元的方法，包括：
在第一导电类型的衬底中形成第二导电类型的第一和第二空间分开的区，沟道区在所述衬底中并位于所述第一和第二空间分开的区之间，其中，所述沟道区包括邻近第一区的第一部分和邻近所述第二区的第二部分；
形成设置在所述第一区之上并电气连接到所述第一区的导电材料块；
形成导电浮置栅极，它具有设置在所述第一区之上并与所述第一区隔离的第一部分以及设置在所述沟道区的第一部分之上并与所述沟道区的第一部分隔离的第二部分，用于控制所述沟道区的第一部分的导电率，其中，所述浮置栅极的第一部分包括斜上表面和侧表面，所述斜上表面和侧表面在锐角边缘相交；以及
形成导电控制栅极，它设置在所述沟道区的第二部分之上并与所述沟道区的第二部分隔离，用于控制所述沟道区的第二部分的导电率。
20.如权利要求19所述的方法，其中，所述控制栅极包括：第一部分，它横向邻近于所述浮置栅极的第二部分并与所述浮置栅极的第二部分隔离；以及第二部分，它向上延伸并在所述浮置栅极的第二部分之上且与所述浮置栅极的第二部分隔离。
21.如权利要求1 9所述的方法，其中，所述浮置栅极的第二部分包括设置在所述控制栅极下面的大体上呈平面的上表面。
22.如权利要求19所述的方法，其中，所述导电材料块包括第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分并与所述浮置栅极的第一部分隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分之上且与所述浮置栅极的第一部分隔离。
23.如权利要求22所述的方法，其中，所述锐角边缘直接朝向所述导电材料块并与所述导电材料块隔离。
24.如权利要求19所述的方法，其中，所述导电材料块的形成包括：
形成导电材料隔片，它具有第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分并与所述浮置栅极的第一部分隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分之上且与所述浮置栅极的第一部分隔离；以及
形成导电材料，它设置在所述第一区之上并与所述第一区电气接触，并且设置在邻近于所述隔片的位置并与所述隔片电气接触。
25.如权利要求24所述的方法，其中，所述锐角边缘直接朝向所述导电材料隔片并与所述导电材料隔片隔离。
26.如权利要求19所述的方法，其中，所述导电材料块的形成包括：
沿着所述斜上表面和侧表面形成绝缘材料层，它具有允许F-N隧道效应的厚度。
27.如权利要求19所述的方法，其中，所述浮置栅极的形成包括：
形成导电材料层；
在所述导电材料层上进行倾斜蚀刻，以形成所述斜上表面；
去除邻近于所述斜上表面的导电材料层的一部分，以形成侧表面，所述侧表面在锐角边缘与所述斜上表面相交。
28.一种形成电可编程和可擦除存储设备阵列的方法，包括：
在所述衬底上形成空间分开的隔离区，它们基本上相互平行并在第一方向上延伸，活性区在每对相邻的隔离区之间，其中，所述衬底具有第一导电类型；以及
在各个活性区中形成存储单元对，其中，各个存储单元对的形成包括：
在所述衬底中形成第一区；
在所述衬底中形成第二区对，所述衬底具有沟道区对，各个沟道区在所述衬底中于所述第一区与所述第二区中的一个之间形成，其中，所述第一和第二区具有第二导电类型，且各个沟道区包括邻近所述第一区的第一部分和邻近所述第二区中的一个的第二部分；
形成设置在所述第一区之上并电气连接到所述第一区的导电材料块；
形成导电浮置栅极对，各个导电浮置栅极具有设置在所述第一区之上并与所述第一区隔离的第一部分以及设置在所述沟道区的第一部分中的一个之上并与所述沟道区的第一部分中的一个隔离的第二部分，用于控制所述沟道区的第一部分中的一个的导电率，其中，各个浮置栅极的第一部分包括斜上表面和侧表面，所述斜上表面和侧表面在锐角边缘相交；以及
形成导电控制栅极对，各个导电控制栅极设置在所述沟道区的第二部分中的一个之上并与所述沟道区的第二部分中的一个隔离，用于控制所述沟道区的第二部分中的一个的导电率。
29.如权利要求28所述的方法，其中，各个控制栅极包括：第一部分，它横向邻近于所述浮置栅极的第二部分中的一个并与所述浮置栅极的第二部分中的一个隔离；以及第二部分，它向上延伸并在所述浮置栅极的第二部分中的一个之上且与所述浮置栅极的第二部分中的一个隔离。
30.如权利要求28所述的方法，其中，各个浮置栅极的第二部分包括设置在所述控制栅极中的一个下面的大体上呈平面的上表面。
31.如权利要求28所述的方法，其中，所述导电材料块包括第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分并与所述浮置栅极的第一部分隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分之上且与所述浮置栅极的第一部分隔离。
32.如权利要求31所述的方法，其中，各个锐角边缘直接朝向所述导电材料块并与所述导电材料块隔离。
33.如权利要求28所述的方法，其中，各个导电材料块的形成包括：
形成导电材料隔片，它具有第一部分和第二部分，所述第一部分横向邻近于所述浮置栅极的第一部分中的一个并与所述浮置栅极的第一部分中的一个隔离，所述第二部分向上延伸并在所述浮置栅极的第一部分中的一个之上且与所述浮置栅极的第一部分中的一个隔离；以及
形成导电材料，它设置在所述第一区之上并与所述第一区电气接触，并且设置在邻近于所述隔片的位置并与所述隔片电气接触。
34.如权利要求33所述的方法，其中，各个锐角边缘直接朝向所述导电材料隔片中的一个并与所述导电材料隔片中的一个隔离。
35.如权利要求28所述的方法，其中，各个导电材料块的形成包括：
沿着所述浮置栅极的斜上表面和侧表面形成绝缘材料层，它具有允许F-N隧道效应的厚度。
36.如权利要求28所述的方法，其中，各个浮置栅极的形成包括：
形成导电材料层；
在所述导电材料层上进行倾斜蚀刻，以形成所述斜上表面；
去除邻近于所述斜上表面的导电材料层的一部分，以形成侧表面，所述侧表面在锐角边缘与所述斜上表面相交。
37.如权利要求28所述的方法，还包括：
形成多个导电材料制成的导电控制线，每条导电控制线在垂直于所述第一方向的第二方向上延伸穿过所述活性和隔离区，并将各个活性区中的控制栅极中的一个电气连接在一起。
38.如权利要求28所述的方法，还包括：
形成多个导电材料制成的导电源线，每条导电源线在垂直于所述第一方向的第二方向上延伸穿过所述活性和隔离区，并将各个活性区中的导电块中的一个电气连接在一起。
39.一种操作半导体存储单元的方法，所述半导体存储单元包括：用半导体材料制成的衬底以及在所述衬底中形成的第一和第二空间分开的区，所述衬底具有第一导电类型，所述第一和第二空间分开的区具有第二导电类型；沟道区，在所述衬底中于所述第一和第二空间分开的区之间形成，其中，所述沟道区包括邻近所述第一区的第一部分和邻近所述第二区的第二部分；导电材料块，设置在所述第一区之上并电气连接到所述第一区；导电浮置栅极，它具有第一部分和第二部分，所述第一部分设置在第一区之上并与第一区隔离，所述第二部分设置在所述沟道区的第一部分之上并与所述沟道区的第一部分隔离，用于控制所述沟道区的第一部分的导电率，其中，所述浮置栅极的第一部分包括在锐角边缘相交的斜上表面和侧表面；以及导电控制栅极，它设置在所述沟道区的第二部分之上并与所述沟道区的第二部分隔离，用于控制所述沟道区的第二部分的导电率，所述方法包括：
通过将正电压加在第一和第二区上以及控制栅极上来用电子编程存储单元，所述正电压足以诱导电子从所述第二区流到所述沟道区中并注入到所述浮置栅极上；以及
通过将正电压加在所述第一区上来擦除所述存储单元，所述正电压足以诱导所述浮置栅极上的电子从锐角边缘穿过到达导电材料块。
40.如权利要求39所述的方法，其中，所述存储单元的擦除还包括：
将负电压加在所述控制栅极上。
Applications Claiming Priority (2)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751334A (zh) * | 2011-04-18 | 2012-10-24 | 力晶科技股份有限公司 | 非易失性存储器元件及其制造方法 |
| CN104662647A (zh) * | 2012-09-28 | 2015-05-27 | 硅存储技术公司 | 用单个多晶硅层形成浮动栅极存储单元的半导体存储阵列的自对准方法 |
| CN107210303A (zh) * | 2015-01-05 | 2017-09-26 | 硅存储技术公司 | 具有金属增强栅极的分裂栅非易失性闪存存储器单元及其制造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| KR102131812B1 (ko) | 2013-03-13 | 2020-08-05 | 삼성전자주식회사 | 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법 |
| US9922715B2 (en) * | 2014-10-03 | 2018-03-20 | Silicon Storage Technology, Inc. | Non-volatile split gate memory device and a method of operating same |
| TWI566381B (zh) * | 2014-12-05 | 2017-01-11 | 力晶科技股份有限公司 | 非揮發性記憶體及其製造方法 |
| JP2017045835A (ja) | 2015-08-26 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US9673208B2 (en) | 2015-10-12 | 2017-06-06 | Silicon Storage Technology, Inc. | Method of forming memory array and logic devices |
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| US10714634B2 (en) | 2017-12-05 | 2020-07-14 | Silicon Storage Technology, Inc. | Non-volatile split gate memory cells with integrated high K metal control gates and method of making same |
| CN112185815A (zh) * | 2019-07-04 | 2021-01-05 | 硅存储技术公司 | 形成具有间隔物限定的浮栅和离散地形成的多晶硅栅的分裂栅闪存存储器单元的方法 |
Family Cites Families (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
| US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
| US5268319A (en) | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US5572054A (en) | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JP3099887B2 (ja) | 1990-04-12 | 2000-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| WO1992018980A1 (en) | 1991-04-09 | 1992-10-29 | Silicon Storage Technology, Inc. | A single transistor non-volatile electrically alterable semiconductor memory device |
| JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
| US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| KR950011983B1 (ko) | 1992-11-23 | 1995-10-13 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| US5371028A (en) | 1993-08-02 | 1994-12-06 | Chartered Semiconductor Manufacturing Pte Ltd. | Method for making single transistor non-volatile electrically alterable semiconductor memory device |
| JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5780892A (en) | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
| KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| JP3081543B2 (ja) | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6252799B1 (en) | 1997-04-11 | 2001-06-26 | Programmable Silicon Solutions | Device with embedded flash and EEPROM memories |
| US6211547B1 (en) | 1997-11-24 | 2001-04-03 | Winbond Electronics Corporation | Semiconductor memory array with buried drain lines and processing methods therefor |
| KR100264816B1 (ko) | 1998-03-26 | 2000-09-01 | 윤종용 | 비휘발성 메모리 장치 및 그 동작 방법 |
| US6140182A (en) | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
| US6091104A (en) | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| JP2001085544A (ja) | 1999-09-14 | 2001-03-30 | Sanyo Electric Co Ltd | スプリットゲート型メモリセル |
| US6329685B1 (en) | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
| US6525371B2 (en) | 1999-09-22 | 2003-02-25 | International Business Machines Corporation | Self-aligned non-volatile random access memory cell and process to make the same |
| US6660364B2 (en) * | 1999-12-16 | 2003-12-09 | Hitachi Maxell, Ltd. | Magnetic recording medium |
| US6627946B2 (en) * | 2000-09-20 | 2003-09-30 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gates protruding portions |
| US6727545B2 (en) | 2000-09-20 | 2004-04-27 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with low resistance source regions and high source coupling |
| US6868015B2 (en) | 2000-09-20 | 2005-03-15 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gate spacer portions |
| US6563167B2 (en) | 2001-01-05 | 2003-05-13 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with floating gates having multiple sharp edges |
| JP2003124357A (ja) * | 2001-10-15 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体メモリ |
| CN1224095C (zh) | 2002-06-19 | 2005-10-19 | 南亚科技股份有限公司 | 快闪存储器的存储单元的制造方法 |
| KR100550779B1 (ko) | 2003-12-30 | 2006-02-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| US7315056B2 (en) * | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
| JP2006135178A (ja) * | 2004-11-08 | 2006-05-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
2006
- 2006-11-01 US US11/592,104 patent/US8138524B2/en active Active
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102751334A (zh) * | 2011-04-18 | 2012-10-24 | 力晶科技股份有限公司 | 非易失性存储器元件及其制造方法 |
| CN102751334B (zh) * | 2011-04-18 | 2015-03-25 | 力晶科技股份有限公司 | 非易失性存储器元件及其制造方法 |
| CN104662647A (zh) * | 2012-09-28 | 2015-05-27 | 硅存储技术公司 | 用单个多晶硅层形成浮动栅极存储单元的半导体存储阵列的自对准方法 |
| CN104662647B (zh) * | 2012-09-28 | 2017-10-13 | 硅存储技术公司 | 用单个多晶硅层形成浮动栅极存储单元的半导体存储阵列的自对准方法 |
| CN107210303A (zh) * | 2015-01-05 | 2017-09-26 | 硅存储技术公司 | 具有金属增强栅极的分裂栅非易失性闪存存储器单元及其制造方法 |
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