CN101180617A - 用于易失性和非易失性存储器设备的存储器接口 - Google Patents

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Abstract

通过接口访问存储在存储器设备中的数据，包括：通过至少一个地址总线来对存储器设备上的数据进行寻址；通过至少一个命令总线来对至少去往和来自存储器设备的数据流进行控制；以及通过至少一个数据总线来传送去往和来自存储器的数据，其中根据连接到接口的存储器类型来调整命令总线上的命令。

Description

用于易失性和非易失性存储器设备的存储器接口
技术领域
本发明主要地涉及通过接口来访问存储在存储器设备中的数据。
背景技术
存储器技术意味着需要访问例如DRAM或者其它存储器设备这样的存储器设备内的数据。因此，已经提出不同的寻址策略。
DRAM的可能特征是地址多路复用。这一技术实现了将地址二等分并且在地址总线管脚上将各半个地址馈送到芯片。
芯片具有按行和列来布置的存储器电容器的大型阵列。为了读取阵列中的一个位置，控制电路先计算它的行数，该电路将行数放置于DRAM的地址管脚上。它然后切换行地址选择(RAS)管脚，使DRAM读取行地址。就内部而言，DRAM将所选行连接到称为感测放大器的放大器组，这些放大器读取该行中所有电容器的内容。控制单元然后将所需位置的列数放置于同一地址管脚上，并且切换列地址选择(CAS)管脚，使DRAM读取列地址。DRAM使用该地址来选择与所选列相对应的感测放大器的输出。在称为CAS访问时间的延迟之后，在DRAM的数据I/O管脚上将这一输出呈现给外界。
为了将数据写到DRAM，控制逻辑使用相同的两步寻址方法，但是取代了在操作结束时从芯片读取数据，它在操作开始时提供数据给芯片。
在读或者写操作之后，控制电路将RAS和CAS管脚返回到它们的原状态以使DRAM准备它的下一操作。DRAM在操作之间需要被称为预充电间隔的某一间隔。
一旦控制电路已经选择特定行，它能够在DRAM保持同一行激活的同时通过将不同列地址放置于地址管脚上、每次切换CAS来相继选择数列。这比使用完全行-列过程来访问各位置更快。这一方法对于取回往往在存储器中存储于相继地址的微处理器指令而言是有用的。
此外，通常通过命令总线上的命令选通来提供命令。不同命令的数目取决于命令总线上的管脚数目，有可能为2N个命令，其中N是命令总线处的管脚数目。随着对于不同命令的需求的增长，需要扩展命令总线。然而，由于芯片尺寸是专用集成电路(ASIC)设计中的关键因素，所以需要减少命令总线上的管脚数目。
另外，总线的大小对于存储器设备与中央处理单元(CPU)之间连接接口的总尺寸而言也是相关的。所需数据速率越高，选择越多的数据总线上的连接管脚数目。这增加了接口的尺寸。此外，地址总线上的管脚数目以及接口的管脚总数除了决定协议问题之外还决定接口上将要使用的存储器类型。然而没有考虑对于灵活使用不同种类的存储器设备的需求。需要一种灵活接口，该接口就数据总线上的数据吞吐量而言实现具有不同种类能力的不同种类的存储器设备的一起使用。
随着对于灵活使用标准部件的需要的增长，需要提供一种实现在同一个接口上使用易失性存储器和非易失性存储器的存储器接口。然而，由于非易失性存储器和易失性存储器具有针对接口的不同前提，所以需要有可能使接口适应于与两类存储器一起使用。
发明内容
根据本发明的一个方面，提供一种用于通过接口来访问存储在存储器设备中的数据的方法，包括：通过至少一个地址总线来对存储器设备上的数据进行寻址；通过至少一个命令总线来对至少去往和来自存储器设备的数据流进行控制；以及通过至少一个数据总线来传送去往和来自存储器的数据，其中根据连接到接口的存储器类型来调整命令总线上的命令。
根据另一方面，提供一种用于在集成电路与存储器设备之间进行对接的接口，包括：用于对数据进行寻址的地址总线管脚；用于对至少去往和来自存储器设备的数据流进行控制的控制总线管脚；用于传送去往和来自存储器设备的数据的数据总线管脚，并且该接口被布置用以根据连接到接口的存储器设备类型来调整命令总线上的命令。
本发明的一个其它方面是一种包括中央处理单元和存储器设备的计算机系统，其中中央处理单元经由这样的接口与存储器设备进行连接。
本发明的又一方面是一种其上存储有计算机程序的计算机程序产品，该程序包括如下指令，这些指令操作至少一个处理器以在存储器设备与集成电路之间传送数据，使得命令总线上的命令可根据连接到接口的存储器设备的类型来调整。
本发明的又一方面是一种具有中央处理单元和存储器设备的移动通信设备，该设备包括用于在CPU与存储器设备之间进行对接的接口，该接口包括：用于对存储在存储器设备上的数据进行寻址的地址总线管脚；用于对至少去往和来自存储器设备的数据流进行控制的控制总线管脚；用于传送去往和来自存储器设备的数据的数据总线管脚；并且该接口被布置用以根据连接到接口的存储器设备类型来调整命令总线上的命令。
附图说明
在附图中：
图1示出了通过总线耦合到存储器单元的中央处理单元的简化框图，其中总线包括多个命令信号线、地址信号线、时钟信号线和控制信号线；
图2示出了如下表格，该表格具有根据一个实施例将要在命令子总线上传送的不同的命令；
图3示出了根据实施例的延时设置方法的流程图；
图4示出了根据实施例的写保护设置方法的流程图；
图5示出了存储器进行寻址的时序图；
图6示出了使用根据实施例的方法和存储器设备的客户电子设备。
具体实施方式
通过介绍，本发明的实施例减少了在便携无线通信终端中用于将集成电路如存储器集成电路(比如动态RAM(DRAM))连接到其它电路如基带电路所需要的IC管脚数目。此外，根据实施例能够通过灵活灵活提供数据总线上的数据流速率、总线宽度和时序而由公共接口支持不同类型的存储器设备。例如，可以在同一接口上使用不同的易失性存储器设备如静态随机存取存储器(SRAM)和动态随机存储器存储器(DRAM)以及各种非易失性存储器如NOR和NAND闪存或者非易失性随机存取存储器(NVRAM)。闪存能够用作就地执行(XIP)模块，该模块也能够在公共接口上运行。
将当前存储器接口扩展使用于非易失性存储器可能需要存储器控制器设计，这需要考虑不同技术之间的可变初始访问时间(第一延时)。例如，不同的非易失性存储器以及甚至不同的易失性存储器技术可能具有不同的延时时间。此外，脉冲串模式延时可能因不同的存储器技术而不同，这对于公共接口而言也必须加以考虑。另外，写保护对于一些类型的存储器而言是必需的，而其它类型的存储器可能不需要写保护。
判决使用哪一类存储器可以取决于设备的种类。在低级别设备中，能够使用配备有如在本申请中描述的灵活接口的非易失性存储器。这能够是与用于具有充分性能的DRAM存储器的高级DRAM接口相同的高级DRAM接口，由此消除对于一个特制接口完全用于不同类型的接口的需要。在设备无需DRAM存储器而只需非易失性存储器的情况下，本发明的接口赋予系统比用于非易失性类型存储器的任何现有接口更好的性能。根据实施例的接口赋予了用以独立于所用存储器类型向系统附加交织性和流水性的可能性。
如果需要，特别是在高级和中级设备中，能够简单地倍增接口以覆盖静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)、各种非易失性存储器如NOR和NAND闪存或者非易失性随机存取存储器(NVRAM)以及海量存储器类型，由此使系统设计更容易和不那么昂贵。
本发明的实施例提供一种用于通过根据连接到接口的存储器类型来调整命令总线上的命令从而在通向存储器设备的公共接口上对数据提供控制和寻址的新颖技术。
调整命令能够包括使用片选信号来选择接口所支持的存储器类型。
另外，能够使用命令总线上的命令根据连接到接口的存储器类型来调整第一延时。能够在配置用于访问存储器的接口的过程中设置第一延时。
此外，能够通过改变存储器内的延时寄存器设置来调整第一延时。
另外，可选地，能够使用命令总线上的命令根据连接到接口的存储器类型来调整脉冲串模式延时。
为了实现使用不同类型的存储器，可以支持使用命令总线上的写保护命令来写保护至少部分的存储器。写保护能够包括使用地址总线上的写保护命令。能够使用命令总线上为易失性存储器保留的命令来保护非易失性存储器的某些地址区域。
能够提供差动时钟时序、差动选通时序、可变时钟频率以及具有可选DLL的可靠性。此外，能够例如通过提供存储差动时序数据的专用寄存器在存储器设备中存储用于设置灵活接口配置的值。
图1是通过接口14耦合到中央处理单元(CPU)12的存储器单元10的简化框图。除了常规双向数据信号线、地址信号线和控制信号线(比如读/写信号线)之外，接口还包括命令子总线14A和时钟信号线14B。对于存储器单元10位于与CPU的12相分离的IC中的情况，接口14的各信号线需要经由IC管脚或者端子连接到存储器单元10。在其它实施例中，存储器单元10和CPU 12可以集成于同一IC封装上或者以别的方式在同一IC封装内组合。然而，在这一情况下，接口14仍然对接到存储器单元10。能够通过集成电路上的逻辑或者通过附加CPU来实现用于所对接的存储器单元的控制功能。
注意到一些信号线能够放置于可选控制总线中。
总线能够是图1中所示控制、地址和数据(包括数据选通)总线。一个或者多个时钟信号通常并不称为总线。在传统存储器中有单个时钟信号，但是在其它高级存储器中使用需要两个信号线的差动时钟。
能够通过用于数据寻址的地址总线、用于至少控制去往和来自动态随机存取存储器的数据的控制总线，通过用于传送去往和来自动态随机存取存储器的数据的数据总线以及通过用于提供钟控信号到动态随机存取存储器的时钟14B来配置CPU与存储器设备之间的接口14。能够通过命令子总线14A来扩展控制总线。命令子总线14A能够用来调整延时时序和/或提供写保护模式。
接口14能够被布置用以改变用于传送去往和来自动态随机存取存储器10的数据总线上的数据流速率。接口能够在控制总线上接收用以改变数据流速率的指令，使得在一个时钟周期内在数据总线上传送的数据位数目可通过控制总线上的至少一个命令来调整。数据流速率能够存储于DRAM 10的专用寄存器中。
数据总线上的数据总线宽度能够改变成例如x2、x4、x8、x16等。能够在控制总线上提供这些值。这些值能够存储于专用寄存器中。
所述接口14允许将不同类型的存储器10连接到CPU，其中相应地通过设置数据流速率、数据总线宽度、延时、脉冲串模式和/或写保护来考虑存储器的能力。能够利用低管脚计数和低数据速率来操作低端系统，而能够利用可以由较高质量的存储器10支持的较高数据速率来操作高端系统。
能够例如通过模式寄存器设置(MRS)周期来设置每时钟的数据周期以及脉冲串长度。能够分别地设置这些值。一个MRS周期能够用来配置脉冲串长度并且一个MRS周期能够用来配置每时钟的数据周期。
时钟14B上的时钟频率也能够改变。例如，在1MHz与266MHz之间以及甚至更高的值是可能的。通过激活存储器10中的数字锁定环(d11)选项，能够保持时钟和选通同步。当时钟频率动态地改变时，能够利用附加时钟来稳定DLL。
对于存储器单元10和CPU 12形成通信终端如蜂窝电话的一部分的情况，也可以有无线部分，比如具有用于耦合到至少一个天线16C的RF发送器16A和RF接收器16B的射频(RF)收发器16。在这一情况下，可以认为存储器10和CPU 12形成相对于RF部分20而言的通信终端的基带(BB)部分18的一部分。注意到在这一实施例中，CPU 12可以是或者可以耦合到数字信号处理器(DSP)或者等效的高速处理逻辑。
一般而言，其中能够包括根据本发明来构造和操作的设备的各种实施例包括但不限于蜂窝电话、个人数字助理(PDA)(具有或者没有无线通信能力)、便携计算机(具有或者没有无线通信能力)、图像捕获设备如数字相机(具有或者没有无线通信能力)、游戏设备(具有或者没有无线通信能力)、音乐存储和回访设备(具有或者没有无线通信能力)、因特网设备(允许无线或者有线因特网接入和流览)以及并入这些功能的组合的便携单元、终端和设备。
注意到在图1的实施例中命令子总线14A包括标记为CMD0和CMD1的两个信号线。在命令子总线14A上也能够有多于两个信号线。电路能够利用子命令总线上时钟信号的连续边沿转变来操作，其中n＞＝2。
在每时钟脉冲能够二次采样各命令子总线14B信号线的状态，一次在上升沿上而一次在下降沿上。这在每时钟脉冲产生两个信号线状态以及用以使用命令子总线14A中的两个命令信号线对多达16个单独命令进行编码的能力。注意到能够布置时钟沿采样使得下降沿先用来采样CMD0和CMD1，接着是下一上升沿。在任一情况下，两个连续时钟沿用来采样至少一个其它信号线的状态或者电平以确定通过该至少一个其它信号线的一个或者多个电平来编码的信息。
高级命令能够如图2中所示。例如，能够在时钟信号14B的上升沿上CMD0为高(“1”)和CMD1为高(“1”)而在时钟信号14B的下降沿上CMD0为低(“0”)和CMD1为低(“0”)的情况下进入MRS周期。四个命令信号线状态的这一序列(如图3中的1100)被存储器单元10中的控制逻辑10A解释为收到模式寄存器设置(MRS)命令。MRS命令允许进入模式寄存器设置命令模式，其中能够配置用于脉冲串长度、每时钟的数据周期、数据总线宽度、第一延时、脉冲串延时、写保护等的设置。
图2图示了同时用于SRAM、DRAM、NAND和NOR闪存和/或NVRAM的示例性命令集。接口14能够利用如下命令，接口对DRAM或者SRAM的独占使用没有占用这些命令。用于DRAM或者SRAM的同一命令集能够应用于在接口14上也使用非易失性存储器。例如，能够通过将针对DRAM或者SRAM的使用而限定的两个RFU命令付诸使用来实现改变第一延时时间。这两个命令能够为非易失性命令1和非易失性命令2。
例如，在时钟信号14B的上升沿上CMD0为高(“1”)和CMD1为高(“1”)而在时钟信号14B的下降沿上CMD0为低(“0”)和CMD1为低(“1”)的情况下，非易失性命令1能够在子命令总线14A上经由接口14从ASIC发送到存储器设备。
收到四个命令信号线状态的这一序列(1101)被存储器单元10中的控制逻辑10A解释为收到非易失性命令。
当收到命令“1101”时，存储器设备可以进入MRS模式。地址总线上的信号能够解释为命令。地址总线上的具体地址信号能够标识某些命令，例如非易失性擦除命令。地址信号用来将不同的非易失性具体命令相分离。
一些命令也可以对于DRAM和NVRAM而言是相同的，例如读命令(0100)。
当使用非易失性存储器设备时，命令(1110)也能够与可变地址一起使用，该地址能够将不同命令相分离，例如ID读、擦除等。可以使用两个命令“1110”和“1101”或者它们之中的仅一个命令。
用于实施的其它例子能够使用非易失性类型的存储器并没有使用的命令，比如自动刷新(0010)或者预充电(1001)。
如果需要比通过仅使用“1110”和“1101”而可用的命令更多的命令，则还能够使用这些自动刷新和预充电命令，因为非易失性存储器不需要自动刷新或者预充电命令。当使用自动刷新和预充电作为用于非易失性存储器设备的命令时，无需定义新的命令。这使得更易于在现有设备中实施。
在图3中图示了用于设置延时时序的方法。
由于非易失性存储器与易失性存储器相比最可能具有不同种类的CAS延时，所以能够实施分离的非易失性模式寄存器设置。
为此，命令(1100)能够经由接口14、特别是经由子命令总线14A(300)从CPU 12发送到存储器设备10。
收到这一命令(1100)可以被存储器设备解释为进入MRS模式(302)。在MRS模式中，地址和/或数据总线中的可变位模式能够用来设置延时设置(304)。这一方法将针对CAS延时实现明显增加的设置灵活性。
当前DRAM通常具有2个或者3个周期的CAS延时，该设置通过模式寄存器设置命令来完成。非易失性存储器可能需要更大的值，例如10个周期。设置10个周期在当前模式寄存器中不可用，因此可能需要新的附加模式寄存器设置命令。然而，DRAM仍然可以使用它的普通模式寄存器，而非易失性存储器设备可以使它们自身的模式寄存器具有更大的CAS延时设置。
可以在地址和/或数据总线上收到MRS命令(1100)和延时设置之后结束这一MRS模式(306)。
为了设置延时时序，CPU 12可以经由接口14向存储器设备10请求它的延时设置范围。CPU 12然后可以将自身以及也将存储器设置为适当值。然而，这也能够以如下方式发生：CPU 12已经在系统的制造过程中配置成用于延时时序的恰当设置并且可以经由MRS模式将存储器设备设置为恰当模式。
如果在与易失性存储器相同的接口上使用非易失性技术如NVRAM，则一些写保护是必要的。提供写保护的接口能够与DRAM、SRAM、NVRAM、NOR闪存等一起使用。
主要在包括重要数据如操作系统的非易失性存储器的情况下需要具有写保护的接口。然而，有时候保护易失性存储器上的数据是重要的，因此具有写保护的存储器接口即使在易失性存储器存取的情况下也仍然改进系统的功能。这种情形的一个例子可以是可能已经从海量存储器加载到易失性存储器设备的操作系统映像。
当在非易失性存储器中存储代码或者数据时，需要保护一些区域，例如操作系统区域。当前DRAM接口没有提供任何用以保护非易失性存储器区域的方法。
在公共存储器接口中具有写保护特征实现了即使在同一个接口上也能够利用同一接口协议来使用易失性和非易失性存储器。
能够使用接口14上的写保护(WP)信号来引入写保护。这一写保护信号能够是与命令总线上的特殊命令相组合的地址总线上的信号。也能够引入它作为扩展模式寄存器设置或者将它与命令总线上的单独命令一起引入。
例如，自动刷新命令或者预充电命令可以与地址总线上的WP信号一起使用。地址总线上的WP信号能够告知特定寻址块是否要受到保护。一个或者多个地址信号与新的写保护命令一起也能够用来选择保护类型。使用一个特定WP地址信号在接口上提供写保护以及写和读保护特征。
例如，一旦收到WP信号并且激活用于某一地址区域的写保护，就不再允许写操作。这同样能够适用于受限制的读访问。在更高级的方法中，一个或者多个地址信号与命令总线上的新“写保护命令”一起用来选择保护类型。例如，能够用特定地址信号来选择保护类型如写/写和读保护。地址总线上的其余地址信号可以用于选择将要受保护或者不受保护的一个或者多个地址块。在地址总线上的地址信号不足以用于选择地址块的情况下，也能够使用数据总线上的数据信号。
地址总线上的其它地址信号能够用于选择将要受保护或者不受保护的一个或者多个块。
接口实现了访问寄存器以便利用模式寄存器设置命令进行配置。模式寄存器设置命令用来向这些寄存器写入。可以通过地址信号来完成实际寄存器配置。存储体地址BA0和BA1能够用来选择将要被写入的寄存器。BA0＝‘0’和BA1＝‘0’能够与易失性存储器设备一起使用以配置CAS延时、脉冲串类型、脉冲串长度等等。
BA＝‘0’和BA1＝‘1’用于具有移动SDRAM和移动DDR的扩展模式寄存器(驱动器强度、部分阵列刷新、温度补偿刷新配置)。PC DDR将BA0＝‘1’和BA＝‘0’用于扩展模式寄存器(DLL，驱动强度)。
目前没有使用BA0＝‘1’和BA1＝‘1’。提出将BA0＝‘1’和BA1＝‘1’用于引入针对灵活接口的写保护模式。能够通过发出“写保护寄存器设置”命令(具有地址BA0＝‘1’和BA1＝‘1’的模式寄存器命令)来保护块。
图4图示了用于向某个存储器区域提供写保护的流程图。当在接口上使用非易失性存储器时，如上所述，在控制总线上没有使用自动刷新和预充电命令。自刷新进入和退出命令对于易失性存储器设备可能不是必需的。在非易失性存储器中利用这些命令能够允许将这些存储器置于写保护模式。在使用易失性存储器的情况下，这些命令不能用于写保护。新命令是必要的。就此而言，两种实施是可能的。根据一种实施，非易失性存储器和易失性存储器使用新命令。根据另一实施，非易失性存储器使用现有易失性存储器命令而易失性存储器使用新命令。
例如，在子命令总线14A上接收自动刷新命令或者自刷新命令(400)，存储器设备能够置于写保护模式(402)。
在非易失性存储器设备中收到(400)这些命令中的一个命令之后，存储器设备能够将每次存储器访问解释成写保护命令。在这一情况下，在地址总线上接收块地址(404)可以用来标识(406)将要写保护哪些地址块。然而，利用上述方法也能够保护存储体或者页或者任何其它存储器区域。
对于这些地址块，激活写保护(408)。是否激活写保护能够取决于地址总线上较低位的状态。例如，地址总线上的最低位能够用来标识写保护的激活。在保护块(408)之后，存储器设备能够再次回置于正常模式。这能够通过在接口14上再次发送预充电命令或者自刷新命令(410)并且在收到这一命令之后进入正常模式(412)来发生。
根据另一实施例，一个或者多个地址信号与写命令一起可以用来指示是否使用口令保护。如果仅一个地址信号用来指示口令保护，只可以有两个状态：使用口令保护和不使用口令保护。
在地址总线上有多个地址信号可用时，能够引入更多口令用于保护(一个用户口令、操作系统口令等)。例如，数据总线上的信号也能够解释为口令。
当接口支持脉冲串写入时，能够在序列中、例如利用8个字(16位)的脉冲串递送口令，口令长度能够是16字节。读命令仍然能够在接口上解释为正常读取，从而实现XIP的使用。
根据实施例的写保护已经能够与用于存储器设备如DDR、SDRAM或者RAMBUS的现有接口一起使用。
如图5中所示，行地址R能够分成两个部分Ra、Rb而列地址C也能够分成两个部分Ca、Cb。通过将行地址R分成两个部分Ra、Rb而将列地址C分成两个部分Ca、Cb，地址总线ADDRESS的管脚数目可以按照基本上为二的因子来减少。在所示情况下，部分数目N＝2以及示例性地址总线大小ADR＝13根据本发明实施例得到管脚总数T为。
如从第一上升沿的开始处的时序图中可见，提供行地址R的第一部分Ra。此后，在时序时钟信号CLOCK或者一个或者多个选通的时间上后继的下降沿处，提供行地址的第二部分Rb。这样，在延时为半个时钟时段时，提供完整的行地址R。在延时为两个上升沿时，在两个部分Ca、Cb内提供列地址。
如从图5中可见，在两个上升沿的延时之后，在第一下降沿处提供列地址C的第一部分Ca。然而，列地址可以包括多于两个部分。在这样的情况下，根据实施例有可能在两个上升沿的延时之后已经比第一下降沿更早递送第一部分。对于更早递送列地址的唯一限制可能在于需要完全地递送行地址。
然后可以在时间上连续的上升沿处提供列地址C的第二部分Cb。通过将地址信息划分成两个部分，以半个时钟周期的延时提供行地址R，而在与没有划分地址信息相同的时间提供列地址C。在与没有划分地址信息时相同的时间在数据总线提供数据。列地址C没有延迟半个时钟周期，因为控制器或者中央处理单元可以比在标准寻址的情况下早半个时钟时段开始发送列地址C，由于寻址在下降沿已经成为可能。
图6描绘了客户机电子设备2，该设备包括中央处理单元CPU12、在CPU 12与海量存储器设备10.2之间的第一公共接口14.1、在CPU 12与易失性存储器设备10.1之间的第二公共接口14.2以及在CPU 12与易失性存储器设备10.3(例如XiP)之间的第三公共接口14.3。所有接口14种类相同。接口协议通过实现对延时、脉冲串、写保护的灵活设置来支持海量存储器设备10.2、易失性存储器设备10.1和非易失性存储器10.3。
存储器设备10.1包括处理装置10.1C和用于存储实际数据的存储器存储体10.1D。
可以例如是计算机程序产品如数据载体的海量存储器设备10.2可以经由接口14.1向CPU 12提供计算机程序以便用于从存储器设备10.1或者10.3取回数据。
计算机程序包括如下指令，这些指令操作至少一个处理器以在动态随机存取存储器与专用集成电路(ASIC)之间传送数据，使得改变用于数据总线传送去往和来自动态随机存取存储器的数据的数据流速率，从而在一个时钟周期内在数据总线上传送的数据位数可通过控制总线上的至少一个命令来调节。

Claims (19)

1.一种用于通过接口来访问存储在存储器设备中的数据的方法，包括：
通过至少一个地址总线来对所述存储器设备上的数据进行寻址；
通过至少一个命令总线来对至少去往和来自所述存储器设备的数据流进行控制；以及
通过至少一个数据总线来传送去往和来自所述存储器的数据，
其中根据连接到所述接口的存储器类型来调整所述命令总线上的命令。
2.根据权利要求1所述的方法，还包括：使用所述命令总线上的命令根据连接到所述接口的存储器类型来调整至少第一延时。
3.根据权利要求2所述的方法，其中通过改变所述存储器内的延时寄存器设置来调整所述第一延时。
4.根据权利要求1所述的方法，还包括：使用所述命令总线上的命令根据连接到所述接口的存储器类型来调整至少脉冲串模式延时。
5.根据权利要求2所述的方法，其中保留用于调整所述第一延时的命令以便与其它类型的存储器一起进行不同的使用。
6.根据权利要求2所述的方法，其中在配置用于访问所述存储器的所述接口过程中设置所述第一延时。
7.根据权利要求1所述的方法，还包括：使用所述命令总线上的写保护命令来写保护至少部分所述存储器。
8.根据权利要求7所述的方法，其中写保护还包括使用所述地址总线上的写保护命令。
9.根据权利要求1所述的方法，还包括使用所述命令总线上为易失性存储器保留的命令来写保护非易失性存储器的地址区。
10.根据权利要求1所述的方法，还包括：使用扩展模式寄存器设置来写保护所述存储器的地址区。
11.根据权利要求1所述的方法，还包括：利用所述命令总线上的命令写保护如下类型的存储器设备中的至少一个：
A)DDR，
B)SDRAM，
C)RAMBUS。
12.根据权利要求1所述的方法，还包括：使用片选信号来选择所述接口所支持的存储器类型。
13.一种用于在集成电路与存储器设备之间进行对接的接口，包括：
用于对数据进行寻址的地址总线管脚；
用于对至少去往和来自所述存储器设备的数据流进行控制的控制总线管脚；
用于传送去往和来自所述存储器设备的数据的数据总线管脚；以及
所述接口被布置用以根据连接到所述接口的存储器设备类型来调整所述命令总线上的命令。
14.一种集成电路，包括根据权利要求13所述的接口。
15.一种计算机系统，包括中央处理单元和存储器设备，其中所述中央处理单元经由根据权利要求13所述的接口与所述存储器设备连接。
16.根据权利要求15所述的计算机系统，其中多个存储器设备与所述处理单元连接。
17.根据权利要求15所述的计算机系统，其中所述处理单元被布置用于选择连接到所述接口的存储器类型。
18.一种其上存储计算机程序的计算机程序产品，所述程序包括如下指令，所述指令操作至少一个处理器以在存储器设备与集成电路之间传送数据，使得所述命令总线上的所述命令可根据连接到所述接口的存储器设备类型来调整。
19.一种具有中央处理单元和存储器设备的移动通信设备，包括用于在所述CPU与所述存储器设备之间进行对接的接口，所述接口包括：
用于在所述存储器设备上对数据进行寻址的地址总线管脚；
用于对至少去往和来自所述存储器设备的数据流进行控制的控制总线管脚；
用于传送去往和来自所述存储器设备的数据的数据总线管脚；以及
所述接口被布置用以根据连接到所述接口的存储器设备类型来调整所述命令总线上的命令。
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