CN101189714A - 用于在形成通至导电部件的触点时减少电介质过蚀刻的方法 - Google Patents

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Abstract

在本发明的第一优选实施例中，将导电部件(44)形成在第一介电蚀刻停止层(40)上，且将第二介电材料(48)沉积在所述导电部件上方及之间。在所述第一与第二电介质之间具有选择性的通至所述导电部件的通路蚀刻将停止在所述介电蚀刻停止层上，从而限制过蚀刻。在第二实施例中，以减去图案及蚀刻工艺形成多个导电部件(64)，用介电填充剂(68)对其进行填充，且然后形成共同暴露导电部件及介电填充剂的表面。将介电蚀刻停止层(72)沉积在所述表面上，然后第三电介质(74)覆盖所述电介质蚀刻停止层。当穿过所述第三电介质蚀刻触点(76)时，所述选择性蚀刻会停止在所述电介质蚀刻停止层上。第二蚀刻可形成通至所述导电部件的触点。

Description

用于在形成通至导电部件的触点时减少电介质过蚀刻的方法
相关申请案
本发明申请案涉及同一天提出申请的Dunton等人的美国第__________号申请案(代理档案编号M-138)，且所述申请案以引用方式并入本文中。
技术领域
本发明涉及一种用于在形成通至导电部件的触点时减少电介质过蚀刻的方法。所述方法利用不同介电材料之间的蚀刻选择性。
背景技术
在半导体装置中，已知可蚀刻穿过介电材料以(例如)通路的方式电接触由所述介电材料覆盖的导电部件(例如，线路)。在通过蚀刻形成空穴且所述导电线路被暴露之后，用导电材料(例如，钨)来填充所述空穴。
理想地，所述蚀刻应与埋入的导电部件对准。通常，蚀刻剂在所蚀刻的介电材料与导电部件的材料之间具有选择性，且因此蚀刻在到达导电部件时将停止。如果所述蚀刻不对准，则所蚀刻区域中的某些部分便不会落在导电部件上，相反，会超过导电部件继续进入填充电介质，且在此不对准区域中会发生过多的过蚀刻。这种过蚀刻可到达另一层阶上的导电部件，从而当填充通路时会导致不希望的短路。为避免由于不对准所引起的过多过蚀刻，通常需加宽拟形成触点的区域内的导电部件，从而形成较宽的区域(有时称之为着陆垫)。
然而，在密阵列中使用较宽的着陆垫可降低装置的密度。因此，希望能够蚀刻穿过介电材料来形成通至埋入导电部件的触点，而同时不降低密度或冒过多过蚀刻的风险。
发明内容
本发明由如下权利要求书来限定，且不应将本章节中的任何内容视为对权利要求的限定。大体而言，本发明涉及一种在形成通至导电部件的触点时可防止过多电介质过蚀刻的方法。
本发明第一个方面提供一种用于减少电介质过蚀刻的方法，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成多个导电或半导体部件；直接将第一介电材料层沉积在大体平坦的表面上；将第二介电材料沉积在所述导电或半导体部件上方，其中所述第一介电层可位于所述导电或半导体部件的上方或下方；在第二介电材料中蚀刻空穴，其中所述蚀刻在第一与第二介电材料之间具有选择性且所述蚀刻在第一材料上停止；及暴露所述导电或半导体部件的一部分。
本发明另一个方面提供一种用于减少电介质过蚀刻的方法，所述方法包括：形成第一介电材料层；在所述第一介电材料上方形成与其接触的导电或半导体部件；在所述导电或半导体部件上方沉积与其接触的第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第一与第二介电材料之间具有选择性，且所述蚀刻停止在第一介电材料上；且暴露所述导电或半导体部件的一部分。
一优选实施例提供一种用于减少电介质过蚀刻的方法，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成导电或半导体部件；在所述导电或半导体部件上方及之间沉积第一介电填充剂；实施平面化处理以共同暴露第一介电填充剂及导电或半导体部件，从而形成大体平坦的表面；直接将电介质蚀刻停止层沉积在所述平坦表面上；将第二介电材料沉积在所述电介质蚀刻停止层上；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第二介电材料与电介质蚀刻停止层之间具有选择性，其中所述蚀刻停止在所述电介质蚀刻停止层上；及蚀刻所述电介质蚀刻停止层的一部分以暴露所述导电或半导体部件的若干部分。
本发明另一个方面提供一种用于减少电介质过蚀刻的方法，所述包括：在衬底上方沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料以形成多个由间隙所分离的导电或半导体部件；用第一介电填充剂来填充所述间隙；直接将第二介电材料沉积于所述第一介电填充剂上；将第三介电材料沉积于所述导电或半导体部件上方；在所述第三介电材料中蚀刻空穴，其中所述蚀刻在第三介电材料与第二介电材料之间具有选择性且所述蚀刻停止在所述第二介电材料上；及暴露所述导电或半导体部件的一部分。
本发明另一优选实施例提供一种用于在整体三维阵列中形成连接各装置层阶的通路的方法，其包括：在衬底上方形成第一装置层阶的第一导电部件；形成与第一导电部件接触的第一电介质蚀刻停止层；在所述第一导电部件上方沉积第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第一介电材料与第二介电材料之间具有选择性，其中所述蚀刻停止在第一介电材料上；暴露所述第一导电部件的一部分；在所述空穴内形成通路，所述通路通至其中一个第一导电部件的电连接；及在所述第一装置层阶上整体地形成至少一个第二装置层阶。
本发明的另一个方面提供在整体三维阵列中形成连接各装置层阶的通路的方法，所述方法包括：在衬底上方的第一高度处形成第一导电部件；形成与所述第一导电部件接触的第一电介质蚀刻停止层；在所述第一导电部件上方沉积第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第一介电材料与第二介电材料之间具有选择性，其中所述蚀刻停止在所述第一介电材料上；暴露所述第一导电部件的一部分；在所述空穴中形成通路，所述通路形成通至其中一个导电部件的电连接；在所述第一高度上方的第二高度处整体地形成第一装置层阶；及在所述第一装置层阶上方整体地形成第二装置层阶。
本文所阐述的本发明每一方面及实施例既可单独使用也可结合彼此使用。
现在，将参照附图阐述这些优选的方面及实施例。
附图说明
图1a-1c为剖视图，其图解说明在触点蚀刻不对准时，不希望的电介质过蚀刻是如何发生的。
图2a是图解说明通过使用加宽“着陆垫”来防止电介质过蚀刻的平面图。图2b是这种着陆垫的剖视图。
图3a是使用介电间隔物来防止电介质过蚀刻的剖视图。图3b及3c是图解说明介电间隔物形成的剖视图。
图4a-4c是图解说明根据本发明一优选实施例使用电介质蚀刻停止层来减少电介质过蚀刻的剖视图。图4d是本发明一替代实施例的剖视图。
图5a-5c是图解说明根据本发明另一优选实施例使用电介质蚀刻停止层来减少电介质过蚀刻的剖视图。
图6a-6d是图解说明在整体三维存储器阵列中形成部分第一存储器层阶的剖视图，其中根据本发明方法使用电介质蚀刻停止层来减少电介质过蚀刻。
图7a及7b为剖视图，其图解说明可在整体三维存储器阵列内的存储器单元中使用的二极管配置。
图8是图解说明形成于整体三维存储器阵列中各导体之间的电连接的剖视图，其中使用本发明方法来防止过蚀刻。
图9是图解说明形成于整体三维存储器阵列中各导体之间的电连接的剖视图，其中使用本发明另一实施例来防止过蚀刻。
具体实施方式
在半导体装置中，当导体被介电材料覆盖时，常常需要形成通至所述导体的电连接。翻到图1a，假设(例如)拟形成与金属导体12电连接的通路。在电介质10上形成金属导体12，然后用电介质14来覆盖。在较低层阶处形成导体8。二氧化硅是经常使用的高质量电介质。在这个实例中，假设电介质10及14二者均为二氧化硅。
金属导体12的宽度W可为部件尺寸-可形成于半导体装置中的图案化部件或间隙的最小尺寸。所述部件尺寸受微影蚀刻及其他制约条件的限制。通常，希望使半导体装置中的密度最大化。
图1b显示蚀刻步骤的早先阶段，其中在电介质14内蚀刻空穴16。在这个实例中，空穴16的宽度也是部件尺寸W。可看出，空穴16与导体12有稍微不对准。
随着蚀刻继续进行，如图1c中所示，蚀刻到达金属导体12。所选的蚀刻剂具有选择性，以使蚀刻停止在金属导体12处，而金属导体12本身受到最小或根本没有受到蚀刻。然而，由于存在稍微的不对准，故部分蚀刻没有落在金属导体12上，而蚀刻继续进行从而形成深的过蚀刻20。所述过蚀刻会到达导体8，且当填充空穴16以导电材料时会造成导体8与12之间的短路。如果金属导体12的高度非常小，则发生过多过蚀刻的危险就可能特别地大。
最常见的避免深过蚀刻的方法是加宽金属导体12在拟形成触点处的宽度。图2a显示金属导体12的平面图，其具有等于其长度的宽度W且在拟形成触点处具有较宽的着陆垫22。图2b显示图1c的蚀刻；可看出，增加着陆垫22的宽度可容许一些不对准而不会导致过蚀刻。
另一种改善触点蚀刻期间不对准公差的方法是形成间隔物。例如，如图3a中显示，形成具有多晶硅栅极26及介电间隔物28的晶体管。(S及D表示晶体管的源极及漏极。)  如图3b中所示，可通过在多晶硅栅极26上方沉积不同介电材料(例如，氮化硅)的薄层28来形成间隔物28。(在本文讨论中，将多晶硅(polycrystalline silicon)称为多晶硅(polysilicon))。继而实施在垂直方向优先蚀刻而侧向蚀刻非常少或没有侧向蚀刻的各向异性蚀刻。在所述各向异性蚀刻之后，从水平表面移除氮化硅，从而仅留下间隔物28，如图3c中所示。返回到图3a，二氧化硅32覆盖多晶硅栅极26。如所示，当实施蚀刻以形成栅极26的触点时，所述蚀刻可稍微地不对准。虽然间隔物28有效地加宽了栅极，但还可使用高选择性的蚀刻剂，从而以高的速率来蚀刻氮氧化硅32而以非常低的速率来蚀刻氮化硅间隔物28及多晶硅栅极26二者。
然而，在紧密包装的导电线路组中，在每一线路上包含着陆垫或介电间隔物会增加所述线路所能形成的间距，从而降低密度。(间距是呈重复图案的同一部件的毗邻部件之间的距离，例如，从一个线路的中心到下一个线路中心的距离。)
例如，Herner等人于2002年12月19日提出申请(从那时便弃权)的第10/326,470号美国专利申请案(下文称为′470申请案)“An ImprovedMethod for Making High Density Nonvolatile Memory”中的整体三维存储器阵列中所形成的便是这种紧密间距导电线路组，且所述申请案以引用方式并入本文中。相关存储器阐述于如下申请案中：Herner于2004年9月19日提出申请的第10/955,549号(下文称之为′549申请案)美国专利申请案“Nonvolatile Memory Cell Without a Dielectric Antifuse Having High-andLow-Impedance States”；Herner等人于2004年9月29日提出申请的第10/954,577号(下文称之为申请案′577)美国专利申请案“Junction DiodeComprising Varying Semiconductor Compositions”；及Herner等人于2004年12月17日提出申请的第11/015,824号美国专利申请案“NonvolatileMemory Cell Comprising a Reduced Height Vertical Diode”；所有申请案以应用方式并入本文中。在这些其中必须在多个存储器层阶之间形成电连接的存储器中，制作通至紧密间距形成的导体触点的问题尤其突出。
本发明方法可制作通至由电介质覆盖的导电部件的电触点而不需要着陆垫、间隔物或任何其他需要降低密度的方法。
翻到图4a，形成开始于介电材料40(例如，氮化硅)上。在氮化硅40上方沉积某些导电材料44。在这个实例中，导电材料44将阐述为钨，但是应理解，作为替代，也可使用其他导电材料(例如，金属、金属氮化物、金属硅化物、经掺杂的半导体等)。粘合层42(例如，氮化钛)可介于钨层44与氮化硅层40之间。然后，图案化并蚀刻钨层44及氮化钛层42以形成导电部件46，在这个实例中，所述导电部件是一组如剖视图中显示的细间距线路。可能会发生某些少量的过蚀刻，从而在氮化硅层40中形成某些凹陷(未显示)。
下一步，翻到图4b，在线路46的上方及之间沉积介电材料48(优选为二氧化硅)，从而填充线路间的间隙并覆盖线路。开始进行形成空穴50的蚀刻，其中将形成电触点从而形成通至其中一个线路46A的电连接。可看出，空穴50及线路46A有稍微的不对准。
图4c显示对空穴50的蚀刻完成时的结构。所使用的蚀刻剂在二氧化硅48与钨线路46A之间具有选择性，且在二氧化硅48与氮化硅层40之间也具有选择性。因此，当蚀刻到达这些层的任一者时，蚀刻将停止。在不对准的情况下，过蚀刻52的程度会受到限制。然而，过蚀刻52停止在氮化硅层40内，且因此可保证不会到达下伏导电层而导致不希望的短路。
可能存在很多的变化型式，这些变化型式都归属于本发明范围内。在所给定的实例中，第一介电层40为氮化硅，而第二介电材料48为二氧化硅。可将这些材料反过来，或者任一层可使用不同的介电材料，例如，尤其氮氧化硅、碳化硅、未经掺杂的非晶硅或多晶硅。唯一的要求是所述两种介电材料之间存在某种程度的蚀刻选择性。
在图4a-4c中，氮化硅层40看上去相对较厚。如图4d中所示，可用形成于某一其他较厚电介质54(例如，二氧化硅)上的较薄层来替代所述厚层。层40优选地介于约200与约1200埃之间，最优选地介于约700与约800埃之间。对于刚刚所述的实施例，优选地，电介质、蚀刻剂及蚀刻条件经选择以使电介质48(在这个实例中为二氧化硅)与电介质40(在这个实例中为氮化硅)之间的蚀刻选择性至少约为4∶1。
图4a-4c的实例阐述通过腐蚀方法来形成钨线路46；在这种方法中，沉积导电材料，对导电材料进行图案化及蚀刻来形成线路。如果需要，作为替代，可通过Damascene方法来形成线路46。
在刚刚所述的实施例中，是通过如下的方法来减少电介质过蚀刻，所述方法包括：形成第一介电材料层；在所述第一介电材料上方形成与其接触的导电或半导体部件；在所述导电或半导体部件上方沉积与其接触的第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第一与第二介电材料之间具有选择性，且所述蚀刻停止在第一介电材料上；且暴露所述导电或半导体部件的一部分。
这个实例的导电部件是紧密间距线路；显然，作为替代，可形成任何其他形状。
图5a-5c图解说明一个替代实施例。制造过程开始于介电材料60(其优选地为二氧化硅)。在介电材料60上沉积导电材料或堆叠，例如，氮化钛层62及钨层64(显然，可使用其他导电材料或堆叠)。然后，将钨层64及氮化钛层62图案化并蚀刻成导电图案化部件66(在这个实例中为线路)。此时所获得的结构显示于图5a中。
接下来，如图5b中所示，在线路上方及之间沉积介电填充材料68(优选地，为二氧化硅)，从而填充其间的间隙。接下来，通过(例如)化学机械平坦化(CMP)来实施平坦化步骤，从而移除过度填充的二氧化硅68，共同暴露线路66及二氧化硅68并形成大体平坦的表面70。此时所获得的结构显示于图5b中。
翻到图5c，接下来，在大体平坦的表面70上沉积薄的电介质蚀刻停止层72(优选地，氮化硅)。该层介于约100与约1000埃厚，优选地约为500埃厚。最后，在氮化硅蚀刻停止层72上沉积介电材料74(优选地，二氧化硅)。实施蚀刻步骤以在二氧化硅74中蚀刻空穴76，以制作通至其中一个线路66的钨层64的触点。如显示，可存在某种程度的不对准。所述蚀刻停止在氮化硅蚀刻停止层72上。如所示，实施第二蚀刻以蚀刻掉氮化硅蚀刻停止层72，从而暴露线路66的顶部。在所述不对准区域中，所述氮化硅蚀刻将停止在二氧化硅填充剂68上。对于刚刚所述的实施例，优选地，电介质、蚀刻剂及蚀刻条件经选择以使电介质74(在这个实例中为二氧化硅)与电介质72(在这个实例中为氮化硅)之间的蚀刻选择性至少为约6∶1。
在刚刚所述的实施例中，通过如下的方法来限制电介质的过蚀刻，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成导电或半导体部件；在所述导电或半导体部件上方及之间沉积第一介电填充剂；实施平面化处理以共同暴露第一介电填充剂及导电或半导体部件，从而形成大体平坦的表面；直接将电介质蚀刻停止层沉积在所述平坦表面上；将第二介电材料沉积在所述电介质蚀刻停止层上；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在第二介电材料与电介质蚀刻停止层之间具有选择性，其中所述蚀刻停止在所述电介质蚀刻停止层上；及蚀刻所述电介质蚀刻停止层的一部分以暴露所述导电或半导体部件的若干部分。
在刚刚所述的例示性实施例中，所述导电部件由金属制成。作为替代，可使用任何导电材料，例如，经掺杂的半导体材料或导电硅化物或氮化物。这些材料可单独地或可以堆叠的形式来沉积。
因而，总而言之，所述的每一实施例都是一种用于接收电介质过蚀刻的方法，所述方法包括：沉积导电或半导体材料层或堆叠；图案化并蚀刻所述导电或半导体材料层或堆叠以形成多个导电或半导体部件；直接将第一介电材料层沉积在大体平坦的表面上；将第二介电材料沉积在所述导电或半导体部件上方，其中所述第一介电层可位于所述导电或半导体部件的上方或下方；在第二介电材料中蚀刻空穴，其中所述蚀刻在第一与第二介电材料之间具有选择性且所述蚀刻停止在第一材料上；及暴露所述导电或半导体部件的一部分。
下文将给出整体三维存储器阵列的实例，所述整体三维存储器阵列是使用本发明的实施例形成以在形成通至钨导体的电触点期间防止过多的电介质过蚀刻。为完整起见，这个实例将包括很多细节，其中包括材料、尺寸、条件及处理步骤。所属领域的技术人员应理解，可对许多这些细节进行修改、增强或省略掉，但这些结果将归属于本发明范围内。提供这个实例仅旨在进行举例说明。
拟阐述的整体三维存储器阵列与′470申请案、′549申请案及′577申请案中所述的那个整体三维存储器阵列类似。为简单起见及为避免本发明含混不清，并非那些申请案中所提供的全部细节都包含在内。然而，应理解，并不打算将′470申请案、′549申请案或′577申请案任一者中的任何教示排除在外。
实例
将阐述单个存储器层阶的制造。可堆叠另外的存储器层阶，每一者均以整体方式形成于其下方堆叠的上方。
翻到图6a，所述存储器的形成开始于衬底100。此衬底100可为此项技术中已知的任何半导衬底，例如，单晶硅、IV-IV合金(例如，硅-锗、或硅-锗-碳)、III-V合金、II-VII合金、这些衬底上的外延层、或任何其他半导材料。所述衬底可包括制造于其中的集成电路。
在衬底100上方形成绝缘层102。绝缘层102可为氧化硅、氮化硅、高介电膜、Si-C-O-H膜或任何其他适合的绝缘材料。在这个实例中，绝缘层102为二氧化硅，且该层约为(例如)3000埃厚。
形成包括导体R1的第一路由层，并使其覆盖以额外的电介质102。还将形成由导体R2组成的第二路由层。
然而，在形成导体R2之前，在绝缘层102上沉积电介质蚀刻停止层98。电介质蚀刻停止层98优选地为氮化硅，然而作为替代也可使用其他介电材料。电介质蚀刻停止层98的厚度介于约200埃与约1200埃之间，优选厚度介于约700与约800埃之间。在电介质蚀刻停止层98上形成导体R2。在蚀刻导体R2的步骤期间，可能会发生一些进入到氮化硅层98内的过蚀刻。为简单起见，所述过蚀刻并未显示。在导体R2之间及其上方沉积额外的绝缘材料102。图6a显示该结构在此时所呈现的样子。
翻到图6b，在绝缘层102上方形成第一导体200。可将粘合层104包含在绝缘层102与导电层106之间以帮助导电层106粘合。粘合层104的优选材料为氮化钽、氮化钨、钛钨、溅镀钨、氮化钛或这些材料的组合。如果上伏导电层106为钨，则粘合层104优选使用氮化钛。粘合层104的厚度介于约20与约500埃之间，优选地约为200埃厚。(为节省空间，在图6b及随后的图式中略去衬底100，假定其存在)。
拟沉积的下一个层为导电层106。导电层106可包括任何此项技术中已知的导电材料，其中包括钽、钛、钨、铜、钴或其合金。可使用氮化钛。导电层的厚度介于约200与约2000埃之间，优选地约为1500埃厚。
一旦所有形成导体轨道的层均已沉积，则使用任何适合的掩膜及蚀刻工艺来图案化及蚀刻所述层，以形成如图6b中剖视图所示的大体平行、大体共面的导体200。于优选实施例中，沉积光阻剂，通过光微影术进行图案化并蚀刻所述层，且然后使用标准处理技术来移除所述光阻剂。
接下来，在导体轨道200上方及之间沉积介电材料108。介电材料108可为任何已知的电绝缘材料，例如，二氧化硅。
最后，移除导体轨道200顶部上的多余介电材料108，暴露由介电材料108所分离的导体轨道200的顶部，并留下大体平坦的表面109。所获得的结构显示于图6b中。可通过此项技术中已知的任何工艺(例如，CMP或回蚀)来实施移除所述过度填充的电介质以形成平坦表面109。在这个阶段，衬底100上方的第一高度处已形成了多个大体平行的第一导体。
接下来，翻到图6c，将在所完成的导体轨道200上方形成垂直的半导体柱。如果半导体材料106为钨，则优选地，在平坦化导体轨道200之后，沉积阻挡层110。该层可以任何传统的方式来形成。其厚度可为(例如)约20至约500埃。阻挡层110的厚度优选地约为200埃。
接下来，沉积将被图案化成柱的半导体材料。所述半导体材料可为硅、硅-锗、硅-锗-碳、锗或其他适合的半导体或合金。硅在业内经常使用，因此，为简单起见，以下说明将所述半导体材料阐述成硅，但应了解，也可用其他的材料来替代。
在优选实施例中，所述半导体柱面结式二极管，其包括：第一导电类型的底部重掺杂区域及第二导电类型的顶部重掺杂区域。位于顶部与底部区域之间的中间区域为第一或第二导电类型的本征或轻掺杂区域。图7a的二极管具有N+(重掺杂n-型)硅的底部区域112、本征区域114及P+顶部区域116。图7b的二极管被反了过来，具有P+硅的底部区域112、本征区域114及N+顶部区域116。所述中间区域为本征，或非故意掺杂，然而在某些实施例其可经轻微的掺杂。未掺杂区域绝对不会为完全地电中性，且总是具有缺陷或污染物而导致其表现出稍微的n-掺杂或p-掺杂。可将此二极管视为p-i-n二极管。
可使用所述并入申请案中所阐述的许多传统方法来实现层112、114及116的沉积及掺杂。于优选实施例中，通过在硅沉积期间供给施主气体、借助n-型掺杂物(例如，磷)的原位掺杂来形成重掺杂区域112。一旦形成所希望厚度的层112，便停止供给施主气体，并以非掺杂的方式沉积其余所希望厚度(层114及116的厚度加上将在随后CMP步骤中损失的牺牲厚度)的硅。在该优选实施例中，重掺杂层116是通过随后实施的离子植入步骤来形成，且因此在此时还尚未形成且在图6c中没有显示。
翻到图6d，将对刚刚沉积的半导体层114及112进行图案化及蚀刻以形成半导体柱300以及阻挡层110。半导体柱300应具有与下方的半导体200大约相同的间距及大约相同的宽度，以使每一半导体柱300形成在导体200的顶部上。可容许存在一些不对准。可使用任何适合的掩膜及蚀刻工艺来形成半导体柱300。
有利地，可使用Chen于2003年12月5日提出申请的第10/728436号美国申请案“Photomask Features with Interior Nonprinting Window UsingAlternating Phase Shifting”、或Chen于2004年1月1日提出申请的第10/815312号美国申请案中所阐述的光微影技术来实施任何根据本发明的用于形成存储器阵列的光微影步骤。
在半导体柱300上方及之间沉积介电材料108，从而填充其间的间隙。介电材料108可为任何已知的电绝缘材料，例如，二氧化硅。
接下来，移除柱300顶部上的介电材料，暴露由介电材料108所分离的柱300顶部，并留下大体平坦的表面。所述过度填充的介电质的移除可通过此项技术中已知的工艺(例如，CMP或回蚀)来实施。此时，应对重掺杂顶部区域116实施离子植入(在这个实例中是使用p-型掺杂物)以形成P+区域。
如果需要，可在每一柱300上形成拟充当介电断裂反熔丝的介电层118。可通过氧化法(例如，通过热或等离子氧化)来形成介电层118。作为另一选择，可沉积所述介电断裂反熔丝。所述层可为氮化硅、氧化硅、氮化硅或任何其他适合的介电材料。图6d显示此时的结构。
可用与下伏导体相同的方式来形成上伏导体。所述上伏导体将形成在所述第一导体高度上方的某一高度处，且沿与其不同的方向(优选地，大体与其垂直)延伸。每一存储器单元均包括其中一个第一导体的一部分、其中一个第一柱、其中一个介电断裂反熔丝及其中一个第二导体的一部分。所获得的结构是由存储器单元组成的底部或第一层阶。如′470申请案及其他并入的参考申请案中所述，可在所述第一层阶的上方整体地形成另外的存储器层阶，从而形成整体三维存储器阵列。例如，可在上部导体上方形成多个第二柱，且可在其上形成多个第三导体。一个存储器层阶的上部导体可用作上伏存储器层阶的下部导体，或可在其间形成中间层阶的电介质。
图8显示所述阵列在两个存储器层阶M1及M2完成之后的剖视图。第一存储器层阶M1包括底部导体200、柱300及顶部导体400。第二存储器层阶M2包括导体500、柱600及底部导体700。于该所示的阵列中，存储器层阶M1及M2并没有共用的导体。当然，实际上，每一存储器层阶将包含比图8中所示多很多的存储器单元。
必须制作从存储器层阶M2到所述阵列下方的导体R2的电连接。为形成此连接，可在所述中间电介质中蚀刻空穴。所述蚀刻拟停止在导体160(其中一个R2导体)上。实施所述蚀刻，且在不对准的情况下，蚀刻将会停止在形成于导体160正下方的电介质蚀刻停止层98上。因此，蚀刻无法继续进行，否则无意中会形成通至下伏层的非预定连接。
用导电材料来填充所述空穴。于一优选实施例中，在其中形成存储器层阶M2的底部导体500的同一沉积步骤期间填充所述空穴，且因此其由相同的材料形成。于是，底部导体500与通路150相连续。
翻到图9，如需要，可在图像化阵列内的其他点处使用本发明方法以防止过蚀刻。如果拟形成从上方通至存储器层阶M1的底部导体200或通至存储器层阶M2的底部导体500的连接，则(例如)可在每一组导体的正下方形成(例如)氮化硅的电介质蚀刻停止层98。如果电介质蚀刻停止层98由不同于覆盖这些导体200及500的介电材料的介电材料形成，则电介质蚀刻停止层98可用于在实施电介质蚀刻以形成通至导体200及500的触点时限制电介质的过蚀刻。
图8及9的通路150可使整体三维阵列中的各装置层阶相连接。所阐述的是一种形成这种通路的方法，所述方法包括：在衬底上方的第一装置层阶中形成第一导电部件；形成与所述第一导电部件相接触的第一电介质蚀刻停止层；在所述第一导电部件上方沉积第二介电材料；在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一介电材料与第二介电材料之间具有选择性，其中所述蚀刻停止在所述第一介电材料上；暴露所述第一导电部件的一部分；在所述空穴内形成通路，所述通路可形成通至其中一个导电部件的电连接；及在第一装置层阶上方整体形成至少一个第二装置层阶。
除先前所并入的申请案之外，整体三维存储器阵列还阐述于如下的专利中：Johnson等人的第6,034,882号美国专利“Vertically Stacked FieldProgrammable Nonvolatile Memory and Method of Fabrication”；Lee等人于2001年8月13日提出申请的第09/927,648号美国专利申请案“MonolithicThree Dimensional Array of Charge Storage Devices Containing a PlanarizedSurface”；Walker等人于2002年12月31日提出申请的第10/335,089号美国专利申请案；Petti等人于2003年12月3日提出申请的第10/728,230号美国专利申请案“Semiconductor Device Including Junction Diode ContactingContact-Antifuse Unit Comprisin Silicide”；Petti于2004年9月29日提出申请的第10/955,387号美国专利申请案“Fuse Memory Cell Comprising aDiode，the Diode Serving as the Fuse Element”。如果适合，可使用本发明的方法来形成任何此类存储器。
整体三维存储器阵列是一个其中在单个衬底(例如，晶圆)(其中没有任何介入衬底)上方形成有多个存储器层阶的存储器阵列。将形成一个存储器层阶的多个层直接沉积在或生长在现有的一个层阶或多个层阶的层上方。相反，在Leedy的第5,915,167号美国专利“Three dimensional structurememory”中，堆叠存储器是通过在单独的衬底上形成存储器层阶并使所述存储器层阶彼此重叠地粘合而构造而成。在接合之前，可从所述存储器层阶薄化或移除所述衬底，但由于所述存储器层阶起初是形成在单独的衬底上方，故这些存储器并非真正的整体三维存储器阵列。
形成于衬底上方的整体三维存储器阵列至少包括：第一存储器层阶，其形成于所述衬底上方的第一高度处；及第二存储器层阶，其形成于不同于第一高度的第二高度处。可在此类多层阶阵列中的衬底上方形成三个、四个、八个或更多个存储器层阶。
很多技术都可用来在整体三维存储器中有利地布置存储器层阶与衬底电路系统之间的电连接。这些技术其中一些阐述于如下的专利中：Scheuerlein等人的第6,856,572号美国专利；Scheuerlein等人于2002年12月31日提出申请的美国专利申请案10/335,078“Programmable Memoryarray Structure Incorporating Series-Connected Transistor Strings andMethods for Fabrication and Operation of Same”；Scheuerlein等人于2003年3月31日提出申请的第10/403752号美国申请案“Three-DimensionalMemory Device Incorporating Segmented Bit Line Memory Array”；Scheuerlein等人于2003年3月31日提出申请的第10/403,844号美国申请案“Word Line Arrangement Having Multi-layer Word Line Segments forThree-Dimensional Memory Array”；Cleeves等人于2003年12月5日提出申请的美国专利申请案10/728,437“Optimization of Critical Dimensions andPitch of Patterned Features in and Above a Substrate”；及Scheuerlein等人于2003年12月5日提出申请的美国专利申请案10/728,451“High DensityContact to Relaxed Geometry Layers”。
上文已以整体三维存储器阵列为背景对本发明进行了阐述。然而，所属技术领域的技术人员应清楚，本发明方法可有利地用于任何其中希望避免电介质过蚀刻的背景中。显然，这种方法的用途绝不局限于存储器或三维装置。
上述详细说明仅阐述了本发明可呈现诸多形式的其中一些。因此，本详细说明旨在作为例示性而非限定性说明。本发明的范畴欲仅由下文的权利要求书(包括所有等价的权利要求)来界定。

Claims (43)

1.一种用于减少电介质过蚀刻的方法，所述方法包括：
沉积导电或半导体材料层或堆叠；
图案化并蚀刻所述导电或半导体材料层或堆叠以形成多个导电或半导体部件；
在大体平坦的表面上直接沉积第一介电材料层；
在所述导电或半导体部件上方沉积第二介电材料，其中所述第一介电层位于所述导电或半导体部件的上方或下方；
在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一与所述第二介电材料之间具有选择性且所述蚀刻停止在所述第一材料上；及
暴露所述导电或半导体部件的一部分。
2.如权利要求1所述的方法，其中在所述沉积第一介电材料的步骤之前，所述大体平坦的表面共同暴露第三介电材料及所述导电或半导体部件。
3.如权利要求2所述的方法，其中所述形成大体平坦表面的步骤包括通过CMP进行平坦化。
4.如权利要求1所述的方法，其中将所述导电或半导体材料层或堆叠沉积在所述第一介电层上方。
5.如权利要求1所述的方法，其中所述导电或半导体部件包括金属。
6.如权利要求1所述的方法，其中所述导电或半导体部件包括半导体材料。
7.如权利要求1所述的方法，其中所述导电或半导体部件是整体三维存储器阵列的元件。
8.一种用于减少电介质过蚀刻的方法，所述方法包括：
形成第一介电材料层；
在所述第一介电材料上方形成导电或半导体部件且所述导电或半导体部件与所述第一介电材料相接触；
在所述导电或半导体部件上方沉积第二介电材料且所述第二介电材料与所述导电或半导体部件相接触；
在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一与第二介电材料之间具有选择性，且所述蚀刻停止在所述第一介电材料上；及
暴露所述导电或半导体部件的一部分。
9.如权利要求8所述的方法，其中所述第一介电材料为氮化硅、碳化硅或氮氧化硅。
10.如权利要求8所述的方法，其中所述第二介电材料为二氧化硅。
11.如权利要求8所述的方法，其中所述形成导电或半导体部件的步骤包括：
沉积导电或半导体材料层或堆叠；及
图案化并蚀刻所述导电或半导体材料层或堆叠以形成所述导电或半导体部件。
12.如权利要求8所述的方法，其中将所述导电或半导体部件形成在单晶半导体衬底的上方。
13.如权利要求8所述的方法，其中所述导电或半导体部件为整体三维存储器阵列中的元件。
14.一种用于减少电介质过蚀刻的方法，所述方法包括：
沉积导电或半导体材料层或堆叠；
图案化并蚀刻所述导电或半导体材料层或堆叠以形成导电或半导体部件；
将第一介电填充剂沉积在所述导电或半导体部件上方及之间；
实施平坦化以共同暴露所述第一介电填充剂及所述导电或半导体部件，从而形成大体平坦的表面；
将介电蚀刻停止层直接沉积于所述平坦表面上；
将第二介电材料沉积在所述介电蚀刻停止层上；
在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第二介电材料与所述介电蚀刻停止层之间具有选择性，其中所述蚀刻停止在所述介电蚀刻停止层上；及
蚀刻所述介电蚀刻停止层的一部分以暴露所述导电或半导体部件的若干部分。
15.如权利要求14所述的方法，其中所述介电蚀刻停止层包括氮化硅、氮氧化硅或碳化硅。
16.如权利要求14所述的方法，其中通过CMP实施所述平坦化步骤。
17.如权利要求14所述的方法，其中所述导电或半导体部件是整体三维存储器阵列中的元件。
18.如权利要求14所述的方法，其中所述导电或半导体部件是线路。
19.如权利要求14所述的方法，其中所述导电或半导体部件包括金属。
20.如权利要求19所述的方法，其中所述金属是钨或钨合金或化合物。
21.一种用于减少电介质过蚀刻的方法，所述方法包括：
在衬底上方沉积导电或半导体材料层或堆叠；
图案化并蚀刻所述导电或半导体材料以形成多个通过间隙分离的导电或半导体部件；
用第一介电填充剂来填充所述间隙；
直接将第二介电材料沉积于所述第一介电填充剂上；
将第三介电材料沉积于所述导电或半导体部件上方；
在所述第三介电材料中蚀刻空穴，其中所述蚀刻在所述第三介电材料与所述第二介电材料之间具有选择性且所述蚀刻停止在所述第二介电材料上；及
暴露所述导电或半导体部件的一部分。
22.如权利要求21所述的方法，其中所述第一介电填充剂及所述第二介电材料为相同的介电材料。
23.如权利要求21所述的方法，其中所述第一介电填充剂与所述第二介电材料为不同的介电材料。
24.如权利要求21所述的方法，其中所述第二介电材料为氮化硅、氮氧化硅或碳化硅。
25.如权利要求21所述的方法，其中所述导电或半导体部件为线路。
26.如权利要求21所述的方法，其中在所述沉积所述第三介电材料的步骤之前，所述第二介电材料与所述导电或半导体部件共同暴露在大体平坦的表面内。
27.如权利要求21所述的方法，其中将所述第二介电材料沉积在大体平坦的表面上，所述大体平坦的表面共同暴露所述第一介电材料及所述导电或半导体部件。
28.如权利要求21所述的方法，其中所述导电或半导体部件包括金属。
29.如权利要求21所述的方法，其中所述导电或半导体部件包括半导体材料。
30.如权利要求21所述的方法，其中所述衬底包括单晶硅。
31.如权利要求21所述的方法，其中所述导电或半导体部件为整体三维存储器阵列的元件。
32.一种用于在整体三维阵列中形成连接各装置层阶的通路的方法，所述方法包括：
在衬底上方的第一装置层阶中形成第一导电部件；
形成与所述第一导电部件接触的第一电介质蚀刻停止层；
在所述第一导电部件上方沉积第二介电材料；
在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一介电材料与所述第二介电材料之间具有选择性，其中所述蚀刻停止在所述第一介电材料上；
暴露所述第一导电部件的一部分；
在所述空穴内形成所述通路，所述通路形成通至其中所述第一导电部件中一者的电连接；及
在所述第一装置层阶上方整体地形成至少一个第二装置层阶。
33.如权利要求32所述的方法，其中所述衬底包括单晶硅。
34.如权利要求32所述的方法，其中所述第一导电部件包括金属或沉积的半导体材料层或堆叠。
35.如权利要求34所述的方法，其中所述第一导电部件包括轨道形导体。
36.如权利要求3 2所述的方法，其中所述第一装置层阶是由存储器单元组成的第一存储器层阶。
37.如权利要求36所述的方法，其中所述第二装置层阶是由存储器单元组成的第二存储器层阶。
38.一种用于在整体三维阵列中形成连接各装置层阶的通路的方法，所述方法包括：
在衬底上方的第一高度处形成第一导电部件；
形成与所述第一导电部件接触的第一电介质蚀刻停止层；
在所述第一导电部件上方沉积第二介电材料；
在所述第二介电材料中蚀刻空穴，其中所述蚀刻在所述第一介电材料与所述第二介电材料之间具有选择性，其中所述蚀刻停止在所述第一介电材料上；
暴露所述第一导电部件的一部分；
在所述空穴中形成所述通路，所述通路形成通至所述第一导电部件中一者的电连接；
在所述第一高度上方的第二高度处整体地形成第一装置层阶；及
在所述第一装置层阶上方整体地形成第二装置层阶。
39.如权利要求38所述的方法，其中所述衬底包括单晶硅。
40.如权利要求38所述的方法，其中所述第一导电部件包括金属或沉积的半导体材料层或堆叠。
41.如权利要求40所述的方法，其中所述第一导电部件包括轨道形导体。
42.如权利要求38所述的方法，其中所述第一装置层阶是由存储器单元组成的第一存储器层阶。
43.如权利要求42所述的方法，其中所述第二装置层阶是由存储器单元组成的第二存储器层阶。
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TW (1) TWI329904B (zh)
WO (1) WO2006104817A2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249753A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7728390B2 (en) * 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8372743B2 (en) * 2011-03-02 2013-02-12 Texas Instruments Incorporated Hybrid pitch-split pattern-split lithography process
US8575020B2 (en) * 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
US8461038B2 (en) * 2011-03-02 2013-06-11 Texas Instruments Incorporated Two-track cross-connects in double-patterned metal layers using a forbidden zone
US8802561B1 (en) * 2013-04-12 2014-08-12 Sandisk 3D Llc Method of inhibiting wire collapse
US10546772B2 (en) 2016-03-30 2020-01-28 Intel Corporation Self-aligned via below subtractively patterned interconnect

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499557A (en) 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JP2934353B2 (ja) 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5612254A (en) 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5244837A (en) 1993-03-19 1993-09-14 Micron Semiconductor, Inc. Semiconductor electrical interconnection methods
TW272310B (en) * 1994-11-09 1996-03-11 At & T Corp Process for producing multi-level metallization in an integrated circuit
US6040619A (en) 1995-06-07 2000-03-21 Advanced Micro Devices Semiconductor device including antireflective etch stop layer
US5840624A (en) 1996-03-15 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of via over etching for borderless contacts
US6362527B1 (en) 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6008116A (en) * 1997-12-18 1999-12-28 Advanced Micro Devices, Inc. Selective etching for improved dielectric interlayer planarization
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
TW408435B (en) 1998-12-31 2000-10-11 Taiwan Semiconductor Mfg Self aligned process and structure capable of increasing the yield of borderless contact window
US6162722A (en) 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
US6329118B1 (en) * 1999-06-21 2001-12-11 Intel Corporation Method for patterning dual damascene interconnects using a sacrificial light absorbing material
US6395639B1 (en) 1999-09-16 2002-05-28 Agere Systems Guardian Corporation Process for improving line width variations between tightly spaced and isolated features in integrated circuits
US6537902B1 (en) 2000-01-24 2003-03-25 Oki Electric Industry Co, Ltd. Method of forming a via hole in a semiconductor device
US6544887B1 (en) * 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
CN101179079B (zh) 2000-08-14 2010-11-03 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
TW508860B (en) * 2000-08-30 2002-11-01 Mitsui & Amp Co Ltd Paste-like thin electrode for battery, its manufacturing method, and battery
JP2003100869A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置とその製造方法
TW511233B (en) 2001-11-01 2002-11-21 United Microelectronics Corp Oxygen-doped silicon carbide etch stop layer
US6975016B2 (en) * 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
US7063597B2 (en) 2002-10-25 2006-06-20 Applied Materials Polishing processes for shallow trench isolation substrates
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
JP2006511965A (ja) 2002-12-19 2006-04-06 マトリックス セミコンダクター インコーポレイテッド 高密度不揮発性メモリを製作するための改良された方法
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US6946719B2 (en) 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7115517B2 (en) * 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US7202162B2 (en) 2003-04-22 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials
US7511352B2 (en) 2003-05-19 2009-03-31 Sandisk 3D Llc Rail Schottky device and method of making
US7125792B2 (en) * 2003-10-14 2006-10-24 Infineon Technologies Ag Dual damascene structure and method
US6918821B2 (en) 2003-11-12 2005-07-19 Dow Global Technologies, Inc. Materials and methods for low pressure chemical-mechanical planarization
US7423304B2 (en) 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
US7474000B2 (en) 2003-12-05 2009-01-06 Sandisk 3D Llc High density contact to relaxed geometry layers
US7172840B2 (en) 2003-12-05 2007-02-06 Sandisk Corporation Photomask features with interior nonprinting window using alternating phase shifting
US7050290B2 (en) * 2004-01-30 2006-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated capacitor
US20050221200A1 (en) 2004-04-01 2005-10-06 Matrix Semiconductor, Inc. Photomask features with chromeless nonprinting phase shifting window
US7224013B2 (en) 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
US20060067117A1 (en) 2004-09-29 2006-03-30 Matrix Semiconductor, Inc. Fuse memory cell comprising a diode, the diode serving as the fuse element
US7037774B1 (en) * 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
US7300876B2 (en) * 2004-12-14 2007-11-27 Sandisk 3D Llc Method for cleaning slurry particles from a surface polished by chemical mechanical polishing
US7521353B2 (en) 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface

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