CN101207153A - 非易失性存储装置及其操作方法 - Google Patents

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CN101207153A CNA2007101970768A CN200710197076A CN101207153A CN 101207153 A CN101207153 A CN 101207153A CN A2007101970768 A CNA2007101970768 A CN A2007101970768A CN 200710197076 A CN200710197076 A CN 200710197076A CN 101207153 A CN101207153 A CN 101207153A
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Abstract

提供了一种非易失性存储装置及其操作方法，增加了操作可靠性并便于增强集成。该非易失性存储装置可包括半导体基底和可被设置在所述半导体基底上的至少一个电荷存储层。至少一个控制栅电极可被设置在所述至少一个电荷存储层上。至少一个第一辅助栅电极可被设置于所述至少一个电荷存储层的一侧且与所述电荷存储层分离，并且与所述半导体基底隔离。

Description

非易失性存储装置及其操作方法
技术领域
示例性实施例涉及一种存储装置及其操作方法。其他实施例涉及一种能够使用电荷存储层来存储数据的非易失性存储装置及其操作方法。
背景技术
近年来，由于半导体产品趋向微型化，因此半导体产品中用到的非易失性存储装置已被更高度地集成。因此，已经对具有三维结构的非易失性存储装置进行了研究，与常规的的一维结构相比，该三维结构能够提高集成度。然而，为了实现具有三维结构的非易失性存储装置，可能需要能够被堆叠的半导体基底，而不是常规的块状硅片。然而，最近的可堆叠半导体基底，例如纳米线和/或复合半导体，可能难以通过掺杂杂质形成源区和漏区。
此外，随着非易失性存储装置的集成度的提高，控制栅电极的宽度和间隔可被减小。相应地，电荷存储层的宽度和间隔也减小，从而发生电荷存储层之间的干扰现象。例如，在非易失性存储装置的写操作中，存储在相邻电荷存储层中的电荷可能相互影响，这改变了单元(unit cell)的阈值电压。其结果是，由于这样的读取干扰，编程状态和擦除状态之间的区分可变得困难，因此，非易失性存储装置的操作可靠性可被降低。
发明内容
示例性实施例提供了一种具有增强的操作可靠性和集成的非易失性存储装置。示例性实施例还提供了一种用于操作非易失性存储装置的方法。
根据示例性实施例，提供了一种非易失性存储装置。所述非易失性存储装置可包括半导体基底。至少一个电荷存储层可被设置在所述半导体基底上。至少一个控制栅电极可被设置在所述至少一个电荷存储层上。至少一个第一辅助栅电极可被设置在所述至少一个电荷存储层的一侧且与所述电荷存储层分离，并且可被与所述半导体基底隔离。
所述非易失性存储装置还可包括：至少一个第二辅助栅电极，可位于所述至少一个电荷存储层的另一侧且与所述电荷存储层分离，并且可与所述半导体基底隔离。所述至少一个控制栅电极可以是横跨所述半导体基底的多个控制栅电极，所述至少一个电荷存储层可以是被置于所述半导体基底和所述多个控制栅电极之间的多个电荷存储层，和所述至少一个第一辅助栅电极可以是被交替地设置在所述多个电荷存储层之间且与所述半导体基底隔离的多个第一辅助栅电极。
所述至少一个第二辅助栅电极与所述多个第一辅助栅电极可以被交替地布置在所述多个电荷存储层之间的，并且所述多个第二辅助栅电极与所述半导体基底隔离。所述的非易失性存储装置还可包括：沟道区域，限定在所述至少一个电荷存储层、所述至少一个第一辅助栅电极以及所述至少一个第二辅助栅电极的下方的半导体基底中。所述半导体基底可包括块状半导体晶片、位于体绝缘层上半导体纳米线或位于体绝缘层上半导体层。
根据示例性实施例，提供一种操作该非易失性存储装置的方法。操作该非易失性存储装置的方法，可包括：将第一编程电压施加到控制栅电极并将第二编程电压施加到第一辅助栅电极，以将电荷从半导体基底注入到电荷存储层。位于所述控制栅电极和所述第一辅助栅电极下方的半导体基底的沟道区域可被导通。
所述非易失性存储装置还可包括：与所述半导体基底隔离且位于所述电荷存储层另一侧的第二辅助栅电极，和可将第二编程电压施加到第二辅助栅电极。所述方法还可包括：将第一读取电压施加到所述控制栅电极并将第二读取电压施加到所述第一辅助栅电极，以从所述电荷存储层读取数据。位于所述第一辅助栅电极下方的所述半导体基底的沟道区可被导通，和位于所述电荷存储层下方的所述半导体基底的所述沟道区域可根据所述电荷存储层中的数据状态被导通或截止。
所述非易失性存储装置还可包括与所述半导体基底隔离且位于所述电荷存储层另一侧的第二辅助栅电极，可将第二读取电压施加到第二辅助栅电极。所述的方法还可包括：将擦除电压施加到所述第一辅助栅电极，以擦除所述电荷存储层上的数据。所述控制栅电极和所述半导体基底可被接地。
附图说明
通过以下结合附图进行的详细描述，示例性实施例将会变得更容易理解。图1至图18表示了这里描述的非限制性的示例性实施例。
图1是根据示例性实施例的非易失性存储装置的示意性布置图；
图2是沿图1的非易失性存储装置中的线II-II’截取的剖面图；
图3是沿图1的非易失性存储装置中的线III-III’截取的剖面图；
图4至图7是根据示例性实施例的非易失性存储装置的剖面图；
图8是根据示例性实施例的非易失性存储装置的示意性布置图；
图9是示出根据示例性实施例的非易失性存储装置的编程操作的示意性布置图；
图10是示出根据示例性实施例的非易失性存储装置的编程操作的剖面图；
图11是通过仿真获得的电场分布图，其示出根据示例性实施例的非易失性存储装置的编程操作；
图12是示出根据示例性实施例的非易失性存储装置的读取操作的示意性布置图；
图13和图14是示出根据示例性实施例的非易失性存储装置的读取操作的剖面图；
图15是通过仿真所得的电压-电流特性曲线图，其示出根据示例性实施例的非易失性存储装置的读取操作；
图16是示出根据示例性实施例的非易失性存储装置的擦除操作的示意性布置图；
图17是示出根据示例性实施例的非易失性存储装置的擦除操作的剖面图；和
图18是通过仿真获得的电场分布图，其示出根据示例性实施例的非易失性存储装置的擦除操作。
应该注意的是，这些附图是为了说明在特定示例性实施例中用到的方法、结构和/或材料的一般特性，并对下面的描写进行补充。然而，这些附图不用于限定此例，也不能精确地反映任何给定实施例的精确结构或性能特性，并且不应该被解释为限定或限制示例性实施例所包含的取值范围或属性。具体地，为了清晰起见，可缩小或放大分子、层、区域和/或结构元件的相对厚度和位置。在不同的附图中使用相似或相同的参考标号是为了表明存在相似或相同的元件或特征。
具体实施方式
现在将参照以下附图更全面地描述示例性实施例，附图中示出了示例性实施例。然而，示例性实施例可以以多种不同的形式来实施，而不应理解为限于这里阐述的实施例，相反，提供这些示例性实施例以使本公开是彻底的和完全的，并将示例性实施例的范围充分地传达给本领域技术人员。在附图中，为了清晰起见，放大了层和区域的厚度。在整个说明书中，相同的标号始终表示相同的元件。
应该理解的是，当元件或层被称作在另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接”在另一元件“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”、“在...上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定位为“在”其它元件或特征“上方”。因而，术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里所使用的术语仅为了描述特定的实施例，并不意图限制示例性实施例。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为本发明的理想实施例(和中间结构)的示意图的剖面图来描述本发明的示例性实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例性实施例不应该被理解为限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。例如，示出为矩形的注入区域通常在其边缘具有圆形或弯曲的特征和/或具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制示例性实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与示例性实施例所属领域的普通技术人员所通常理解的意思相同的意思。还应理解的是，除非这里明确定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的语境中它们的意思一致的意思，而不以理想的或者过于正式的含义来解释它们。
图1是根据示例性实施例的非易失性存储装置的示意性布置图；图2是沿图1的非易失性存储装置中的线II-II’截取的剖面图；图3是沿图1的非易失性存储装置中的线III-III’截取的剖面图。图1示出了具有NAND结构的非易失性存储装置，图2示出位线方向的剖面，图3示出字线方向的剖面。
参照图1，可将多条位线BL1和BL2按行排列。可将多条字线WL0、WL1、WL2、......和WL31与位线BL1和BL2相交叉地按列排列。行选择线SSL和源选择线GSL可以被设置在多条字线WL0、WL1、WL2、......、和WL31的外部。位线BL1和BL2可连接到位于源选择线GSL外部的公共源线CSL。多条辅助线SG0、SG1、SG2、......和SG32可以分别设置在源选择线GSL、字线WL0、WL1、WL2、......、和WL31和行选择线SSL之间。
多条字线WL0、WL1、WL2、......和WL31可以控制存储晶体管，行选择线SSL和源选择线GSL可以控制MOS晶体管。辅助线SG0、SG1、SG2、......和SG32，而不是源区和漏区，可以从存储晶体管接收电荷和向存储晶体管发送电荷，并且使得存储晶体管的沟道相互连接。
可根据存储容量适当地选择位线BL1、BL2、字线WL0、WL1、WL2、......和WL31的数量，但这并不限制示例性实施例的范围。参照图1至图3，半导体基底110a可包括位线BL1和BL2中的任意一条。控制栅电极140可对应于字线WL0和WL1，或者可构成字线WL0和WL1的一部分。第一辅助栅电极130a和第二辅助栅电极130b可对应于辅助线SG0、SG1和SG2，或者可构成辅助线SG0、SG1和SG2的一部分。
图2和图3分别示出图1中存储晶体管的位线和字线方向的剖面。然而，由于包括有源选择线GSL和行选择线的SSL结构为本领域技术人员所公知，因此省略对其的详细描述。
举例来说，半导体基底110a可以是块状半导体晶片，如硅片。在半导体基底110a的存储晶体管区域中，可以不分别对通过参杂形成的源区和漏区进行限定。然而，可以在MOS晶体管的一部分中形成源区和漏区，所述MOS晶体管包括行选择线SSL和源选择线GSL。沿字线方向观看，装置绝缘膜115(见图3)可被置于位线BL1和BL2之间。因此，位线BL1和BL2可被定义为有源区，通过半导体基底110a上的装置隔离膜115来定义有源区。
可在半导体基板110a上设置电荷存储层120。控制栅电极140可设置在电荷存储层120上，并可沿字线方向扩展。举例来说，控制栅电极140可沿字线方向扩展，以包围电荷存储层120的侧壁。因此，面向控制栅电极140和电荷存储层120的区域可变大，从而增加它们之间电压耦合比。
电荷存储层120可包括能够存储电荷的材料，如多晶硅、金属、氮化硅薄膜、量子点和/或纳米晶体。量子点和纳米晶体可包括金属或半导体材料的微观结构，并可用来捕获电荷。控制栅电极140可包括：导体(如金属)、多晶硅和/或金属硅化物。
当将一个存储晶体管或一个单元看作参考时，第一辅助栅电极130a可被布置在电荷存储层120的一侧，第二辅助栅电极130b可被布置在电荷存储层120的另一侧。当从存储单元阵列来看时，第一辅助栅电极130a和第二辅助栅电极130b可被交替布置在电荷存储层120之间。因此，第一辅助栅电极130a和第二辅助栅电极130b可以在相邻的存储晶体管被共享。第一辅助栅电极130a和第二辅助栅电极130b可包括导电层(如金属)和/或多晶硅。为方便起见，才将第一辅助栅电极130a和第二辅助栅电极130b区分开，然而，它们可以被彼此相反地指示或者使用相同的标号来指示。
可选择地，可将层间绝缘膜150置于控制栅电极140、电荷存储层120、以及第一辅助栅电极130a和第二辅助栅电极130b之间。这里，层间绝缘膜150可以以通常意义来使用，因此它也可包括由不同材料组成的绝缘膜。例如，位于电荷存储层120和半导体基底110a之间的层间绝缘膜150可被称为隧穿绝缘膜(未示出)，位于控制栅电极140和电荷存储层120之间的层间绝缘膜150可被称为阻断绝缘膜。隧穿绝缘膜和阻断绝缘膜可以由相同材料形成，也可以由不同的材料形成。例如，层间绝缘膜150可包括氧化膜、氮化膜、以及高电介质膜中的任意一种，也可包括这些膜的堆叠和/或组合。
沟道区域112(见图10)可被限定在电荷存储层120和第一辅助栅电极130a和第二辅助栅电极130b的下方的半导体基底110a中。在导通存储晶体管或MOS晶体管时，沟道区域112可形成为电荷的导通路径的沟道。然而，在示例性实施例中，沟道区域112可扩展至第一辅助栅电极130a和第二辅助栅电极130b的下方，这与传统的非易失性存储装置不同。换句话说，作为传统的源区和漏区的替代，沟道区域112可被扩展。可通过控制栅电极140以及第一辅助栅电极130a和第二辅助栅电极130b来控制导通沟道区域112的能力，稍后在操作方法中会对此进行描述。
根据示例性实施例的非易失性存储装置，可省略存储晶体管内部的源区和漏区，而使用第一辅助栅电极130a和第二辅助栅电极130b作为替代。与通过掺杂形成的源区和漏区的线宽相比，第一辅助栅电极130a和第二辅助栅电极130b的线宽更细，从而提高非易失性存储装置的集成度。
另外，由于第一辅助栅电极130a和第二辅助栅电极130b遮蔽了电荷存储层120，因而邻近的存储晶体管的电荷存储层120的电荷效应被最小化或被减小。因此，可抑制电荷存储层120之间的干扰，例如读取操作时的干扰。其结果是，与现有技术相比，可更接近地设置电荷存储层120，并提高非易失性存储装置的集成度。
尽管非易失性存储装置以NAND结构被布置，但本发明的示例性实施例并不仅限于此结构。因此，显而易见地，根据示例性实施例的非易失性存储装置也可应用于其它结构，所述其它结构将一个存储晶体管的结构用作图2和图3中的单元。
图4和图5是示出根据示例性实施例的非易失性存储装置的剖面图。图4和5所示的非易失性存储装置是图2和3的非易失性存储装置的修改。因此，图4和5所示的非易失性存储装置可被并入图1所示的非易失性存储装置。以下，将省略两个实施例间重复的描述，并且将仅描述二者间的区别。
参照图4和5，半导体基底110b可包括位于体绝缘层102上的条个纳米线104。例如，纳米线104可具有圆柱结构，并可沿位线方向扩展。纳米线104的形状只是一个说明性示例，纳米线可以是圆柱形状或其它形状。纳米线104一般是指由纳米级材料所形成的物体，但最近，“纳米级”更多地被解释为尺寸较小的物体。举例来说，纳米线104可包括半导体材料，如硅(Si)、硅锗(SiGe)、GaAs和/ZnO。可布置电荷存储层120使之能够沿字线方向将纳米线104的侧表面包围。然而，示例性实施例的范围可不限于这种电荷存储层120的形状。
图6和图7是示出根据示例性实施例的非易失性存储装置的剖面图。图6和7所示的非易失性存储装置是图2和3的非易失性存储装置的修改。因此，图6和7所示的非易失性存储装置可被并入图1所示的非易失性存储装置。以下，将省略两个实施例间重复的描述，并且将仅描述二者间的区别。
参照图6和图7，半导体基底110c可包括体绝缘层102上的半导体层106。装置隔离膜117可被置于半导体层106之间。例如，半导体层106可包括半导体材料薄膜层，如硅(Si)、硅锗(SiGe)和/或GaAs薄膜层。例如，半导体基底110c可以是绝缘体硅(SOI)基底。
图8是根据示例性实施例的非易失性存储装置的示意性布置图。图8所示的非易失性存储装置是图1中的非易失性存储装置的修改。因此，图8所示的非易失性存储装置不仅涉及图1中的布置，而且涉及图3的截面结构。因此，将省略图1和图8中所示两个实施例之间重复的描述。
参照图8，辅助线SG1、SG3可被交替地布置在每条字线WL0、WL1、WL2、......和WL31之间。与图1相比，第一辅助线SG1、SG3可被交替地布置在每条字线WL0、WL1、WL2、......和WL31之间，省略第二辅助线SG2、......和SG32。
当省略第二辅助线SG2、......和SG32时，源区和漏区(未示出)可以被限定在第二辅助线SG2、......和SG32的下方的位线BL1和BL2中。因此，第一辅助线SG1和SG3以及源区和漏区可以交替地布置在字线WL0、WL1、WL2、......和WL31之间。
与图2和图3的剖面相比，第一辅助栅电极130a可被交替地布置在电荷存储层120之间，并可省略第二辅助栅电极130b。源区和漏区可被限定在省略的第二辅助栅电极130b的下方的半导体基底110a中。因此，第一辅助栅电极130a以及源区和漏区可被交替地布置在电荷存储层120间的不同层上。在示例性实施例中，可以保留第二辅助线SG2、......和SG32，并可以省略第一辅助线SG1和SG3。此外，示例性实施例的结构也可被应用于图3至图6中的结构。
以下将参照图8至图18对根据示例性实施例的非易失性存储装置的操作方法进行描述。将参照图1至图3的非易失性存储装置对图8至图18进行描述。
图9是示出根据示例性实施例的非易失性存储装置的编程操作的示意性布置图；图10是示出根据示例性实施例的非易失性存储装置的编程操作的剖面图；图11是通过仿真获得的电场分布图，其示出根据示例性实施例的非易失性存储装置的编程操作。
参照图9，可以选择包括一个存储体晶体管的单元，如第一字线WL0和第一位线BL1。第一编程电压VPR可被施加到选定的第一字线WL0，通道电压(pass voltage)VPA可被应用于其它字线WL1、WL2、......和WL31。第二编程电压VS1可被施加到辅助线SG0、SG1、SG2、......和SG32。公共源线CSL和第一位线BL1可被接地，升高电压(boosting voltage)VCC可被施加到第二位线BL2。截止电压VOFF可被施加到源选择线GSL，导通电压VON可被施加到行选择线SSL。
举例来说，第一编程电压VPR可以是高于约15V的电压，第二编程电压VS1可以是高于约5V的电压。沟道升高电压VCC和导通电压VON可以是约为2-4V的电压，通道电压VPA可以是高于约7V的电压。截止电压VOFF可以是约为0V的电压。然而，这些电压范围只作为说明性的目的，并且随非易失性存储装置尺寸而改变。
参照图10，第一编程电压VPR可被施加到控制栅电极140，第二编程电压VS1可被施加到第一辅助栅电极130a和第二辅助栅电极130b。可导通沟道区域112以形成沟道170。此外，通过电荷存储层120和半导体基底110a间的电场可以将电荷(如电子e)从沟道区域112注入到电荷存储层120。因此，包括其中被注入电子e的电荷存储层120的存储晶体管可维持在编程状态。
共同参照图10和图11，在电荷存储层120和半导体基底110a之间形成大于约13MV/cm的电场HA。在图11中，有色部分指示电场的强度。增强的电场强度可足以引起电子e的隧穿。
如上所述的针对一个单元的编程方法也可类似地应用于其它单元。此外，与省略第二辅助线的图8的示例性实施例相类似，在这种情况下，源区和漏区以及沟道区域可共同存在。
图12是示出根据示例性实施例的非易失性存储装置的读取操作的示意性布置图；图13和图14是示出根据示例性实施例的非易失性存储装置的读取操作的剖面图；图15是通过仿真所得的电流-电压特性曲线图，其示出根据示例性实施例的非易失性存储装置的读取操作。图13示出读取编程单元的情况，图14示出读取擦除单元的情况。
参照图12，可选定一个存储晶体管，如包括第一字线WL0和第一位线BL1的单元。可将第一读取电压VRE施加到选定的第一字线WL0，可将通道电压VPA施加到其它字线WL1、WL2、......和WL31。可将第二读取电压VS2施加到辅助线SG0、SG1、SG2、......和SG32。可将公共源线CSL和第二位线BL2接地，可将第三读取电压VRB施加到第一位线BL1。可将导通电压VON施加到源选择线GSL和行选择线SSL。
举例来说，第一读取电压VRE可以是约为0V的电压，第二读取电压VS2可以是约为0.5-1V的电压。导通电压VON可以是约为2-4V的电压，通道电压VPA可以是高于约7V的电压。第三读取电压VRB可以是大于约1V的电压。然而，这些电压范围只作为说明性目的，并且随非易失性存储装置尺寸而改变。
参照图13，由于电荷存储层120中存在电子e，因此不会导通位于电荷存储层120下方的沟道区域112，只会导通位于第一辅助栅电极130a和第二辅助栅电极130b下方的沟道区域112。因此，沟道165不会连通。因此，由于选定的存储晶体管被截止，因此可通过漏电流测量通过第一位线BL1的电流。
参照图14，由于空穴，而非电子位于电荷存储层120中，因此位于电荷存储层120以及第一辅助栅电极130a和第二辅助栅电极130b下方的所有沟道区域112都被导通。其结果是，沟道170可连通。因此，由于选定的存储晶体管被导通，因此可通过导通电流来测量通过第一位线BL1的电流。
参照图15，因为示出了根据施加到控制栅电极140上的电压Vg的操作电流Id，所以从中可以找出阈值电压。在编程单元(曲线C)的情况下，相比初始阶段(曲线A)，阈值电压可增大，而在擦除单元B中，阈值电压降低。与图13相应的编程单元(曲线C)的情况对应于电荷存储层120中存储有约180个电子的情况，而与图14相应的擦除单元(曲线B)的情况显示了大约60个空穴被存储的情况。如上所述的针对一个单元的读取方法也类似地适用于其它单元。此外，与省略第二辅助线的图8的示例性实施例相类似，在这种情况下，源区和漏区以及沟道区域可共同存在。
图16是示出根据示例性实施例的非易失性存储装置的擦除操作的示意性布置图；图17是示出根据示例性实施例的非易失性存储装置的擦除操作的剖面图；和图18是通过仿真所得的电场分布图，其示出根据示例性实施例的非易失性存储装置的擦除操作。
参照图16，擦除电压VER可被施加到第一辅助线SG1，第二辅助线SG0、SG2、......SG32以及字线WL1、WL2、......WL31都可被接地。公共源线CSL和第一位线BL1和第二位线BL2可被接地，截止电压VOFF可被施加到源选择线GSL和行选择线SSL。例如，擦除电压VER可以是高于约10V的电压。然而，这些电压范围只作为说明性目的，并且随非易失性存储装置尺寸而改变。
参照图17，沟道175可只形成于第一辅助栅电极130a下方的沟道区域112中。通过电场电荷存储层120中的电子e可被移动到第一辅助栅电极130a，从而可去除电荷存储层120中的电子e。由于第一辅助栅电极130a被电荷存储层120共享，其中，所述电荷存储层120位于第一辅助栅电极130a的两侧，因此所有电荷存储层120的数据可同时被擦除。参照图17和图18，电荷存储层120和第一辅助栅电极130a之间可形成高于约10MeV/cm的电场HB。
另一方面，在示例性实施例的修改中，也可以将擦除电压施加到第二辅助栅电极130b，并且可以将第一辅助栅电极130a接地。虽然可以将擦除电压施加到所有的第一辅助栅电极130a和第二辅助栅电极130b，但擦写电压可以大于示例性实施例中的电压。
如上所述的示例性实施例的擦除方法可被相似地应用于其它实施例。以上示例性实施例的描述只用于说明性和描述性目的。示例性实施例可不限于上述实施例。本领域的技术人员应该理解的是，在不脱离示例性实施例的范围的情况下，通过组合各示例性实施例，可以做出各种修改和改变。
在根据示例性实施例的非易失性存储装置中，与通过掺杂形成的源区和漏区相比，辅助栅电极可形成为较窄的宽度，这有助于提高非易失性存储装置的集成度。
此外，由于辅助栅电极遮蔽了电荷存储层，因而电荷存储层中的电荷对邻近存储晶体管的影响被最小化或被减小。因此，可抑制电荷存储层之间的干扰，例如读取操作时的干扰，从而与现有技术相比，电荷存储层可以更加紧密地被布置，并进一步提高非易失性存储装置的集成度。

Claims (22)

1.一种非易失性存储装置，包括：
半导体基底；
至少一个电荷存储层，位于所述半导体基底之上；
至少一个控制栅电极，位于所述至少一个电荷存储层之上；以及
至少一个第一辅助栅电极，位于所述至少一个电荷存储层的一侧且与所述至少一个电荷存储层分离，并且与所述半导体基底隔离。
2.如权利要求1所述的非易失性存储装置，还包括：
至少一个第二辅助栅电极，位于所述至少一个电荷存储层的另一侧且与所述至少一个电荷存储层分离，并且与所述半导体基底隔离。
3.如权利要求1所述的非易失性存储装置，其中，所述至少一个控制栅电极是横跨所述半导体基底的多个控制栅电极，所述至少一个电荷存储层为置于所述半导体基底和所述多个控制栅电极之间的多个电荷存储层，所述至少一个第一辅助栅电极是被交替地设置在所述多个电荷存储层之间且与所述半导体基底隔离的多个第一辅助栅电极。
4.如权利要求3所述的非易失性存储装置，还包括：至少一个第二辅助栅电极，位于至少一个电荷存储层的另一侧且与所述至少一个电荷存储层分离，并且与所述半导体基底隔离，其中，所述至少一个第二辅助栅电极与所述多个第一辅助栅电极被交替地布置在所述多个电荷存储层之间的，并且所述多个第二辅助栅电极与所述半导体基底隔离。
5.如权利要求2所述的非易失性存储装置，其中，所述至少一个控制栅电极沿一个方向扩展以将所述至少一个电荷存储层的侧面包围，所述方向不同于布置所述至少一个第一辅助栅电极和所述至少一个第二辅助栅电极的方向。
6.如权利要求2所述的非易失性存储装置，还包括：
沟道区域，限定在所述至少一个电荷存储层、所述至少一个第一辅助栅电极以及所述至少一个第二辅助栅电极的下方的半导体基底中。
7.如权利要求1所述的非易失性存储装置，其中，所述半导体基底包括体绝缘层上的半导体纳米线。
8.如权利要求1所述的非易失性存储装置，还包括：
层间绝缘层，形成在所述半导体基底、所述至少一个电荷存储层、所述至少一个控制栅电极以及所述至少一个第一辅助栅电极之间。
9.如权利要求1所述的非易失性存储装置，其中，所述至少一个电荷存储层包括：多晶硅、金属、氮化硅薄膜、量子点或纳米晶体。
10.如权利要求1所述的非易失性存储装置，其中，所述半导体基底包括块状半导体晶片。
11.如权利要求1所述的非易失性存储装置，其中，所述半导体基底包括体绝缘层上的半导体层。
12.如权利要求1所述的非易失性存储装置，其中，所述至少一个第一辅助栅电极包括多晶硅或金属。
13.如权利要求1所述的非易失性存储装置，还包括：
源区或漏区，形成于所述至少一个电荷存储层的另一侧。
14.如权利要求3所述的非易失性存储装置，还包括：
源区或漏区，限定在所述半导体基底中，以与所述多个电荷存储层之间的所述多个第一辅助栅电极交替地设置。
15.一种操作非易失性存储装置的方法，包括：
将第一编程电压施加到控制栅电极并将第二编程电压施加到第一辅助栅电极，以将电荷从半导体基底注入到电荷存储层。
16.如权利要求15所述的方法，其中，位于所述控制栅电极和所述第一辅助栅电极下方的半导体基底的沟道区域被导通。
17.如权利要求15所述的方法，其中，所述非易失性存储装置还包括与所述半导体基底隔离且位于所述电荷存储层另一侧的第二辅助栅电极，并且将第二编程电压施加到第二辅助栅电极。
18.如权利要求15所述的方法还包括：
将第一读取电压施加到所述控制栅电极并将第二读取电压施加到所述第一辅助栅电极，以从所述电荷存储层读取数据。
19.如权利要求18所述的方法，其中，位于所述第一辅助栅电极下方的所述半导体基底的沟道区被导通，而位于所述电荷存储层下方的所述半导体基底的所述沟道区域根据所述电荷存储层中的数据状态被导通或截止。
20.如权利要求18所述的方法，其中，所述非易失性存储装置还包括与所述半导体基底隔离且位于所述电荷存储层另一侧的第二辅助栅电极，将第二读取电压施加到第二辅助栅电极。
21.如权利要求15所述的方法，还包括：
将擦除电压施加到所述第一辅助栅电极，以擦除所述电荷存储层上的数据。
22.如权利要求21所述的方法，其中，所述控制栅电极和所述半导体基底被接地。
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