CN101231884B - 用于多阶相变化存储器的电流顺从感测架构 - Google Patents

用于多阶相变化存储器的电流顺从感测架构 Download PDF

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Abstract

本发明涉及用于多阶相变化存储器的电流顺从感测架构。一种存储装置及读取该装置的方法，包含具有与其相关的数据状态的相变化元件，其特征在于在有读取电流存在时，将相变化元件的数据状态维持一致。存储电路包含定义感测节点的感测放大器。电路选择性地放置位线以与感测节点作数据通信，以定义所选位线。电流源产生读取电流，切换器选择性施加读取电流到感测节点。逻辑与感测节点作电通信以控制读取电流存在时相变化材料的总能量，使数据状态保持一致。

Description

用于多阶相变化存储器的电流顺从感测架构
共同研究协议的主体
美国纽约州的国际商业机器(IBM)公司、台湾的旺宏电子股份有限公司以及德国的英飞凌公司为共同研究协议的主体。
技术领域
本发明涉及以相变化存储材料为基础的高密度存储装置，并且尤其涉及该装置的感测电路。
背景技术
以相变化为基础的存储材料被广泛地运用于读写光碟片中。这些材料包括有至少两种固态相，包括一非晶态的固态相以及结晶态的固态相。激光脉冲用于读写光碟片中，来做相的切换，并读取此种材料于相转换之后的光学性质。
如硫属化物及类似材料的此等相变化存储材料，可通过施加其幅度适用于集成电路中的电流，而致使晶相转换。一般而言非晶态的特征其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非易失性存储器电路等，此电路可用于随机存取读写。
非晶态与结晶态相之间的调变是通过控制相变化材料的受热程度而实现的。举例而言，从非晶态相调变到结晶态相是将其加热到介于相变化材料的玻璃转换温度及熔化温度之间。这称为「设置」，发生在相对较低的电流作用期间。从结晶态调变为非晶态则称为「重置」，发生在相对较高的电流作用期间，相变化材料可能会处于短高电流密度脉冲，以熔化或分解结晶态结构，使得相变化结构的至少一部份在常温下稳定于非晶态相。通过控制相变化元件材料的结晶态及非晶态量，则可能在此元件中建立多重存储状态，包含重置状态(在元件的有效区实质呈全非晶态相)、一或多个中继状态(材料的有效区形成非晶态相与结晶态相的混合状态)以及设置状态(材料的有效区形成实质呈全结晶态相)。
在读取作业期间，相变化材料被施加一读取脉冲，以决定存储元件表示相变化材料是处于设置状态、重置状态或中继状态的电阻值。然而，理想的情况下，读取作业期间，可选择适当的读取脉冲，使得相变化材料的非晶态及晶态相的相对数量并不会受到影响。
发明内容
本发明的目的涉及存储装置及读取该存储装置的方法，包括具有与其相关的数据状态的相变化元件，其特征在于当读取电流存在时，会维持相变化元件的数据状态的一致性。具体而言，读电流可在相变化元件中产生足够的热源，改变其物理特性。这可能使数据状态改变，或可能需要感测扩大感测范围以便检测数据状态。本发明的实施例的存储装置包含具有相变化元件的存储单元，其相变化元件具有与其相关的数据状态，并耦接一位线及一字线。感测放大器定义感测节点。电路选择性地放置位线以与感测节点作数据通信，以定义所选位线。电流源产生读取电流，切换器选择性施加读电流到感测节点。逻辑与感测节点作电通信以控制读取电流存在时相变化材料的总能量，使数据状态保持一致。读取周期所施加的总能量是从一个恒定的电流源施加读取电流的脉冲，使得读取电流脉冲具有实质一致的幅度，其具有回应相变化元件的电阻所控制的脉冲宽度。
附图说明
图1是本发明的集成电路装置的框图；
图2是图1所示的代表性存储阵列的部份示意图；
图3是适用于图2的阵列的存储单元对的结构的剖面图；
图4是本发明的一实施例中感测结构的电路示意图；
图5是图4所示的感测结构的实施例的相变化元件的四种不同的数据状态的读取致能信号、位线电压信号及位线读取电流的相对时序的时序图；
图6是第一替换实施例的感测结构的电路示意图；
图7是本发明的第二实施例的感测结构的电路示意图；
图8是本发明的第三实施例的感测结构的电路示意图；
图9是绘示不同读电流中相变化元件的电阻改变及相变化元件的电压下降的改变间的关系图；
图10是绘示不同电阻的相变化的时间与相变化元件的电压下降改变的关系图；
图11是显示时间与不同电容的位线的电压改变的关系图；
图12是本发明的第四实施例中图2所示的存储单元的电子示意图。
【主要元件符号说明】
10             电路
12             存储阵列
14             字线解码器
16             字线
18             位线解码器
20             位线
22             汇流排
24             感测放大器以及数据输入结构
26             数据汇流排
28             数据输入线
30             电路
32             数据输出线
34             控制器
35A            元件
35B            元件
36             偏压安排供应电压
38、40、42、44 存取晶体管
46、48、50、52 相变化元件
54             源线
56、58         字线
60、62         位线
64             p型半导体基板
66             n型终端
68、70         通用源极区
72、74         多晶硅层
80、82         栓塞结构
84             电极层
86、88、90     电极构件
92、94         电绝缘壁
98、100        薄膜桥接器
102            钨栓塞
104            图案化的导电层
106            读取致能信号
108            控制信号
110            逻辑电路
112            切换晶体管
114            电流源
116            感测节点
118            感测放大器
119            参考电压顺序电路
120            线
121            检测器
126            电阻
128            电容
136            位线电压信号
138            稳定电压
146            位线电压信号
147                电流源
148                峰值电压
150、155、160、176 读取电流脉冲
170                位线电压
172                峰值电压
175                位线电压
214                电流镜
220                线
314                场效晶体管
具体实施方式
请参照至图1，其绘示一集成电路10的简化框图，而本发明可以使用此集成电路。电路10包括一存储阵列12，其使用了相变化存储单元(未示出)，于一半导体基板上，如下所详述。一字线解码器14与多条字线16形成电连接。一位线解码器18与多条位线20电连接，以从阵列12中的相变化存储单元(未示出)读取数据并写入数据。位址从汇流排22供应至字线解码器与驱动器14以及位线解码器18。方块24中的感测放大器以及数据输入结构，经由数据汇流排26而耦接至位线解码器18。数据从集成电路10的输入/输出端口、或其他集成电路10内部或外部的来源，经由数据输入线28，而传送至方块24中的数据输入结构。其他电路30可包括于集成电路10之上，例如通用目的处理器或特殊目的应用电路、或模组的组合而提供由阵列12所支持的系统单晶片功能。数据从方块24的感测放大器、经由一数据输出线32，而输出至集成电路10的输入/输出端口，或输出至其他位于集成电路10的内部或外部的数据目的。
在本实施例中所使用的控制器34，使用了偏压安排状态机器，并控制了偏压安排供应电压36的应用，例如读取、编程、擦除、擦除确认与编程确认电压。控制器34可利用特殊目的逻辑电路而应用，如本领域技术人员所熟知。在替代实施例中，控制器34包括了通用目的处理器，其可使于同一集成电路，以执行计算机编程而控制装置的操作。在又一实施例中，控制器34组合特殊目的逻辑电路与通用目的处理器。
如图2所示，阵列12的每个存储单元包括了一个存取晶体管(或其他存取装置，例如二极管)、以及相变化元件，其中四个存取晶体管的绘示如38、40、42、44，而四个相变化元件的绘示如46、48、50、52。每个存取晶体管38、40、42、44的源极共同连接至一源极线54，源极线54在一源极线终端55结束。在另一实施例中，这些选择元件的源极线并未电连接，而是可独立控制的。多条字线16(包括字线56与58)沿着第一方向平行地延伸。字线56、58与字线解码器14电切换信息。存取晶体管38、42的栅极连接至一共同字线(例如字线56)，而存取晶体管40、44的栅极共同连接至字线58。多条位线20(包括位线60、62)中，位线60连接到相变化元件46、48的一端。特别地，相变化元件46连接于存取晶体管38的漏极与位线60之间，而相变化元件48连接于存取晶体管48的漏极与位线60之间。相似地，相变化元件50连接于存取晶体管42的漏极与位线62之间，而相变化元件52连接于存取晶体管44与位线62之间。需要注意的是，在图中为了方便起见，仅绘示四个存储单元，在实务中，阵列12可包括上千个至上百万个此种存储单元。同时，亦可使用其他阵列结构，例如将相变化存储元件连接到源极。
参照图3，阵列12的存储单元中存取晶体管38、40、42及44和相变化元件46、48、50及52的范例实作的基本结构与存取晶体管38及40和相变化元件46及48一同讨论。在此范例中，存取晶体管38及40是利用标准半导体工艺将电路制造于p型半导体基板64上。藉此，n型终端66定义通用源极区，而n型终端68及70分别定义存取晶体管38及40的漏极区。多晶硅层72及74形成字线56及58，并分别定义存取晶体管38及40的栅极。介电填充层(未示出)形成于多晶硅层72及74之上。填充层(未示出)被图案化，包括通用源极线78及栓塞结构80及82形成的导电结构。导电材料可为钨或适用于栓塞及线结构的其他材料及混合物。在其他实施例中，通用源极线可包括硅化物层的埋藏扩散层，或其他的导电线结构。通用源极线78与作为源极区的终端66作电通信，其并对应阵列12的源极线54。每个栓塞结构80及82分别与终端68及70作电通信。如图所示，填充层(未示出)、源极线78及栓塞结构80及82具有大致平坦的上表层，适用于电极层84的形成。
电极层84包含电极构件86、88及90，相互间以延伸于电绝缘底部构件96的电绝缘壁92及94隔离。在结构的各实施例中，底部构件96可比壁92及94厚，并将电极构件88与通用源极线78分离。
存储材料的薄膜桥接器98(例如GST)覆盖电极层84，从电极构件88朝远离电极构件90的方向穿过壁92(包含元件35A)，与电极构件86叠印结束。藉此，薄膜桥接器98定义相变化元件46。存储材料(如GST)的薄膜桥接器100覆盖于电极层84上，从电极构件88朝远离电极构件86的方向穿过壁94(包括元件35B)，与电极构件90叠印结束，定义相变化元件48。
介电填充层(未示出)覆盖于薄膜桥接器98及100上。介电填充层(未示出)包括一或多层的二氧化硅、聚亚酰膜、氮化硅或其他保护及介电填充材料。在实施例中，填充层提供薄膜桥接器98及薄膜桥接器100的热及电隔离。钨栓塞102与电极构件88电通信。图案化的导电层104(包括金属或其他导电材料)包括阵列结构的位线，覆盖于介电填充层(未示出)之上。图案化的导电层104与栓塞102作电通信，以促使与薄膜桥接器98及100相关的存储单元的存取。具体而言，存取晶体管38的漏极与电极构件86作电通信，再通过薄膜桥接器98与电极构件88作电通信。类似地，存取晶体管40的漏极与电极构件90作电通信，再通过薄膜桥接器100与电极构件88作电通信。电极构件88与位线60做电通信。为了示意之便，电极构件88在位线60上的独立位置作显示。需要知道的是，在其他实施例中，独立的电极构件可作为独立的存储单元桥接器。在所示的实施例中，薄膜桥接器存储构件在示范电路中可利用许多其他的存储构件结构作替换，其包括但不限于电极构件间的圆柱形存储元件，公知的底电极加热类型构件(包括小型电极耦接相变化材料的较大区块)以及所谓的「孔洞」型单元，其中电极与相变化材料间的接触区形成在交错层的小孔洞间。
操作中，每个相变化元件46、48、50及52具有一与其相关的数据状态。数据状态是取决于耦接感测点的所选存储单元的位线的位线电压与适当的参考电压的比较。参考电压的建立可以使得一既定范围内的位线电压幅度对应至逻辑「00」值，另一不同范围的位线电压幅度对应至逻辑「01」值，又一不同范围的位线电压幅度对应至逻辑「10」值，以及再一不同范围的位线电压幅度对应至逻辑「11」值，以提供四种状态对应至两位线的信息。在不同的实施例中，大于两个以上的状态数可用来储存存储单元中一个以上的位信息。每个存储单元的逻辑数值是以相变化元件的物理特性的函数建立的。如上述，控制相变化元件的非晶态及结晶态相的相对数量，即可改变每个相变化元件46、48、50与52的电阻。具体而言，形成相变化元件46、48、50与52的材料量可调变为高度非晶态相、高度结晶态相或包含非晶态及结晶态相的混合物的许多中继型态之一。结晶态相一词用以形容与非晶态相相比，相对有秩序的结构以及较低电阻的特征。在高度非晶态相中，电压下降发生在相变化元件46、48、50与52之间，其可对应至一预定数据状态，好比逻辑「11」或逻辑「00」。在高度结晶态相中，相变化元件46、48、50与52间的电压下降比非晶态相中来的小，且可对应至与高度非晶态状态相关的数据状态不同的一个数据状态。通常，理想的状态是具有与相变化元件46、48、50与52相关联的中继数据状态。这可通过提供相变化元件不同的结晶态与非晶态相的比例而达成。于是，每个中继相以及高度非晶态及高度结晶态相具有不同的结晶态及非晶态材料比例，因此，不同的电阻范围对应不同的数据状态。因此，薄膜桥接器98与100通常是由硫属化物或硫属化物合金所形成。
硫属化物包括硫属元素和具有较多正电元素或根基的化合物，硫属元素是指与下列四元素中的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化合物合金包括将硫属化合物与其他材料如过渡金属等结合。硫属化合物合金通常包括一或多个元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括一或多个下列元素与之形成的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金组成。此组成可以下列特征式表示：TeaGebSb100-(a+b)。
一位研究员描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在此组成中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，”Potential of Ge-Sb-Te Phase-changeOptical Disks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中栏11-13所述，将其范例在此列入参考。在此，适用于一PCRAM的材料为Ge2Sb2Te5，其通常被称为GST。
用以形成硫属化物的例示方法之一，是以氩气、氮气、及/或氦气作为来源气体，在压力为1mTorr～100mTorr的条件下使用PVD溅镀或磁控溅镀方法。
相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在适当的实验情形下，可决定特别适用于特定相转换合金的适当脉冲量变曲线。
因此，读取或写入阵列12的存储单元可通过施加适当的选择电压到字线56或58其中之一，并耦接位线60及62的其中之一到电流源而达成。施加到耦接的位线60及62其中之一的电流幅度及期间，是根据运作的作业而定的，例如读取作业或写入作业，假设逻辑「1」为相变化元件46、48、50及52的其中之一的数据状态。为了改变与相变化元件46相关的数据状态的逻辑「1」，会需要将薄膜桥接器98的一部分结晶化。字线解码器14会促使提供字线56适当的电压幅度以启动存取晶体管38。位线解码器18会促使供应适当幅度及时间的电流脉冲给位线60，以提高薄膜桥接器98中有效区内的温度于玻璃转换温度及制造该薄膜桥接器的材料的融化温度之间，足以将薄膜桥接器98的一理想部分结晶化。这会将相变化元件46与逻辑「0」数据状态相关联。藉此，位线解码器18促使供应适当强度及时间的电流，以将薄膜桥接器98有效区的温度提高到制造该薄膜桥接器的材料的相变化温度之上，同时促使快速将其冷却，以减少将薄膜桥接器98重新结晶化。中继数据状态通过改变写入脉冲的幅度及/或期间取得每个相变化46、48、50及52中的结晶化及非晶态比例。
图4是控制读取周期间在多位单元中所施加的总能量的感测架构的简化示意图。在简化图中，存储单元的存取元件以及相变化元件分别由耦接至字线56的晶体管38以及可变电阻46(代表相变化存储构件)来表示。位线电路由电阻/电容器网路60来模拟表示。位线解码器18是操作回应位址信号，以将所选位线耦接感测节点116。感测节点116通过切换电阻器112而耦接至一电流源114。感测节点116亦耦接至感测放大器118的输入，其操作用以比较感测节点上的电压与参考电压电路所施加(未示出)的参考电压VREF，并产生数据输出信号DOUT。切换晶体管112由逻辑电路110所控制(由图中AND门作模型)，其具有耦接读取致能信号的第一输入108，以及耦接检测器121的输出的第二输入有效低电压。检测器121的输入耦接感测节点116。当感测节点116超过其触发电压时，检测器121形成逻辑高输出。因此，来自电流源114的电流脉冲会施加于感测节点116，并从感测节点116通过解码器18及位线电路60供应至所选存储单元46。电流脉冲的强度是由电流源114所控制，且在此所述技术的实施例中维持实质恒定。电流的脉冲具有由逻辑电路110所控制的脉冲宽度，回应输入108上的读取致能信号。图4的感测架构的操作时序图显示于图5。因此，参照图4及图5，在读取作业期间，读电流脉冲IBL施加于所选位线，并包含适当的幅度及时间以致能感测放大器118感测所选位线上的电压。所选位线上所存在的电压幅度根据所选存储单元的相变化元件的电阻而定，也因此根据其数据状态而定。举例而言，读取由电阻46所建模代表的相变化元件相关的数据状态，利用施加控制信号(例如读致能信号106)到逻辑电路110的输入，以及施加字线位址信号到字线解码器14，以驱动所选字线56及位线位址信号到位线解码器18，以耦接所选位线60及感测节点116而达成。控制信号108导致开启电耦接至电流源114与感测点116的切换晶体管112。感测放大器118的输入耦接以检测感测点116的电压，并将之与参考电压VREF相比，以在对应相变化元件46的数据状态DOUT提供所须的输出。针对多位单元而言，参考电压VREF由参考电压顺序电路119供应，使其依序从区别最低电阻相及第一中继相的第一值VREF1，改变为区别第一中继相及第二中继相的第二值VREF2，以及区别第二中继相级最高电阻相的第三值VREF3。此顺序电路119可利用电压区分器以及切换器在读取状态机器的控制下、或利用其他技术实施。在所示实施例中，检测器121一般具有低输出，当感测节点116达到触发电压时，会上升到高输出。当检测器121产生高输出时，切换晶体管112会被关闭，而将电流源147与感测节点116分离，并结束读取周期。在一实施中，检测器121以一触发器强度操作，此强度会切换以匹配读周期间所施加的参考电压，如图5所示。在一范例中，三个具有其相应的触发强度的检测器平行地耦接，并以与其所施加的参考电压的相同顺序致能。在此技术的实施例中，检测器以对应VREF3的单一触发强度操作。这可用以确保读取期间所存在的相变化元件的电压下降不会超过非晶态中相变化材料的临界电压。
本发明所解决的问题之一为读取电流中所存在的相变化元件46、48、50及52的数据状态一致性。中继状态中相变化元件46、48、50及52的电阻可能因为读取电流的存在而改变。读取电流可在相变化元件中的每个读取周期，产生足够的热能，导致相变化元件的非晶态区域的某部份结晶化，藉此减少相变化元件的电阻。这需要在每个数据状态使用大范围的电压，以减少感测范围，并在某些情况导致该单元改变为另一个不被预期的数据状态。相变化元件所产生的热能会贡献到所被使用的相变化元件的总能量中。此能量为一段期间内相变化元件所施加的功率的积分。因此，其取决于相变化元件的电阻、读取电流的强度以及读取电流的脉冲宽度。所施加的功率取决于以下众所皆知的关联性：
P＝I2R；
其中P为以瓦特为单位的功率，I为以安培为单位的电流以及R为以欧姆为单位的电阻。如所示，相变化元件46、48、50及52所受限的功率P，随着电流平方递增。假设电流的强度固定，当相变化元件46、48、50及52承受固定的电流，而相变化元件46、48、50及52所承受的能量由元件的电阻决定。为了控制相变化元件46、48、50及52在读取周期内被暴露的时间，电流的时间及强度会在感测架构内作控制，如此所述。
藉此，在所示实施例中，将电流源114设定为定电流源。定电流源提供给所选位线例如1微安培的电流，且不超过±5％的振幅。或者，电流源可提供5微安培的电流，且不超过±5％的振幅。再者，电流源可提供10微安培的电流，且不超过±5％的振幅。藉此，图4所示的电流源114可包括电流镜214，如图6所示，或场效晶体管314，如图7所示，偏压以操作于定电流源。需要知道的是，本发明可提供任何其他定电流源，包括具有JFET及双极晶体管电路的电路，如本领域技术人员所知道的。定电流源的强度根据存储单元的特性、存储单元阵列的特性、器件操作的速度需求以及其他设计参数而定。因此，在此实施例中，回应读取致能信号RE的读电流的脉冲具有实质不变的强度147，并回应检测器121的输出做结束。
举例而言，图5所示的DC工作周期的读取致能信号106，位于感测节点116的位线60的位线电压信号136会上升，逐渐上升至一定量电压，在此称为稳定电压138。电压信号136的上升，归因于读取周期内的电流脉冲的强度、位线60的物理参数以及相变化元件的电阻。位线60上的稳定电压138显示为低于参考电压VREF1，因此低于读取结束电压VRT1，控制读取致能控制信号106的整个工作周期DC的检测器121。稳定电压138的大小维持在读取结束电压VRT1之下，因为相变化元件46处于低电阻，高度结晶态状，导致较小的电压下降。因此，读取信号的读电流脉冲147在读取控制信号106的工作周期期间维持一恒定幅度。
感测第一中继状态的时机参照位线电压信号146的图式显示。这对应至中继状态内具有比高度结晶态相中的单元高电阻的相变化元件，但比其他中继状态相较于低的电阻。如图5所示，位线电压信号146显示为具有峰值电压148，比读取结束电压VRT1大。在达到第一读取结束电压后，会结束读电流脉冲150，使得递送给存储单元的电流量在感测中继状态的期间受到限制。
感测第二中继状态的时机参照位线电压信号170的图式显示。所示的位线电压170，在读取电流脉冲期间上升到高于第二读取结束电压VRT2的高峰电压172，高于第一读取结束电压。第二读取结束电压VRT2选择用以确保感测节点116超过第二参考电压VREF2，以致能对位线上的数据做正确的感测。如图所示，位线电压170的上升达到读取结束电压VRT2时，会导致读电流脉冲155在读致能信号的工作周期结束前先结束，藉此限制感测第二中继状态期间传递给存储单元的电流量。
感测高阻抗状态的时机参照位线电压175的图式显示。所示的位线电压175在读取电流脉冲176期间达到第三读取结束电压VREF3。第三读取结束电压VREF3选择以确保感测节点116超过第三参考电压VREF3，以致能对位线上的数据做正确的感测。在达到第三读取结束电压后，读电流脉冲160会结束并结束读取周期。
在另一实施例中，检测器121设定以仅供检测第三读取结束电压VRT3。在此实施例中，读电流的脉冲宽度仍以类似的方式控制。感测存储单元的状态可根据时序而定，其中读取结束电压VRT3针对较高电阻状态会较快到达。
图8显示感测架构的另一实施例，其中感测放大器118的输出施加于线120反馈到控制切换晶体管112的逻辑电路122。在图8的实施例中，图4所示的检测器121的功能由感测放大器118所提供。其他的实作均类似。因此，参照图5及图8，为了管理相变化元件承受读电流的时间，反馈线120通过感测放大器118的DOUT耦接逻辑电路122实施。反馈线120操作以传输读取结束信号到逻辑电路122。读取结束信号结束切换晶体管112的控制电压。逻辑电路122导致所选位线上的读取电流的脉冲的结束作为回应。
需要知道的是，为了正确感测相变化元件46、48、50及52之一的数据状态，并符合设计中感测速度的限制，读取电流具有最小的工作周期。举例而言，在代表范例中，理想的情况是在感测节点116所感测到的任何两个数据状态的电压强度差异至少在50毫伏。相变化元件所需提供50毫伏的差异的电阻改变大小为读电流的函数。参照图9的列表，针对大约1微安培的读取电流，在相变化元件中50毫伏的电压下降表示相变化已产生大约50,000欧姆的电阻改变。然而，如所预期的，较大强度的读取电流(好比图9中的列表所示的5微安培及10微安培)针对相变化元件的电压下降50毫伏，会需要较小的电阻改变。然而，在检测到低电阻状态前，需要提供足够的时间确保感测节点116以达到稳定电压，即电压的强度实质稳定。这部分与读取电流和相变化元件的电阻有关，因此，与相变化的数据状态亦有关。如图10的曲线所示，5微安培的读取电流，10,000欧姆的相变化元件需要20ns的时间产生电压稳定。20,000欧姆的相变化元件需要40ns的时间产生电压稳定。因此，取决于上述实施例中的读取致能信号的读取周期时间，必须够长以允许感测最低电阻单元。
参照图4，位线60可以被建模为具有电容及电阻的RC电路，如电阻126及电容128所示。图11显示线230、232及234的斜率对应约5微安培的读电流的图式，并说明与具有300飞法拉(femtofarads)的电容量的位线相比，具有500飞法拉的电容量的位线需要至少多10ns的时间达到稳定电压，而与具有100飞法拉的电容量的位线相比，至少多5倍的时间达到稳定电压。线236、238及240对应至约10微安培的读取电流。可预期的，电压稳定时间随着读取电流的增加而减少。举例而言，与线240相比，线234说明了具有500飞法拉的电容量的位线在10微安培的读取电流的状态下，比在5微安培的读取电流的状态下所需达到稳定电压的时间少于一半。比较线232与238的斜率以及线230与236的斜率，亦可发现具有较小电容量的位线亦仅需要较少的时间达到稳定电压。
图12显示读取周期控制施加到相变化单元的总能量的感测架构的另一实施例。在图12的实施例中，与图4的实施例相同的构件会以相同的参考符号显示。因此，存储单元及位线由构件38、46及60表示。位线解码器18操作用以耦接所选位线62及感测节点116。电流源114通过切换晶体管112传递读取脉冲到感测节点116。逻辑电路122在输入108回应读取致能信号，以及在线220回应读取结束信号，并施加控制信号到切换晶体管112的栅极。在图12所示的实施例中，多个感测放大器221、222、223以平行操作，分别具有参考电压VREF1、VREF2及VREF3作高速感测。输出D1、D2及D3以平行施加到逻辑(未示出)，其将受感测的存储单元中多个数据状态解码。图4的检测器121的功能通过反馈线220上的感测放大器223的输出到逻辑电路122提供。因此，在图12所示的实施例中，所有数据状态的读取结束电压与VREF3相对应。
虽然已参照上述优选实施例与范例对本发明进行了详细披露，但需要知道的是，这种范例仅供说明之用并非意在限制本发明。本领域技术人员应当理解的是，其可对这种范例作润饰及修改，而这种润饰及修改亦在本发明的精神及所附权利要求书的范围之内。

Claims (16)

1.一种存储装置，包括：
一存储单元，耦接一位线及一字线，并包含相变化材料，所述相变化材料具有与之相关的一数据状态；
一感测放大器，定义一感测节点；
一位线解码器，选择性耦接所述位线与所述感测节点，供定义一所选位线；
一电流源，产生一读取电流；
一切换器，耦接所述电流源以选择性施加所述读取电流于所述感测节点；
一电路，与所述切换器耦接并回应来自所述所选位线的一信号的电路，以控制所述所选位线所属存储单元中的相变化材料在所述读取电流存在时所被施加的能量，以使所述数据状态维持一致，
多个感测放大器，所述多个感测放大器包括与所述感测节点平行耦接的所述感测放大器，所述多个感测放大器包括相应的感测输入，以及包括供应参考电压至带有多个数值的所述相应感测输入的电路，使所述多个感测放大器检测来自一所选存储单元的数据的多个位。
2.如权利要求1所述的存储装置，其中所述电路包括：
一检测器，所述检测器耦接所述感应节点，用以检测所述感测节点上的电压；
一逻辑电路，所述逻辑电路耦接所述检测器，用以控制所述切换器，所述切换器控制所述感应节点与所述电流源的电导通。
3.如权利要求1所述的存储装置，其中所述电路包括回应一读取致能信号的逻辑电路，所述读取致能信号表明一读取周期的一开始，所述逻辑电路控制所述切换器，用以选择性导通所述电流源与所述感测点，所述逻辑电路回应所述感测放大器的一输出，导致所述切换器结束所述电流源与所述感测点的电导通。
4.如权利要求1所述的存储装置，其中所述电流源包括一电流镜。
5.如权利要求1所述的存储装置，其中所述电流源包括一场效晶体管，其偏压以作为一定电流装置运作。
6.如权利要求1所述的存储装置，其中所述感测放大器包括一参考输入，以及包括供应一参考电压至所述参考输入的电路，其中所述参考电压具有多个数值，以及所述感测放大器适用于以一相对于所述多个数值的感测顺序，来感测所述感测节点的一电压，以检测来自一所选存储单元的数据的多个位。
7.如权利要求1所述的存储装置，其中所述存储单元的特征为具有一相对较高电阻的数据状态，至少一相对中继电阻的数据状态，以及一相对较低电阻的数据状态，以及其中所述电路控制所述切换器以结束所述电流源与所述感测节点的电通信，以回应所述感测节点上一电压的强度足以确保所述相对较高电阻数据状态的适当感测的检测。
8.如权利要求1所述的存储装置，其中所述存储单元的特征为具有一相对较高电阻的数据状态，至少一相对中继电阻的数据状态，以及一相对较低电阻的数据状态，以及其中所述电路控制所述切换器以结束所述电流源与所述感测节点的电通信，以回应所述感测节点上一电压的强度足以确保所述存储单元的所述数据状态的适当感测的检测。
9.一种读取一存储单元的方法，所述存储单元包括相变化材料，而所述相变化材料具有与之相关的数据状态，所述方法包括：
施加一读取电流至所述存储单元以读取所述数据状态；以及
控制所述相变化材料在所述读取电流存在期间所被施加的总能量，以使与所述相变化材料相关的所述数据状态维持一致，
其中所述存储单元的特征为具有一相对较高电阻的数据状态，至少一相对中继电阻的数据状态，以及一相对较低电阻的数据状态，以及还包括在所述施加一读取电流之前，先耦接所述存储单元至一感测节点，以及其中所述施加包括检测所述感测节点上的一电压，以及将所述感测节点与所述电流源分离以回应所述感测，其中所述感测节点上所述所检测到的电压的强度足以确保所述较高电阻的数据状态的适当感测。
10.如权利要求9所述的方法，其中控制还包括管理所述电流的一强度在一预定期间内处于预定的强度范围内。
11.如权利要求9所述的方法，其中控制还包括管理所述读取电流以避免将所述相变化材料的一部分结晶化到达定义与所述相变化材料相关的数据状态发生改变的程度。
12.如权利要求9所述的方法，其中控制还包括管理所述读取电流的强度及脉冲宽度，以避免将所述相变化材料的一部分结晶化到达定义与所述相变化材料相关的数据状态发生改变的程度。
13.一种读取一存储单元的方法，所述存储单元包括相变化材料，而所述相变化材料具有与之相关的数据状态，所述方法包括：
施加一读取电流至所述存储单元以读取所述数据状态；以及
控制所述相变化材料在所述读取电流存在期间所被施加的总能量，以使与所述相变化材料相关的所述数据状态维持一致，
其中所述方法还包括在所述施加一读取电流之前，先耦接所述存储单元至一感测节点，以及其中所述施加包括连接一电流源至一感测节点，以及所述控制包括检测所述感测节点上的电压，以及将所述电流源与所述感测节点分离，以回应所述检测。
14.如权利要求9所述的方法，包括控制所述读取电流的所述强度，使所述读取电流在所述存储单元的读取期间维持实质恒定。
15.如权利要求13所述的方法，其中所述检测包括以相对于多个参考电压的一感测顺序，来感测所述感测节点的电压，以检测来自一所选存储单元的多个位数据。
16.一种读取一存储单元的方法，所述存储单元包括相变化材料，而所述相变化材料具有与之相关的数据状态，所述方法包括：
施加一读取电流至所述存储单元以读取所述数据状态；以及
控制所述相变化材料在所述读取电流存在期间所被施加的总能量，以使与所述相变化材料相关的所述数据状态维持一致，
其中所述存储单元的特征为具有一相对较高电阻的数据状态，至少一相对中继电阻的数据状态，以及一相对较低电阻的数据状态，以及还包括在所述施加一读取电流之前，先耦接所述存储单元至一感测节点，以及其中所述施加包括连接一电流源至一感测节点，以及所述控制包括检测所述感测节点上的一电压，以及将所述电流源与所述感测节点分离以回应所述检测，其中所述感测节点上所述所检测到的电压的强度足以确保所述较高电阻的数据状态的适当感测。
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Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635855B2 (en) 2005-11-15 2009-12-22 Macronix International Co., Ltd. I-shaped phase change memory cell
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7449710B2 (en) 2005-11-21 2008-11-11 Macronix International Co., Ltd. Vacuum jacket for phase change memory element
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7459717B2 (en) 2005-11-28 2008-12-02 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
US7531825B2 (en) 2005-12-27 2009-05-12 Macronix International Co., Ltd. Method for forming self-aligned thermal isolation cell for a variable resistance memory array
US8062833B2 (en) 2005-12-30 2011-11-22 Macronix International Co., Ltd. Chalcogenide layer etching method
US7741636B2 (en) 2006-01-09 2010-06-22 Macronix International Co., Ltd. Programmable resistive RAM and manufacturing method
US7785920B2 (en) 2006-07-12 2010-08-31 Macronix International Co., Ltd. Method for making a pillar-type phase change memory element
US7504653B2 (en) 2006-10-04 2009-03-17 Macronix International Co., Ltd. Memory cell device with circumferentially-extending memory element
US7863655B2 (en) 2006-10-24 2011-01-04 Macronix International Co., Ltd. Phase change memory cells with dual access devices
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7639523B2 (en) * 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
US7476587B2 (en) 2006-12-06 2009-01-13 Macronix International Co., Ltd. Method for making a self-converged memory material element for memory cell
US7903447B2 (en) 2006-12-13 2011-03-08 Macronix International Co., Ltd. Method, apparatus and computer program product for read before programming process on programmable resistive memory cell
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US7718989B2 (en) 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device
US7619311B2 (en) 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US7956344B2 (en) 2007-02-27 2011-06-07 Macronix International Co., Ltd. Memory cell with memory element contacting ring-shaped upper end of bottom electrode
US7786461B2 (en) 2007-04-03 2010-08-31 Macronix International Co., Ltd. Memory structure with reduced-size memory element between memory material portions
US7940552B2 (en) * 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
US7718533B2 (en) * 2007-05-08 2010-05-18 Micron Technology, Inc. Inverted variable resistance memory cell and method of making the same
KR101308549B1 (ko) * 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US7777215B2 (en) 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
US7729161B2 (en) 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US7919766B2 (en) 2007-10-22 2011-04-05 Macronix International Co., Ltd. Method for making self aligning pillar memory cell device
US8158965B2 (en) 2008-02-05 2012-04-17 Macronix International Co., Ltd. Heating center PCRAM structure and methods for making
US8084842B2 (en) 2008-03-25 2011-12-27 Macronix International Co., Ltd. Thermally stabilized electrode structure
US8030634B2 (en) 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
US7825398B2 (en) 2008-04-07 2010-11-02 Macronix International Co., Ltd. Memory cell having improved mechanical stability
US7791057B2 (en) 2008-04-22 2010-09-07 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US7701750B2 (en) 2008-05-08 2010-04-20 Macronix International Co., Ltd. Phase change device having two or more substantial amorphous regions in high resistance state
US8415651B2 (en) 2008-06-12 2013-04-09 Macronix International Co., Ltd. Phase change memory cell having top and bottom sidewall contacts
US8134857B2 (en) 2008-06-27 2012-03-13 Macronix International Co., Ltd. Methods for high speed reading operation of phase change memory and device employing same
US7932506B2 (en) 2008-07-22 2011-04-26 Macronix International Co., Ltd. Fully self-aligned pore-type memory cell having diode access device
US7903457B2 (en) 2008-08-19 2011-03-08 Macronix International Co., Ltd. Multiple phase change materials in an integrated circuit for system on a chip application
US7719913B2 (en) 2008-09-12 2010-05-18 Macronix International Co., Ltd. Sensing circuit for PCRAM applications
US8324605B2 (en) 2008-10-02 2012-12-04 Macronix International Co., Ltd. Dielectric mesh isolated phase change structure for phase change memory
US7920407B2 (en) * 2008-10-06 2011-04-05 Sandisk 3D, Llc Set and reset detection circuits for reversible resistance switching memory material
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
US8036014B2 (en) 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
US8664689B2 (en) 2008-11-07 2014-03-04 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline plug and single-crystal semiconductor regions
US8907316B2 (en) 2008-11-07 2014-12-09 Macronix International Co., Ltd. Memory cell access device having a pn-junction with polycrystalline and single crystal semiconductor regions
US7885101B2 (en) * 2008-12-29 2011-02-08 Numonyx B.V. Method for low-stress multilevel reading of phase change memory cells and multilevel phase change memory
US7869270B2 (en) 2008-12-29 2011-01-11 Macronix International Co., Ltd. Set algorithm for phase change memory cell
KR101057725B1 (ko) * 2008-12-31 2011-08-18 주식회사 하이닉스반도체 멀티 레벨 셀 데이터 센싱 장치 및 그 방법
US8089137B2 (en) 2009-01-07 2012-01-03 Macronix International Co., Ltd. Integrated circuit memory with single crystal silicon on silicide driver and manufacturing method
US8107283B2 (en) 2009-01-12 2012-01-31 Macronix International Co., Ltd. Method for setting PCRAM devices
US8030635B2 (en) 2009-01-13 2011-10-04 Macronix International Co., Ltd. Polysilicon plug bipolar transistor for phase change memory
US8064247B2 (en) 2009-01-14 2011-11-22 Macronix International Co., Ltd. Rewritable memory device based on segregation/re-absorption
US8933536B2 (en) 2009-01-22 2015-01-13 Macronix International Co., Ltd. Polysilicon pillar bipolar transistor with self-aligned memory element
US8130558B2 (en) * 2009-02-06 2012-03-06 Infineon Technologies Ag System and method for level shifter
US8084760B2 (en) 2009-04-20 2011-12-27 Macronix International Co., Ltd. Ring-shaped electrode and manufacturing method for same
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US8097871B2 (en) 2009-04-30 2012-01-17 Macronix International Co., Ltd. Low operational current phase change memory structures
US7933139B2 (en) 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US7968876B2 (en) 2009-05-22 2011-06-28 Macronix International Co., Ltd. Phase change memory cell having vertical channel access transistor
US8350316B2 (en) 2009-05-22 2013-01-08 Macronix International Co., Ltd. Phase change memory cells having vertical channel access transistor and memory plane
US8809829B2 (en) 2009-06-15 2014-08-19 Macronix International Co., Ltd. Phase change memory having stabilized microstructure and manufacturing method
US8406033B2 (en) 2009-06-22 2013-03-26 Macronix International Co., Ltd. Memory device and method for sensing and fixing margin cells
US8363463B2 (en) 2009-06-25 2013-01-29 Macronix International Co., Ltd. Phase change memory having one or more non-constant doping profiles
US8238149B2 (en) 2009-06-25 2012-08-07 Macronix International Co., Ltd. Methods and apparatus for reducing defect bits in phase change memory
US8198619B2 (en) 2009-07-15 2012-06-12 Macronix International Co., Ltd. Phase change memory cell structure
US8110822B2 (en) 2009-07-15 2012-02-07 Macronix International Co., Ltd. Thermal protect PCRAM structure and methods for making
US7894254B2 (en) 2009-07-15 2011-02-22 Macronix International Co., Ltd. Refresh circuitry for phase change memory
US8064248B2 (en) 2009-09-17 2011-11-22 Macronix International Co., Ltd. 2T2R-1T1R mix mode phase change memory array
US8178387B2 (en) 2009-10-23 2012-05-15 Macronix International Co., Ltd. Methods for reducing recrystallization time for a phase change material
US8729521B2 (en) 2010-05-12 2014-05-20 Macronix International Co., Ltd. Self aligned fin-type programmable memory cell
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
US8310864B2 (en) 2010-06-15 2012-11-13 Macronix International Co., Ltd. Self-aligned bit line under word line memory array
KR101201858B1 (ko) 2010-08-27 2012-11-15 에스케이하이닉스 주식회사 반도체 메모리 장치
US8395935B2 (en) 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US8497705B2 (en) 2010-11-09 2013-07-30 Macronix International Co., Ltd. Phase change device for interconnection of programmable logic device
US8467238B2 (en) 2010-11-15 2013-06-18 Macronix International Co., Ltd. Dynamic pulse operation for phase change memory
US8987700B2 (en) 2011-12-02 2015-03-24 Macronix International Co., Ltd. Thermally confined electrode for programmable resistance memory
CN104008772B (zh) * 2013-02-26 2017-09-15 旺宏电子股份有限公司 相变化存储器及其读取方法
CN104966717B (zh) 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
GB2524534A (en) 2014-03-26 2015-09-30 Ibm Determining a cell state of a resistive memory cell
US9559113B2 (en) 2014-05-01 2017-01-31 Macronix International Co., Ltd. SSL/GSL gate oxide in 3D vertical channel NAND
US9437293B1 (en) * 2015-03-27 2016-09-06 Intel Corporation Integrated setback read with reduced snapback disturb
US9666273B2 (en) * 2015-06-18 2017-05-30 International Business Machines Corporation Determining a cell state of a resistive memory cell
US9672906B2 (en) 2015-06-19 2017-06-06 Macronix International Co., Ltd. Phase change memory with inter-granular switching
US9520189B1 (en) 2015-10-29 2016-12-13 International Business Machines Corporation Enhanced temperature compensation for resistive memory cell circuits
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
DE102016110049A1 (de) * 2016-05-31 2017-11-30 Infineon Technologies Ag Ermitteln eines Zustands einer Speicherzelle
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
KR102571185B1 (ko) * 2016-08-25 2023-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10032508B1 (en) 2016-12-30 2018-07-24 Intel Corporation Method and apparatus for multi-level setback read for three dimensional crosspoint memory
US10373682B2 (en) * 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545903B1 (en) * 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material
US6707712B2 (en) * 2001-08-02 2004-03-16 Intel Corporation Method for reading a structural phase-change memory

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3271591A (en) * 1963-09-20 1966-09-06 Energy Conversion Devices Inc Symmetrical current controlling device
US3530441A (en) * 1969-01-15 1970-09-22 Energy Conversion Devices Inc Method and apparatus for storing and retrieving information
IL61678A (en) * 1979-12-13 1984-04-30 Energy Conversion Devices Inc Programmable cell and programmable electronic arrays comprising such cells
US4719594A (en) * 1984-11-01 1988-01-12 Energy Conversion Devices, Inc. Grooved optical data storage device including a chalcogenide memory layer
US4876220A (en) * 1986-05-16 1989-10-24 Actel Corporation Method of making programmable low impedance interconnect diode element
US5166758A (en) * 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US5534712A (en) * 1991-01-18 1996-07-09 Energy Conversion Devices, Inc. Electrically erasable memory elements characterized by reduced current and improved thermal stability
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5166096A (en) * 1991-10-29 1992-11-24 International Business Machines Corporation Process for fabricating self-aligned contact studs for semiconductor structures
US5785828A (en) * 1994-12-13 1998-07-28 Ricoh Company, Ltd. Sputtering target for producing optical recording medium
US5879955A (en) * 1995-06-07 1999-03-09 Micron Technology, Inc. Method for fabricating an array of ultra-small pores for chalcogenide memory cells
US5869843A (en) * 1995-06-07 1999-02-09 Micron Technology, Inc. Memory array having a multi-state element and method for forming such array or cells thereof
US5789758A (en) * 1995-06-07 1998-08-04 Micron Technology, Inc. Chalcogenide memory cell with a plurality of chalcogenide electrodes
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6420725B1 (en) * 1995-06-07 2002-07-16 Micron Technology, Inc. Method and apparatus for forming an integrated circuit electrode having a reduced contact area
US5837564A (en) * 1995-11-01 1998-11-17 Micron Technology, Inc. Method for optimal crystallization to obtain high electrical performance from chalcogenides
US5687112A (en) * 1996-04-19 1997-11-11 Energy Conversion Devices, Inc. Multibit single cell memory element having tapered contact
US6025220A (en) * 1996-06-18 2000-02-15 Micron Technology, Inc. Method of forming a polysilicon diode and devices incorporating such diode
US5814527A (en) * 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US5789277A (en) * 1996-07-22 1998-08-04 Micron Technology, Inc. Method of making chalogenide memory device
US5985698A (en) * 1996-07-22 1999-11-16 Micron Technology, Inc. Fabrication of three dimensional container diode for use with multi-state material in a non-volatile memory cell
US5998244A (en) * 1996-08-22 1999-12-07 Micron Technology, Inc. Memory cell incorporating a chalcogenide element and method of making same
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US6087674A (en) * 1996-10-28 2000-07-11 Energy Conversion Devices, Inc. Memory element with memory material comprising phase-change material and dielectric material
US6015977A (en) * 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US5952671A (en) * 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6031287A (en) * 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6617192B1 (en) * 1997-10-01 2003-09-09 Ovonyx, Inc. Electrically programmable memory element with multi-regioned contact
FR2774209B1 (fr) * 1998-01-23 2001-09-14 St Microelectronics Sa Procede de controle du circuit de lecture d'un plan memoire et dispositif de memoire correspondant
US6351406B1 (en) * 1998-11-16 2002-02-26 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6483736B2 (en) 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
DE19903325B4 (de) 1999-01-28 2004-07-22 Heckler & Koch Gmbh Verriegelter Verschluß für eine Selbstlade-Handfeuerwaffe, mit einem Verschlußkopf und Verschlußträger und einem federnden Sperring mit Längsschlitz
US6177317B1 (en) * 1999-04-14 2001-01-23 Macronix International Co., Ltd. Method of making nonvolatile memory devices having reduced resistance diffusion regions
US6314014B1 (en) 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6462363B1 (en) * 1999-12-30 2002-10-08 Intel Corporation Compact, all-layers-programmable integrated circuit arrangements
US6420216B1 (en) * 2000-03-14 2002-07-16 International Business Machines Corporation Fuse processing using dielectric planarization pillars
US6420215B1 (en) * 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6888750B2 (en) * 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US6501111B1 (en) 2000-06-30 2002-12-31 Intel Corporation Three-dimensional (3D) programmable device
US6563156B2 (en) * 2001-03-15 2003-05-13 Micron Technology, Inc. Memory elements and methods for making same
US6440837B1 (en) * 2000-07-14 2002-08-27 Micron Technology, Inc. Method of forming a contact structure in a semiconductor device
US6339544B1 (en) * 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6429064B1 (en) * 2000-09-29 2002-08-06 Intel Corporation Reduced contact area of sidewall conductor
US6567293B1 (en) * 2000-09-29 2003-05-20 Ovonyx, Inc. Single level metal memory cell using chalcogenide cladding
US6555860B2 (en) * 2000-09-29 2003-04-29 Intel Corporation Compositionally modified resistive electrode
US20020069781A1 (en) * 2000-12-07 2002-06-13 Vahan Avetisian Recessed glass header for pyrotechnic initiators
US6569705B2 (en) * 2000-12-21 2003-05-27 Intel Corporation Metal structure for a phase-change memory device
US6271090B1 (en) * 2000-12-22 2001-08-07 Macronix International Co., Ltd. Method for manufacturing flash memory device with dual floating gates and two bits per cell
US6627530B2 (en) * 2000-12-22 2003-09-30 Matrix Semiconductor, Inc. Patterning three dimensional structures
TW490675B (en) 2000-12-22 2002-06-11 Macronix Int Co Ltd Control method of multi-stated NROM
US6534781B2 (en) * 2000-12-26 2003-03-18 Ovonyx, Inc. Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact
US6487114B2 (en) 2001-02-28 2002-11-26 Macronix International Co., Ltd. Method of reading two-bit memories of NROM cell
US6514788B2 (en) * 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US6613604B2 (en) * 2001-08-02 2003-09-02 Ovonyx, Inc. Method for making small pore for use in programmable resistance memory element
US6589714B2 (en) * 2001-06-26 2003-07-08 Ovonyx, Inc. Method for making programmable resistance memory element using silylated photoresist
US6673700B2 (en) * 2001-06-30 2004-01-06 Ovonyx, Inc. Reduced area intersection between electrode and programming element
US6605527B2 (en) * 2001-06-30 2003-08-12 Intel Corporation Reduced area intersection between electrode and programming element
US6511867B2 (en) * 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US6586761B2 (en) * 2001-09-07 2003-07-01 Intel Corporation Phase change material memory device
US6861267B2 (en) * 2001-09-17 2005-03-01 Intel Corporation Reducing shunts in memories with phase-change material
US6566700B2 (en) * 2001-10-11 2003-05-20 Ovonyx, Inc. Carbon-containing interfacial layer for phase-change memory
US6800563B2 (en) * 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
US6512241B1 (en) 2001-12-31 2003-01-28 Intel Corporation Phase change material memory device
US6867638B2 (en) * 2002-01-10 2005-03-15 Silicon Storage Technology, Inc. High voltage generation and regulation system for digital multilevel nonvolatile memory
JP3796457B2 (ja) * 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
US6579760B1 (en) * 2002-03-28 2003-06-17 Macronix International Co., Ltd. Self-aligned, programmable phase change memory
US6864500B2 (en) * 2002-04-10 2005-03-08 Micron Technology, Inc. Programmable conductor memory cell structure
US6605821B1 (en) * 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
US6864503B2 (en) * 2002-08-09 2005-03-08 Macronix International Co., Ltd. Spacer chalcogenide memory method and device
JP4133141B2 (ja) * 2002-09-10 2008-08-13 株式会社エンプラス 電気部品用ソケット
US6992932B2 (en) * 2002-10-29 2006-01-31 Saifun Semiconductors Ltd Method circuit and system for read error detection in a non-volatile memory array
US6744088B1 (en) * 2002-12-13 2004-06-01 Intel Corporation Phase change memory device on a planar composite layer
US6791102B2 (en) * 2002-12-13 2004-09-14 Intel Corporation Phase change memory
US6815266B2 (en) * 2002-12-30 2004-11-09 Bae Systems Information And Electronic Systems Integration, Inc. Method for manufacturing sidewall contacts for a chalcogenide memory device
KR100486306B1 (ko) * 2003-02-24 2005-04-29 삼성전자주식회사 셀프 히터 구조를 가지는 상변화 메모리 소자
US7067865B2 (en) 2003-06-06 2006-06-27 Macronix International Co., Ltd. High density chalcogenide memory cells
US6927410B2 (en) * 2003-09-04 2005-08-09 Silicon Storage Technology, Inc. Memory device with discrete layers of phase change memory material
US6815704B1 (en) 2003-09-04 2004-11-09 Silicon Storage Technology, Inc. Phase change memory device employing thermally insulating voids
US6937507B2 (en) * 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same
US6936840B2 (en) * 2004-01-30 2005-08-30 International Business Machines Corporation Phase-change memory cell and method of fabricating the phase-change memory cell
KR100598100B1 (ko) * 2004-03-19 2006-07-07 삼성전자주식회사 상변환 기억 소자의 제조방법
US7259982B2 (en) 2005-01-05 2007-08-21 Intel Corporation Reading phase change memories to reduce read disturbs
JP2006244561A (ja) * 2005-03-01 2006-09-14 Renesas Technology Corp 半導体装置
US7345907B2 (en) * 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
US7426134B2 (en) * 2006-02-24 2008-09-16 Infineon Technologies North America Sense circuit for resistive memory
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US7684225B2 (en) * 2006-10-13 2010-03-23 Ovonyx, Inc. Sequential and video access for non-volatile memory arrays
US20080101110A1 (en) * 2006-10-25 2008-05-01 Thomas Happ Combined read/write circuit for memory
US20080137400A1 (en) * 2006-12-06 2008-06-12 Macronix International Co., Ltd. Phase Change Memory Cell with Thermal Barrier and Method for Fabricating the Same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6707712B2 (en) * 2001-08-02 2004-03-16 Intel Corporation Method for reading a structural phase-change memory
US6545903B1 (en) * 2001-12-17 2003-04-08 Texas Instruments Incorporated Self-aligned resistive plugs for forming memory cell with phase change material

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