CN101238572B - 形成贯穿晶片互连的方法和由其形成的结构 - Google Patents

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Abstract

本发明揭示用于在半导体衬底中形成导电通孔或贯穿晶片互连的方法以及所得的贯穿晶片互连结构。在本发明的一个实施例中，形成贯穿晶片互连结构的方法包含以下动作：在衬底的第一表面中形成孔，在所述孔的内表面上沉积第一绝缘或介电层，在所述第一介电层上沉积导电层，在所述导电材料上在所述孔的所述内表面上沉积第二绝缘或介电层，以及通过所述衬底的第二相对表面暴露所述导电层的一部分。还描述包含使用本发明的方法生产的贯穿晶片互连的半导体装置。

Description

形成贯穿晶片互连的方法和由其形成的结构
技术领域
本发明大体上涉及半导体制造技术以及在半导体衬底中形成电触点的方法。更特定来说，本发明涉及在半导体衬底中形成贯穿晶片互连的方法和由其形成的结构。
背景技术
半导体衬底常具有穿过其中延伸的通孔，其中所述通孔被填充有导电材料以形成互连(通常称为贯穿晶片互连，或“TWI”)，其用于(例如)将半导体装置的一个表面上的电路连接到其另一表面上的电路，或用于适应与外部电路的连接。
如本文所使用，“通孔”是指其中具有导电材料或导电部件的孔眼或孔，且其大致延伸穿过衬底(例如，从一个表面大致到另一相对表面)。所述通孔可用于适应衬底的除已形成接合垫之外的一侧上的半导体装置、电气组件或电路的电气连接。通孔常规上形成在多种衬底中以用于多种用途。举例来说，用于单个电路小片封装的插入机构、用于多个电路小片封装的互连和用于将半导体电路小片临时连接到测试设备的接触探针卡常在其结构中采用通孔。
在更具体的实例中，测试设备可经配置以用于半导体电路小片的接合垫的临时和同时连接(例如，在整个或部分晶片测试设备上)。用作测试插入机构的衬底可包含穿过其中的通孔，从而在插入机构衬底的一侧上提供与半导体电路小片的接合垫图案匹配的导电互连结构的图案，以及在插入机构衬底的相对侧上用于与测试设备连接的多个互连结构。因此，插入机构衬底在半导体电路小片(或其它装置)与测试设备之间提供电气互连。
在将穿过例如硅的半导电材料形成通孔的情况下，一种用于建构通孔的已知方法包含通过所谓的“开孔”工艺形成第一孔眼(有时称作“前体孔眼”)，其中刳刨机或钻孔机的非常小的钻锥围绕纵轴旋转，同时围绕所述轴径向移动，以形成前体孔眼。所述前体孔眼的直径大于完成的通孔的既定直径。在前体孔眼形成之后，通过借助暴露于氧化气氛而在孔眼的表面上形成薄氧化硅层，或通过使所述孔眼氧化并接着用绝缘聚合材料涂覆所述孔眼，而在孔眼中形成绝缘(或介电)层。当需要聚合绝缘材料涂层时，例如ParyleneTM聚合物的合适聚合物可气相沉积在衬底上，并进入其一侧上的每一前体孔眼中，同时将负压力(例如，真空)施加到孔眼的相对端。在一些情况中，因为给定聚合物材料与硅的粘附可能相对较差，所以孔眼的表面可经氧化以改进聚合物材料的粘附。
将绝缘聚合材料引入并填充每一前体孔眼，并使聚合物固化。(例如通过冲击钻机或激光)钻出通孔，或以另外的方式在硬化的绝缘聚合材料中形成通孔，以便展示比前体孔眼的直径小的直径。接着用导电材料(其常规上包含金属、金属合金或含金属的材料)填充通孔，以在衬底的相对表面之间提供导电路径。通过绝缘聚合材料层(一或多层)使通孔的导电材料与衬底本身绝缘。
虽然此类方法提供适当的结构来实现衬底的一个表面与衬底的另一表面的电气互连，但应注意，使用此类方法难以实现通孔的密集间隔，且难以形成显示出较高纵横比(即高度与宽度、或横截面尺寸的比率)的通孔。
在形成通孔的另一现有技术方法中，硅晶片在两个主要的相对表面上具备薄二氧化硅层。通过使用防止在非通孔区域中的蚀刻的掩模层，在晶片上形成图案。将蚀刻剂应用于两个主要表面以形成在晶片的中间汇合的孔眼或“馈通”。在包含馈通侧壁的晶片表面上形成介电层。在介电层上形成金属层，且将导电材料放置在馈通中以完成导电通孔。应注意，为了隔离每一通孔，金属层必须经配置以仅覆盖馈通表面，或从通孔和晶片的外表面大致去除。同样，使用此类常规方法难以获得高纵横比的通孔，且因此难以提供高密度等级的此类通孔来用于给定应用。
Tanielian的美国专利5,166,097、Geller等人的美国专利5,063,177和Akram等人的美国专利6,400,172中大体说明了用于形成通孔的其它现有技术方法。
仍需要改进用于半导体制造中的制造技术和工艺。提供一种用于形成贯穿晶片互连的更有效方法将是有利的，其在维持或改进TWI结构的可靠性的同时，实现较高密度的通孔、使得能制造高纵横比的TWI结构，且改进制造工艺的简易性。
发明内容
本发明揭示用于在衬底中形成导电通孔(本文中也称为贯穿晶片互连(TWI))的方法，以及所得的包含TWI结构的半导体装置、电气组件和组合件。
在一个实施例中，一种形成贯穿晶片互连的方法包括：在衬底的第一表面中形成孔，在所述孔的内表面上沉积第一介电层，在所述第一介电层上沉积导电层，在所述孔的内表面上沉积第二介电层，以及通过所述衬底的第二相对表面暴露所述导电层的一部分。
根据本发明的另一方面，提供形成贯穿晶片互连结构的另一种方法。所述方法包含：在衬底的第一表面中形成孔，在所述孔的内表面上沉积第一介电层，在所述第一介电层上沉积导电层，在所述第一表面和所述导电层的至少一部分上沉积第二介电层，以及从所述衬底的第一表面去除所述第二介电层，使得所述第二介电层仍位于所述导电层的至少一部分上。通过所述衬底的第二表面暴露所述第一介电层的一部分，且第三介电层沉积在所述衬底的相对第二表面和所述第一介电层的所述暴露部分上。去除所述第三介电层的一部分以通过所述第三介电层的剩余部分暴露所述第一介电层的一部分。去除所述第一介电层的所述暴露部分，进而通过所述衬底的第二相对表面和所述第三介电层的所述剩余部分暴露所述导电层的一部分。
根据本发明的另一方面，提供一种半导体装置。所述半导体装置包括具有第一表面和第二相对表面的衬底，和延伸进入所述衬底的所述第一表面中的贯穿晶片互连。所述贯穿晶片互连包含从所述衬底的所述第一表面延伸到所述衬底的所述第二相对表面的导电材料，其中通过所述衬底的所述第一表面暴露所述导电材料的第一部分，且通过所述衬底的第二相对表面暴露所述导电材料的第二部分。第一介电材料设置在所述导电材料与所述衬底之间，且从所述衬底的所述第二相对表面延伸到所述导电材料的所述第一部分。第二介电材料设置在所述导电材料的一部分上，且展示出界定从所述第一表面朝向所述第二相对表面延伸的盲孔的表面。
附图说明
在附图中，描绘本发明的各种特征的非限制性实施例，且其中各种元件并不一定按比例绘制：
图1-8说明根据本发明的某些方面处于不同制造阶段的半导体装置的横截面图，所述制造阶段包含形成贯穿晶片互连结构；以及
图9是展示包含根据本发明配置的半导体装置的计算系统的示意图。
具体实施方式
在本发明中，其中将形成导电通孔或贯穿晶片互连(TWI)的半导体晶片或其部分、衬底和组件在本文中被看成是“衬底”，而不管TWI的用途或者衬底或TWI的构造材料如何。因此，举例来说，术语“衬底”可用于指称半导体晶片、半导体晶片部分、其它块状半导体衬底、半导体装置、插入机构、探针测试卡和类似物。本发明被描述为通常应用于半导体衬底的构造。描述了在半导体装置中制造TWI的方法以及如此制造所得的结构、组件和组合件。
形成TWI的方法和所得结构受益于使用比常规方法低的温度工艺，因为本文所揭示的一些方法使用在环境温度下使用的聚合物。此外，一些形成本发明的TWI的方法因为不需要焊料填充工艺，所以不需要为热焊料工艺通风，且不需要助熔剂清洁。另外，本文所描述的方法使得能制造可能或可能不填充有导电材料的高纵横比的TWI。
现在参看图1-8，揭示根据本发明的实施例的方法和结构。图1说明根据本发明的一个实施例的实例具有第一表面12和相对的第二表面14的半导体装置10的横截面。半导体装置10包括半导体衬底16(即，硅衬底)，且视情况可包含介电层(未图示)，钝化层17或包含可与内部电路(未图示)耦合的接合垫18的导电元件，如所属领域的一般技术人员将了解。
衬底16可包括(不限于)：块状半导体衬底(例如，半导体材料(例如，硅、砷化镓、磷化铟、多晶硅)的整个或部分晶片)、绝缘体上硅(SOI)型衬底(例如，陶瓷上硅(SOC)、玻璃上硅(SOG)、蓝宝石上硅(SOS))、或适用于半导体制造的聚合材料等，其可包含多个半导体电路小片或形成在其中的其它半导体装置。如果衬底16是晶片，那么衬底16还可为从卖主接收得的全厚度晶片，或已在制造半导体装置10之后变薄(例如，进而界定第二表面14)的晶片。虽然没有具体说明，半导体装置10可进一步包含，或经进一步处理以包含：各种导电元件、活性区域或区、晶体管、电容器、再分配线或用于生产集成电路的其它结构。可在半导体电路小片级或在晶片(或其它块状衬底)级形成本发明的TWI，其取决于制造工艺的特定需要。因此，虽然图1-8说明制造与单个接合垫18(在附图中展示为两个横截面部分)相关联的单个TWI，但应了解，半导体装置10可经建构以包含多个TWI，且此类TWI可与内部电路(未图示)相关联，或可形成在衬底16的“死区(dead space)”中。此外，如图1中所说明，且依据用于将接合垫18放置在半导体装置10上的工艺类型，接合垫18可部分被钝化层17覆盖。如所属领域的一般技术人员将了解，钝化层17可包含适当的绝缘或介电材料层，其设置在衬底的表面上以防止半导电材料的氧化。
如图1中所示，在当前揭示的实施例中形成为盲孔的孔20形成在半导体装置10的第一表面12中。在一个实施例中，孔20经图案化，且被蚀刻穿过接合垫18并进入衬底16中。可通过适当地掩蔽并图案化光致抗蚀剂或其它材料(例如，氧化物硬掩模)，并进行湿式或干式蚀刻以将孔20形成到适于形成TWI(例如，深硅蚀刻的通孔)的预定深度，而形成孔20。一种合适的“湿式”金属蚀刻采用硝酸和氢氟(HF)酸在去离子(DI)水中的混合物。“干式”蚀刻也可称为反应性离子蚀刻(RIE)。湿式或干式蚀刻剂都可用于形成孔20以及蚀刻穿过接合垫18(和衬底16上方的其它材料，如果有的话)。此外，如果衬底16是由硅制成，那么在蚀刻衬底16的下伏硅之前可能需要去除二氧化硅原生氧化物，且HF蚀刻剂可用于此目的。在其它实施例中，可例如通过激光钻孔、激光烧蚀或机械钻孔来形成孔20。在形成后，孔20可经受清洁工艺以去除在孔形成工艺期间形成的任何不需要的反应物或杂质。
在形成孔20之后，可在接合垫18的一部分上形成金属化或其它导电层22。导电层22可在接合垫18与例如金属衬垫或材料镀层的随后的导电材料之间提供增加的材料粘附。举例来说，如果接合垫由例如铝的材料形成，且如果随后的材料的导电层包括镍，那么导电层22可设置在接合垫18上以确保镍镀层的粘附。
仍参看图1，绝缘层24应用于孔20的内表面。绝缘层24可包括介电材料，例如低硅烷氧化物(LSO)的脉冲沉积层(PDL)、例如可从Cookson Electronics的SpecialtyCoating Systems分部购得的ParyleneTM聚合物、二氧化硅(SiO2)、氧化铝(Al2O3)、适用于钝化目的的有机聚合材料(例如，聚苯并噁唑(PBO)或苯并环丁烯(BCB))，或其任何组合。可用作绝缘层24的其它介电材料包含原硅酸四乙酯(TEOS)、旋涂玻璃、热氧化物、包括富铝氧化物的脉冲沉积层、氮化硅、氧氮化硅、玻璃(即，硼磷硅玻璃(BPSG)、磷硅玻璃、硼硅玻璃)，或此项技术中已知的任何其它合适的介电材料。所属领域的一般技术人员已知沉积绝缘层24的方法，且所述方法可依据用于绝缘层24的材料类型而变化。
导电层26沉积在绝缘层24上，且可以限定孔20的方式部分设置在半导体装置10的第一表面12上。导电层26包括至少一层导电材料(例如镍(N))。
在一个实施例中，导电层26可包含例如镀敷吸附涂层(PAC)的另一层，或放置在绝缘层24上以增强导电层26的沉积的某种类型的种子层。举例来说，可使用化学气相沉积(CVD)技术将氮化钛(TiN)放置在绝缘层24上充当PAC，以用于随后用镀敷工艺(例如，无电镀敷或电解镀敷)沉积种子层以形成导电层26。
可用于形成导电层26的其它导电材料包含(不限于)钛(Ti)、多晶硅、钯(Pd)、锡(Sn)、钽(Ta)、钨(W)、钴(Co)、铜(Cu)、银(Ag)、铝(Al)、铱、金(Au)、钼(Mo)、铂(Pt)、镍-磷(NIP)、钯-磷(Pd-P)、钴-磷(Co-P)、Co-W-P合金、任何前述金属的其它合金、导电性聚合物或夹带在聚合物中的导电材料(即，导电性或导体填充的环氧树脂)及其任何混合物。
可用于沉积导电层26的各个层的其它沉积工艺包含有机金属化学气相沉积(MOCVD)、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、真空蒸镀和溅镀。所属领域的一般技术人员将了解，各个层的材料或用于导电层26的材料的类型和厚度以及用于沉积导电层26的各层的沉积工艺将依据(例如)电气要求和用于形成TWI的所需材料的类型以及TWI的既定用途而变化。
现在参看图2，第二绝缘层28放置在半导体装置10的第一表面12和孔20的内表面上。在一个实施例中，第二绝缘层28可包含ParyleneTM聚合物，但在其它实施例中，第二绝缘层28可包含另一介电材料，例如本文参考图1的绝缘层24所论述的那些介电材料。因此，第二绝缘层28提供非可软焊层，其保形地涂覆孔20的内表面，且因此，并不与形成TWI结构的现有技术一样需要助熔剂清洁、热焊料工艺和通风。
使用例如采用反应性离子(干式)蚀刻的隔离物蚀刻的工艺去除第二绝缘层28的上覆于半导体装置10的导电层26和第一表面12上的部分。这导致图3中所示的半导体装置10结构。在其它实施例中，可使用其它工艺去除第二绝缘层28的所述部分，所述工艺包含(但不限于)化学机械平面化(CMP)、机械剥离、连同湿式或干式蚀刻一起进行的对光致抗蚀剂的合适的掩蔽和图案化，或其它已知工艺。在一个实施例中，当第二绝缘层28包括ParyleneTM聚合物时，第二绝缘层28可经掩蔽、图案化和蚀刻，以去除第二绝缘层28的所需部分，并暴露导电层26的上部部分(在本文称作互连垫29)，如图3中所说明。
现在参看图4，将半导体装置描绘为已相对于图1-3的半导体装置围绕水平线被颠倒，以便于描述随后的工艺动作和所得的特征。通过从半导体装置10的第二表面14去除衬底16的一部分从而产生新界定的第二表面14’而使半导体装置10变薄。半导体装置10变薄暴露最初沿着孔20的表面形成的绝缘层24，使得其部分延伸穿过半导体装置10的第二表面14’。可使用任何合适的工艺来使衬底16变薄，所述工艺可包含(不限于)例如CMP或常规背部研磨的磨蚀技术、使用化学物选择性地蚀刻衬底16、或合适地掩蔽、图案化并蚀刻第二表面14(图1-3)，例如经图案化的光致抗蚀剂，随后进行湿式或干式蚀刻以去除衬底16。
现在参看图5，第三绝缘层30沉积在半导体装置10的第二表面14上，和绝缘层24的暴露部分上。在一个实施例中，第三绝缘层30包括聚合物，例如ParyleneTM聚合物、玻璃增强聚酰亚胺聚合物(也称为PI-2611聚合物，可从DuPont购得)、聚苯并噁唑(PBO)、苯并环丁烯(BCB)、绝缘环氧树脂、LSO的PDL、二氧化硅(SiO2)、氧化铝(Al2O3)、或用于形成本文参考图1所描述的绝缘层24的材料中的任一者。
如图6中所示，去除第三绝缘层30的一部分，且再次暴露绝缘层24的小部分。用于去除第三绝缘层30的上覆于绝缘层24的部分的工艺适于用作第三绝缘层30的材料类型。举例来说，在ParyleneTM聚合物或玻璃增强聚酰亚胺聚合物用作第三绝缘层30的实施例中，用于去除第三绝缘层30的工艺可包含在第三绝缘层30上掩蔽光致抗蚀剂并图案化所述光致抗蚀剂，且干式蚀刻穿过所述第三绝缘层30的暴露部分，接着剥离光致抗蚀剂。
在其它实施例中，如果使用绝缘环氧树脂，那么抗蚀剂可用于制定环氧树脂图案，施加环氧树脂，并接着去除抗蚀剂，留下被覆盖的第二表面14’和暴露的绝缘层24。
在另一实施例中，当PBO用作第三绝缘层30时，可选择性地暴露、显影并烘焙PBO，以留下暴露的突出的绝缘层24。
在又一实施例中，立体光刻工艺(即，例如来自Japan Science Technology Agency(JST))可用于在第二表面14’上选择性地提供第三绝缘层30，并留下暴露的突出的绝缘层24。在其它实施例中，可使用来自Objet Geometries的PolyJetTM技术在第三绝缘层30上以一图案散布聚合物，以留下暴露的绝缘层24。在另一实施例中，当LSO或PDL用作第三绝缘层30时，CMP可用于去除第三绝缘层30的所述部分，并暴露突出的绝缘层24。当然，其它技术，或此类技术的各种组合也可用于选择性地去除第三绝缘层30的若干部分，如所属领域的一般技术人员将了解。
现在参看图7，去除绝缘层24的突出部分，进而暴露下伏的导电层26的一部分，其可被称作互连垫31。依据用于绝缘层24的材料类型，可使用任何合适的工艺去除绝缘层24的突出部分。举例来说，可以机械方式去除绝缘层24的突出部分，例如通过机械磨蚀或研磨、CMP、使用对绝缘层24具有选择性的蚀刻剂来蚀刻掉绝缘层24，或可使用合适的光刻工艺。通过暴露导电层26的所述部分，形成TWI结构，其中互连垫29和31彼此电连通，且进一步与半导体装置10的接合垫18电连接。如先前所论述，接合垫18可与形成在衬底16中或上的电路电连通。在其它实施例中，所得的TWI结构可能不连接到与衬底相关联的任何电路，而是可简单地提供位于衬底16的相对侧的各种外部电气组件的电互连。
应注意，在本发明的一些实施例中，可在相同动作期间实现第三绝缘层30的去除和绝缘层24的原本突出部分的去除。然而，依据用于形成导电层26的下伏材料，可能需要在单独的动作中去除第三绝缘层30的一部分并暴露导电层的互连垫31。举例来说，如果导电层26由镍形成，且CMP工艺用于去除第三绝缘层30的所述部分，那么此类工艺可能不会在镍互连垫31上产生均一表面。因此，可能需要相对于图6和图7所描述的单独动作来暴露互连垫31。
现在参看图8，在一个实施例中，导电层26的暴露部分(或互连垫31)可包含例如金属盖32的导电材料的一个或一个以上层。金属盖32可包括(例如)镍(Ni)、金(Au)、其组合，或与导电层26兼容的任何其它导电材料，包含本文先前参考导电层26所描述的那些导电材料。举例来说，依据用于金属盖32的导电材料的类型，可用镀敷工艺或其它合适的工艺沉积金属盖32。
在又一实施例中，孔20可被填充有导电性填充物材料。举例来说，孔20可被填充有锡(Sn)、银(Ag)、铜(Cu)、可用于先前在本文描述的导电层26的材料中的一者、其任何组合，或者用于填充通孔或用于形成此项技术中已知的固态导电通孔的其它材料。其它填充物材料包含金属粉末、金属或合金粉末、焊料(例如，Pb/Sn或Ag/Sn)、可流动的导电性光敏聚合物、热塑导电性树脂、或树脂覆盖的颗粒状金属材料。另外，可使用各种工艺来使用导电材料填充孔20，所述工艺包含(例如)波焊技术、真空回焊技术、或使用可从德国Nauen的Pac Tech GmbH购得的激光球体技术将焊料球沉积在孔20中。
在孔20被填充有导电性填充物材料的实施例中，可使用合适的工艺去除绝缘层24的一部分34，使得填充物材料与导电层26电连接。另外，填充物材料可经配置以与例如导电层26的在本文中已界定为互连垫29的若干部分接触。
进一步注意到，当使用导电性填充物时，可使衬底变薄到允许通过衬底的第二表面14’暴露填充物的程度，但由于存在在第二表面14’上提供互连垫31的导电层26，所以这并没有必要。
表1列举为根据当前揭示的发明所生产的各种贯穿晶片互连(TWI)获得的数据。在一个实施例中，各种TWI的绝缘层24包括PDL，且导电层26包含Ta或W的PAC、Cu的种子层，和具有所示横截面厚度的Ni的衬垫。
表1.
TWI的长度(μm) TWI的直径(μm) TWI# 绝缘层PDL(μm) PAC(μm) 种子(μm) 衬垫Ni(μm) 填充物 间距(μm) R(以毫欧姆计) L(以nH计) C电容(以pF计)
150 50 1 1 0.15Ta 0.2Cu 3 Sn/Ag/Cu 132  8.61610  0.00620825  0.823725
150 50 1 1 0.15Ta 0.2Cu 3 空气 132  8.84410  0.00657425  0.824180
150 50 1 1 0.15Ta 0.2Cu 3 Sn/Ag/Cu 400  8.61075  0.00653200  0.826865
150 50 1 1 0.15Ta 0.2Cu 3 空气 400  8.84485  0.00688070  0.826435
150 50 4 1 0.3W 1.24Cu 5 Sn/Ag/Cu 132  6.07320  0.00631860  0.827275
150 50 4 1 0.3W 1.24Cu 5 空气 132  6.11580  0.00634805  0.8263700
150 50 4 1 0.3W 1.24Cu 5 Sn/Ag/Cu 400  6.08490  0.00659365  0.826830
本文相对于图1-8描述的方法可用于在各种半导体装置中形成TWI。所述TWI可具有常规尺寸，例如约15μm或更大的直径和150μm或更长的长度，以及适用于增强未\来半导体装置的微型化的较小的TWI。当然，通过选择用于衬底材料的适当的蚀刻化学物，较小直径的TWI可形成在较薄的衬底中，且可实现TWI的所需纵横比。其它考虑因素(例如衬底在变薄时其物理强度，以及集成电路延伸到衬底材料中的深度)在可根据本发明而不是本发明本身的工艺形成的TWI的深度和宽度方面可能是较显著的因素。半导体装置可进一步经配置而具有包括迹线的再分配层和(视情况)在其上形成的例如焊料块、导电性环氧树脂或导体填充的环氧树脂的相关联的离散外部导电元件，所述离散外部导电元件可通过所属领域的一般技术人员已知的技术而设置在或形成在半导体装置的表面中的一者上，并通过迹线与TWI电互连，或直接设置在导电层26或金属盖32上的TWI上。
如果需要，根据本发明生产的TWI还可用于后续的与集成电路的连接。举例来说，较高级的封装系统可包含具有根据本发明的方法生产的TWI的半导体装置。举例来说，具有第一半导体装置和第二半导体装置的PC板可利用本发明的TWI结构放置成堆叠的布置。
进一步注意到，上述半导体装置10或并入有一个或一个以上本发明的TWI结构的其它组件可用于计算机环境中。举例来说，参看图9，半导体装置可并入到计算系统100中，所述计算系统100可包含(例如)存储器装置102(其可包含多种随机存取存储器装置、快闪存储器或其它类型存储器装置中的任一者)和可操作地与存储器装置102耦合的处理器装置104(例如，中央处理单元或其它逻辑装置)。存储器装置102或处理器装置中的任一者可经配置而具有根据本发明的TWI结构。处理器装置104还可与一个或一个以上适当的输入装置106(例如，鼠标、键盘、硬盘驱动器、麦克风等)和一个或一个以上输出装置108(例如，监视器、打印机、扬声器等)耦合。
尽管上文的描述含有许多细节，但这些不应解释为限制本发明的范围，而是仅提供某些示范性实施例。类似地，可设计出不脱离本发明的精神或范围的本发明的其它实施例。因此，本发明的范围仅由所附权利要求书及其法定等效物指示和限制，而不是由上文的描述指示和限制。本发明涵盖落入权利要求书的含义和范围内的如本文所揭示的对本发明的所有添加、删除和修改。

Claims (26)

1.一种形成贯穿晶片互连的方法，所述方法包括：
在衬底的靠近接合垫的第一表面中形成盲孔；
在所述接合垫的顶部表面上形成第一导电层；
将第一介电层沉积在所述孔的所述内表面上邻近于所述第一导电层处；
通过将第二导电层沉积在所述孔内的所述第一介电层上和所述第一导电层的一部分上，而形成邻近于所述孔的互连垫，所述第二导电层终止于与所述衬底的所述第一表面平行的平面上；
将第二介电层沉积在所述第二导电层上；
通过所述衬底的第二表面暴露所述第一介电层，且将第三介电层放置在所述衬底的所述第二表面和所述暴露的第一介电层上；以及
将所述第三介电层的一部分和所述第一介电层的一部分去除以暴露所述第二导电层的一部分。
2.根据权利要求1所述的方法，其进一步包括：在暴露所述第二导电层的一部分之前，通过所述衬底的所述第二表面暴露所述第一介电层的一部分。
3.根据权利要求1所述的方法，其中通过所述衬底的所述第二表面暴露所述第一介电层的一部分包括：去除所述衬底的一部分。
4.根据权利要求1所述的方法，其中在所述衬底的所述第一表面中形成所述孔包括：穿过所述衬底的所述第一表面上的所述接合垫形成所述孔。
5.根据权利要求1所述的方法，其中在所述第二导电层上沉积所述第二介电层进一步包括：将所述第二介电层沉积在所述衬底的所述第一表面和所述孔的包含所述第二导电层的内表面上，且其中所述方法进一步包含至少从所述衬底的所述第一表面去除所述第二介电层。
6.根据权利要求5所述的方法，其中至少从所述衬底的所述第一表面去除所述第二介电层包括隔离物蚀刻。
7.根据权利要求1所述的方法，其进一步包括：将导电材料设置在所述第二导电层的通过所述衬底的所述第二表面暴露的所述部分上。
8.根据权利要求1所述的方法，其进一步包括：用填充物材料填充所述孔。
9.根据权利要求1所述的方法，其中沉积所述第二导电层包括：在所述第一介电层上沉积至少一个金属层。
10.根据权利要求1所述的方法，其进一步包括：去除所述孔外的所述第二介电层的一部分以暴露所述第二导电层。
11.一种在衬底中形成贯穿晶片互连的方法，所述方法包括：
在所述衬底的靠近接合垫的第一表面中形成盲孔；
在所述接合垫的顶部表面上形成第一导电层；
将第一介电层沉积在所述孔的所述内表面上；
通过将第二导电层沉积在所述第一介电层上而形成互连垫，所述互连垫与所述接合垫电接触；
将第二介电层沉积在所述衬底的所述第一表面上和所述第二导电层上；
从所述衬底的所述第一表面去除所述第二介电层，使得所述第二介电层仍然位于所述第二导电层的至少一部分上；
将所述衬底的第二表面的一部分去除以通过所述第二表面暴露所述第一介电层的一部分，所述第二表面与所述第一表面相对；
将第三介电层放置在所述衬底的所述第二表面和所述第一介电层的所述暴露部分上；
去除所述第三介电层的一部分以通过所述第三介电层的剩余部分暴露所述第一介电层的一部分；以及
去除所述第一介电层的所述暴露部分，并通过所述衬底的所述第二表面和所述第三介电层的所述剩余部分暴露所述第二导电层的一部分。
12.根据权利要求11所述的方法，其进一步包括：去除所述孔外的所述第二介电层的一部分以暴露所述第二导电层。
13.一种半导体装置，其包括：
衬底，其具有第一表面和第二表面，所述第二表面与所述第一表面相对；
接合垫，其位于所述衬底的所述第一表面上；
贯穿晶片互连结构，其靠近所述接合垫并从所述第一表面延伸到所述第二表面，
所述贯穿晶片互连包括：
第一导电材料，其形成在所述接合垫的顶部表面上；
第二导电材料，其起始于所述第一导电材料的顶部表面上并从所述衬底的所述第一表面延伸到所述衬底的所述第二表面，其中通过所述衬底的所述第一表面暴露所述第二导电材料的第一部分，且通过所述衬底的所述第二表面暴露所述第二导电材料的第二部分；
第一介电材料，其设置在所述第二导电材料与所述衬底之间，且从所述衬底的所述第二表面延伸到所述导电材料的所述第一部分；以及
第二介电材料，其设置在所述第二导电材料的一部分上，且展示出界定从所述第一表面朝向所述第二表面延伸的盲孔的表面。
14.根据权利要求13所述的半导体装置，其进一步包括覆盖所述衬底的所述第二表面的至少一部分的介电层。
15.根据权利要求14所述的半导体装置，其中覆盖所述第二表面的至少一部分的所述介电层包括ParyleneTM聚合物、玻璃增强聚酰亚胺聚合物、PBO、BCB、介电环氧树脂、低硅烷氧化物、二氧化硅和氧化铝中的至少一者。
16.根据权利要求13所述的半导体装置，其进一步包括设置在所述导电材料的所述第二部分上的第三导电材料。
17.根据权利要求16所述的半导体装置，其中所述第三导电材料包括选自由以下各物组成的群组的材料：镍、氮化钛、钛、多晶硅、钯、锡、钽、钨、钴、铜、银、铝、铱、金、钼、铂、镍-磷、钯-磷、钴-磷及其任何组合。
18.根据权利要求13所述的半导体装置，其进一步包括设置在由所述第二介电材料的所述表面界定的所述盲孔中的填充物材料。
19.根据权利要求18所述的半导体装置，其中所述填充物材料选自由以下各物组成的群组：镍、氮化钛、钛、氮化硅、多晶硅、钯、锡、铅、钽、钨、钴、铜、银、铝、铱、金、钼、铂、镍-磷、钯-磷、钴-磷及其任何组合。
20.根据权利要求13所述的半导体装置，其中所述第二导电材料包括选自由以下各物组成的群组的材料：镍、氮化钛、钛、氮化硅、多晶硅、钯、锡、钽、钨、钴、铜、银、铝、铱、金、钼、铂、镍-磷、钯-磷、钴-磷、导电性聚合物及其任何组合。
21.根据权利要求13所述的半导体装置，其中所述第一介电材料包括选自由以下各物组成的群组的材料：低硅烷氧化物、ParyleneTM聚合物、PBO、BCB、二氧化硅、氧化铝、原硅酸四乙酯、旋涂玻璃、热氧化物、富铝氧化物、氮化硅、氧氮化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃及其任何组合。
22.根据权利要求13所述的半导体装置，其中所述第二介电材料包括选自由以下各物组成的群组的材料：低硅烷氧化物、ParyleneTM聚合物、PBO、BCB、二氧化硅、氧化铝、原硅酸四乙酯、旋涂玻璃、热氧化物、富铝氧化物、氮化硅、氧氮化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃及其任何组合。
23.根据权利要求13所述的半导体装置，其中所述衬底包括选自由以下各物组成的群组的材料：硅、砷化镓、磷化铟、多晶硅、绝缘体上硅、陶瓷上硅、玻璃上硅、蓝宝石上硅、聚合物及其任何组合。
24.根据权利要求13所述的半导体装置，其中所述贯穿晶片互连具有约150μm或更大的贯穿衬底长度。
25.根据权利要求13所述的半导体装置，其中所述贯穿晶片互连具有约15μm或更大的横截面宽度。
26.根据权利要求18所述的半导体装置，其中所述填充物与所述第二导电材料电连接。
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