CN101315928A

CN101315928A - 具有单元金氧半组件的集成电路的布局方法

Info

Publication number: CN101315928A
Application number: CNA2007101953813A
Authority: CN
Inventors: 庄学理; 郑光茗; 徐振斌; 郑钧隆; 梁孟松
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2007-05-30
Filing date: 2007-12-17
Publication date: 2008-12-03
Anticipated expiration: 2027-12-17
Also published as: TW200847396A; US20120286368A1; CN101315928B; US8803202B2; TWI351754B; US20080296691A1; US8237201B2

Abstract

本发明涉及一种半导体结构，其包含排列为多个列及多个行的单元金氧半(MOS)组件的一数组。每一单元MOS组件包含安排于一列方向的一主动区域以及安排于一行方向的一栅极电极。半导体结构还包含在数组中的一第一单元MOS组件以及在数组中的一第二单元MOS组件，其中第一及第二单元MOS组件的主动区域具有不同的导电型式。

Description

具有单元金氧半组件的集成电路的布局方法

技术领域

本发明涉及一种半导体组件，特别是，涉及一种金氧半(metal-oxide-semiconductor)组件的布局设计及制造。

背景技术

金氧半(MOS)组件为当前集成电路的关键组件。为满足速度不断增加的需求，MOS组件的驱动电流必须不断的增大。由于MOS组件的驱动电流与其栅极(闸极)宽度成比例，MOS组件优选具有较大的宽度。

此外，有更多的功能需要整合进入单一半导体芯片，因此需要形成更多的半导体组件于其中。因此，半导体组件需要不断地变小，且组件密度需要不断地提高。较小组件及较高驱动电流的要求使得集成电路的设计越来越复杂。举例来说，高组件密度造成叠对范围(overlay windows)(即不同光罩间的可允许失准[misalignment])降低，因此小失准便可能造成组件故障。

在使用鳍式场效晶体管(Fin field-effect transistors，FinFET)时，叠对范围的减少更加严重，FinFET广泛地用以增加驱动电流。FinFET包含具有一顶表面及两侧壁的鳍状物，及在顶表面及侧壁两者上的栅极。因此，因为FinFET的侧壁也用来传导电流，所以FinFET具有增大的等效栅极宽度。然而，由于形成及隔离鳍状物的制程步骤，使得FinFET在设计上有更高的需求。特别是，FinFET具有小的鳍状物。因此，很难将接触正确地对准鳍状物。

此外，传统MOS组件的形成需要产生客制化的主动区域与栅极电极，因此主动区域、浅沟槽隔离(STI)区域、与栅极电极变成控制组件效能的一个重要因素。

因此，需要新的制造方法及半导体组件结构，以简化集成电路的设计。

发明内容

根据本发明的一方面，提供了一种半导体结构，其包含排列为多个列及多个行的单元金氧半(MOS)组件的数组。每一单元MOS组件包含安排于列方向的主动区域，及安排于行方向的栅极电极。半导体结构还包含于数组中的第一单元MOS组件，以及于数组中的第二单元MOS组件，其中第一及第二单元MOS组件的主动区域具有不同的导电型式。

根据本发明的另一方面，提供了一种半导体结构，其包含排列为多个列及多个行的相同单元金氧半(MOS)组件的数组，其中每一单元MOS组件包含安排于第一方向的主动区域，其中第一方向选自列方向及行方向；以及安排于与第一方向垂直的第二方向的栅极电极。半导体结构还包含于数组中的第一单元MOS组件，及邻近第一单元MOS组件的第二单元MOS组件，其中第一及第二单元MOS组件沿第二方向排列；第一接触，电连接第一及第二单元MOS组件的源极；以及第二接触，电连接第一及第二单元MOS组件的漏极，其中第一及第二单元MOS组件的栅极为电连接。

根据本发明的又一方面，提供了一种半导体结构，其包含第一数组及实质上相同于第一数组的第二数组，其中第一及第二数组包含排列为多个列及多个行的相同单元金氧半(MOS)组件。每一单元MOS组件包含安排于第一方向的主动区域，其中第一方向为选自列方向及行方向；以及安排于与第一方向垂直的第二方向的栅极电极。半导体结构还包含于第一数组中的第一多个个接触，以及于第二数组中的第二多个个接触，其中第一多个个接触实质上与第二多个个接触有不同的安排。

根据本发明的再一方面，提供了一种形成半导体结构的方法，包含形成于多个列及多个行中的单元金氧半(MOS)组件的数组。每一单元MOS组件包含安排于列方向的主动区域，及安排于行方向的栅极电极。此方法还包含形成于数组中的第一单元MOS组件的第一源极/漏极(汲极)区域，以及于数组中的第二单元MOS组件的第二源极/漏极区域；以第一杂质布植第一源极/漏极区域；以及以与第一杂质的导电型式相反的第二杂质布植第二源极/漏极区域。

根据本发明的再一方面，提供了一种形成半导体结构的方法，包含提供布局库(layout library)，用以形成包含相同单元金氧半(MOS)组件的数组，其中单元MOS组件排列为多个列及多个行，且其中每一单元MOS组件包含安排于列方向的主动区域，以及安排于行方向的栅极电极。此方法还包含使用布局库以形成第一数组；使用布局库以形成与第一数组分离的第二数组；形成第一多个个接触于第一数组，以形成第一电路；以及形成第二多个个接触于第二数组，以形成第二电路，其中第一多个个接触实质上与第二多个个接触有不同的安排。

本发明的有利特征包含降低形成集成电路的复杂性、改善形成接触的正确性、及降低负载效应(loading effects)。

附图说明

为了更完整地了解本发明及其优点，可参考以上描述及所附图式，其中：

图1至图5描述制造本发明一实施例的中间阶段；

图6描述本发明一实施例，其中两集成电路为使用具有相同单元MOS组件的相同数组而形成；以及

图7描述本发明一实施例，其中两数组中的主动区域具有不同方位。

符号说明

10主动区域 12栅极电极

14单元MOS组件 16色缘区域

18接触 20接触

22最低金属化层 24介电层

26第一金属化层 32接触传感器

34接触传感器 36接触传感器

具体实施方式

优选实施例的制造及使用将于以下做更详细的讨论。然而，应了解到本发明提供许多可应用的发明概念，其可具体化于特定内文的多种变化中。所讨论的特定实施例仅用以描述制造及使用本发明的特定方式，而非用以限定本发明范畴。

本发明提供一种新颖的半导体结构及其形成方法。本文描述了制造本发明优选实施例的中间阶段。优选实施例的变化及操作也做了讨论。在本发明的各种视图及描述性实施例中，类似的组件符号用以表示类似组件。

图1描述半导体结构的上视图，其包含单元金氧半(MOS)组件14的一数组。整篇描述中，单元MOS组件包含主动区域(源极及漏极区域形成于其中)、栅极介电质、栅极电极、与栅极间隙壁。然而，连接至栅极电极及源极/漏极区域的接触并不视为单元MOS组件的一部分。数组具有M列及N行，其中M与N为大于1的整数。优选地，每一整数M及N为大于4，更优选为大于约16，又更优选为大于约256。数组中每一单元MOS组件可根据其列及行的号码来描述。举例来说，在i列及j行中的MOS组件可表示为14(i，j)。此外，数组中单元MOS组件的特征可使用单元MOS组件的个别列及行的号码来描述。

数组中的每一单元MOS组件具有主动区域及在主动区域上方的栅极电极，其中主动区域与栅极电极可分别表示为10(i，j)及12(i，j)，其假设i及j分别为单元MOS组件的列及行号码。

在整篇描述中，单元MOS组件的栅极长度方向定义为列方向或图1中的X方向，而栅极宽度方向定义为行方向或Y方向。然而，本领域技术人员可了解到，列方向及行方向的定义是可交换的。因此，数组中所有主动区域安排于X方向，而数组中的所有栅极电极安排于Y方向。主动区域通过绝缘区域16(例如浅沟槽隔离(STI)区域或场氧化物)而彼此隔离。优选地，没有其它主动区域存在于主动区域10之间。

数组中的单元MOS组件14可为平面MOS组件(参考图3A)或鳍式场效晶体管(FinFET，参考图3B)。然而，数组中的所有单元MOS组件14优选为相同的，亦即所有MOS组件14皆为平面组件或所有MOS组件14皆为FinFET。

在本发明第一实施例中，单元MOS组件14在尺寸上彼此实质上相同。单元MOS组件14的主动区域与栅极电极在长度及宽度上彼此相同。在其它实施例中，某些单元MOS组件14的主动区域与相同数组中的其它单元MOS组件14不同。在一示范性实施例中，列2中主动区域10的宽度与列1中的主动区域不同。这样的安排在某些集成电路中是有利的。举例来说，在双端口静态随机存取内存单元中，下拉(pull-down)晶体管的宽度可能需要是上拉(pull-up)晶体管的两倍。因此，列1可用以形成上拉晶体管，而列2可用以形成下拉晶体管。优选地，在相同列(或行)中的单元MOS组件14彼此相同，且可与其它列(或行)中的单元MOS组件14不同。在又一其它实施例中，数组可划分为一个以上的次数组，相同数组中的单元MOS组件在尺寸上彼此相同。然而，在不同次数组之间，主动区域与栅极电极的尺寸可不相同。

图2描述接触18及20的形成，其分别连接单元MOS组件的源极/漏极区域与栅极。本发明实施例的有利特征为数组中的单元MOS组件可轻易地连接，以形成具有较大驱动电流的MOS组件。例如，MOS组件14(1，1)及14(2，1)以其个别的栅极互连、源极互连、及漏极互连而并联。因此，MOS组件14(1，1)及14(2，1)作用为单一MOS组件，且产生的MOS组件的驱动电流为两倍于每一单元MOS组件14(1，1)及14(2，1)的驱动电流。类似地，单元MOS组件14(1，2)、14(2，2)、及14(3，2)的个别栅极、源极及漏极相互连接，其形成具有三倍的每一单元MOS组件驱动电流的MOS组件。有利地，因为流经所连接的单元MOS组件的电流通过接触18分布至单元MOS组件，其相较于主动区域具有显着较高的导电率，因此电流分布更均匀，且电流拥塞现象也显着减少。

在优选实施例中，用以结合单元MOS组件与较大MOS组件的接触18及20在整个数组中安排在相同的方向(Y方向)。有利地，用以形成接触的Y方向的叠对范围(其为Y方向上的最大可允许失准)实质上已提升。图2清楚地显示Y方向中的失准不太可能造成问题。

MOS组件14(5，2)为没有互连至其它MOS组件的单一MOS组件的范例。因此，其驱动电流低于所互连的MOS组件。应了解，在集成电路中，可能需要具有不同驱动电流的MOS组件。本发明实施例有利地提供了用以轻易地设计具有不同驱动电流的MOS组件的弹性。连接至单一单元MOS组件14的栅极的接触可直接地形成于栅极电极之上(如接触20(5，2))或形成于栅极电极侧边(如接触20(M，2))。请注意，某些单元MOS组件(如14(3，N-1))并不具有连接的接触，因此这些单元MOS组件本质上为备用(dummy)MOS组件。

有利地，接触18为棒型(bar-shaped)接触，因此具有相对较大尺寸。因为接触的长宽比随着集成电路尺寸的缩小而不断地增加，因此要形成接触开口更加地困难。因此，能够增加接触的尺寸成为一个期望的要素。

图3A及3B为图2所示结构的剖面图，此剖面图为横跨线A-A’的平面。在图3A所示的实施例中，单元MOS组件为平面MOS组件，因此主动区域10的顶表面与绝缘区域16的顶表面实质上为同一水平面。接触18与两个相邻MOS组件的主动区域10互相连接。接触18形成于介电层24，而接触18的顶表面与第一金属化层26(一般表示为M1)交界。为了简化，源极/漏极硅化区域并未显示。

在图3B所示实施例中，单元MOS组件为FinFETs，因此主动区域10提升至绝缘区域16的顶表面之上，而形成鳍状物。接触18与邻近单元MOS组件的鳍状物互连。

然主动区域10的连接，不只可经由接触18达成，还可如图3C所示，由最低金属化层22(一般表示为M0)来连接主动区域10。图3C中，接触18于此剖面虽显示与最低金属化层22有相近宽度，然可依制程需求调整。主动区域10的连接，还可如图3D所示，藉第一金属化层26达成，亦即只要能依需求连接主动区域10的导电层，都可能用于本发明。

图4A为图2所示结构的剖面图，其中此剖面图为横跨线B-B’的平面。图中显示接触20横跨邻近单元MOS组件的栅极12。然邻近单元MOS组件的栅极12还可如图4B所示，通过最低金属化层22来连接。图4B中，接触20于此剖面虽显示与最低金属化层22有相近宽度，然可依制程需求调整。此外，邻近单元MOS组件的栅极12彼此的连接，还可如图4C所示，藉第一金属化层26达成，亦即只要能依需求连接邻近单元MOS组件的栅极12的导电层，都可能用于本发明。然而，本领域技术人员可了解到，有许多用以制造连接至单元MOS组件的接触的其它方法，且这些方法都包含在本发明的范畴内。

图5显示形成电路的接触的连接(以下称为接触传感器(pickup))。本发明实施例适合用以形成各种类型的集成电路，包含逻辑电路、内存电路、及类似者。接触传感器可穿过形成于金属化层中的金属线及介层孔而制造。在一示范性实施例中，以互连单元MOS组件14(1，1)及14(2，1)形成的MOS组件为PMOS组件，而以互连单元MOS组件14(3，1)及14(4，1)形成的MOS组件为NMOS组件。因此，金属线30可形成于金属化层M1中以互连接触18，其接着连接至PMOS组件及NMOS组件的主动区域。所形成的MOS组件对广泛地用于反相器及静态随机存取内存(SRAM)胞。

类似地，接触传感器32形成以互连两个MOS组件，其每一包含三个互连单元MOS组件。接触传感器34描述两个MOS组件的栅极可如何连接。接触传感器36可连接至数组外的半导体组件。

在本发明一实施例中，数组中的主动区域10根据想要的MOS组件导电型式而以p型杂质或n型杂质布植。例如，主动区域10(1，1)及10(2，1)为p型，而主动区域10(3，1)及10(4，1)为n型。在另一实施例中，数组划分为次数组(类似图6所示结构)，且每一次数组以一种类型的杂质布植。在另一其它实施例中，不同列或行中的单元MOS组件以具有不同导电型式的杂质布植。接触传感器制作于次数组及/或列/行之间，以形成集成电路。在一示范性实施例中，p型次数组及/或列/行以及n型次数组及/或列/行交替地设置，使得接触传感器的长度可降低。在又一其它实施例中，半导体芯片包含多个个数组，其每一具有一导电型式。

本发明实施例容许集成电路在设计上的弹性。有利地，设计者不需要客制化主动区域与栅极电极的形状、尺寸、及方位来符合不同驱动电流的需求。相反地，图1所示结构可作为标准数据库，其可加入不同集成电路的设计中。要设计具有不同功能的不同的集成电路，设计者只需改变接触及接触传感器的设计(如图2及5所示)。因此，用以形成不同集成电路的主动区域、STI区域、与栅极电极的光罩是相同的。这大大地降低了设计的复杂度及设计成本。可了解到，本发明实施例可应用至不同半导体芯片的设计，即使半导体芯片的电路不同。因此，两个半导体芯片可具有实质上相同的单元MOS组件的数组，但有不同的电路及功能。

为满足不同的设计需求，半导体芯片可包含不同数量的数组。可使用本质上相同于前面段落所讨论的规格来设计每一数组。图6描述两个示范性数组：数组1及数组2。在一实施例中，数组1及数组2中的主动区域与栅极电极相同。然而，数组1及2形成不同的集成电路，其通过形成不同的接触及接触传感器而达成。在另一实施例中，数组1与数组2具有不同数量的列及/或行。

图7描述又一实施例，其中数组1及数组2具有不同方位，即数组1中的主动区域安排于X方向，而数组2中的主动区域安排于Y方向。在另一实施例中，整体芯片中的集成电路实质上由数组形成，尽管数组可具有接触及接触传感器设计、数组尺寸、布植类型、及/或方位的不同组合。

由于本发明实施例中的主动区域与栅极电极为高度上一致，因此形成主动区域与栅极电极的图案负载效应实质上将消除。因为主动区域与栅极电极的标准数据库可在不同的电路及不同的芯片中再使用，因此也可节省用在安排主动区域与栅极电极所耗费的设计成本。另一个有利的特征为不需考虑负载效应且不需路由栅极电极及主动区域，单元MOS组件可紧密地间隔，因此提高组件密度。

虽然已详细描述本发明及其优点，但应了解，在不偏离由权利要求所界定的本发明的精神及范畴下，可做出许多修改、替代及变更。此外，本应用的范畴并不限于说明书中所描述的制程、机器、制造、及物质、手段、方法及步骤的组合的特定实施例。本领域技术人员可由本发明的揭露轻易地了解到，与在此所描述的对应实施例执行实质上相同的功能或是达到实质上相同的结果的制程、机器、制造、及物质、手段、方法及步骤的组合，不论是现存或是以后将发展出来的，皆可根据本发明而使用。因此，权利要求用以包含这类制程、机器、制造、及物质、手段、方法及步骤的组合于其范畴内。

Claims

1.一种半导体结构，包含：

排列为多个列及多个行的单元金氧半(MOS)组件的数组，其中每一所述单元MOS组件包含：

安排于列方向的主动区域；以及

安排于行方向的栅极电极；

于所述数组中的第一单元MOS组件；以及

于所述数组中的第二单元MOS组件，其中所述第一及第二单元MOS组件的主动区域具有不同的导电型式。

2.根据权利要求1所述的半导体结构，其中在所述数组中的所述单元MOS组件的主动区域通过绝缘区域而彼此隔离，且其中实质上没有主动区域存在于所述单元MOS组件的所述主动区域之间。

3.根据权利要求1所述的半导体结构，其中所述数组包含第三单元MOS组件及第四单元MOS组件于相同的行且彼此紧邻，且其中所述半导体结构还包含：

第一接触，电连接所述第三及所述第四单元MOS组件的源极；以及

第二接触，电连接所述第三及第四单元MOS组件的漏极，其中所述第三及第四单元MOS组件的栅极为电连接。

4.根据权利要求3所述的半导体结构，其中所述数组还包含第五单元MOS组件于相同的行且紧邻所述第四单元MOS组件，且其中所述半导体结构还包含：

第三接触，电连接所述第四及第五单元MOS组件的源极；以及

第四接触，电连接所述第四及第五单元MOS组件的漏极，其中所述第三、第四、及第五单元MOS组件的栅极为电连接。

5.根据权利要求1所述的半导体结构，还包含与所述数组相同的额外数组，其中在所述额外数组中的接触及接触传感器实质上不同于在所述数组中的接触及接触传感器，且其中所述数组及所述额外数组形成不同的集成电路。

6.一种半导体结构，包含：

排列为多个列及多个行的相同单元金氧半(MOS)组件的数组，其中每一所述单元MOS组件包含：

安排于第一方向的主动区域，其中所述第一方向选自列方向及行方向；以及

安排于与所述第一方向垂直的第二方向的栅极电极，其中所述第二方向选自所述列方向及所述行方向；于所述数组中的第一单元MOS组件；

邻近所述第一单元MOS组件的第二单元MOS组件，其中所述第一及第二单元MOS组件沿所述第二方向排列；

第一接触，电连接所述第一及第二单元MOS组件的源极；以及

第二接触，电连接所述第一及第二单元MOS组件的漏极，其中所述第一及第二单元MOS组件的栅极为电连接。

7.一种半导体结构，包含：

第一数组；

实质上相同于所述第一数组的第二数组，其中所述第一及第二数组每一包含排列为多个列及多个行的相同单元金氧半(MOS)组件，且其中在所述第一及第二数组中的每一所述单元MOS组件包含：

安排于与所述第一方向垂直的第二方向的栅极电极，其中所述第二方向选自所述列方向及所述行方向；

于所述第一数组中的第一多个接触；以及

于所述第二数组中的第二多个接触，其中所述第一多个接触实质上与所述第二多个接触有不同的安排。

8.根据权利要求7所述的半导体结构，其中所述第一及第二数组位于相同的半导体芯片中，在所述第一数组中的所述单元MOS组件的所述主动区域安排于垂直在所述第二数组中的所述单元MOS组件的所述主动区域的方向。

9.根据权利要求7所述的半导体结构，在所述第一数组中的主动区域具有与在所述第二数组中的主动区域相反的导电型式。

10.根据权利要求7所述的半导体结构，其中所述第一数组包含第一单元MOS组件，且所述第二数组包含具有与所述第一单元MOS组件相同的列数目及行数目的第二单元MOS组件，且其中所述第一及第二单元MOS组件具有相反的导电型式。