CN101335261A - 层叠集成电路及半导体元件 - Google Patents

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Abstract

一种层叠集成电路，包括：第一半导体裸片，具有前侧和后侧，第一半导体裸片包含元件；硅直通孔，穿过衬底和第一半导体裸片的前侧绝缘层；层间介电层，位于第一半导体裸片的前侧上，层间介电层具有实体连接硅直通孔的前侧的接触插塞和位于接触插塞与硅直通孔之间的界面；金属间介电层，位于层间介电层上，金属间介电层具有电性连接接触插塞的接合垫；第二半导体裸片，在接合垫上，连接第一半导体裸片；金属层，位于第一半导体裸片的背面上，该金属层包括：背面介电层，位于该背面之上；以及蚀刻停止层，位于背面介电层的上方；金属层具有电性连接该硅直通孔的背面的背面接触垫。本发明可解决热耗散问题，为设计半导体装置提供更多弹性。

Description

层叠集成电路及半导体元件
技术领域
本发明涉及一种集成电路的制造方法，且特别涉及一种形成于接触插塞(contact)工艺前的硅直通孔(through silicon via；TSV)。
背景技术
一般而言，集成电路的操作速度受到芯片上相互连接的元件间的最远间隔距离影响。然而，三维(3D)结构的电路布局已显示出可显著地降低芯片上元件之间的通信路径长度(communication path length)，原因在于，三维结构电路布局所提供的多个材料层间的垂直距离可远小于个别材料层的芯片宽度。因此，一般可利用垂直层叠电路层来提高整体芯片的操作速度，其中晶圆接合法(wafer bonding)为一种用以形成此层叠电路层的方法。
晶圆接合工艺是一种将已形成集成电路的两个或多个半导体晶圆连接在一起的工艺。一般而言，各晶圆可利用外部氧化层直接接合或借助添加粘着层(adhesive)至层间介电层的方式而连接在一起。上述晶圆接合后，可产生三维层叠结构的晶圆。随后，将此层叠结构切割成层叠裸片(stacked die)，且各个独立的层叠裸片皆具有多层集成电路。除了一般已知3D电路系统(three-dimensional circuitry)可增加操作速度之外，晶圆层叠结构还提供其他潜在的效益，包括工艺参数(factor)的改善、较低的制造成本(lower cost)，以及通过系统单芯片解决方案(SOC solution)可产生更高的集成度。为了将各种元件整合至各个层叠裸片之内，因此，需在各垂直材料层之间提供导线(conductor)，以电性连接各种元件。一般而言，硅直通孔为多个内部已填入导电材料的直通孔(via)，且此TSV完全穿过硅芯片材料层，并与其他的TSV和接合材料层的导线相连。
通常TSV形成于接触插塞工艺之后，或甚至形成于顶部金属化工艺(topmetallization process)之后。例如，在美国专利编号6,642,081的Patti(以下简称Patti)的专利和美国专利编号6,871,25的Morrow(以下简称Morrow)等人的专利中，已提出此种后工艺(post-process)方法。Patti提出一种在顶部金属化工艺后形成TSV的方法，而Morrow则提出一种在第一接触插塞或内连接结构(interconnect structure)的形成步骤之后，形成TSV的方法。然而，由于蚀刻工艺和设计上的限制，通常会使得上述直通孔的密度较低，此为在接触插塞或内连接结构的形成步骤之后，形成TSV的缺点。此外，通常蚀穿金属层的工艺不利于特别致密的TSV。另外，由于上述工艺会蚀穿(etchthrough)金属层和直通孔区，因此，上述直通孔的设计会受限于已设置的金属层和接触插塞区的结构。因此，设计者通常需沿着现有的金属层和接触插塞区来设计上述TSV的网状结构。然而，上述设计上的限制和密度的限制，可能会产生连接、接触和可靠度的问题。
此外，有限的可利用的热耗散(thermal dissipation)是对目前TSV系统及其制造方法的额外的限制。例如，Patti和Morrow所公开的TSV工艺中的TSV结构形成于接触插塞和金属化工艺之后。然而，因为接触插塞和金属层已设置在适当的位置，所以一般所设计的TSV将会占据晶圆面积。因此，需要有一种能够解决热耗散问题的TSV结构。
发明内容
本发明提供一种层叠集成电路，包括：第一半导体裸片，具有前侧和后侧，且所述第一半导体裸片包含一个或多个元件；一个或多个硅直通孔，穿过衬底和所述第一半导体裸片的前侧绝缘层；层间介电层，位于所述第一半导体裸片的前侧上，所述层间介电层具有界面和至少一个接触插塞，其中所述至少一个接触插塞实体连接所述一个或多个硅直通孔的前侧，所述界面位于所述至少一个接触插塞与所述一个或多个硅直通孔之间；金属间介电层，位于所述层间介电层上，其中所述金属间介电层具有至少一个接合垫，所述至少一个接合垫电性连接所述至少一个接触插塞；第二半导体裸片，位于所述至少一个接合垫上，连接所述第一半导体裸片；金属层，位于所述第一半导体裸片的所述背面上，其中所述金属层包括：至少一个背面介电层，位于所述背面之上；以及蚀刻停止层，位于所述至少一个背面介电层其中之一的上方；其中所述金属层具有至少一个背面接触垫，所述至少一个背面接触垫电性连接所述一个或多个硅直通孔的背面。
上述层叠集成电路还可包括：一个或多个导线，位于所述一个或多个硅直通孔与所述一个或多个元件之间。
上述层叠集成电路中，所述至少一个接触垫可对准相对应的所述一个或多个硅直通孔。
本发明又提供一种半导体元件，包括：衬底，所述衬底具有前侧和后侧，且所述衬底包括一个或多个集成电路元件；至少一个硅直通孔，穿过所述衬底，自所述前侧延伸至所述后侧，且延伸至所述后侧上方；层间介电层，位于所述衬底的所述前侧上，其中所述层间介电层包括界面和一个或多个接触插塞，其中所述一个或多个接触插塞连接所述至少一个硅直通孔，所述界面位于所述一个或多个接触插塞与所述至少一个硅直通孔之间；金属间介电层，位于所述层间介电层上，其中所述金属间介电层包括一个或多个接合垫，所述一个或多个接合垫连接所述一个或多个接触插塞；以及保护层，位于所述衬底的后侧上，其中所述保护层包括阻障层和一个或多个后侧接触垫，所述一个或多个后侧接触垫连接所述至少一个硅直通孔。
上述半导体元件中，所述一个或多个接触插塞可对准相对应的所述至少一个硅直通孔。
上述半导体元件还可包括：绝缘层，位于所述衬底的前侧与所述层间介电层之间，其中所述至少一个硅直通孔穿过所述绝缘层而延伸。
本发明还提供一种半导体元件，包括：一个或多个层叠裸片，每个所述层叠裸片具有整合于其中的一个或多个装置；至少一个硅直通孔，位于至少一个层叠裸片中，其中每个硅直通孔自至少一个层叠裸片的衬底的前侧穿过所述衬底的后侧，且其中所述至少一个硅直通孔延伸突出于所述后侧；前侧介电层，位于每个层叠裸片的所述衬底的前侧上；后侧介电层，位于所述至少一个层叠裸片的衬底的后侧上，且所述后侧介电层包括蚀刻停止层；一个或多个接触插塞，位于所述前侧介电层和所述后侧介电层之中，其中所述一个或多个接触插塞电性连接所述至少一个硅直通孔和界面，其中所述界面位于所述一个或多个接触插塞与所述至少一个硅直通孔之间，且所述一个或多个层叠裸片借助所述一个或多个接触插塞而相互连接。
上述半导体元件中，所述一个或多个接触插塞可对准所述硅直通孔。
上述半导体元件中，所述蚀刻停止层可包括选自下列群组的材料，所述群组由二氧化硅、氮化硅、碳化硅或氮氧化硅组成。
上述半导体元件还可包括：一个或多个额外的介电层，形成于所述蚀刻停止层上。
本发明的TSV结构能够解决热耗散问题，可为半导体装置的设计提供更多的弹性。
附图说明
图1A至图1M为按照本发明的一实施例所制造的晶圆的剖面图，其中此晶圆具有TSV。
图2为按照本发明的一实施例所制造的晶圆的剖面图，且此晶圆具有多个直通孔，上述多个直通孔形成于衬底和介电层中。
图3为按照本发明的一实施例所制造的晶圆的剖面图，且此晶圆具有多个直通孔，上述多个直通孔形成于衬底和TSV介电层中。
图4为按照本发明的一实施例所制造的晶圆的剖面图，且此晶圆具有多个直通孔，上述多个直通孔形成于衬底和TSV介电层中。
图5A为按照本发明的一实施例所制造的晶圆的剖面图，且此晶圆具有多个直通孔，上述多个直通孔形成于衬底和介电层中。
图5B为按照本发明的一实施例所制造的晶圆的剖面图，且此晶圆具有多个直通孔。
图6A为剖面图，其示出一层叠晶圆。
图6B为剖面图，其示出另一层叠晶圆的剖面图。
图6C为剖面图，其示出按照本发明的一实施例的所制造的已接合的层叠晶圆的剖面图。
图7为流程图，其示出执行本发明的一实施例的步骤。
图8为流程图，其示出执行本发明的一实施例的步骤。
图9为流程图，其示出执行本发明的一实施例的步骤。
图10为流程图，其示出执行本发明的一实施例的步骤。
图11为流程图，其示出执行本发明的一实施例的步骤。
其中，附图标记说明如下：
10、11、30、40、50、600、601、605、608、612、616～晶圆；
12、60、61、62～层叠晶圆；
100、200、300、400、500～衬底；
102、124～绝缘层；
103、104、111、112、113、130、131～凹陷区；
105～衬底氧化层；
106～导线；
107、108、202、20、304、305、404、405、406、504、505～直通孔；
109～额外的绝缘层；
114、115、306、307、406、407、614、618～接触插塞；
120、121、132、133～接合接触垫；
122、123、506、507、510、511、613、617～接合垫；
119、126～金属间介电层；
101、602、603、604、609、610、611、615、619～装置；
127～金属绝缘层；
201、302、402、501～介电层；204、205～接触单元；
301、401、403～TSV介电层；
308～界面；
303～接触垫介电层；
502～背面绝缘层；
503～氧化层；
508、509、金属接合垫；
700、701、702、703、800、801、802、803、804、805、806、807、900、901、902、903、904、905、906、907、1000、1001、1002、1100、1101、1102、1103、1104、1105～步骤；
606、607～粘着层。
具体实施方式
本发明较佳实施例的制造与使用的说明详述如下，然而，值得注意的是，本发明提供许多可应用的发明概念并在特定的内文中广泛地具体说明。这些实施例仅以特定的附图阐述本发明的制造与使用，但不用以限制本发明的范围。
请参照图1A，其显示晶圆10的剖面图。晶圆10包括衬底100，一般而言，衬底100为硅(Si)，但也可为砷化镓(GaAs)、磷砷化镓(GaAsP)、磷化铟(InP)、砷铝化镓(GaAlAs)、磷化铟镓(InGaP)或类似的材料。在此图中，示出设置有装置101的衬底100的形成工艺。首先，如图1B所示，在晶圆10的衬底100上设置绝缘层102。在一实施例中，此绝缘层材料可为磷硅玻璃(PSG)。接着，如图1C所示，在晶圆10上实施蚀刻工艺，以形成直通孔凹陷区(via recesses)103和104。此外，为了避免任何导电材料渗入(leaking)晶圆10的电路系统中的任何有源部，随后在晶圆10上方的包括直通孔凹陷区103和104的材料层上沉积衬底绝缘层105，例如氮化硅(silicon nitride)或氧化层。
之后，如图1D所示，在晶圆10上沉积导电材料层，例如导线106。此导电材料层可包括各种材料，例如：铜、钨、铝、金、银或类似的材料。其中，导线106填满介层孔凹陷区103和104。接着，借助蚀刻工艺、化学机械研磨工艺(CMP)或类似的工艺，除去导线106剩余的部分。如图1E所示，在上述工艺后，晶圆10包括沉积于衬底100和绝缘层102中的直通孔(via)107和108。随后，如图1F所示，在绝缘层102的顶部沉积额外的绝缘层109，以形成结合的绝缘层110，使得直通孔107和108被包围于晶圆10内。
接着，如图1G所示，实施另一蚀刻工艺，以形成凹陷区111至113，凹陷区111至113分别穿过上述结合的绝缘层110，以给装置101、直通孔107和108提供接触窗(contact)。图1H示出在晶圆10之上沉积导电材料，且填入凹陷区111至113之后的剖面图。之后，借助除去工艺，例如化学机械研磨工艺，除去此导电层的一部份，以形成接触插塞114、115，以及与装置101接触的连接线(connector)118。
需注意的是，接触插塞114、115与直通孔107和108之间具有界面。此界面可为如图1H所示的直接连接接触插塞与直通孔之间的界面，但也可为如图3所示的间接连接接触插塞306、307与直通孔之间的界面，图3所示的接触插塞307例如通过界面308连接直通孔305。因此，本发明的各实施例并不仅限于在接触插塞与直通孔之间的直接连接界面。
如图1I所示，其显示接合接触垫(bonding contact)120和121的形成方法。首先，沉积金属间介电层(IMD)119，以将装置101与任何接合至晶圆10中的其他任何电路系统或装置隔绝。接着，蚀刻金属间介电层119，以在金属间介电层119内形成多个凹陷区(recess)。之后，在这些凹陷区内沉积导电材料，以形成接合接触垫120和121。随后除去或蚀刻上述由绝缘材料(insulation)或介电材料形成的金属间介电层119，以暴露出稍高于金属间介电层119的上部的接合接触垫120和121。
需注意的是，接合接触垫120和121并不限于设置在如图1I所示与接触插塞114和115相应的位置上。然而，接合接触垫120和121与接触插塞114和115之间的连接，可利用某些连接方法，例如利用重分配层(redistributionlayer)的连接方法、借助多个导线(conducting trace)的连接方法或类似的连接方法。
图1J示出将晶圆10和晶圆11相互层叠并接合的剖面图。晶圆11包括衬底125、绝缘层124和金属层间介电层(IMD)126。其中，金属层间介电层119和金属层间介电层126分别设置于晶圆10和晶圆11中，用以避免此两晶圆上的各种元件相互干扰。此外，如图1J所示，晶圆10和晶圆11在接合垫120-121和接合垫122-123上接合在一起，从而形成层叠晶圆(stackedwafer)12。
需注意的是，所有不同的装置、元件、连接线或类似的组成，均可整合至晶圆10和晶圆11之中。此外，在此所示出的装置或未示出的装置并不用以限制本发明的实施例。
图1K为按照本发明的一实施例制造的层叠晶圆12的剖面图。为了形成直通孔107和108的背面接触点(back-side contact point)，可利用工艺，例如蚀刻工艺、化学机械研磨工艺或类似的工艺，除去部分衬底100，以暴露出部分直通孔107和108，借以作为接触点(contact point)。除去部分衬底100之后，直通孔107和108会稍微突出衬底100。接着，如图1L所示，在层叠晶圆12的直通孔107和108的突出的边缘上方，沉积金属绝缘层127。金属绝缘层127包括位于衬底100背面的背面介电层、介于背面介电层与接触垫介电层之间的蚀刻停止层。随后，蚀刻金属绝缘层127，以形成凹陷区130和131。接着，请参照图1M，其示出实施金属化工艺，以形成接触垫(contact pad)132和133的形成方法。首先，在金属绝缘层127上沉积金属材料，例如铜、钨、铝或类似的金属材料。随后再蚀刻或除去此金属材料，以形成如图1M所示的层叠晶圆12。因此，在金属化工艺和接触垫132和133的形成步骤之前，已完全形成直通孔107和108。
需注意的是，为了简化并方便说明，在此仅示出少数的例如装置101的有源装置，以及例如直通孔107和108的直通孔。然而，本领域技术人员应可理解，实际上集成电路和层叠裸片结合而成的集成电路系统可包括数百万个或甚至数千万个或更多个有源装置。另外，这些互连结构的最上层的层间介电层中，可包括数十个或数百个导线。同样地，本领域技术人员应可理解，实际上各层叠裸片可包括许多的背面连接部(back-side connection)，且这些背面连接部可由导电的直通孔或导线(lead)等元件形成。
图2为按照本发明的一实施例制造的具有直通孔202和203，形成于衬底200和介电层201内的晶圆20的剖面图。晶圆20为形成直通孔202和203的方法的范例，其中直通孔202和203具有接触单元(contact set)204和205，接触单元204和205的宽度小于直通孔202和203的宽度，且可给直通孔202和203提供多个电子存取点(electrical access point)。
图3为按照本发明的一实施例制造的具有直通孔304和305，形成于衬底300和TSV介电层301内的晶圆30的剖面图。晶圆30为形成直通孔304和305的方法的范例，其中直通孔304和305具有界面308，此界面308位于直通孔304和305与接触插塞306和307之间。在此示出的实施例中，接触插塞306和307并未对准直通孔304和305。其中，界面308用以提供接触插塞306和307与直通孔304和305之间的电性连接。此外，晶圆30也包括位于TSV介电层301和接触垫介电层(contact dielectric layer)303之间的介电层302。
图4为按照本发明的一实施例制造的具有直通孔404和405，形成于衬底400和TSV介电层403内的晶圆40的剖面图。晶圆40为形成直通孔404和406的范例，其中直通孔404和406具有接触插塞406和407，接触插塞406和407与直通孔404和406具有相同的宽度。此外，晶圆40包括位于TSV介电层401与TSV介电层403之间的介电层402。
需注意的是，在本发明的额外的和/或替代的实施例中，可省略例如晶圆40的晶圆结构中的介电层402。
图5A为按照本发明的一实施例制造的具有直通孔504和505形成于衬底500和介电层501内的晶圆50的剖面图。晶圆50为形成直通孔504和505的方法的范例，其中直通孔504和505包括贯穿晶圆互连结构(through waferinternect structures)的前侧和后侧接触点。图5A所示实施例中，接合垫506和507是借助背面金属化工艺(back-side metallization)提供的。在此，将包括至少一个氧化绝缘层和蚀刻停止层或阻障层的背面绝缘层(back-sideinsulating layer)502减薄(thinned)，使接合垫506和507暴露出来且稍微突出于背面绝缘层502之上。此外，晶圆50的前侧也包括形成于氧化层503中的金属接合垫508和509，用以连接接合垫510和511。
图5B为按照本发明的一实施例制造的具有直通孔504和505的晶圆50的剖面图。在图5B所示晶圆50的实施例中，设置于后侧的背面绝缘层502与接合垫506和507高度相同。此外，将氧化层503减薄，以暴露出金属接合垫508和509，其中金属接合垫508和509稍微突出于氧化层503。
需注意的是，图2至图5B示出的各晶圆的实施例，用以提供可替代的直通孔、接触插塞和接合垫的形成方法，然而，其也可使用本发明的其他各种实施例形成。此外，在本发明的各种实施例中，也可使用选定的任何示出实施例的组合。另外，上述示出的实施例并不限于本发明的各种附加和/或替代的实施例的形成方法。
需进一步注意的是，在上述所示出的实施例中所描述的不同材料层，可依照制造者决定的所需功能或可利用性(availability)，而可包括各种不同的材料。举例而言，用以作为金属接合垫的金属材料，可为任何适当的金属或合金，例如铜、钨、铝、铝铜合金或类似的材料。另外，根据不同的介电层或绝缘层在使用上或功能上的需求，可使用任何上述的介电层，例如二氧化硅、氮化硅、碳化硅、氮氧化硅或类似的材料。本发明并不仅限于使用某一特定数量的化合物和材料。
需进一步注意的是，在上述所示出的实施例中的不同材料层或凹陷区，可利用各种已知的工艺来沉积或形成。举例而言，上述各种氧化层、介电层或其他的材料层，可借助化学气相沉积法(CVD)、原子层沉积法(ALD)或类似的工艺形成。另外，除去上述晶圆上的材料，可利用干式或湿式蚀刻工艺、化学机械研磨工艺(CMP)或类似的工艺来完成。并且，本发明并不限定仅可使用上述的任何单一方法来完成。
与目前用以形成半导体装置中的TSV的方法相比，按照本发明的各实施例形成的TSV可产生不同结构的直通孔。例如，若以现行的方法在金属层之后形成TSV，则上述接合垫的位置或配置(placement)需对应此TSV的位置，且在不同的位置上没有可利用的额外的导线线路可电性连接此TSV和接合垫。然而，如图1H和图8的步骤803所述，接触插塞是在这些TSV穿过上述衬底之后，才形成于层间介电层(ILD)中。因此，接合垫可设置在任何所想要的结构上，且穿过上述ILD中的接触插塞，电性连接至所选择的TSV上。换言之，此新颖的结构，可为半导体装置的设计提供更多的弹性。举例而言，在任何ILD层之前形成TSV，可允许设计者直接提供热耗散，而不需牺牲上述ILD和IMD形成后所剩下的空间。
因为现行方法的TSV形成于接触插塞或金属化工艺之后，所以多个单独的晶圆通常是借助氧化层的直接接合或借助形成于ILD层上的粘着层(adhensive)而连接在一起。一旦晶圆通过这些方法接合后，便可形成多个TSV，以提供晶圆材料层之间的电性连接。例如，图6A示出层叠晶圆60的剖面图。晶圆600至少包括设置于晶圆600上的装置602和603，晶圆601则至少包括装置604。当晶圆600和601相互连接，而形成叠层结构时，则晶圆600和601的氧化层会直接接合。随后，利用一种现行的TSV的形成方法，在上述接合工艺后形成TSV，以在晶圆600和601上的装置602-604之间产生电性连接。
图6B示出层叠晶圆61的剖面图。晶圆605至少包括装置609和610。此外，在晶圆605的ILD上形成粘着层606，以帮助晶圆605接合至晶圆608。另外，晶圆608至少包括装置611，且在装置611上已形成粘着层607。接着，借助晶圆605与晶圆608相互施加压力，以启始(initiate)粘着层606与粘着层607之间的接触。在此接合工艺后，随之制作TSV，以供上述新形成的层叠晶圆61的装置609-611之间电性连接。
图6C示出按照本发明的一实施例制造的已接合的层叠晶圆62的剖面图。晶圆612至少包括接合垫613，一般而言，其可按照图1A至图1M所描述的工艺形成。因此，接合垫613和接触插塞614形成电性连接，并且接合垫613也与装置615电性连接。晶圆616至少也包括接合垫617、接触插塞618和装置619。一般而言，这些元件也可按照图1A至图1M所描述的工艺形成。之后，借助将接合垫613和接合垫617直接接合，使得晶圆612和晶圆616连接成层叠晶圆62。如果接合垫613和接合垫617为相容的金属材料，则可能有助于其接合，因而形成牢固的实体接合(physical bond)且为特定(definite)且牢固的电性连接。因此，晶圆612和晶圆616相互牢固的实体接合和电性接合。
需注意的是，可选用多种不同的导电材料来形成本发明的各额外和/或替代的实施例的接合垫，以在这些接合垫之间形成上述的实体和电性接合。上述接合材料可为例如铜、钨、铜锡合金、金锡合金、铟金合金、铅锡合金或类似的材料。然而，本发明并不限于这些导电材料中的任一种或它们的简单组合。
图7为流程图，示出执行本发明的一实施例的步骤。首先，在步骤700中，在沉积层间介电层之前，先在第一晶圆中形成一个或多个凹陷区。这些凹陷区自上述晶圆的前侧表面以预定距离延伸至上述晶圆的后侧表面。接着进行步骤701，在上述凹陷区内沉积导电材料，例如铜、钨、铝或类似的材料，且此导电材料形成多个直通孔(through via)。之后，进行步骤702，在这些直通孔上方的晶圆的前侧表面上沉积上述层间介电层。其中，上述层间介电层可为例如二氧化硅、氮化硅、碳化硅、氮氧化硅或类似的材料。随后进行步骤703，在上述层间介电层中形成一个或多个接触插塞，其中某些选择的接触插塞与某些所选择的直通孔电性连接。
图8为流程图，其示出执行本发明的一实施例的步骤。首先，在步骤800中，在沉积层间介电层之前，先在第一晶圆中形成一个或多个凹陷区。这些凹陷区自上述晶圆的前侧表面以预定距离延伸至上述晶圆的后侧表面。接着，进行步骤801，即在上述凹陷区内沉积导电材料，例如铜、钨、铝或类似的材料，且此导电材料形成多个直通孔。之后，进行步骤802，即在这些直通孔上方的晶圆的前侧表面上沉积上述层间介电层。其中，上述层间介电层可为例如二氧化硅、氮化硅、碳化硅、氮氧化硅或类似的材料。随后进行步骤803，即在上述层间介电层中形成一个或多个接触插塞，其中某些选择的接触插塞与某些所选择的直通孔电性连接。在步骤804中，在上述层间介电层和接触插塞的上方沉积金属间介电层。在步骤805中，在上述金属间介电层中形成一个或多个接合垫，其中这些接合垫与上述的一个或多个接触插塞电性连接。在步骤806中，将这些接合垫与第二晶圆上的一个或多个接合面对准。在步骤807中，在上述接合垫与接合面之间形成接合材料，例如铜、钨、铜锡合金、金锡合金、铟金合金、铅锡合金或类似的材料。
图9为流程图，其示出执行本发明的一实施例的步骤。首先，在步骤900中，在沉积层间介电层之前，先在第一晶圆中形成一个或多个凹陷区。这些凹陷区自上述晶圆的前侧表面以预定距离延伸至上述晶圆的后侧表面。接着，进行步骤901，即在上述凹陷区内沉积导电材料，例如铜、钨、铝或类似的材料，且此导电材料形成多个直通孔。之后，进行步骤902，即在这些直通孔上方的前侧表面上沉积上述层间介电层。其中，上述层间介电层可为例如二氧化硅、氮化硅、碳化硅、氮氧化硅或类似的材料。随后进行步骤903，即在上述层间介电层中形成一个或多个接触插塞，其中某些选择的接触插塞与某些所选择的直通孔电性连接。在步骤904中，借助除去第一晶圆背面上的大量的衬底材料，在第一晶圆背面暴露出上述直通孔。步骤905为判定步骤，用以决定在上述第一晶圆背面暴露出来的直通孔是否需突出于上述晶圆。如果不需要，则进行步骤906，即除去与上述预定距离相等的衬底材料。如果需要，则进行步骤907，即除去大于上述的预定距离的衬底材料，以获得所需要的突出结构(protrusion)。
图10为流程图，示出执行本发明的一实施例的步骤。在步骤1000中，设置具有一个或多个接合垫的第一晶圆，第一晶圆的接合垫至少连接一个直通孔，以供第一晶圆上的一个或多个元件电性连接。在步骤1001中，相对于第一晶圆设置具有一个或多个接合垫的第二晶圆，第二晶圆的接合垫至少连接一个直通孔，以供此第二晶圆上的一个或多个元件电性连接。在步骤1002中，利用与上述接合垫电性相容的材料，例如铜、钨、金、铜锡合金、金锡合金、铟金合金、铅锡合金或类似的材料，将上述第一晶圆的接合垫与第二晶圆的接合垫接合在一起。
图11为流程图，示出执行本发明的一实施例的实施步骤。在步骤1100中，设置具有一个或多个接合垫的第一晶圆，第一晶圆的接合垫至少连接一个直通孔，以供此第一晶圆上的一个或多个元件电性连接。在步骤1101中，相对于第一晶圆设置具有一个或多个接合垫的第二晶圆，第二晶圆的接合垫至少连接一个直通孔，以供第二晶圆上的一个或多个元件电性连接。在步骤1102中，利用与上述接合垫电性相容的材料，例如铜、钨、金、铜锡合金、金锡合金、铟金合金、铅锡合金或类似的材料，将上述第一晶圆的接合垫与第二晶圆的接合垫接合在一起。在步骤1103中，除去上述第一晶圆背面上的部分衬底材料，以暴露出所连接的上述穿层插塞的背面。在步骤1104中，形成一个或多个背面接合垫，且这些背面接合垫与上述暴露出来的背面电性连接。在步骤1105中，利用上述材料，将第一晶圆的背面接合垫与额外的晶圆的接合垫接合在一起。
虽然以上已通过较佳实施例公开了本发明，然而其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内的条件下，应可做改动与修改，因此本发明的保护范围应以所附权利要求范围为准。

Claims (13)

1.一种层叠集成电路，包括：
第一半导体裸片，具有前侧和后侧，且所述第一半导体裸片包含一个或多个元件；
一个或多个硅直通孔，穿过衬底和所述第一半导体裸片的前侧绝缘层；
层间介电层，位于所述第一半导体裸片的前侧上，所述层间介电层具有界面和至少一个接触插塞，所述至少一个接触插塞实体连接所述一个或多个硅直通孔的前侧，所述界面位于所述至少一个接触插塞和所述一个或多个硅直通孔之间；
金属间介电层，位于所述层间介电层上，其中所述金属间介电层具有至少一个接合垫，所述至少一个接合垫电性连接所述至少一个接触插塞；
第二半导体裸片，位于所述至少一个接合垫上，连接所述第一半导体裸片；
金属层，位于所述第一半导体裸片的背面上，其中所述金属层包括：
至少一个背面介电层，位于所述背面之上；以及
蚀刻停止层，位于所述至少一个背面介电层其中之一的上方；
其中所述金属层具有至少一个背面接触垫，所述至少一个背面接触垫电性连接所述一个或多个硅直通孔的背面。
2.如权利要求1所述的层叠集成电路，还包括：
一个或多个导线，位于所述一个或多个硅直通孔与所述一个或多个元件之间。
3.如权利要求1所述的层叠集成电路，其中各个所述至少一个接触垫对准相对应的所述一个或多个硅直通孔中的一个。
4.一种半导体元件，包括：
衬底，所述衬底具有前侧和后侧，且所述衬底包括一个或多个集成电路元件；
至少一个硅直通孔，穿过所述衬底，自所述前侧延伸至所述后侧，且延伸至所述后侧的上方；
层间介电层，位于所述衬底的前侧上，其中所述层间介电层包括界面和一个或多个接触插塞，所述一个或多个接触插塞连接所述至少一个硅直通孔，所述界面位于所述一个或多个接触插塞与所述至少一个硅直通孔之间；
金属间介电层，位于所述层间介电层上，其中所述金属间介电层包括一个或多个接合垫，所述一个或多个接合垫连接所述一个或多个所述接触插塞；以及
保护层，位于所述衬底的后侧上，其中所述保护层包括阻障层和一个或多个后侧接触垫，所述一个或多个后侧接触垫连接所述至少一个硅直通孔。
5.如权利要求4所述的半导体元件，其中所述一个或多个接触插塞对准相对应的所述至少一个硅直通孔。
6.如权利要求4所述的半导体元件，还包括：
绝缘层，位于所述衬底的前侧与所述层间介电层之间，其中所述至少一个硅直通孔穿过所述绝缘层而延伸。
7.如权利要求4所述的半导体元件，还包括：
一个或多个导线，连接所述至少一个硅直通孔和所述一个或多个集成电路元件。
8.如权利要求4所述的半导体元件，其中所述一个或多个接触插塞的宽度为下列其中之一：
所述宽度等于所述硅直通孔的宽度；
所述宽度大于所述硅直通孔的宽度；以及
所述宽度小于所述硅直通孔的宽度。
9.如权利要求4所述的半导体元件，其中所述一个或多个接触插塞包括阵列。
10.一种半导体元件，包括：
一个或多个层叠裸片，每个所述层叠裸片具有整合于其中的一个或多个装置；
至少一个硅直通孔，位于所述至少一个层叠裸片中，其中至少一个硅直通孔自所述至少一个层叠裸片的衬底的前侧穿过所述衬底的后侧，且延伸突出于所述后侧；
前侧介电层，位于所述至少一个层叠裸片的衬底的前侧上；
后侧介电层，位于所述至少一个层叠裸片的衬底的后侧上，且所述后侧介电层包括蚀刻停止层；
一个或多个接触插塞，位于所述前侧介电层和所述后侧介电层之中，其中所述一个或多个接触插塞电性连接所述至少一个硅直通孔和界面，其中所述界面位于所述一个或多个接触插塞与所述至少一个硅直通孔之间，且所述一个或多个层叠裸片借助所述一个或多个接触插塞而相互连接。
11.如权利要求10所述的半导体元件，其中所述一个或多个接触插塞对准所述硅直通孔。
12.如权利要求10所述的半导体元件，其中所述蚀刻停止层包括选自下列群组的材料，所述群组由二氧化硅、氮化硅、碳化硅或氮氧化硅组成。
13.如权利要求10所述的半导体元件，还包括：一个或多个额外的介电层，形成于所述蚀刻停止层上。
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