CN101351848A - 用于非易失性存储器中经改进的编程检验操作的方法和装置 - Google Patents

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Abstract

在涉及交替地施加编程脉冲和检验所述编程的对非易失性存储器的编程过程中，当根据存储器单元的状态而将所述检验操作的一部分视为多余的且跳过所述部分时，可在所述编程检验部分中节省时间。优选地，在相对于用于在两个存储器状态之间进行分界的分界阈值电平的编程检验操作中，所述检验操作包含两个检验子循环的序列：第一子循环，其相对于在低于所述分界阈值电平的预定容限处的第一阈值电平而执行检验；以及第二子循环，其相对于与所述分界阈值电平相同的第二阈值电平而执行检验。与通常情况不同的是，所述第二子循环直到已检验到组中任何一个存储器单元超过所述第一阈值时才执行。

Description

用于非易失性存储器中经改进的编程检验操作的方法和装置
技术领域
本发明大体来说涉及例如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的非易失性半导体存储器，且具体来说涉及在编程检验操作期间实施省时特征的非易失性半导体存储器。
背景技术
能够非易失性地存储电荷的固态存储器，尤其以封装为小形状因数(small formfactor)卡的EEPROM和快闪EEPROM形式的固态存储器近来已变为多种移动和手持装置(尤其为信息设备和消费型电子产品)中的精选存储装置。不同于也为固态存储器的RAM(随机存取存储器)，快闪存储器是非易失性的，且即使在切断电源之后仍保持其已存储的数据。尽管成本较高，但快闪存储器正日益用于大容量存储应用中。基于例如硬盘驱动器和软盘的旋转磁性媒体的常规大容量存储装置并不适合于移动和手持环境。这是由于盘驱动器倾向于较为庞大，且易于造成机械故障且具有高等待时间和高功率要求。这些不良属性使得基于盘的存储在大多数移动和便携式应用中不实用。另一方面，嵌入式与呈可移除卡的形式的快闪存储器由于其较小的大小、低功率消耗、高速度和高可靠性特征而理想地适合于移动和手持环境中。
EEPROM和电可编程只读存储器(EPROM)为可被擦除的非易失性存储器且使新数据写入或“编程”到其存储器单元中。所述两者均利用场效晶体管结构中的浮动(未连接)传导栅极，其位于半导体衬底中的沟道区域上处于源极与漏极区域之间。控制栅极随后提供于所述浮动栅极上。晶体管的阈值电压特性由保持于浮动栅极上的电荷的量控制。即，对于浮动栅极上电荷的给定电平，存在着必须在“接通”晶体管以许其源极与漏极区域之间的传导之前施加到控制栅极的相应电压(阈值)。
浮动栅极可保持一电荷范围且因此可被编程到阈值电压窗(threshold voltagewindow)内的任何阈值电压电平。阈值电压窗的大小由装置的最小和最大阈值电平加以定界，装置的最小和最大阈值电平又对应于可编程到浮动栅极上的电荷的范围。阈值窗通常取决于存储器装置的特性、操作条件和历史。窗内的每一相异、可解析阈值电压电平范围原则上可用以表示单元的确定存储器状态。
充当存储器单元的晶体管通常由两个机制中的一者而编程到“已编程”状态。在“热电子注入”中，施加到漏极的高电压加速电子越过衬底沟道区域。同时，施加到控制栅极的高电压将热电子牵拉穿过薄栅极电介质到浮动栅极上。在“穿隧注入”中，相对于衬底施加高电压到控制栅极。以此方式，将电子从衬底牵拉到插入的浮动栅极。
可通过众多机制而擦除存储器装置。对于EPROM，可通过紫外线辐射从浮动栅极移除电荷而大量地擦除存储器。对于EEPROM，可通过相对于控制栅极将高电压施加到衬底以便使浮动栅极中的电子经由薄氧化物穿隧到衬底沟道区域(即，福勒-诺德翰姆穿隧(Fowler-Nordheim tunneling))而电擦除存储器单元。通常，可逐字节地擦除EEPROM。对于快闪EEPROM，可一次性全部或一次擦除一个或一个以上区块地电擦除存储器，其中一区块可由存储器的512个字节或更多字节组成。
非易失性存储器单元的实例
存储器装置通常包括可安装于一卡上的一个或一个以上存储器芯片。每一存储器芯片包括由例如解码器和擦除、写入和读取电路的外围电路支持的存储器单元的阵列。更复杂的存储器装置还具有执行智能型和更高级存储器操作和介接的控制器。存在着现今所使用的许多商业上成功的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器单元，每一类型具有一个或一个以上电荷存储元件。
图1A到1E示意性地说明非易失性存储器单元的不同实例。
图1A示意性地说明呈EEPROM单元的形式的具有用于存储电荷的浮动栅极的非易失性存储器。电可擦除和可编程只读存储器(EEPROM)具有与EPROM类似的结构，但额外地提供用于在施加适当电压之后便电性地从其浮动栅极载入和移除电荷而无需暴露于UV辐射的机制。第5,595,924号美国专利中给出此类单元的实例及其制造方法。
图1B示意性地说明具有选择栅极与控制或引导栅极的快闪EEPROM单元。存储器单元10具有在源极14与漏极16扩散之间的“分裂沟道”12。一单元有效地形成有串联的两个晶体管T1和T2。T1充当具有浮动栅极20和控制栅极30的存储器晶体管。所述浮动栅极能够存储可选数量的电荷。可流经T1的沟道部分的电流数量取决于控制栅极30上的电压和驻留于插入浮动栅极20上的电荷的数量。T2充当具有选择栅极40的选择晶体管。当T2通过选择栅极40处的电压接通时，其允许T1的沟道部分中的电流在源极与漏极之间穿过。选择晶体管独立于控制栅极处的电压而沿源极-漏极沟道提供一开关。一个优点是，其可用以切断归因于单元在其浮动栅极处的电荷空乏(正)而在零控制栅极电压时仍传导的那些单元。另一优点是，其允许更容易地实施源极侧注入编程。
分裂沟道存储器单元的一个简单实施例为，如图1B中所示由点线示意性指示的，选择栅极和控制栅极连接到同一字线。这是通过使电荷存储元件(浮动栅极)位于沟道的一部分上且控制栅极结构(其为字线的一部分)位于另一沟道部分上并位于所述电荷存储元件上而实现。这有效地形成具有串联的两个晶体管的单元，其中一个晶体管(存储器晶体管)以电荷存储元件上的电荷数量和字线上的电压的组合来控制可流经其沟道部分的电流的数量，且另一晶体管(选择晶体管)使字线单独充当其栅极。第5,070,032、5,095,344、5,315,541、5,343,063和5,661,053号美国专利中给出此类单元的实例、其在存储器系统中的使用及其制造方法。
图1B中所示的分裂沟道单元的较改进实施例为，选择栅极和控制栅极彼此独立且不由其之间的点线而连接时。一个实施方案使单元阵列中的一列控制栅极连接到垂直于字线的控制(或引导)线。效果在于免除字线在读取或编程选定单元的同时必须执行两个功能。那两个功能是：(1)充当选择晶体管的栅极，因此需要适当电压来接通和切断选择晶体管；和(2)经由耦合于字线与电荷存储元件之间的电场(电容性)而将电荷存储元件的电压驱动到所需电平。通常难以使用单电压以最佳方式执行这些功能中的两者。在对控制栅极和选择栅极进行单独控制的情况下，字线仅需执行功能(1)，而添加的控制线执行功能(2)。此能力允许设计较高性能编程，其中使编程电压适合目标数据。在快闪EEPROM阵列中对独立控制(或引导)栅极的使用描述于(例如)第5,313,421和6,222,762号美国专利中。
图1C示意性地说明具有双浮动栅极和独立选择和控制栅极的另一快闪EEPROM单元。存储器单元10除有效地具有串联的三个晶体管外类似于图1B的存储器单元。在此类型的单元中，两个存储元件(即，T1-左存储元件和T1-右存储元件)包含于源极与漏极扩散之间的其沟道上且在其之间具有选择晶体管T2。存储器晶体管分别具有浮动栅极20和20′以及控制栅极30和30′。选择晶体管T2由选择栅极40控制。在任一时间，仅存取所述对存储器晶体管中的一者以进行读取或写入。当正存取存储单元T1-左时，接通T2与T1-右以允许T1-左的沟道部分中的电流在源极与漏极之间穿过。类似地，当正存取存储单元T1-右时，接通T2和T1-左。通过使选择栅极多晶硅的一部分紧密接近浮动栅极且将实质正电压(例如，20V)施加到选择栅极以使得存储于浮动栅极内的电子可穿隧到选择栅极多晶硅而实现擦除。
图1D示意性地说明组织到NAND单元中的一串存储器单元。NAND单元50由一系列存储器晶体管M1、M2、...Mn(n＝4、8、16或更高)组成，所述存储器晶体管通过其源极和漏极而雏菊链接(daisy-chained)。一对选择晶体管S1、S2控制存储器晶体管链经由NAND单元的源极端子54和漏极端子56而到外部的连接。在存储器阵列中，当接通源极选择晶体管S1时，源极端子耦合到源极线。类似地，当接通漏极选择晶体管S2时，NAND单元的漏极端子耦合到存储器阵列的位线。链中的每一存储器晶体管具有一电荷存储元件以存储给定数量的电荷以便表示预期存储器状态。每一存储器晶体管的控制栅极对读取和写入操作提供控制。选择晶体管S1、S2中每一者的控制栅极提供分别经由NAND单元的源极端子54和漏极端子56而对NAND单元的控制存取。
当在编程期间读取和检验NAND单元内的已寻址存储器晶体管时，将适当电压供应到其控制栅极。同时，NAND单元50中的剩余非寻址存储器晶体管通过在其控制栅极上施加充分电压而完全接通。以此方式，从个别存储器晶体管的源极到NAND单元的源极端子54且同样从个别存储器晶体管的漏极到单元的漏极端子56而有效地产生传导路径。具有此类NAND单元结构的存储器装置描述于第5,570,315、5,903,495、6,046,935号美国专利中。
图1E示意性地说明具有用于存储电荷的介电层的非易失性存储器。使用介电层，来代替较早描述的传导浮动栅极元件。利用介电存储元件的此类存储器装置已由Eitan等人在“NROM：新颖的局部化捕集，2位非易失性存储器单元(NROM：A Novel LocalizedTrapping.2-Bit Nonvolatile Memory Cell)”，IEEE电子装置学报(IEEE Electron DeviceLetters)，2000年11月，第11期，第21卷，第543到545页中进行描述。ONO介电层在源极与漏极扩散之间的沟道上延伸。用于一个数据位的电荷局限于邻近于漏极的介电层中，且用于另一数据位的电荷局限于邻近于源极的介电层中。举例来说，第5,768,192和6,011,725号美国专利揭示具有夹于两个二氧化硅层之间的捕集电介质的非易失性存储器单元。通过单独地读取电介质内空间上分离的电荷存储区域的二元状态而实施多状态数据存储。
存储器阵列
存储器装置通常包括以行和列配置的且可由字线和位线寻址的存储器单元的二维阵列。可根据NOR型或NAND型结构而形成所述阵列。
NOR阵列
图2说明存储器单元的NOR阵列的一实例。已以图1B或1C中所说明的类型的单元实施了具有NOR型结构的存储器装置。每一行存储器单元通过其源极和漏极以雏菊链方式而连接。有时将此设计称作虚拟接地设计。每一存储器单元10具有源极14、漏极16、控制栅极30和选择栅极40。一行中的单元使其选择栅极连接到字线42。一列中的单元使其源极和漏极分别连接到选定位线34和36。在存储器单元使其控制栅极和选择栅极独立受控的一些实施例中，引导线36还连接一列中的单元的控制栅极。
许多快闪EEPROM装置以存储器单元而实施，其中所述存储器单元中的每一者以其控制栅极和选择栅极连接在一起而形成。在此状况下，无需引导线且一字线简单地连接沿每一行的单元的所有控制栅极和选择栅极。这些设计的实例揭示于第5,172,338和5,418,752号美国专利中。在这些设计中，所述字线基本上执行两个功能：行选择和将控制栅极电压供应到行中的所有单元以用于读取或编程。
NAND阵列
图3说明存储器单元的NAND阵列的一实例，例如图1D中所示。沿NAND链的每一列，一位线耦合到每一NAND链的漏极端子56。沿NAND链的每一行，一源极线可连接其所有源极端子54。而且，沿一行的NAND链的控制栅极连接到一系列相应字线。可通过经由相连字线以控制栅极上的适当电压接通选择晶体管对(参见图1D)而寻址一整行NAND链。当正读取NAND链内表示存储器单元的存储器晶体管时，所述链中的剩余存储器晶体管经由其相关联字线而硬接通以使得流经所述链的电流基本上取决于存储于所读取的单元中的电荷的电平。NAND结构阵列的一实例及其作为存储器系统的一部分的操作参阅第5,570,315、5,774,397和6,046,935号美国专利中。
编程和编程抑制
在编程NAND存储器的状况下，将编程电压脉冲施加到连接到选定存储器单元的页的字线。在所述页内，待编程的那些存储器单元使其位线电压设定为0V，而将不被编程的其它存储器单元使其位线电压设定为系统电源电压Vdd以便抑制编程。将位线设定为Vdd将在NAND链的漏极侧有效地切断选择晶体管并导致浮动的沟道。在编程期间，所述浮动沟道处的电压将通过高字线电压而升压。这将有效地减小所述沟道与电荷存储单元之间的电位差，借此阻止将电子从沟道牵拉到电荷存储单元以实现编程。
区块擦除
电荷存储存储器装置的编程仅可导致将更多电荷添加到其电荷存储元件。因此，在编程操作之前，须移除(或擦除)电荷存储元件中的现有电荷。提供擦除电路(未图示)以擦除存储器单元的一个或一个以上区块。当一起(即，在一瞬间)电擦除单元的整个阵列的单元或所述阵列的显著组的单元时，例如EEPROM的非易失性存储器称作“快闪”EEPROM。一旦被擦除，便随后对所述组单元进行再编程。可一起被擦除的单元的组可由一个或一个以上可寻址擦除单位组成。擦除单位或区块通常存储一页或一页以上数据，页是编程和读取的单位，但可在单一操作中编程或读取一个以上页。每一页通常存储一个或一个以上扇区的数据，扇区大小由主机系统界定。一实例为具有遵循对磁盘驱动器所建立的标准的512字节的用户数据加上关于用户数据和/或存储有所述用户数据的区块的某数目字节的额外开销信息的扇区。
读取/写入电路
在通常的二状态EEPROM单元中，建立至少一个电流断点电平以便将传导窗(conduction window)分割为两个区域。当通过施加预定、固定电压而读取单元时，其源极/漏极电流通过与所述断点电平(或参考电流IREF)进行比较而解析为存储器状态。如果电流读数高于断点电平的读数，那么确定所述单元处于一个逻辑状态(例如，“零”状态)。另一方面，如果电流小于断点电平的电流，那么确定单元处于另一逻辑状态(例如，“一”状态)。因此，所述二状态单元存储一位的数字信息。经常提供可外部编程的参考电流源作为存储器系统的一部分以产生断点电平电流。
为了增加存储器容量，随着半导体技术水平的发展，快闪EEPROM装置正被制造成具有越来越高的密度。用于增加存储容量的另一方法是使每一存储器单元存储两个以上状态。
对于多状态或多电平EEPROM存储器单元，通过一个以上断点将传导窗分割为两个以上区域以使得每一单元能够存储一个以上数据位。给定EEPROM阵列可存储的信息因此随每一单元可存储的状态的数目而增加。具有多状态或多电平存储器单元的EEPROM或快闪EEPROM已描述于第5,172,338号美国专利中。
实践中，通常通过在将参考电压施加到控制栅极时感测单元的源电极和漏电极上的传导电流而读取单元的存储器状态。因此，对于单元的浮动栅极上的每一给定电荷，可检测相对于固定参考控制栅极电压的相应传导电流。类似地，可编程到浮动栅极上的电荷的范围界定相应阈值电压窗或相应传导电流窗。
或者，代替于检测经分割电流窗中的传导电流，可能在控制栅极处设定用于在测试中的给定存储器状态的阈值电压并检测传导电流是低于还是高于阈值电流。在一个实施方案中，通过检查传导电流对位线的电容完全放电的速率而实现对相对于阈值电流的传导电流的检测。
图4说明对于浮动栅极在任一时间可选择性地进行存储的四个不同电荷Q1到Q4，源极-漏极电流ID与控制栅极电压VCG之间的关系。四个ID对VCG实线曲线表示可在存储器单元的浮动栅极上编程的四个可能的电荷电平，其分别对应于四个可能的存储器状态。作为一实例，一单元群体的阈值电压窗可在0.5V到3.5V的范围内。可通过将阈值窗分割为五个区域，每一区域间隔0.5V，而对六个存储器状态进行分界(demarcate)。举例来说，如果如图所示使用2μA的参考电流(IREF)，那么可将以Q1编程的单元视为处于存储器状态“1”，由于其曲线与IREF相交于由VCG＝0.5V和1.0V分界的阈值窗区域中。类似地，Q4处于存储器状态“5”。
如可从以上描述看出的，使存储器单元存储的状态越多，其阈值窗分割得就越精细。这在编程和读取操作时将需要更高精度以便能够实现所需解析度。
第4,357,685号美国专利揭示编程2状态EPROM的方法，其中当将一单元编程到给定状态时，所述单元经受连续编程电压脉冲，每一次将递增的电荷添加到浮动栅极。在脉冲之间，读回或检验所述单元以确定其相对于断点电平的源极-漏极电流。当已将电流状态检验为达到所需状态时，编程停止。所使用的编程脉冲串可具有增加的周期或振幅。
先前技术编程电路仅施加编程脉冲以将阈值窗从已擦除或接地状态步进(stepthrough)直到达到目标状态为止。实际上，为允许充足的解析度，每一经分割或分界的区域将需要遍历至少约五个编程步骤。所述性能对于2状态存储器单元来说是可接受的。然而，对于多状态单元来说，所需步骤数目随分割区数目而增加且因此，须增加编程精度或解析度。举例来说，16状态单元可需要平均至少40个编程脉冲以编程到目标状态。
图5示意性地说明具有存储器阵列100的典型配置的存储器装置，所述存储器阵列100可由读取/写入电路170经由行解码器130和列解码器160而存取。如关于图2和3所述的，存储器阵列100中的存储器单元的存储器晶体管可经由一组选定字线和位线而寻址。行解码器130选择一个或一个以上字线且列解码器160选择一个或一个以上位线以便将适当电压施加到已寻址存储器晶体管的各别栅极。提供读取/写入电路170以读取或写入(编程)已寻址存储器晶体管的存储器状态。读取/写入电路170包括可经由位线而连接到阵列中的存储器元件的众多读取/写入模块。
影响读取/写入性能和准确度的因素
为了改进读取和编程性能，并行读取或编程一阵列中的多个电荷存储元件或存储器晶体管。因此，一起读取或编程一逻辑“页”的存储器元件。在现有存储器结构中，一行通常含有若干交错页。将一起读取或编程一页的所有存储器元件。列解码器将选择性地将所述交错页中每一者连接到相应数目的读取/写入模块。举例来说，在一个实施方案中，存储器阵列经设计以具有532字节(512字节加上额外开销的20字节)的页大小。如果每一列含有一漏极位线且每行存在两个交错页，那么这达到8512列，其中每一页与4256列相关联。将存在4256个感测模块，其为可连接的以并行读取或写入所有偶数位线或奇数位线。以此方式，从存储器元件的页读取一页并行4256位(即，532字节)的数据或将所述数据编程到存储器元件的页中。形成读取/写入电路170的读取/写入模块可配置成各种结构。
如上文所提及的，常规存储器装置通过以整体并行的方式一次对所有偶数或所有奇数位线进行操作而改进读取/写入操作。由两个交错页组成的行的此“交替位线”结构将有助于减轻装配读取/写入电路的区块的问题。其还通过考虑控制位线到位线电容性耦合而指定。区块解码器用以将读取/写入模块的组多路复用到偶数页或奇数页。以此方式，每当读取或编程一组位线时，便可将交错组接地以使直接相邻者耦合最小化。
然而，交错页结构在至少三个方面是不利的。第一，其需要额外多路复用电路。第二，其在性能方面缓慢。为完成由一字线连接或连接于一行中的存储器单元的读取或编程，需要两个读取或两个编程操作。第三，其在处理其它干扰效应方面也并非最佳的，所述其它干扰效应例如在不同时间(例如在奇数和偶数页中单独地)编程两个相邻电荷存储元件时，在浮动栅极电平处所述相邻电荷存储元件之间的场耦合。
第2004-0057318-A1号美国专利公开案揭示了允许并行感测多个相连存储器单元的存储器装置及其方法。举例来说，将共享相同字线的沿一行的所有存储器单元作为一页而一起读取或编程。此“全位线”结构使“交替位线”结构的性能加倍，同时使由相邻干扰效应引起的误差最小化。然而，感测所有位线确实引起了相邻位线之间由于其互电容而引发的电流所导致的串扰的问题。通过当感测每一邻近对位线的传导电流时，使每一邻近对位线之间的电压差实质上独立于时间而解决此问题。当强加此条件时，归因于各种位线的电容的所有位移电流降落，由于其均取决于时变电压差。耦合到每一位线的感测电路在所述位线上具有电压钳制(voltage clamp)以使得任何邻近对相连位线上的电位差独立于时间。在位线电压受箝制的情况下，不可应用感测归因于位线电容的放电的常规方法。事实上，感测电路和方法允许通过注意存储器单元的传导电流独立于位线对给定电容器放电或充电的速率而确定所述存储器单元的传导电流。这将允许独立于存储器阵列的结构(即，独立于位线电容)的感测电路。明确地说，其允许在感测期间箝制位线电压以避免位线串扰。
非易失性存储器的性能的一重要方面为编程速度。编程操作通常包含施加编程脉冲接着进行感测以编程检验是否已将存储器单元编程到预期状态的交替循环。
因此，普遍需要具有改进的性能的高性能和高容量非易失性存储器。明确地说，需要改进编程性能，其包含改进编程检验操作。
发明内容
根据本发明，视编程检验操作期间所感测的存储器单元的状态而定，将所述检验操作的一部分视为多余的且跳过所述部分以节省时间。在一优选实施例中，在对经并行编程的一组存储器单元的编程检验操作(且其涉及相对于用于在两个存储器状态之间进行分界的给定阈值电平而进行检验)中，所述检验操作包含两个检验子循环的序列：第一子循环，其相对于在低于给定阈值电平的预定容限处的第一阈值电平而执行检验；和第二子循环，其相对于与给定阈值电平相同的第二阈值电平而执行检验。然而，不同于常规状况，直到已检验到组中任一存储器单元超过第一阈值时才执行第二子循环。
在一优选实施例中，在第一子循环结束时执行称作“一位超过”(“One-bit-Pass，OBP”)的操作，以便检查是否已将所述组中任一存储器单元编程为超过第一阈值电平的事件。在所述事件中，后续检验循环将不再需要OBP但而是将包含第二子循环。
从对本发明的优选实施例的以下描述中将了解本发明的额外特征和优点，应结合附图进行所述描述。
附图说明
图1A到1E示意性地说明非易失性存储器单元的不同实例。
图2说明存储器单元的NOR阵列的一实例。
图3说明例如图1D中所示的存储器单元的NAND阵列的一实例。
图4说明对于浮动栅极在任一时间可存储的四个不同电荷Q1到Q4，源极-漏极电流与控制栅极电压之间的关系。
图5示意性地说明可由读取/写入电路经由行和列解码器而存取的存储器阵列的典型配置。
图6A示意性地说明具有一组读取/写入电路的紧密存储器装置，其提供实施本发明的情形。
图6B说明图6A中所示的紧密存储器装置的优选配置。
图6C说明若干感测模块到读取/写入堆叠的优选分组。
图6D示意性地说明图6C中所示的读取/写入堆叠中的基本组件的总体配置。
图7A说明当每一存储器单元使用常规格雷码存储两个位的数据时，4状态存储器阵列的阈值电压分布。
图7B说明使用格雷码以现有、2编程机制进行的下页编程。
图7C说明使用格雷码以现有、2遍编程机制进行的上页编程。
图7D说明辨别以格雷码编码的4状态存储器的下位所需的读取操作。
图7E说明辨别以格雷码编码的4状态存储器的上位所需的读取操作。
图8A说明当每一存储器单元使用LM码存储两个位的数据时，4状态存储器阵列的阈值电压分布。
图8B说明使用LM码以现有、2遍编程机制进行的下页编程。
图8C说明使用LM码以现有、2遍编程机制进行的上页编程。
图8D说明辨别以LM码编码的4状态存储器的下位所需的读取操作。
图8E说明辨别以LM码编码的4状态存储器的上位所需的读取操作。
图9A说明当每一存储器单元使用LM新码存储两个位的数据时，4状态存储器阵列的阈值电压分布。
图9B说明使用LM新码以现有、2遍编程机制进行的下页编程。
图9C说明使用LM新码以现有、2遍编程机制进行的上页编程。
图9D说明辨别以LM新码编码的4状态存储器的下位所需的读取操作。
图9E说明辨别以LM新码编码的4状态存储器的上位所需的读取操作。
图10更详细地示意性说明图6A中所示的适合于感测所描述的存储器的感测模块。
图11展示具有给定已编程存储器状态的存储器单元的两个分布，其中较展开的分布由在VL电平处检验的单遍编程产生，且较紧密的分布由具有在VH电平处检验的第二遍的二遍编程而产生。
图12展示二遍编程波形的一实例。
图13是用于二遍编程操作的检验操作中进行感测的时序图。
图14展示快速通过写入(Quick Pass Wirte)的单遍编程波形。
图15是用于在一遍QPW编程操作的检验操作中进行感测的时序图。
图16是根据本发明的经改进的编程检验操作的流程图。
图17是在任何位超过VL之前的SQPW检验的时序图。可将其视为SPQW检验的缩短的循环表现且每当所述组单元中无位已超过VL时其均为适用的。
图18是刚已出现一位超过VL的第一事件的SQPW检验的时序图。
图19是跟随恰好在至少一位已超过VL之后的循环的后续循环中的SQPW检验的时序图。
图20A是涉及三个阈值电平的SQPW的时序图且展示仅涉及检验A的初始编程阶段。
图20B是涉及三个阈值电平的SQPW的时序图且展示在除检验A之外还开始检验B时的中间编程阶段。
图20C是涉及三个阈值电平的SQPW的时序图且展示在除检验A和检验B之外还开始检验C时的最终编程阶段。
具体实施方式
图6A示意性地说明具有一组读取/写入电路的紧密存储器装置，其提供实施本发明的情形。所述存储器装置包含存储器单元的二维阵列300、控制电路310和读取/写入电路370。存储器阵列300可由字线经由行解码器330和由位线经由列解码器360而寻址。读取/写入电路370实施为一组感测模块480且允许并行读取或编程一区块(也称为一“页”)的存储器单元。在一优选实施例中，页由一行相连的存储器单元构成。在一行存储器单元分割为多个区块或页的另一实施例中，提供区块多路复用器350以将读取/写入电路370多路复用到个别区块。
控制电路310与读取/写入电路370协作以对存储器阵列300执行存储器操作。控制电路310包含状态机312、芯片上地址解码器314和功率控制模块316。状态机312提供对存储器操作的芯片级控制。芯片上地址解码器314提供由主机或存储器控制器使用的地址到由解码器330和370使用的硬件地址之间的地址接口。功率控制模块316控制在存储器操作期间供应到字线和位线的功率和电压。
图6B说明图6A中所示的紧密存储器装置的优选配置。以对称方式在阵列的相对侧上实施由各种外围电路对存储器阵列300的存取，以使得每一侧上的存取线和电路减少一半。因此，行解码器分裂为行解码器330A和330B，且列解码器分裂为列解码器360A和360B。在将一行存储器单元分割为多个区块的实施例中，区块多路复用器350分裂为区块多路复用器350A和350B。类似地，读取/写入电路分裂为从阵列300的底部连接到位线的读取/写入电路370A和从阵列300的顶部连接到位线的读取/写入电路370B。以此方式，读取/写入模块的密度和因此所述组感测模块480的密度基本上减小一半。
并行操作的整组p个感测模块480允许并行地读取或编程沿一行的一区块(或页)的p个单元。一个实例存储器阵列可具有p＝512字节(512×8位)。在优选实施例中，区块是一连串整行单元。在另一实施例中，区块是行中的一子组单元。举例来说，所述子组的单元可为整行的一半或整行的四分之一。所述子组的单元可为一连串相连单元或每隔一个的单元或每隔预定数目的单元。每一感测模块包含用于感测存储器单元的传导电流的感测放大器。
图6C说明若干感测模块到读取/写入堆叠的优选分组。读取/写入堆叠490允许以提取出(factor out)图6A中所示的一组感测模块中的共同组件的空间有效方式而实施所述感测模块。
图6D示意性地说明图6C所示的读取/写入堆叠中的基本组件的总体配置。读取/写入堆叠490包括用于感测k个位线的感测放大器212的堆叠、用于经由I/O总线231而输入或输出数据的I/O模块440、用于存储输入或输出数据的数据锁存器430的堆叠、在读取/写入堆叠490中处理和存储数据的共同处理器500，和用于在堆叠组件之间通信的堆叠总线421。读取/写入电路370中的堆叠总线控制器经由线411而提供控制和定时信号以用于控制读取/写入堆叠中的各种组件。共同处理器包含用于在处理期间临时存储数据的一个或一个以上寄存器或锁存器520。
优选的读取/写入堆叠已揭示于在2004年12月29日申请的第11/026,536号美国专利申请案中。优选的感测放大器揭示于第2004-0109357-A1号美国专利公开案中。前述两个文献均在此以引用的方式并入本文中。
对于多状态存储器的读取和编程的实例
图7A到7E、8A到8E、9A到9E分别说明4状态存储器的多位编码的三个实例。在4状态存储器单元中，可由两个位表示四个状态。一种现有技术为使用2遍编程(2-passprogramming)来编程此类存储器。由第一遍编程第一位(下页位)。随后，在第二遍中编程同一单元以表示所需的第二位(上页位)。为了在第二遍中不改变第一位的值，使第二位的存储器状态表示取决于第一位的值。
图7A到7E说明以常规2位格雷码(Gray Code)编码的4状态存储器的编程和读取。将存储器单元的可编程阈值电压的范围(阈值窗)分割为四个区域，其表示未经编程“U”状态和三个其它逐渐增加编程的状态“A”、“B”和“C”。所述四个区域分别通过分界阈值电压DA、DB和DC而分界。
图7A说明当每一存储器单元使用常规格雷码存储两个位的数据时，4状态存储器阵列的阈值电压分布。四个分布表示四个存储器状态“U”，“A”，“B”和“C”的群体。在编程存储器单元之前，首先将其擦除到其“U”或“未经编程”状态。当存储器单元被逐渐增加编程时，逐渐地到达存储器状态“A”，“B”和“C”。格雷码使用(上位，下位)将“U”表示为(1，1)，将“A”表示为(1，0)，将“B”表示为(0，0)且将“C”表示为(0，1)。
图7B说明使用格雷码以现有、2遍编程机制进行的下页编程。对于待并行编程的一页单元，上位和下位将引起两个逻辑页：由下位组成的逻辑下页和由上位组成的逻辑上页。第一遍编程仅编程逻辑下页位。通过适当的编码，对同一页单元的后续、第二遍编程将编程逻辑上页位而不会重设逻辑下页位。格雷码为常用码，其中在转变到邻近状态时仅一位改变。因此，由于仅涉及一位，所以此码具有对误差校正具有较少需求的优点。
使用格雷码时的一般机制为使“1”表示“未编程”条件。因此，由(上页位，下页位)＝(1，1)表示已擦除存储器状态“U”。在编程逻辑下页的第一遍中，存储位“0”的任何单元将因此使其逻辑状态从(x，1)转变为(x，0)，其中“x”表示上位的“无关”值。然而，由于尚未编程上位，因此为一致起见，也可由“1”标记“x”。通过将单元编程到存储器状态“A”而表示(1，0)逻辑状态。即，在第二遍编程之前，由存储器状态“A”表示下位值“0”。
图7C说明使用格雷码以现有、2遍编程机制进行的上页编程。执行第二遍编程以存储逻辑上页的位。将仅编程需要上页位值“0”的那些单元。在第一遍之后，所述页中的单元处于逻辑状态(1，1)或(1，0)。为了在第二遍中保留下页的值，需要区分下位值“0”或“1”。对于从(1，0)到(0，0)的转变，将所考虑的存储器单元编程到存储器状态“B”。对于从(1，1)到(0，1)的转变，将所考虑的存储器单元编程到存储器状态“C”。以此方式，在读取期间，通过确定在一单元中编程的存储器状态，可解码下页位与上页位两者。
通过交替地将编程脉冲施加到并行的一页存储器单元接着对所述单元中每一者进行感测或编程检验以确定其任一者是否已被编程到其目标状态而实现编程。每当已编程检验一单元时，即使当继续施加编程脉冲以完成所述组中其它单元的编程时，所述单元仍被锁定或编程抑制以免受进一步编程。从图7B和7C可看出，在下页编程期间，需相对于具有分界阈值电压DA的状态“A”执行编程检验(由“检验A”表示)。然而，对于上页编程，需相对于状态“B”和“C”执行编程检验。因此，上页检验将需要分别相对于分界阈值电压DB和DC的2遍检验：“检验B”和“检验C”。
图7D说明辨别以格雷码编码的4状态存储器的下位所需的读取操作。由于由(1，0)编码的存储器状态“A”和由(0，0)编码的“B”均具“0”作为其下位，因此每当将存储器单元编程到状态“A”或“B”时，将检测到下位“0”。相反，每当存储器单元在状态“U”处未被编程或编程到状态“C”时，将检测到下位“1”。因此，下页读取将需要分别相对于分界阈值电压DA和DC的2遍读取：读取A和读取C。
图7E说明辨别以格雷码编码的4状态存储器的上位所需的读取操作。其将需要相对于分界阈值电压DB的一遍读取：读取B。以此方式，将检测到具有小于DB的已编程阈值电压的任何单元处于存储器状态“1”，且反之亦然。
当第二遍编程错误时，格雷码、2遍编程机制可成为一问题。举例来说，当下位处于“1”时上页位到“0”的编程将引起从(1，1)到(0，1)的转变。这需要存储器单元从“U”经由“A”和“B”逐渐地编程到“C”。如果在完成编程之前存在停电，那么存储器单元可终止于转变存储器状态中的一者(例如，“A”)。当读取存储器单元时，会将“A”解码为逻辑状态(1，0)。这给出上位与下位的不正确结果，因为其应为(0，1)。类似地，如果在到达“B”时中断编程，那么其将对应于(0，0)。当上位现正确时，下位仍为错误的。此外，由于从未经编程状态“U”一路到达(all the way to)最大程度编程状态(the most programmed state)“C”的可能的转变，因此此码机制具有加重在不同时间编程的邻近单元的电荷电平之间的电位差的效果。因此，其还加重邻近浮动栅极之间的场效应耦合(“Yupin效应”)。
图8A到8E说明以另一逻辑码(“LM”码)编码的4状态存储器的编程和读取。此码提供更多容错(fault-tolerance)且减轻归因于Yupin效应的相邻单元耦合。图8A说明当每一存储器单元使用LM码存储两位的数据时，4状态存储器阵列的阈值电压分布。LM编码与图7A中所示的常规格雷码的不同之处在于：上位和下位对于状态“A”和“C”来说为反向的。“LM”码已揭示于第6,657,891号美国专利中且其有利之处在于通过避免需要较大电荷改变的编程操作而减少邻近浮动栅极之间的场效应耦合。
图8B说明使用LM码以现有、2回合编程机制进行的下页编程。容错LM码基本上避免了任何上页编程经由任何中间状态而转变。因此，第一回合下页编程使逻辑状态(1，1)转变到某中间状态(x，0)，如通过将“未经编程”存储器状态“U”编程到由(x，0)表示的“中间”状态所表示，所述“中间”状态具有在广泛分布中的大于DA但小于DC的已编程阈值电压。图8C说明使用LM码以现有、2回合编程机制进行的上页编程。在将上页位编程到“0”的第二回合中，如果下页位处于“1”，那么逻辑状态(1，1)转变到(0，1)，如通过将“未经编程”存储器状态“U”编程到“A”所表示。如果下页位处于“0”，那么通过从“中间”状态编程到“B”而获得逻辑状态(0，0)。类似地，如果上页保持于“1”，那么当已将下页编程到“0”时，将需要从“中间”状态转变到(1，0)，如通过将“中间”状态编程到“C”所表示。由于上页编程仅涉及编程到下一邻近存储器状态，因此从一个回合到另一回合无大量电荷改变。从“U”到粗略“中间”状态的下页编程经设计以节省时间。然而，这将导致“LM”码在上页编程期间同样地易受上页编程误差或停电损坏。举例来说，状态“A”可能移动到不能与“中间”状态区分的阈值电压。
图8D说明辨别以LM码编码的4状态存储器的下位所需的读取操作。解码将取决于是否已编程上页。如果已编程上页，那么读取下页将需要相对于分界阈值电压DB的一遍读取：读取B。另一方面，如果尚未编程上页，那么将下页编程到“中间”状态(图8B)，且读取B将引起误差。事实上，读取下页将需要相对于分界阈值电压DA的一遍读取：读取A。为了区分所述两个状况，当正编程上页时，在上页中写入一旗标(“LM”旗标)。在读取期间，将首先假定已编程上页且因此将执行读取B操作。如果读取LM旗标，那么所述假定为正确的且进行读取操作。另一方面，如果第一读取并未产生旗标，那么其将指示尚未编程上页且因此将必须通过读取A操作来读取下页。
图8E说明辨别以LM码编码的4状态存储器的上位所需的读取操作。如从图中清晰可见，上页读取将需要分别相对于分界阈值电压DA和DC的2遍读取：读取A和读取C。类似地，如果尚未编程上页，那么也可能由“中间”状态而混淆上页的解码。再次，LM旗标将指示是否已编程上页。如果未编程上页，那么会将读取数据重设到“1”以指示未编程上页数据。
LM码在支持部分页编程的存储器中也可成为一问题。当并行编程或读取一页存储器单元时，部分页编程允许在一遍中编程所述页的一部分且在后续遍中编程未经编程的剩余部分。LM码在仅以数据部分地填充上页的编程操作中呈现一问题。在完成部分未经填充的页的后续上页编程中，可将数据编程到错误状态。依照惯例，“1”位表示“无编程”条件，且因此下位与上位最初在未经编程“U”状态中默认为“1”。上页位应为“1”，其表示未经填充部分中的单元。如果未经填充部分中的单元的下页位碰巧为“1”，那么所得逻辑状态(1，1)将使所述单元保持于“U”。然而，如果下页位为“0”，那么其将导致逻辑状态(1，0)，所述逻辑状态将促使单元被编程到最大程度编程(最高阈值电压)的“C”状态。完成未经填充部分的后续遍的编程可不再考虑到达(0，0)或“B”状态的可能性，因为不可能从“C”返回到编程程度较小的状态。
图9A到9E说明以优选逻辑码(“LM新”码)编码的4状态存储器的编程和读取。LM新码类似于LM码但不具有上述缺点。图9A说明当每一存储器单元使用LM新码存储两个位的数据时，4状态存储器阵列的阈值电压分布。LM新码已揭示于Li等人的题为“具有改进的部分页编程能力的非易失性存储器和控制(NON-VOLATILE MEMORYAND CONTROL WITH IMPROVED PARTIAL PAGE PROGRAM CAPABILITY)”的日期为2005年10月27日的第2005-0237814A1号美国专利公开案中。所述码与图8A中所示的LM码的不同之处在于：对于状态“B”和“C”的逻辑编码为互换的。因此，对于“U”的(上位，下位)为(1，1)，对于“A”的(上位，下位)为(0，1)，对于“B”的(上位，下位)为(1，0)，且对于“C”的(上位，下位)为(0，0)。此编码避免在上述LM码中的部分页编程的问题，因为当下位处于“0”时，现将部分未经填充的上页编程到“B”状态。部分未经填充部分的后续编程将允许从(1，0)编程到(0，0)逻辑状态，其对应于从“B”编程到“C”状态。
图9B说明使用LM新码以现有、2遍编程机制进行的下页编程。容错LM新码基本上避免了任何上页编程经由任何中间状态的转变。因此，第一遍下页编程使逻辑状态(1，1)转变到某中间状态(x，0)，如通过将“未经编程”存储器状态“U”编程到由(x，0)表示的“中间”状态所表示，所述“中间”状态具有大于DA但小于DC的已编程阈值电压。
图9C说明使用LM新码以现有的2遍编程方案进行的上页编程。在将上页位编程到“0”的第二遍中，如果下页位处于“1”，那么逻辑状态(1，1)转变到(0，1)，如通过将“未经编程”存储器状态“U”编程到“A”所表示。如果下页位处于“0”，那么通过从“中间”状态编程到“C”而获得逻辑状态(0，0)。类似地，如果上页保持于“1”，同时已将下页编程到“0”，那么将需要从“中间”状态转变到(1，0)，如通过将“中间”状态编程到“B”所表示。
图9D说明辨别以LM新码编码的4状态存储器的下位所需的读取操作。如对于LM码的状况一样，相同的考虑适用于此处。首先执行读取B操作以确定是否可读取LM旗标。如果可读取LM旗标，那么已编程上页且读取B操作将正确地产生下页数据。另一方面，如果尚未编程上页，那么将通过读取A操作来读取下页数据。
图9E说明辨别以LM新码编码的4状态存储器的上位所需的读取操作。如从图中清晰可见，上页读取将需要分别相对于分界阈值电压DA、DB和DC的3遍读取：读取A、读取B和读取C。上页的解码具有关于以上LM码的LM旗标所描述的相同考虑。
对用于实例4状态存储器的以上各种码的论述展示，读取操作可涉及如“读取B”中的单遍感测，其将已编程的阈值电压与分界阈值电压DB进行比较。读取B操作适用于在常规格雷码下读取上页或在LM码下读取下页或在LM新码下读取下页。
读取操作还可涉及2遍读取，如在常规格雷码下读取下页或在LM码下读取上页中的读取A和读取C。
读取操作还可涉及3遍读取，如在LM新码下读取上页中的读取A、读取B和读取C。
图10更详细地示意性说明图6A中所示的适合于感测所描述的存储器的感测模块。感测模块480经由耦合的位线36而感测NAND链50中的存储器单元的传导电流。其具有可选择性耦合到位线的感测节点481、感测放大器600或读出总线499。最初，隔离晶体管482在通过信号BLS启用时将位线36连接到感测节点481。感测放大器600感测所述感测节点481。感测放大器包含预充电/箝制电路640、单元电流鉴别器650和锁存器660。
感测模块480使得能够感测NAND链中选定存储器单元的传导电流。在感测之前，须经由适当的字线和位线而设定到选定存储器单元的栅极的电压。如稍后将更详细描述，对于考虑中的给定存储器状态，预充电操作以未选定字线充电到电压Vread接着将选定字线充电到预定阈值电压VT(i)而开始。随后预充电电路640使位线电压达到适于感测的预定漏极电压。这将引发源极-漏极传导电流在NAND链50中的选定存储器单元中流动，从NAND链的沟道经由耦合的位线36而检测所述源极-漏极传导电流。当在存储器单元的源极与漏极之间存在标称电压差时，所述传导电流为编程到存储器单元中的电荷和所施加VT(i)的函数。
当VT(i)电压稳定时，可经由耦合的位线36经由通过信号XXL加以门控的晶体管630而感测选定存储器单元的传导电流或已编程阈值电压。单元电流鉴别器650充当电流电平的鉴别器或比较器。其耦合到感测节点以感测存储器单元中的传导电流。当通过如信号HHL所控制的晶体管632切断预充电时，感测开始。传导电流将随后对单元电流鉴别器650中的参考电容进行放电。当单元以切断晶体管630的信号XXL而去耦时，预定放电周期结束。所感测的传导电流的量值由在此周期结束时参考电容器的电压放电的量反映，且在由选通信号STB控制时，将此结果锁存到锁存器660中。单元电流鉴别器650有效地确定单元的传导电流高于还是低于给定分界电流值I0(j)。如果其较高，那么以信号INV＝1(高)将锁存器660设定为预定状态。
响应于锁存器660将信号INV设定为“高”而启动下拉电路486。这将感测节点481且因此将连接的位线36下拉到接地电压。这将抑制存储器单元10中的传导电流而无论控制栅极电压如何，因为在其源极与漏极之间将不存在电压差。
一般来说，将存在由相应数目的多遍感测模块480操作的一页存储器单元。页控制器498向所述感测模块中每一者供应控制和定时信号。页控制器498使多遍感测模块480中每一者循环经过预定遍数(j＝1到N)且还为每一遍供应预定分界电流值I0(j)。如此项技术中众所周知的，还可将分界电流值实施为分界阈值电压或用于感测的时间周期。在最后遍之后，页控制器498以信号NCO启用转移栅极488以将感测节点481的状态作为已感测数据而读取到读出总线499。总的来说，将从所有多遍模块480读出一页感测数据。类似的感测模块已揭示于Cernea等人的题为“用于低电压操作的改进的存储器感测电路和方法(IMPROVED MEMORY SENSING CIRCUIT AND METHOD FORLOW VOLTAGE OPERATION)”的日期为2005年8月4日的第2005-0169082-A1号美国专利公开案中。第2005-0169082-A1号美国专利公开案的全部揭示内容以引用的方式并入本文中。
智能型省时编程检验
非易失性存储器的性能中的一重要方面为编程速度。此段论述改进多状态非易失性存储器的编程性能的方法。具体来说，以省时编程检验来实施经改进的编程操作。
快速通过写入(“QPW”)
优选的编程操作称为“快速通过写入”(或“QPW”)，其已揭示于第6,643,188号美国专利中，且所述美国专利全文在此以引用的方式并入本文中。
编程存储器的目的为快速但精确地写入数据。在二元存储器中，仅有必要使用一个分界阈值电平来区分两个存储器状态。当以高于所述分界阈值电平的阈值来编程存储器单元时，将其视为处于“已编程”状态，否则其保持于“未经编程”状态。或者，对于给定栅极电压，编程程度较小的单元将具有较多传导电流。因此，当将分界阈值电压施加到存储器单元的栅极时，将存在相应的分界传导电流。如果一单元具有高于分界传导电流的传导电流，那么将其视为处于未经编程状态；否则其处于已编程状态。
在多状态存储器中，由于对于每一中间状态，在两个分界阈值电平之间进行分界，因此情况更复杂。当编程到中间状态时，须以在两个分界电平之间的阈值来编程单元。因此，其必须位于第一分界电平之上，但无需高出太多，否则其将超越第二分界电平。因此，需要进行准确编程。在编程存储器单元的群体方面，其相当于使所述单元群体在分界电平之间紧密聚集(参见图7到图8)。编程的任何不准确性将导致给定状态的分布错误地展开而超过其分界电平。即使分布处于边界内但展开到极限，其仍将归因于编程干扰或其它环境效应而易于造成误差。此问题随状态的数目增加而加剧或在可用阈值窗减小时加剧，或在所述两者发生时加剧。
一种使状态分布紧密的技术是通过多次编程相同数据。一实例为描述于第6,738,289号美国专利中的粗略-精细编程方法，所述美国专利在此以引用的方式并入本文中。
图11展示具有给定已编程存储器状态的存储器单元的两个分布，其中较展开的分布由在VL电平下检验的单遍编程产生，且较紧密的分布由具有在VH电平下检验的第二遍的二遍编程产生。在第一遍中，已以使用第一、较低检验电平VL的编程波形PW1写入单元，从而产生分布1301。所述编程波形随后以较低值开始用于第二遍。在第二遍中，编程波形PW2使用第二、较高检验电平VH将此移位到分布1303。这允许第一遍将单元置于粗略分布中，所述粗略分布随后在第二遍中变紧密。
图12展示二遍编程波形的一实例。在每一编程脉冲之间的是用于在最后编程脉冲之后感测存储器单元的状态的较小栅极电压电平。第一阶梯PW11401使用较低检验电平VL，而PW2使用较高检验电平VH。如第6,738,289号美国专利中所描述，第二遍(PW21403)可使用较小步长，但除不同检验电平以外，过程是相同的。此方法的缺点为每一编程序列需要两遍：编程波形须经过全部阶梯中的两者，从而执行1401且随后以1403开始。
图13是用于二遍编程操作的检验操作中进行感测的时序图。首先，对字线WL进行预充电。此后对位线BL进行预充电。当预充电电压稳定时，第一选通STB将感测存储器单元的高传导状态并对其进行锁存。将这些高传导状态的位线锁存到接地以防止其将源极偏压误差引入到后续感测。在位线中的电压已恢复到稳定状态之后，在第二选通STB中感测存储器单元。其后，字线得以放电且准备好设置到下一编程脉冲。当断言SCAN信号时，将所感测数据转移到数据锁存器。在二遍编程操作中，检验操作使WL在第一遍期间设定于VL且随后在第二遍期间设定于VH。
如果可能使用具有编程脉冲的单一阶梯的单遍，从而允许分布经受基于较低检验VL的初始编程阶段，但一旦达到此初始电平仍能够减慢过程并使用较高检验VH来改进分布，那么可较快速地执行写入。这可通过使用位线偏压在用于编程波形的单一阶梯序列中进行编程的“快速通过写入”而实现。此算法可实现与二遍写入的效果类似的效果且第6,643,188号美国专利中对其进行了更详细描述。
图14展示快速通过写入的单遍编程波形。编程波形QPW 1501恰好类似于二遍算法的第一阶段，只是检验操作在VL电平与VH电平两者下执行(参见每一编程脉冲之间的较小二级脉冲)。然而，一旦在VL下的检验出现，阶梯便继续，而非重新启动阶梯波形，但在阶梯继续时升高位线电压以减缓编程速率直到单元在VH下检验为止。这允许编程波形的脉冲单调非递减并且显著缩短编程/检验循环。
图15是用于在一遍QPW编程操作的检验操作中进行感测的时序图。首先，将字线WL预充电到VL。此后对位线BL进行预充电。当预充电电压稳定时，VL选通STB将感测存储器单元并对其进行锁存。当断言第一SCAN信号时，将感测VL数据转移到数据锁存器。已在VL下成功检验的那些单元将使其位线设定到将减慢编程的电压。随后将字线升高到电平VH。在预充电电压已变得稳定之后，第一VH选通STB将感测存储器单元且识别存储器单元的高传导状态并对其进行锁存。将这些高传导状态的位线锁存到接地以防止其将源极偏压误差引入到后续感测。在位线中的电压已恢复到稳定状态之后，在第二VH选通STB中感测存储器单元。其后，字线得以放电并准备好设置到下一编程脉冲。当断言第二SCAN信号时，将所感测的VH数据转移到数据锁存器。
智能型快速通过写入(“SQPW”)
当前快速通过写入(QPW)检验机制将两个单独的个别VL和VH检验组合为一个检验序列。在此机制中，WL在同一检验序列内从VL改变到VH而无需放电和再次充电，借此与关于图12和图13所描述的2遍编程机制相比节省了时间。然而，如从图15可看出，每一检验循环总是包含VL子循环和VH子循环。
根据本发明，视在编程检验操作期间所感测的存储器单元的状态而定，将所述检验操作的一部分视为多余的且跳过所述部分以节省时间。在一优选实施例中，在对并行编程的一组存储器单元的编程检验操作(且其涉及相对于用于在两个存储器状态之间进行分界的给定阈值电平而进行检验)中，所述检验操作包含两个检验子循环的序列：第一子循环，其相对于在低于给定阈值电平的预定容限处的第一阈值电平而执行检验；和第二子循环，其相对于与所述给定阈值电平相同的第二阈值电平而执行检验。然而，不同于常规状况，直到已将组中任一存储器单元检验为超过第一阈值时才执行第二子循环。
在一优选实施例中，在第一子循环结束时执行称为“一位超过”(“OBP”)的操作，从而检查是否已将所述组中任一存储器单元编程为超过第一阈值电平的事件。在所述事件中，如在后续检验循环中，可附加第二子循环。而且，在后续检验循环中，并不执行OBP操作。参看图6D，服务于待并行操作的页的存储器单元的读取/写入堆叠490中每一者将使感测放大器212中的所感测数据连续累积于锁存器520中。当已编程状态具有低于第一阈值电平的阈值电平时，其处于逻辑“0”。当已感测状态中任一者超过第一阈值电平时，其处于逻辑“1”。因此OBP操作仅须在转移结束时进行检查以查看锁存器是否具有值“0”。如果处于“0”，那么检验循环继续进行以跳过第二子循环。一旦检测到非“0”，便附加第二子循环，且在后续检验循环中，不再执行OBP操作。
图16是根据本发明的经改进的编程检验操作的流程图。
步骤710：选择用于并行编程的一组存储器单元。
编程循环
步骤712：将适当编程脉冲施加到所述组所共用的字线。
相对于第一阈值的第一检验子循环
步骤720：当相对于第二阈值电压检验已编程单元时，将字线预充电到在低于第二阈值电压的预定容限处的第一阈值电压。
步骤722：将与所述组相关联的位线预充电到适于感测的电压。
步骤724：并行感测所述组存储器单元。
步骤726：如果已相对于第一阈值电压而成功检验任何单元(即，检查任何“一位超过”)，那么进行到步骤730中的第二检验子循环，否则跳过第二子循环并进行到步骤712中的下一编程脉冲。
相对于第二阈值的第二检验子循环
步骤730：修改已检验单元的位线电压以减慢编程。
步骤740：将字线预充电到执行感测将相对的第二阈值电压。
步骤742：并行感测所述组存储器单元。
步骤744：如果已相对于第二阈值电压而成功检验任何单元，那么进行到步骤750，否则进行到步骤712中的下一编程脉冲。
步骤750：如果已成功检验所述组中需相对于第二阈值而检验的所有那些单元，那么进行到步骤760，否则进行到步骤752。
步骤752：抑制刚刚检验的单元被编程且进行到步骤712中的下一编程脉冲。
步骤760：关于相对于第二阈值电压的检验而进行编程。
此处的重要特征为在第一VL检验子循环结束时，如果组中无单元超过VL，那么第二VH检验子循环将为多余的。无需浪费时间对VH数据进行感测、选通和扫描。因此，只要组中无单元超过VL，便跳过第二VH检验子循环，借此实现一些时间节省。一般来说，存储器单元分割的电平越多，将越需要进行精确编程，且本SQPW检验机制将更有益。
在一优选实施例中，本SQPW检验在VL数据的感测和选通之后使用一位超过(OBP)扫描操作来检测超过VL的任何位。如果无位超过VL，那么其将直接转到下一编程脉冲。如果任何位超过VL，那么其将返回到正常VL扫描且如正常QPW那样进行剩余操作。在下一检验脉冲中，将跳过OBP扫描操作。
图17是在任何位超过VL之前SQPW检验的时序图。可将其视为SPQW检验的缩短的循环表现，且每当所述组单元中无位已超过VL时，其均为适用的。其基本上是图15所示的QPW的VL子循环，但具有对任一位是否超过VL的额外确定或具有(OBP)扫描操作。如用于SCAN信号的OBP波形所示，OBP扫描操作在VL子循环结束时和在VH子循环开始时发生。其基本上通过对于并行编程的所述组单元检查相对于VL的感测结果而检测任一位是否超过VL。
用于图17中所示的缩短的循环的序列如下：
阶段1：将选定字线WL预充电到VL。
阶段2：将位线BL预充电到适于感测的电压。
阶段3：感测和选通(VL选通)STB。
阶段4：将字线WL的电压从VL改变到VH，在已恢复位线电压之后，执行OBP(一位超过)以确定是否已在VL处检验任一位。
如果OBP扫描操作确定无位已超过VL，那么之后进行缩短的循环：对字线放电并进行下一编程脉冲。如果在此缩短的循环中任何位超过VL，那么循环将扩展以变为还具有在VH电平下的检验的完全循环。
图18是刚刚已出现位超过VL的第一事件的SQPW检验的时序图。可将其视为SPQW检验的扩展的循环表现，且其在第一次出现所述组单元中的一位超过VL检验时适用。其基本上是VL子循环，其后为OBP扫描操作且随后进一步以图15中所示的QPW的VH子循环而扩展。
用于图18中所示的扩展的循环的序列如下：
阶段1到4：与图17中所示的缩短的循环的阶段1到4相同。
阶段5：将所感测的VL数据转移到数据锁存器(VL SCAN(VL扫描))。由于开始于阶段4中的WL充电需要相对较长的时间，因此需要在OBP检测到任何位超过VL之后立即对同一检验序列执行VL SCAN以节省时间。
阶段6：感测和选通(VH第一选通)。在优选实施例中，这是用于检测高电流状态以使得其可被切断从而不干扰后续感测的初步快速感测。
阶段7：允许位线BL恢复到适当电压。
阶段8：感测和选通(VH第二选通)。
阶段9：对字线WL放电。
阶段10：将所感测的VH数据转移到数据锁存器(VH SCAN(VH扫描))。
图19是跟随恰好在至少一位已超过VL之后的循环的后续循环中的SQPW检验的时序图。可将其视为SPQW检验的正常循环表现，且其适用于跟随所述组单元中至少一位已超过VL的循环的后续检验循环中。其基本上为具有如图15中所示的VL子循环与VH子循环两者的正常快速通过写入检验。
阶段1：将选定字线WL预充电到VL。
阶段2：将位线BL预充电到适于感测的电压。
阶段3：感测和选通(VL选通)STB。
阶段4：将字线WL的电压从VL改变到VH，且将所感测的VL数据转移到数据锁存器(VL SCAN(VH扫描))。
阶段5：感测和选通(VH第一选通)。在优选实施例中，这是用于检测实质上低于VH电平的高电流状态以使得其可被切断从而不干扰后续感测的初步快速感测。
阶段6：允许位线BL恢复到适当电压。
阶段7：对于所感测的VH数据进行感测和选通(VH第二选通)。
阶段8：对字线WL放电。
阶段9：将所感测的VH数据转移到数据锁存器(VH SCAN(VH扫描))。
使用SQPW的A-B-C检验的实例
之前对于SQWP的描述针对的是相对于给定阈值电平的编程检验。如果存在待相对于其进行检验的一个以上阈值电平，那么相同的原理基本上是适用的。这可出现在编程多电平存储器(例如由三个阈值电平VA、VB和VC分界的2位或4状态存储器)的过程中。举例来说，如图9C中所示使用LM新码对上页的编程将需要相对于所有三个阈值电平进行编程检验。
在优选实施例中，可以从较低到较高字线WL电压的连续感测而连续进行相对于三个阈值电平中每一者的检验操作。编程检验最初仅相对于VA，即检验A。随着编程继续进行，当至少一位已被编程为超过VA时，编程检验将具有检验A与检验B两者。类似地，如果至少一位已被编程为超过VB，那么编程检验将以检验A、检验B和检验B检查所有三个阈值电平。类似的智能型检验方案已揭示于第2004-0109362-A1号美国专利公开案中。此公开案的全部揭示内容以引用的方式并入本文中。
图20A是涉及三个阈值电平的SQPW的时序图且展示仅涉及检验A的初始编程阶段。在任何位超过VAL之前，图17中所示的缩短的循环适用，其中VL和VH分别由VAL和VAH替代。在OBP操作之后一位超过VAL的第一事件时，那么序列与图18中所示的扩展的循环相同。其后，图19的正常循环适用。SQPW所节省的时间将是在缩短的循环有效时，其为缩短的循环的次数(正常循环的持续时间减去缩短的循环的持续时间)和OBP与VL扫描之间的扫描时间差。
图20B是涉及三个阈值电平的SQPW的时序图且展示在除检验A外还开始检验B时的中间编程阶段。由于在此阶段至少一位已超过VAL，因此无需OBP操作来检查此事件。VAL和VAH下的感测简单地遵循如图19中所示的正常QPW检验循环。
VBL下的感测最初将可能为如图17中所示的缩短的循环。再次，如果在OBP之后任何位超过VBL，那么VB检验类似于图18中所示的扩展的循环。而且，在下一感测循环中，类似于图19中所示的循环的正常循环将重新开始。将以类似于对于VA的方式计算SQPW用于在VB电平下进行检验所节省和浪费的时间。
图20C是涉及三个阈值电平的SQPW的时序图且展示在除检验A和检验B外还开始检验C时的最终编程阶段。由于在此阶段至少一位已超过VAL，因此无需OBP操作来检查此事件。再次，如果在OBP之后任何位超过VCL，那么VC检验类似于图18中所示的扩展的循环。而且，在下一感测循环中，类似于图19中所示的循环的正常循环将重新开始。将以类似于对于在任何位超过VAL之前仅涉及检验A的编程检验的初始阶段的方式计算SQPW用于在VC电平下进行检验所节省和浪费的时间。
虽然已参照某些实施例描述了本发明的各个方面，但应了解，本发明在所附权利要求书的完整范围内有权受到保护。

Claims (30)

1.一种相对于分界阈值电压而并行编程一组存储器单元的方法，其包括：
(a)将编程脉冲施加到所述组存储器单元；
(b)相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而检验所述组中的所述单元；
(c)重复(a)到(b)直到已相对于所述第一参考阈值电压而检验所述单元中的一者为止；
(d)修改已相对于所述第一参考阈值电压而被检验的存储器单元的编程设置以减慢那些单元的后续编程；
(e)将编程脉冲施加到所述组存储器单元；
(f)相对于在低于所述分界阈值电压的容限的预定容限处的所述第一参考阈值电压而检验所述组中的所述单元；
(g)修改已相对于所述第一参考阈值电压而被检验的存储器单元的所述编程设置以减慢那些单元的后续编程；
(h)相对于所述分界阈值电压而检验所述组中的所述单元；
(i)抑制已相对于所述分界阈值电压而被检验的存储器单元的进一步编程；以及
(j)重复(e)到(i)直到已相对于所述分界阈值电压而编程检验所述组中的所有单元为止。
2.根据权利要求1所述的方法，其进一步包括：
通过相关联的位线而存取所述组存储器单元；且其中
所述修改编程设置包含升高已相对于所述第一参考阈值电压而被检验的所述单元的所述位线上的电压以减缓所述编程。
3.根据权利要求1所述的方法，其进一步包括：
通过相关联的位线而存取所述组存储器单元；
提供电源电压；且其中
所述抑制存储器单元的进一步编程包含将与所述存储器单元相关联的所述位线实质上升高到所述电源电压，同时使未受抑制的所述单元的位线处于实质上为零的电压。
4.根据权利要求1所述的方法，其中所述编程脉冲随着每一脉冲单调增加。
5.根据权利要求1所述的方法，其中所述组存储器单元是快闪EEPROM的一部分。
6.根据权利要求1所述的方法，其中所述组存储器单元体现于存储卡中。
7.一种相对于分界阈值电压而并行编程一组存储器单元的方法，其包括：
对于并行的所述组存储器单元，交替地施加编程脉冲和检验编程结果；
所述检验进一步包括：
第一检验，其相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而进行；
减缓已相对于所述第一参考阈值电压而检验的所述单元的所述编程；
第二检验，其相对于所述分界阈值电压而进行；以及
抑制已相对于所述分界阈值电压而被检验的所述存储器单元的进一步编程；且其中：
跳过所述第二检验直到已相对于所述第一阈值电压而检验所述组中的所述存储器单元中的至少一者为止。
8.根据权利要求7所述的方法，其进一步包括：
通过相关联的位线而存取所述组存储器单元；且其中
所述修改编程设置包含升高已相对于所述第一参考阈值电压而被检验的所述单元的所述位线上的电压以减缓所述编程。
9.根据权利要求7所述的方法，其进一步包括：
通过相关联的位线而存取所述组存储器单元；
提供电源电压；且其中
所述抑制存储器单元的进一步编程包含将与所述存储器单元相关联的所述位线实质上升高到所述电源电压，同时使未受抑制的所述单元的位线处于实质上为零的电压。
10.根据权利要求7所述的方法，其中所述编程脉冲随着每一脉冲单调增加。
11.根据权利要求7所述的方法，其中所述组存储器单元是快闪EEPROM的一部分。
12.根据权利要求7所述的方法，其中所述组存储器单元体现于存储卡中。
13.根据权利要求1到12中任一权利要求所述的方法，其中个别存储器单元每一者可编程到两个状态中的一者且所述分界阈值电压用于对所述两个状态进行分界。
14.根据权利要求1到12中任一权利要求所述的方法，其中个别存储器单元每一者可编程到两个以上状态中的一者，且所述分界阈值电压是用于对所述两个以上状态进行分界的多个分界阈值电压中的一者。
15.根据权利要求14所述的方法，其进一步包括相对于所述多个分界阈值电压中的每一者而重复所述步骤。
16.一种非易失性存储器，其包括：
待相对于分界阈值电压而编程的存储器单元的阵列；
编程电路，其用于将编程脉冲施加到所述组存储器单元；
具有第一配置的感测电路，其相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而检验所述组中的所述单元；
存储器控制器；
所述控制器交替地控制所述编程电路和具有所述第一配置的所述感测电路的操作直到已相对于所述第一参考阈值电压而检验所述单元中的一者为止；
编程延迟电路，其用于减慢已相对于所述第一参考阈值电压而被检验的存储器单元的后续编程；
编程抑制电路，其用于抑制已相对于所述分界阈值电压而被检验的存储器单元的进一步编程；且
所述控制器交替地控制所述编程电路和所述感测电路的所述操作以相对于所述第一参考阈值电压而检验所述组中的所述单元，接着相对于所述分界阈值电压而进行检验，直到已相对于所述分界阈值电压而编程检验所述组中的所有单元为止。
17.根据权利要求16所述的非易失性存储器，其进一步包括：
通过相关联的位线而存取所述组存储器单元；且其中
所述修改编程设置包含升高已相对于所述第一参考阈值电压而被检验的所述单元的所述位线上的电压以减缓所述编程。
18.根据权利要求16所述的非易失性存储器，其进一步包括：
通过相关联的位线而存取所述组存储器单元；且其中
所述编程抑制电路包含将与所述待抑制存储器单元相关联的所述位线实质上升高到电源电压，同时使未受抑制的所述单元的位线处于实质上为零的电压。
19.根据权利要求16所述的非易失性存储器，其中所述编程脉冲随着每一脉冲单调增加。
20.根据权利要求16所述的非易失性存储器，其中所述组存储器单元是快闪EEPROM的一部分。
21.根据权利要求16所述的非易失性存储器，其中所述组存储器单元体现于存储卡中。
22.一种非易失性存储器，其包括：
待相对于分界阈值电压而编程的存储器单元的阵列；
编程电路，其用于将编程脉冲施加到所述组存储器单元；
具有第一配置的感测电路，其相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而检验所述组中的所述单元；
存储器控制器，其对于并行的所述组存储器单元交替地施加编程脉冲和检验编程结果；
所述检验进一步包括：
第一检验，其相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而进行；
减缓已相对于所述第一参考阈值电压而被检验的所述单元的所述编程；
第二检验，其相对于所述分界阈值电压而进行；以及
抑制已相对于所述分界阈值电压而检验的所述存储器单元的进一步编程；且其中：
跳过所述第二检验直到已相对于所述第一阈值电压而检验所述组中的所述存储器单元中的至少一者为止。
23.根据权利要求22所述的非易失性存储器，其进一步包括：
通过相关联的位线而存取所述组存储器单元；且其中
所述修改编程设置包含升高已关于所述第一参考阈值电压而被检验的所述单元的所述位线上的电压以减缓所述编程。
24.根据权利要求22所述的非易失性存储器，其进一步包括：
通过相关联的位线而存取所述组存储器单元；且其中
所述编程抑制电路包含将与所述待抑制存储器单元相关联的所述位线实质上升高到电源电压，同时使未受抑制的所述单元的位线处于实质上为零的电压。
25.根据权利要求22所述的非易失性存储器，其中所述编程脉冲随着每一脉冲单调增加。
26.根据权利要求22所述的非易失性存储器，其中所述组存储器单元组是快闪EEPROM的一部分。
27.根据权利要求22所述的非易失性存储器，其中所述组存储器单元体现于存储卡中。
28.一种非易失性存储器，其包括：
待相对于分界阈值电压而编程的存储器单元的阵列；
编程电路，其用于将编程脉冲施加到所述组存储器单元；
具有第一配置的感测电路，其相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而检验所述组中的所述单元；
构件，其用于对于并行的所述组存储器单元交替地施加编程脉冲和检验编程结果；
所述检验进一步包括：
第一检验，其相对于在低于所述分界阈值电压的容限的预定容限处的第一参考阈值电压而进行；
减缓已相对于所述第一参考阈值电压而被检验的所述单元的所述编程；
第二检验，其相对于所述分界阈值电压而进行；以及
抑制已相对于所述分界阈值电压而被检验的所述存储器单元的进一步编程；且其中：
跳过所述第二检验直到已相对于所述第一阈值电压而检验所述组中的所述存储器单元中的至少一者为止。
29.根据权利要求16到28中任一权利要求所述的非易失性存储器，其中个别存储器单元每一者可编程到两个状态中的一者且所述分界阈值电压用于对所述两个状态进行分界。
30.根据权利要求16到28中任一权利要求所述的非易失性存储器，其中个别存储器单元每一者可编程到两个以上状态中的一者，且所述分界阈值电压是用于对所述两个以上状态进行分界的多个分界阈值电压中的一者。
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