CN101366091A - 使用智能验证的多状态非易失性存储器的编程方法 - Google Patents

使用智能验证的多状态非易失性存储器的编程方法 Download PDF

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Abstract

在非易失性存储器中，适应性设定编程验证的启动以便减少编程时间。在一个方法中，基于下部页数据将非易失性存储元件编程以具有落在第一电压阈值(VTH)分布或较高的中间VTH分布内的VTH。随后，具有所述第一VTH分布的非易失性存储元件保持处于此分布或者基于上部页数据而编程为第二VTH分布。具有所述中间VTH分布的非易失性存储元件编程为第三和第四VTH分布。对编程为所述第三VTH分布的非易失性存储元件进行特定识别与跟踪。在所识别非易失性存储元件中的一个元件从所述中间VTH分布转变为所述第三VTH分布之后，启动对编程为所述第四VTH分布的非易失性存储元件的验证。

Description

使用智能验证的多状态非易失性存储器的编程方法
技术领域
本发明涉及对非易失性存储器进行编程。
背景技术
半导体存储器已越来越普遍地用于各种电子装置。例如，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置。电可擦除可编程只读存储器(EEPROM)和快闪存储器属于最普遍的非易失性半导体存储器。与传统EEPROM相比，对于快闪存储器(其也是一类EEPROM)，可在一个步骤中擦除整个存储器阵列或存储器的一部分的内容。
传统EEPROM与快闪存储器均使用浮动栅极，所述浮动栅极定位于半导体衬底中的沟道区上方并与其绝缘。所述浮动栅极定位于源极区与漏极区之间。控制栅极提供于所述浮动栅极上并与其绝缘。通过保留在所述浮动栅极上的电荷量来控制由此形成的晶体管的阈值电压。即，在接通晶体管之前，为允许在所述晶体管的源极与漏极之间传导而必须向所述控制栅极施加的最小电压量是通过浮动栅极上的电荷电平来控制。
某些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，因此可在两个状态(例如，擦除状态与编程状态)之间对所述存储元件进行编程/擦除。此快闪存储器装置有时称为二进制快闪存储器装置，因为每一存储元件可存储一个数据位。
多状态(还称为多电平)快闪存储器装置是通过识别多个不同的允许/有效编程阈值电压范围来实施。每个不同阈值电压范围对应于存储器装置中所编码的数据位集的一预定值。例如，当可将每一存储元件放置于对应于四个不同阈值电压范围的四个离散电荷带的一个带中时，每一存储元件可存储两个数据位。
通常，在编程操作期间向控制栅极施加的编程电压Vpgm是作为量值随时间增加的一系列脉冲而施加。在一种可能方法中，所述脉冲的量值随每一连续脉冲而增加预定步长，例如0.2至0.4V。可向快闪存储器元件的控制栅极(或者在某些情况下为导引栅极)施加Vpgm。在所述编程脉冲之间的周期中，进行验证操作。即，在连续编程脉冲之间测试正在并行编程的一群组元件的每个元件的编程电平，以确定其是否等于或大于所述元件正要编程到的验证电平。对于多状态快闪存储器元件阵列，可针对元件的每一状态执行验证步骤以确定所述元件是否已到达其数据相关的验证电平。例如，能够以四个状态存储数据的多状态存储器元件可能需要针对三个比较点来执行验证操作。
标题为“用于多状态存储器的智能验证(Smart Verify For Multi-State Memories)”的美国公开案第2004/0109362号描述一种用于使得针对一写入序列的每一编程/验证/闭锁步骤而进行的连续验证操作数目最小化的过程，其全部内容以引用的方式并入本文中。最初，在验证阶段期间仅检查选定存储元件被编程到的多状态范围的最低状态。一旦所述选定元件中的一个或一个以上元件达到第一存储状态，便将多状态序列中的下一状态添加到验证过程。一旦最快的元件达到所述序列中的领先状态，或者在延迟数个编程脉冲后，便可立即添加此下一状态。在所述多状态集合的其余状态中依次不断向所述验证阶段中正检查的集合添加状态，直到已添加最高状态。此外，可从所述验证集合移除较低状态，因为朝向这些电平的所有选定存储元件均成功验证为到达那些目标值且经闭锁而不作进一步编程。
需要可应用于不同编程方案的额外“智能验证”技术。
发明内容
通过适应性确定针对至少一些非易失性存储元件的编程验证应何时开始，来提供一种用以对非易失性存储元件进行编程的方法。通过避免不必要的编程验证步骤，缩短编程时间并减小功率消耗。
在将一上部页数据编程为与中间状态重叠的最终状态(例如在“下部-中部”(LM)编程模式下)之前将一下部页数据编程为所述中间状态时会发生问题，上述技术克服此问题。在此情形中，在编程所述下部页时，某些非易失性存储元件可能已到达所述最终状态。因此，在编程所述上部页时不能执行检测将到达所述最终状态的第一位的位通过检测。替代地，需要检测所述第一位从所述最终状态以外的起点到达所述最终状态，并使用此检测来确定何时开始后续的＂智能＂验证。
在一个实施例中，一组非易失性存储元件中的非易失性存储元件最初具有落在共用第一电压阈值分布内的相应电压阈值。
所述非易失性存储元件可以编程为从前一电压阈值分布(例如擦除状态分布)到达所述共同第一电压阈值分布。使用连续的电压脉冲将所述第一电压阈值分布内的非易失性存储元件中的至少一些元件编程，以使其电压阈值到达与所述第一电压阈值分布重叠的第二电压阈值分布，或到达在所述第一和第二电压分布以外的第三电压阈值分布。当所述非易失性存储元件的一个元件的电压阈值从所述第一电压阈值分布的一部分(其在所述第二电压阈值分布以外)转变为所述第二电压阈值分布时，关于何时启动验证过程来验证所述非易失性存储元件的其它元件的电压阈值已在何时完成其从所述第一电压阈值分布转变为所述第三电压阈值分布作出确定。
例如，可在确定所述非易失性存储元件的一个元件的电压阈值已完成向所述第二电压阈值分布的转变后，在已将预定数目的电压脉冲施加于正在向所述第三电压阈值分布转变的非易失性存储元件后，启动所述验证过程。
可通过确定相关联电压阈值转变何时越过较低电压阈值VL(其低于所述第二电压阈值分布)并接着越过较高电压阈值V′H(其在所述第二电压阈值分布中)来跟踪所述非易失性存储元件从所述第一至所述第二电压阈值分布的转变。V′H可超过所述第二电压阈值分布的下部边界VH一限度，此限度虑及感测限度和/或噪声限度。
不同的阈值电压分布可表示一多电平非易失性存储元件中不同的二进制数据状态。
附图说明
图1是一NAND串的俯视图。
图2是图1的NAND串的等效电路图。
图3是图1的NAND串的横截面图。
图4是说明三个NAND串的电路图。
图5是一非易失性存储器系统的框图。
图6是描述图5的非易失性存储器系统的感测区块的框图。
图7是一非易失性存储器阵列的框图。
图8描述在具有从擦除状态到编程状态的直接编程的多状态装置中的示范性的一组阈值电压分布。
图9描述在具有从擦除状态到编程状态的两遍编程的多状态装置中的示范性的一组阈值电压分布。
图10A-C展示各种阈值电压分布并描述用于编程非易失性存储器的过程。
图11描述在使用顺序编程来编程非易失性存储元件而同时适应性确定应何时开始编程验证中各事件的时间序列。
图12A和12B描述在使用两遍(下部页/上部页)编程序列来编程非易失性存储元件而同时适应性确定应何时开始编程验证中各事件的时间序列。
图13A描述用于跟踪非易失性存储元件的转变的过程。
图13B和13C描述展示如何通过设定位线抑制电压来实现粗略与精细编程的时间线。
图14描述在使用下部页数据来编程非易失性存储元件中各事件的时间序列。
图15描述在图14的时间序列后使用上部页数据来编程非易失性存储元件中各事件的时间序列。
图16A提供描述用于通过使用适应性验证而基于下部页数据编程非易失性存储装置的过程的流程图。
图16B提供描述用于通过使用适应性验证而基于上部页数据编程非易失性存储装置的过程的流程图。
图17提供描述用于通过使用下部页与上部页数据来编程非易失性存储装置的过程的流程图。
具体实施方式
适合实施本发明的非易失性存储器系统的一个实例使用NAND快闪存储器结构，其中在NAND串中的两个选择栅极之间串联布置多个晶体管。图1为展示一个NAND串的俯视图。图2为其等效电路。图1和图2所描述的NAND串包含串连的并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120和122将所述NAND串分别连接到位线触点126和源极线触点128。分别通过向控制栅极120CG与122CG施加适当的电压来控制选择栅极120和122。晶体管100、102、104和106中的每一晶体管均具有控制栅极与浮动栅极。晶体管100具有控制栅极100CG与浮动栅极100FG。晶体管102包含控制栅极102CG与浮动栅极102FG。晶体管104包含控制栅极104CG与浮动栅极104FG。晶体管106包含控制栅极106CG与浮动栅极106FG。控制栅极100CG、102CG、104CG和106CG分别连接到字线WL3、WL2、WL1和WL0。在一种可能的设计中，晶体管100、102、104和106每一者为存储器单元或元件。在其它设计中，所述存储元件可包含多个晶体管或可以不同于图1和图2中所描述的那些晶体管。选择栅极120连接到漏极选择线SGD，而选择栅极122连接到源极选择线SGS。
图3提供上述NAND串的横截面图。所述NAND串的晶体管形成于p阱区域140中。每一晶体管包含一堆叠栅极结构，所述结构包含控制栅极(100CG、102CG、104CG和106CG)与浮动栅极(100FG、102FG、104FG和106FG)。所述浮动栅极形成于一氧化物或其它介电膜的顶部上的p阱的表面上。所述控制栅极在所述浮动栅极上面，并由一层间多晶硅介电层分离所述控制栅极与浮动栅极。所述存储元件(100、102、104和106)的控制栅极形成字线。相邻元件之间共享N+掺杂层130、132、134、136和138，藉此将所述元件相互串联连接以形成NAND串。这些N+掺杂层形成所述元件的每一元件的源极与漏极。例如，N+掺杂层130用作晶体管122的漏极与晶体管106的源极，N+掺杂层132用作晶体管106的漏极与晶体管104的源极，N+掺杂层134用作晶体管104的漏极与晶体管102的源极，N+掺杂层136用作晶体管102的漏极与晶体管100的源极，而N+掺杂层138用作晶体管100的漏极与晶体管120的源极。N+掺杂层126连接到NAND串的位线，而N+掺杂层128连接到多个NAND串的共用源极线。
应注意，尽管图1-3展示在NAND串中的四个存储元件，但四个晶体管的使用仅供作为一实例。结合本文所述技术而使用的NAND串可具有四个以下存储元件或四个以上存储元件。例如，某些NAND串将包含八、十六、三十二、六十四个或更多存储元件。本文的论述不限于NAND串中的任何特定数目的存储元件。
每一存储元件均可存储以模拟或数字形式表示的数据。当存储一个数字数据位时，所述存储元件的可能阈值电压范围分成两个范围，其指派为逻辑数据＂1＂和＂0＂。在NAND型快闪存储器的一个实例中，擦除所述存储元件后电压阈值为负，处于可定义为逻辑＂1＂的状态。编程操作后的阈值电压为正且处于可定义为逻辑＂0＂的状态。当所述阈值电压为负并通过向控制栅极施加0V来尝试读取时，所述存储元件会接通以指示正在存储逻辑1。当所述阈值电压为正并通过向控制栅极施加0V来尝试读取操作时，所述存储元件不会接通，其指示存储逻辑0。
存储元件还可存储多个状态，从而存储多个数字数据位。在存储多个数据状态的情况下，阈值电压窗口分成状态数目。例如，如果使用四状态，那么会有指派给数据值的四个阈值电压范围＂11＂、＂10＂、＂01＂和＂00＂。在NAND型存储器的一个实例中，在擦除操作之后阈值电压为负且定义为＂11＂。正阈值电压用于＂10＂、＂01＂和＂00＂的状态。在某些实施方案中，使用格雷码(Gray code)指派来将数据值(例如，逻辑状态)指派到阈值范围，使得如果浮动栅极的阈值电压错误地偏移到其相邻物理状态，那么仅会影响一位。编程于存储元件内的数据与元件的阈值电压范围之间的特定关系取决于所述存储元件所采用的数据编码方案。例如，美国专利案第6,222,762号和在2003年6月13日申请并于2004年12月16日作为美国专利申请公开案第2004/0255090号公开的美国专利申请案第10/461,244号＂存储器系统的跟踪单元(Tracking Cells For A Memory System)＂描述了用于多状态快闪存储元件的各种数据编码方案，两者的全部内容以引用方式并入本文中。
NAND型快闪存储器和其操作的相关实例提供于以下美国专利案中：5,386,422、5,522,580、5,570,315、5,774,397、6,046,935、6,456,528和6,522,580，其中每一专利案的全部内容均以引用方式并入本文中。除NAND快闪存储器外，本发明还可使用其它类型的非易失性存储器。
可用于快闪EEPROM系统的另一类型存储元件是电荷捕获元件，其利用非导电介电材料替代导电浮动栅极以采用非易失性方式来存储电荷。陈(Chan)等人所著的文章＂真正的单一晶体管氧化物-氮化物-氧化物EEPROM装置(A True Single-TransistorOxide-Nitride-Oxide EEPROM Device)＂(IEEE电子装置学刊，第EDL-8卷，第3号，1987年3月，第93至95页)中描述此元件。由氧化硅、氮化硅和氧化硅(＂ONO＂)形成的三层电介质夹在一导电控制栅极与存储元件沟道上一半导电衬底的表面之间。通过将电子从所述元件沟道注入氮化物内来编程所述元件，在氮化物中捕获所述电子并将其存储于一有限区域中。然后，此存储电荷采用可检测的方式改变所述元件的沟道的一部分的阈值电压。通过将热空穴注入氮化物内来擦除所述元件。还可参见野崎(Nozaki)等人的＂用于半导体盘应用的具有MONOS存储器单元的1Mb EEPROM＂(IEEE固态电路期刊(IEEEJournal of Solid-State Circuits)，第26卷，第4号，1991年4月，第497-501页)，其描述在一分割栅极配置中的类似元件，在此配置中一掺杂多晶硅栅极延伸于所述存储元件沟道的一部分上以形成单独的选择晶体管。前述两个论文其全部内容以引用方式并入本文中。在威廉D布朗(William D.Brown)与乔E布鲁尔(Joe E.Brewer)所编辑的＂非易失性半导体存储器技术(Nonvolatile Semiconductor Memory Technology)＂(1998年IEEE出版社)的1.2章节中提到编程技术，而且还在所述章节中描述可将其应用于介电电荷捕获装置，其以引用方式并入本文中。此段落中所述的存储元件也可用于本发明。因而，本文所述的技术还应用于不同存储元件的介电区域之间的耦合。
艾坦(Eitan)等人的＂NROM:一种新颖的局部捕获、二位非易失性存储器单元(NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell)＂(IEEE电子装置学刊，第21卷，第11号，2000年11月，第543-545页)中已描述在每一元件中存储两个位的另一种方法，其描述一跨越源极与漏极扩散物之间的沟道而延伸的ONO介电层。一个数据位的电荷在与漏极相邻的介电层中局部化，且另一数据位的电荷在与源极相邻的介电层中局部化。通过单独读取在电介质内的空间分离电荷存储区域的二进制状态来获得多状态数据存储。此段落中所述的存储元件也可用于本发明。
图4是描绘三个NAND串的电路图。使用NAND结构的快闪存储器系统的典型结构将包含若干个NAND串。例如，三个NAND串201、203和205展示为处于一具有远远更多NAND串的存储器阵列中。所述NAND串的每一串包含两个选择晶体管与四个存储元件。例如，NAND串201包含选择晶体管220和230以及存储元件222、224、226和228。NAND串203包含选择晶体管240和250以及存储元件242、244、246和248。NAND串205包含选择晶体管260和270以及存储元件262、264、266和268。每一NAND串均通过其选择晶体管(例如，选择晶体管230、250或270)而连接到源极线。使用选择线SGS来控制源极侧选择栅极。通过漏极选择线SGD所控制的选择晶体管220、240、260等将各种NAND串201、203和205连接到相应位线202、204和206。在其它实施例中，所述选择线不一定必需为共用的。每一字线连接行中每一存储元件的控制栅极。例如，字线WL3连接到用于存储元件222、242和262的控制栅极。字线WL2连接到存储元件224、244和264的控制栅极。字线WL1连接到存储元件226、246和266的控制栅极。字线WL0连接到存储元件228、248和268的控制栅极。可看出，每一位线和相应NAND串包括存储元件阵列或集合的若干列。字线(WL3、WL2、WL1和WL0)包括阵列或集合的若干行。
当对快闪存储元件进行编程时，向所述元件的控制栅极施加编程电压，且与所述元件相关联的位线接地。将来自p阱的电子注入所述浮动栅极。当电子累积在所述浮动栅极中时，所述浮动栅极变为带负电且所述元件的阈值电压上升，从而认为所述存储元件(例如存储元件)处于编程状态。在标题为＂非易失性存储器的源极侧自增压技术(SourceSide Self Boosting Technique For Non-Volatile Memory)＂的美国专利案6,859,397和2003年7月29日申请的标题为＂检测过编程存储器(Detecting Over Programmed Memory)＂的美国专利申请公开案2005/0024939中可找到关于此类编程的更多信息，两个申请案的全部内容以引用方式并入本文中。
为了向正在编程的元件的控制栅极施加编程电压，将所述编程电压施加于适当的字线上。所述字线还连接到共享同一字线的其它NAND串的每一串中的一个元件。例如，在对图4所示元件224进行编程时，还将向元件244的控制栅极施加所述编程电压。当需要编程一字线上的一个元件而不编程连接到同一字线的其它元件时，例如当需要编程元件224而非元件244时，产生问题。由于所述编程电压施加于所有连接到一字线的元件，因此在称为编程干扰的过程中，所述字线上的一非选定元件(将不被编程的元件)，尤其是与选择用于编程的元件相邻的元件，可能无意间变成编程。例如，在编程元件224时，有一问题是相邻元件244可能会无意地编程。
可采用若干技术来防止编程干扰。在一种称为＂自增压＂的方法中，将非选定位线电隔离，而在编程期间将通过电压(例如，10V)施加于所述非选定字线。所述非选定字线耦合到受抑制的NAND串203的沟道，从而导致一电压(例如，8V)存在于至少在选定字线下方的所述串的沟道内，这往往会减小编程干扰。因此，自增压造成电压增压存在于沟道内，其往往降低跨越隧穿氧化物的电压，且因而减小编程干扰。
NAND串通常(但非始终)从源极侧编程到漏极侧，例如从存储元件228到存储元件222。例如，假定所述NAND串203在所述NAND串201之前编程。当所述编程过程准备对所述NAND串201的最后一个(或倒数第二个)存储元件编程时，如果受抑制的NAND串(例如，NAND串203)上先前编程的存储元件中的全部或大部分存储元件已编程，那么在所述先前编程的存储元件的浮动栅极中有负电荷。因此，增压电位在NAND串203的部分中不会变得足够高，且在NAND串203中与最后少数字线相关的元件上可能仍有编程干扰。例如，当编程NAND串201上的元件222时，如果NAND串203上的元件248、246和244先前已经编程，那么这些晶体管(244、246和248)中的每一晶体管在其浮动栅极上会有负电荷，这会限制自增压过程的增压电平且可能在元件242上引起编程干扰。
局部自增压(＂LSB＂)和擦除区域自增压(＂EASB＂)尝试通过将先前编程元件的沟道与受抑制元件的沟道隔离以解决常规自增压的缺点。例如，如果正在将图4的元件224编程，那么LSB和EASB尝试通过将元件244的沟道与先前编程的元件(246与248)隔离来抑制元件244中的编程。采用所述LSB技术，正被编程的元件的位线接地，且具有受抑制元件的NAND串的位线处于Vdd。在选定字线上驱动编程电压Vpgm(例如，20V)。与选定字线相邻的字线处于0V，且其余非选定字线处于Vpass。例如，位线202处于0V，且位线204处于Vdd。漏极选择SGD处于Vdd，且源极选择SGS处于0V。选定字线WL2(用于编程元件224)处于Vpgm。相邻字线WL1和WL3处于0V，且其它字线(例如，WL0)处于Vpass。
EASB类似于LSB，不同之处在于仅源极侧相邻字线处于0V。漏极侧相邻字线处于Vpass。如果Vpass过低，那么沟道中的增压将不足以防止编程干扰。如果Vpass过高，那么将编程非选定字线。例如，WL1会处于0V而非Vpass，而WL3会处于Vpass。在一个实施例中，Vpass为7至10V。
当LSB与EASE对自增压提供改进时，其也会带来问题，此问题取决于源极侧相邻元件(元件246是元件244的源极侧相邻元件)经编程还是擦除。如果所述源极侧相邻元件经编程，那么在其浮动栅极上有负电荷。此外，在将0V施加于控制栅极的情况下，在所述带负电栅极下方有一高度反向偏压结，其可引起栅极诱发漏极泄漏(GIDL)，其中电子泄漏进增压沟道。GIDL发生时在所述结中有一较大偏压并有一较低或负栅极电压，在源极侧相邻元件经编程且漏极结经增压时，实际情况与此完全相符。GIDL导致增压电压过早泄漏掉，从而产生编程错误，而且在突然高度掺杂结的情况(在缩放元件尺寸时需要如此)下更加严重。如果所述泄漏电流足够高，那么所述沟道区域内的增压电位将减小而可能引起编程干扰。此外，编程的字线越接近漏极，则增压结中存在的电荷越小。因此，增压结中的电压将快速下降，从而引起编程干扰。
如果源极侧相邻存储元件经擦除，那么在浮动栅极上有正电荷，且晶体管的阈值电压将可能为负。即使在向字线施加0V时，所述晶体管也可不断开。如果所述存储元件开启，那么NAND串不在EASB模式下操作。而是，所述NAND串在自增压模式下操作，这会存在上述问题。如果其它源极侧元件经编程(这限制源极侧增压)，那么最有可能出现此情形。在沟道长度较短的情况下，此问题最麻烦。
图5说明根据本发明的一个实施例的具有用于并行读取和编程存储器单元页的读取/写入电路的存储器装置296。存储器装置296可包含一个或一个以上存储器电路小片298。存储器电路小片298包含二维存储器单元阵列300、控制电路310和读取/写入电路365。可通过字线经由行解码器330以及通过位线经由列解码器360来寻址存储器阵列300。读取/写入电路365包含多个感测区块400，并允许并行读取或编程存储器单元页。一般地，控制器350与一个或一个以上存储器电路小片298包含在同一存储器装置296(例如，可移除的存储卡)中。经由线320在主机与控制器350之间以及经由线318在控制器与一个或一个以上存储器电路小片298之间传输命令和数据。
控制电路310与读取/写入电路365协作以在存储器阵列300上执行存储器操作。控制电路310包含状态机312、芯片上地址解码器314和功率控制模块316。状态机312提供存储器操作的芯片级控制。芯片上地址解码器314在所述主机或存储器控制器所使用的地址与解码器330和360所使用的硬件地址之间提供地址接口。功率控制模块316控制在存储器操作期间向所述字线和位线供应的功率和电压。
在另一方法中，各个外围电路对存储器阵列300的存取是以对称方式实施于所述阵列的相反侧上，从而将每一侧上存取线和电路的密度减半。
图6是分成一核心部分(称为感测模块380)与一共用部分390的个别感测区块400的框图。在一个实施例中，针对每一位线将有一单独的感测模块380，且针对一组多个感测模块380将有一个共用部分390。在一个实例中，一感测区块可包含一个共用部分390与八个感测模块380。在一群组中的每一感测模块经由数据总线372与相关的共用部分通信。关于其它细节，请参考2004年12月29日申请的美国专利申请案第11/026,536号＂对读出放大器的聚合实行共享处理的非易失性存储器与方法(Non-Volatile Memory &Method with Shared Processing for an Aggregate of Sense Amplifiers)＂，其全部内容以引用的方式并入本文中。
感测模块380包括确定在一所连接位线中的传导电流高于还是低于预定阈值电平的感测电路370。感测模块380还包含位线锁存器382，其用于设定所连接位线上的电压条件。例如，锁存于位线锁存器382中的预定状态将导致将所连接的位线拉到指定编程抑制的状态(例如，Vdd)。
共用部分390包括处理器392、一组数据锁存器394以及耦合于所述组数据锁存器394与数据总线320之间的I/O接口396。处理器392执行计算。例如，其功能之一是确定存储于所感测存储器单元内的数据并将所确定数据存储于所述组数据锁存器内。所述组数据锁存器394用于存储在读取操作期间由处理器392确定的数据位。其还用于存储在编程操作期间从数据总线320引入的数据位。所引入的数据位表示希望编程入所述存储器的写入数据。I/O接口398提供数据锁存器394与数据总线320之间的接口。
在读取或感测期间，所述系统的操作在状态机312的控制下，状态机312控制向所寻址的单元提供不同的控制栅极电压。当其行经对应于所述存储器所支持的各个存储器状态的各个预定义控制栅极电压时，感测模块380将在处于这些电压中的一个电压时出错，且将经由总线372从感测模块380向处理器392提供一输出。此刻，处理器392通过考虑所述感测模块的出错事件以及关于从所述状态机经由输入线393施加的控制栅极电压的信息来确定所产生的存储器状态。然后，其计算针对所述存储器状态的二进制编码并将所产生的数据位存储到数据锁存器394中。在所述核心部分的另一实施例中，位线锁存器382负有双重责任，作为用以锁存感测模块380的输出的锁存器且还作为如上所述的位线锁存器。
某些实施方案可包含多个处理器392。在一个实施例中，每一处理器392可包含一输出线(未展示)以便将所述输出线中的每一输出线OR有线连接在一起。在某些实施例中，所述输出线在连接到OR有线连接线之前反转。此配置使得能够在编程验证过程期间对所述编程过程已在何时完成作出快速确定，因为接收所述OR有线连接的状态机可确定正被编程的所有位已在何时到达所需电平。例如，当每一位已到达其所需电平时，会将针对所述位的逻辑零发送到所述OR有线连接线(或使数据1反转)。当所有位输出数据0(或反转的数据1)时，所述状态机便知道要终止编程过程。由于每一处理器与八个感测模块通信，因此状态机需要对所述OR有线连接线进行八次读取，或可将逻辑添加到处理器392以将相关联位线的结果累加起来使得所述状态机仅需要对所述OR有线连接线进行一次读取。同样，通过正确选择所述逻辑电平，全局状态机可检测第一位何时改变其状态并相应地改变算法。
在编程或验证期间，将希望编程的数据存储于来自所述数据总线320的所述组数据锁存器394内。在状态机的控制下的系统操作包括向已寻址存储器单元的控制栅极施加的一系列编程电压脉冲。每一编程脉冲之后可接着进行读回(验证)来确定是否已将所述单元编程为所需的存储器状态。如下面进一步的说明，适应性或＂智能验证＂技术可用于减少验证步骤数目，以便在指定的时间对指定的存储元件开始验证。处理器392监视与所需存储器状态相关的读回存储器状态。当所述两个状态一致时，处理器392将位线锁存器382设定成使得将位线拉到指定编程抑制的状态。这抑制耦合到所述位线的单元进一步编程，即使在其控制栅极上出现编程脉冲。在其它实施例中，所述处理器最初载入位线锁存器382，且所述感测电路在验证过程期间将其设定为一抑制值。
数据锁存器堆栈394含有对应于所述感测模块的数据锁存器堆栈。在一个实施例中，每一感测模块380有三个数据锁存器。在某些实施方案(但并非必需)中，所述数据锁存器实施为移位寄存器，以使得存储于其中的并行数据转换为用于数据总线320的串行数据，反之亦然。在一个实施例中，对应于m个存储器单元的读取/写入区块的所有数据锁存器可以连结在一起形成区块移位寄存器，以使得可通过串行传输来输入或输出数据区块。特定来说，读取/写入模块库经调整以使得其数据锁存器组中的每一锁存器会将数据依次移进/移出数据总线，如同其作为用于整个读取/写入区块的移位寄存器的部分一样。
在以下申请案中已对所述感测模块380的操作进行额外描述：共同待决的美国专利申请案第10/254,830号＂源极线偏压错误减小的非易失性存储器和方法(Non-VolatileMemory And Method With Reduced Source Line Bias Errors)＂中，所述申请案由劳尔艾德里安塞尼(Raul-Adrian Cernea)与严丽(Yan Li)于2002年9月24日申请，作为美国公开案第2004/0057287号公开于2004年3月25日；以及美国专利申请案第10/665,828号＂感测改进的非易失性存储器和方法(Non-Volatile Memory And Method with ImprovedSensing)＂，其由劳尔艾德里安塞尼(Raul-Adrian Cernea)与严丽(Yan Li)申请于2003年9月17日，作为美国公开案第2004/0109357号公开于2004年6月10日。在以下申请案中已对用于处理感测模块380的结果的电路进行描述：共同待决的美国专利申请案第11/026,536号，标题为＂对读取/写入电路的聚合体实行共享处理的非易失性存储器和方法(Non-Volatile Memory and Method with Shared Processing for an Aggregate of Read/WriteCircuits)＂，所述申请案由劳尔艾德里安塞尼(Raul-Adrian Cernea)、严丽(Yan Li)、谢赫扎德卡哈利德(Shahzad Khalid)和常小龙(Siu Lung Chan)申请于2004年12月29日；以及共同待决的美国专利申请案第11/097,517号，标题为＂非易失性存储器的多相位编程中数据锁存器的使用(Use of Data Latches in Multi-Phase Programming ofNon-Volatile Memories)＂，其由严丽(Yan Li)和Raul-Adrian Cernea(劳尔艾德里安塞尼)申请于2005年4月1日。这四个所引用的申请案的全部揭示内容以引用方式并入本文中。
图7提供存储元件阵列300的示范性结构。作为一个实例，说明一分成1,024个区块的NAND快闪EEPROM。在擦除操作中，同时擦除存储于每个区块中的数据。在一个设计中，区块为同时擦除的元件的最小单位。在此实例中，每个区块中有8,512列与对应的位线，表示为BL0-BL8511。四个存储元件串联连接以形成一NAND串。尽管展示在每个NAND串内包含四个元件，但可使用多于或少于四个存储元件。所述NAND串的一个端子经由一选择晶体管SGD连接到对应的位线，且另一端子经由第二选择晶体管SGS连接到c源极线。
在对读取和编程操作的一个配置期间，同时选择具有相同字线的所有8,512个存储元件。因此，可同时读取或编程形成一逻辑页的1,064字节数据，且所述存储器的一个区块可存储至少八个逻辑页。对于多状态存储元件，当每一存储元件存储两个数据位时，如果这两位中的每一位存储在一不同页中，那么一个区块存储十六个逻辑页。两个编程循环可用于编程所述存储元件，首先针对一页的数据，然后针对另一页的数据。其它大小的区块和页也可用于本发明。此外，可使用图示架构以外的其它架构来实施本发明。例如，在一个设计中，将所述位线分成奇数与偶数位线，单独地加以编程与读取。
可通过升高p阱到擦除电压(例如20V)并将选定区块的字线接地来擦除存储元件。源极线与位线浮动。可对整个存储器阵列、单独的区块或存储元件的另一单元(其为存储器装置的一部分，例如字线、页或扇区)执行擦除。在一个可能方法中，将电子从浮动栅极转移到p阱区域而使得阈值电压变成负。
在读取和验证操作中，将选择栅极(SGD和SGS)和非选定字线(例如WL0、WL2和WL3，此时WL1为选定的字线)上升到读取通过电压(例如4.5V)，以使晶体管作为通过栅极而操作。将选定的字线WL1连接到一电压，其电平是针对每次读取和验证操作而指定，以便确定相关存储元件的阈值电压高于还是低于此电平。例如，在针对一个两电平存储元件的读取操作中，选定字线WL1可以接地，以便检测出所述阈值电压是否高于0V。在针对一个两电平存储元件的验证操作中，例如，选定字线WL1连接到0.8V，以便验证出所述阈值电压是否达到至少0.8V。源极与p阱处于0V。将选定的位线预充电到一(例如)0.7V电平。如果所述阈值电压高于所述字线上的读取或验证电平，那么与所关心元件相关联的位线电位电平由于非导电存储元件而保持高电平。另一方面，如果所述阈值电压低于读取或验证电平，那么所关心位线的电位电平便会降低到一低电平，例如，小于0.5V，因为所述导电存储元件将所述位线放电。因此，可通过连接到所述位线的电压比较器读出放大器来检测所述存储元件的状态。另一类感测是所有位线(ABL)感测，其包含电流感测。
根据此项技术中已知的技术来执行上述擦除、读取和验证操作。因此，所属领域的技术人员可改变许多所解释的细节。还可使用此项技术中已知的其它擦除、读取和验证技术。
如上所述，每个区块可分成若干页。在一个方法中，一页为一编程单位。在某些实施方案中，个别页可分成多个区段且所述区段可含有作为基本编程操作而一次写入的最小数目元件。一个或一个以上数据页通常存储在一行存储元件中。一页可存储一个或一个以上扇区。扇区包含用户数据与开销数据，例如已根据所述扇区的用户数据计算出的错误校正码(ECC)。当将数据编程于阵列内时，控制器的一部分计算ECC，且当从所述阵列读取数据时还使用ECC来检查所述数据。或者，与其相关用户数据相比，ECC和/或其它开销数据存储在不同页中，或甚至不同区块中。在其它设计中，所述存储器装置的其它部分(例如状态机)可计算ECC。
用户数据的一个扇区通常为512字节，对应于磁盘驱动器中一个扇区的大小。开销数据通常为额外的16至20字节。大量页形成一包含(例如)8、32、64或更多页的区块。
图8说明当每个存储元件存储两个数据位时针对存储元件阵列的阈值电压分布。E描述针对已擦除存储元件的第一阈值电压分布。A、B和C描述针对已编程存储元件的三个阈值电压分布。在一个设计中，E分布中的阈值电压为负且A、B和C分布中的阈值电压为正。
每个不同阈值电压范围对应于所述组数据位的预定值。编程于存储元件内的数据与所述元件的阈值电压电平之间的特定关系取决于所述元件所采用的数据编码方案。一个实例指派＂11＂为阈值电压范围E(状态E)，＂10＂为阈值电压范围A(状态A)，＂00＂为阈值电压范围B(状态B)且＂01＂为阈值电压范围C(状态C)。然而，在其它设计中，使用其它方案。
使用三个读取参考电压Vra、Vrb和Vrc来从存储元件读取数据。通过测试一给定存储元件的阈值电压高于还是低于Vra、Vrb和Vrc，系统可确定所述存储元件所处的状态。还指示三个验证参考电压Vva、Vvb和Vvc。在将存储元件编程为状态A、B或C时，所述系统将测试所述存储元件是否分别具有大于或等于Vva、Vvb或Vvc的阈值电压。
在一个称为全序列编程的方法中，可将存储元件从擦除状态E直接编程为所述编程状态A、B或C的任一者(如曲线箭头所示)。例如，首先可擦除待编程的一存储元件群集，以使得所述群集中的所有存储元件均处于擦除状态E。尽管某些存储元件从状态E编程为状态A，但其它存储元件从状态E编程为状态B和/或从状态E编程为状态C。
图9说明存储用于两个不同页(一下部页与一上部页)的数据的多状态存储元件的两遍编程技术的实例。描述四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两页均存储＂1＂。对于状态A，下部页存储＂0＂且上部页存储＂1＂。对于状态B，两页均存储＂0＂。对于状态C，下部页存储＂1＂且上部页存储＂0＂。应注意，尽管已将特定位图案指派为所述状态的每一状态，但还可指派不同的位图案。在第一遍编程中，根据要编程到下部逻辑页中的位设定元件的阈值电压电平。如果所述位为逻辑＂1＂，那么不改变阈值电压，因为其由于先前已擦除而处于适当状态。然而，如果要编程的位为逻辑＂0＂，那么所述元件的阈值电平增加为状态A，如箭头730所示。这结束第一遍编程。
在第二遍编程中，根据正编程到上部逻辑页中的位设定元件的阈值电压电平。如果所述上部逻辑页位将存储逻辑＂1＂，那么不会发生编程，因为所述元件处于所述状态E或A的一者中，此取决于对下部页位的编程，两状态均载送上部页位＂1＂。如果上部页位将为逻辑＂0＂，那么所述阈值电压移位。如果所述第一遍导致所述元件保持处于擦除状态E，那么在第二阶段中，将所述元件编程以使得所述阈值电压增加到处于状态C内，如箭头734所示。如果由于第一遍编程而已将所述元件编程成状态A，那么在第二遍中将所述存储元件进一步编程以使得所述阈值电压增加到处于状态B内，如箭头732所示。第二遍的结果是要将所述元件编程进入用于为所述上部页存储逻辑＂0＂的指定状态而不改变用于下部页的数据。
在一个方法中，如果写入足够的数据以填满一整页，那么可建立一系统来执行全序列写入。如果针对一整页写入不足够的数据，那么编程过程可使用接收到的数据编程下部页。当接收到后续数据时，系统会接着编程上部页。在另一方法中，所述系统可采用编程下部页的模式开始写入，并且如果后续接收到足够数据以填满一字线的所有(或大多数)存储元件，那么转换成全序列编程模式。在发明者塞吉A格罗别兹(Sergy A.Gorobets)与严丽(Yan Li)于2004年12月14日申请的标题为＂使用早期数据的非易失性存储器的管线编程(Pipelined Programming of Non-Volatile Memories Using Early Data)＂的美国专利申请案第11/013,125号中揭示此方法的更多细节，其全部内容以引用方式并入本文中。
图10A-C描绘用于编程非易失性存储器的另一过程，其针对任一特定存储元件，通过在针对先前页写入相邻存储元件之后相对于一特定页写入所述特定存储元件来减小浮动栅极至浮动栅极耦合。在一个示范性实施方案中，所述非易失性存储元件中的每一元件存储两个数据位，其使用由不同电压分布表示的四个数据状态。例如，假定状态E是擦除状态，且状态A、B和C是编程状态。状态E、A、B和C中的每一状态表示二进制数据状态。例如，状态E存储数据11，状态A存储数据01，状态B存储数据00且状态C存储数据10。这是格雷编码的实例，因为仅一位在相邻状态之间变化。还可使用其它数据到物理数据状态的编码。每一存储元件存储来自两个数据页的位。出于引用目的，将这些数据页称为上部页与下部页；然而，可赋予其其它标签。对于状态A，下部页存储位1且上部页存储位0。对于状态B，两页均存储位数据0。对于状态C，下部页存储位0且上部页存储位1。编程过程具有两个步骤。在第一步骤中，编程下部页。如果所述下部页将保持数据1，那么所述存储元件状态保持于状态E。如果将所述数据编程为0，那么升高所述存储元件的电压阈值VTH以便将所述存储元件编程为一中间或临时状态INT。因此，图10A展示存储元件从状态E到状态INT的编程。状态INT表示一临时状态；因此，所述验证点描述为Vvb′，其可以低到Vva，而且其低于Vvb，如图10C所示。
在一个设计中，在将一存储元件从状态E编程为状态INT后，其在相邻字线上的相邻存储元件相对于其下部页而编程。在编程所述邻近存储元件后，浮动栅极至浮动栅极耦合效应会升高所考虑存储元件的表观阈值电压，所述存储元件处于状态INT。这将具有加宽状态INT的阈值电压分布到图10B中阈值电压分布750所示的阈值电压分布的效应。在一后续编程步骤中，当编程上部页时将矫正阈值电压分布的此明显加宽。
图10C描绘编程上部页的过程。如果所述存储元件处于擦除状态E，且所述上部页将保持于1，那么所述存储元件将保持于状态E。如果所述存储元件处于状态E，且其上部页将编程为0，那么所述存储元件的阈值电压将会上升以使得所述存储元件转变为状态A。如果所述存储元件在中间阈值电压分布750时处于状态INT750(下部页为＂0＂)且上部页数据将变成数据0，那么在必要时升高所述存储元件的阈值电压，以使得所述存储元件处于状态B。通常，状态INT与B将重叠以至于某些处于状态INT的存储元件还会处于状态B。对于这些存储元件，不需要额外的编程以转变为状态B。对于处于状态INT但不处于状态B的存储元件，需要额外的编程以将其转变为状态B。进一步，如果所述存储元件在中间阈值电压分布750时处于状态INT且所述上部页数据将编程为1，那么会将所述存储元件编程为最终状态C。明确来说，这些元件将从状态INT(在状态B外或与状态B重叠)转变为状态C。
所说明的过程减小浮动栅极至浮动栅极耦合的效应，因为仅相邻存储元件的上部页编程将对一给定存储元件的表观阈值电压产生影响。一替代性状态编码的实例是：状态E存储数据11，状态A存储数据01，状态B存储数据＂10＂且状态C存储数据＂00＂，其形成一新的LM码。尽管图10A-C提供相对于四个数据状态和两个数据页的实例，但所教示的概念可应用于具有多于或少于四个状态和不同于两页的其它实施方案。在2005年4月5日申请的标题为＂在非易失性存储器读取操作期间补偿耦合(Compensating ForCoupling During Read Operations Of Non-Volatile Memory)＂的美国专利申请案第11/099,133号中可找到关于各种编程方案和浮动栅极至浮动栅极耦合的更多细节。
智能验证
在编程非易失性存储装置时启动验证的起点常规上是通过由装置工程师确定并在某些情况下称为ROM熔丝参数的一参数而固定。所述起点考虑到对于循环零部件来说的最坏的情况，由于在施加许多编程脉冲后的氧化物捕获或所述存储元件的氧化物中的缺陷，因此循环零件的编程比新零部件更快。所述参数设定通常设定为保证循环零部件不会变为过编程。然而，通过这些设定，在任何位变成编程得足以通过验证电平并闭锁不再接收其它编程脉冲之前，编程较慢的新装置将经历许多个编程和编程验证脉冲。因此，导致低效率，包含编程时间和功率消耗增加。
图11描述在使用连续编程来编程非易失性存储元件而同时适应性确定应何时开始编程验证中的事件的时间序列。所述智能验证过程在使用固定参数来控制编程验证过程的起点时克服许多低效率情形。替代地，根据所述页中的编程速度，智能验证过程独立地针对每一页确定每一验证过程的起点。例如，一存储元件将会从擦除状态E直接编程为状态A、B或C中的任何状态(参见图8)。图11中，所述时间序列包含时间点tS、t0、t1、t2、t3、t4、t5、t6和t7。指示在不同时间点向所述存储元件施加的编程脉冲Vpgm的幅值，连同编程脉冲之间具有较低量值的验证或验证脉冲。应注意，针对将验证的每一状态的一个验证脉冲是施加于每一编程脉冲之间。例如，当正在验证仅所述A元件时，施加一个验证脉冲，而当正在验证所述A与B元件或所述B与C元件时施加两个脉冲。
验证A(例如，处于状态A的存储元件的验证)的起点可由一ROM熔丝参数NA(在编程起点tS后编程脉冲的数目)确定。在某些实施例中，NA可为零，且在所述第一编程脉冲后开始验证。紧随每一编程验证A脉冲之后或作为其一部分，执行检测过程来检查选择用于编程的任何存储元件是否通过验证A电平(图8至10中的Vva)，而与其目标编程状态无关。在已检测到至少一位处于状态A之后，一对应的内部信号PCVA_FLAG在t1变成高。然后，可通过对t1后的指定编程脉冲数目NB计数来确定验证B的起点t2。可基于验证A与B电平之间的电压差除以编程字线电压步长(连续编程脉冲之间的幅值差)来估计NB的适当值，并将其存储为ROM熔丝参数。在t3时，此时另一内部信号PCVB_FLAG出现，指示至少一位已通过验证B电平而与其目标编程状态无关。然后，可通过对t3后的指定编程脉冲数目NC计数来确定验证C的起点t5。可基于验证B与C电平之间的电压差除以编程字线电压步长来估计NC的适当值，并将其存储为ROM熔丝参数。时间点t4、t6和t7指示A、B和C电平的验证已分别在何时完成。在开始编程时检测到没有状态A数据且因此内部信号PCVA_FLAG永远不会出现的特殊情况，且可使用特定专用于此目的的另一ROM熔丝参数PCVB_ROM来确定状态B验证的起点。同样，如果没有状态B数据，那么可使用又一专用的ROM熔丝参数PCVC_ROM来确定状态C验证的起点。
图12A和12B描述在使用两遍(下部页/上部页)编程序列来编程非易失性存储元件而同时适应性确定应何时开始编程验证中各事件的时间序列。如果遵循图9的两遍编程方法，那么在第一遍期间，仅发生从擦除状态E到状态A的编程。在图12A中，仅使用NA，其关于验证A的开始而发信号。在第二遍期间，在编程上部页时，从状态A编程状态B，且从状态E编程状态C。由于在此编程循环期间没有状态A数据，因此使用PCVB_ROM来开始验证，且可使用智能验证过程来确定状态C验证的起点t3。参考图12B，编程开始于t0，在编程脉冲之间没有验证脉冲且在t1与t3之间仅发生验证B。
当根据图10A-C的方法来编程时，在第二遍期间可将处于状态INT的存储元件同时(例如，在相同的编程循环中，其中向存储元件施加一系列编程脉冲)编程为状态B与C。此外，状态B与状态INT重叠。在下面论述的这些和其它情况中，可基于其它元件已于何时编程为一较低状态(例如，从状态INT编程为状态B)来适应性地启动对从状态INT编程为较高状态C的元件的验证。所属领域的技术人员会明白所述技术可广泛适用。
在已将下部页编程后，任何将编程为状态B或C的位的阈值电压将在INT分布750内。在后续上部页编程期间，将从状态E编程状态A，而将从INT状态编程状态B与C。然而，在此情况下，对通过验证A的至少一位的检测可能会与已经处于INT状态的位混淆。这发生的原因可能是由于常规感测仅确定存在阈值高于VVA的位且因此将感测到已经处于INT状态的位以及刚进入状态A的新位。克服此问题的一种方法是仅检测从状态E移动到状态A的位的移动。这可通过选择仅将编程为状态A的位而不考虑已经处于INT状态的位(其将编程到较高状态，例如B与C)来完成。在验证A之前，仅具有编程数据A的位线会充满电并得到感测，从而将仅从将编程为状态A的位获得通过验证A的至少一位的信息。可在开始编程时仅执行一次关于将哪些位用于此目的的确定。由此获得的信息用于采取与前述相同的方式，例如通过针对下一NB编程脉冲而略去验证B来确定验证B的起点。或者，可在每一编程脉冲之后确定哪些位用于监视所述第一位何时到达状态A，以避免在整个编程循环中需要专用锁存器来保存此信息。为此目的，所述存储器装置的一个或一个以上管理电路可控制与将编程为状态A的存储元件相关的读出放大器以读取仅所述存储元件的电压阈值，同时抑制所有其它读出放大器读取其它存储元件的电压阈值。先前所引用的美国专利申请案第11/026,536和11/097,517号中含有为实现此目的而必需的电路的细节。
在确定验证C的起点时，由于存在已经处于INT状态的位，因此引起对至少一个通过验证B的位的检测存在问题。有不同方式来解决此问题。一个方法是基于仅使用如上所述来自状态E的跨越编程验证A阈值的位进行一位检测，来确定验证C起点。隐含的假定是这些位的阈值随每一编程脉冲的变化是恒定的且代表从INT状态到状态C移动的那些位，且因此可用于预测移动进入状态C的位的特性。这一般会在数个编程脉冲之后有效，但移动脱离状态E的＂快速位＂可能移动得比预期更快。
确定开始NC脉冲计数的起点的优选方法是检测如图13A所示从待编程侧通过验证B电平的一状态B元件。INT分布750展示为与状态B重叠，使得某些位的阈值高于VH(等于图10C中的Vvb)，且因此已经处于状态B。其它位(例如，阈值处于Vi的位)将在施加后续编程脉冲后立即移动，直到其超过VH。为检测通过验证B电平的位，仅必须识别并监视低于所述验证B电平的位，因为其在施加额外编程脉冲时会转变越过所述验证B电平。选择这些位的一个方法是在至少一位已通过验证A电平后针对所有位线执行一个所处阈值VL低于正规验证B电平的特殊验证B。在仅验证状态A的NA个编程脉冲过后，在正规感测点VVB处(图13A中表示为VH)执行验证B。监视阈值低于VL的位，以确定其中一位何时通过所述VH电平。
选择所述位以确定何时开始对NC脉冲计数的替代性方法是在所述INT群集中选择所有低于VH(而非VL)的位并监视其跨越一略微较高验证电平V′H的移动，以确保任何阈值略低于VH的位的确在移动且不会仅因与读出放大器相关联的噪声而被检测到。V′H可比VH高出20mV至30mV。当VL用于其它目的(例如粗略/精细编程)且其值由其它考虑因素确定时，此方法可为优选。
如图13B所示，可选择VL和VH来实施粗略/精细编程技术。图13B指示一存储元件的阈值电压随时间的变化，而图13C指示向与正在编程的存储元件相关联的位线施加的位线电压。存储元件的编程可通过增加其位线电压电平而减缓，这抵消所施加的编程电压脉冲Vpgm的影响。在图13C中展示为V1的此电压电平的量值通常在0.3至0.7V范围内。这允许存储元件的阈值电压最初在粗略编程期间较快且接着在精细编程期间较慢地增加到所需电平。当所述电压阈值低于VL时发生粗略编程，且当电压阈值介于VL与VH之间时发生精细编程。当所述存储元件的电压阈值电平超过VH时，其处于抑制模式，其经闭锁不再进一步编程和验证。VL和VH无需与所述粗略/精细编程技术相关联，但可以选择为适合其它方面的值。此外，不同的VL和VH值可以与一多状态存储元件的不同状态(例如，状态A、B和C)相关联，以允许对所述不同状态进行粗略/精细编程。美国专利案第6,643,188号中说明此类粗略/精细编程，其全部内容以引用方式并入本文中。
在一个将VL用于粗略/精细编程的方法中，处于VH时的特殊验证在PCVA_FLG变高后仅执行一次。将仅选择具有编程数据B的位线用于此验证。在此一次性特殊验证后，所述编程验证序列继续仅使用验证A来进行下一NB个循环。在状态B处的验证开始后，将使用V′H验证电平直到实现处于状态B的一位检测。使用此特殊方式来执行验证B，仅对在早先特殊VH验证时识别的位进行监视并将其用于一位检测来确定指示一位已通过验证B电平的PCVB_FLG信号。然后可将此旗标用于预测开始验证C的起点。在检测到PCVB_FLG后，将针对尚未识别为具有低于VH的阈值的其余状态B存储元件来执行正规编程验证B，下面在论述图15时将会加以解释。一旦开始状态B验证，每一状态B验证循环将并入一VL时的验证与一VH时的单独验证(或V′H)。在字线电压为VL情况下的验证将待编程为状态B但不处于所述状态的位分成两类：那些阈值低于VL且在下一编程循环期间将接收到完全编程电压的位；以及那些阈值介于VL与VH(或V′H)之间而在下一编程循环期间将接收一减小的编程电压的位。
图14描述在使用一下部页数据来编程非易失性存储元件中各事件的时间序列。编程通过向将编程为INT状态的存储元件施加编程电压脉冲而开始于t0。在若干脉冲NINT过后，针对所述存储元件的验证开始于t1。在t2，所述位中的一位经验证为已从擦除状态转变为INT状态。在t3，所述存储元件的将编程为INT状态的所有位已经验证为已达到所述状态，且结束所述下部页数据的编程。
图15描述在图14中发生的事件之后使用一上部页数据来编程非易失性存储元件中各事件的时间序列。在一实例中，向将从状态E编程为状态A以及从INT状态编程为状态B和C的存储元件施加编程脉冲。在t0，开始对将编程为A状态的存储元件进行验证。所述编程脉冲的初始幅值通常小于或等于在图14开始时所使用的脉冲幅值。因此，处于INT状态的位分布仅受到这些编程脉冲的最小影响，因为其到达此状态所耗用的脉冲幅值要高得多。在t1时，验证处于状态A的第一位。同样，在t1时，通过施加一额外的特殊验证脉冲来识别将编程为状态B而且目前具有低于VH的阈值的存储元件。这些存储元件的识别(表示为B<VH)不必与处于状态A的第一位的验证一致，而一般可在预期一存储元件将从INT状态转变为状态B之前发生。在t2略去NB个编程脉冲之后，跟踪先前识别出的存储元件来确定通过将V′H用作验证电平验证出这些存储元件中的第一元件已在何时转变为状态B。此时，继续对正在编程为状态B的其余存储元件进行验证。这些存储元件中的有些元件可能处于与状态B重叠的INT部分，且因此将立即验证(或作为B<VH识别的部分而闭锁)。在略去NC个编程脉冲后，针对将编程为状态C的存储元件而于t5开始验证。因此，基于对状态B元件何时已从低于VH转变为V′H或一般的是从状态B分布外的电压阈值(在INT分布内)转变为状态B分布内的电压阈值(通过使用一高于VH的感测和/或噪声限度电平来确定)所作的确定，来适应性设定状态C元件的验证启动。已分别在示范性时间点t4、t6和t7完成A、B和C电平的验证。
在另一可能的方法中(当不使用图13C的粗略/精细编程时)，所述第一特殊验证B仅处于VH，且通过此验证电平的位闭锁，如同上述方法中一样。在所述验证B起点后，监视从VL至VH通过的任何位以确定所述一位检测以作判定。
所述技术可应用于各种其它编程情形。例如，当论述具有四个二进制数据电平的多状态存储元件时，可使用具有较少或较多数据电平的存储元件。此外，编程不必使用两个数据页来发生，而可使用较少或额外的页或一非基于页的编程方案。
图16A和16B提供描述用于使用适应性验证来编程非易失性存储装置的过程的流程图。所述过程可并行发生，例如，当基于不同页的数据来编程不同字线时。还参考图14。在图16A中，在步骤802，例如，根据一下部数据页开始编程。在步骤804中，在一个示范性实施方案中，向将编程为INT状态的存储元件施加编程(Vpgm)脉冲。这些元件是随后将编程为B和C状态的元件。下部页数据仅为0或1，其中0表示发生编程。在步骤806中，在NINT脉冲过后，开始验证以确定所述存储元件是否已达到INT状态。在步骤808中，当所有将编程为INT状态的元件已到达INT状态时，编程结束。
在图16B中，在步骤810，根据上部页数据的编程开始。还参考图15。在步骤812中，向将编程为状态A、B和C的元件施加Vpgm脉冲。在步骤814，开始对将编程为A状态的存储元件进行验证。在步骤816中，当第一存储元件到达状态A时，可执行一识别以识别将编程为状态B且当前具有低于VH的电压阈值VTH(其为与状态B相关联的较低电压阈值)的一个或一个以上元件。在步骤818，在NB个编程脉冲后，开始对所识别的状态B元件进行验证。在步骤820中，当所识别元件的一个或一个以上元件从低于VH转变为V′H时，针对将编程为状态B的其它存储元件启动验证。在步骤822，在施加NC个编程脉冲后，开始针对将编程为状态C的元件进行验证。在步骤824中，当将编程为状态A、B和C的存储元件经验证已到达相应状态时，编程结束。
图17提供描述用于使用下部页与上部页数据来编程非易失性存储器的过程的流程图。可将图16的过程并入图17的过程。可响应于接收一对数据进行编程的请求而启动所述过程，如步骤900所示。在步骤902中，选择将编程的适当存储器部分。在步骤904，可递增一循环计数。所述循环计数(其为编程循环数目的计数)可以存储于快闪存储器阵列、状态机、控制器中或另一位置以跟踪存储元件的使用。在一个实施例中，循环计数存储于与状态机相关的寄存器内。在步骤906，视需要而预编程存储器的选定部分，其造成快闪存储器的均匀磨损。将在所选择扇区或页中的所有存储元件编程为相同阈值电压范围。在步骤908，然后擦除所有要编程的存储元件。例如，这可包含将旧的存储元件移动到状态E。在步骤910中，一软件编程过程解决在擦除过程期间所述存储元件中的某些元件可能将其阈值电压降低到低于分布E的值的问题。所述软件编程过程向所述存储元件施加编程电压脉冲，以使得其阈值电压将增加到阈值电压分布E内。换句话说，过擦除的存储器位经软编程以束紧擦除群集。
在步骤912中，开始根据下一数据的编程。例如，所述数据可来自一下部或上部页。在步骤914中，所述系统(例如)通过适当地编程电荷泵来设定初始编程脉冲的量值。在步骤916中，编程计数PC最初设定为零。在步骤918中，将一编程脉冲施加到适当的字线。在步骤920中，验证所述字线上的存储元件来查看其是否已到达目标阈值电压电平。如果所有所述存储元件已到达目标阈值电压电平且所述验证成功(步骤922)，那么设定一通过状态(步骤932)并在步骤912中开始下一数据的编程。如上所述发生额外的编程和验证。一旦已将所有存储元件验证为已基于所述数据而编程，那么所述编程过程已成功完成。所述编程可针对连续的页编号(页0、1、2、3等)而继续，直到所有数据已经编程。
如果在步骤922中尚未验证所有存储元件，那么在步骤924中确定所述编程计数PC是否小于一限制PC_max(例如20)或一可能(例如)与页相关的适应性限制。如果所述编程计数不小于PC_max，那么所述编程过程已失败(步骤934)。如果编程计数小于PC_max，那么在步骤926中，针对下一脉冲，将编程电压信号Vpgm的量值递增步长(例如0.3V)而将编程计数PC递增。应注意，针对当前编程循环的剩余者，将已到达其目标阈值电压的存储元件锁定于编程之外。重复所述过程直到针对每一存储元件而宣告一通过或失败状态。
本发明的前面详细描述是出于说明和描述目的而提出。其并不希望为详尽的或将本发明限于所揭示的精确形式。根据以上教示，可进行许多修改和变更。选择所述实施例目的在于最佳地解释本发明的原理及其实际应用，从而使其它所属领域的技术人员能将在各种实施例中并结合适合预期特定使用的各种修改来最佳地利用本发明。希望本发明的范围由所附权利要求书加以界定。

Claims (25)

1.一种用于对非易失性存储进行编程的方法，其包括：
在一组非易失性存储元件中，将具有落在第一电压阈值分布内的相应电压阈值的至少第一和第二子组非易失性存储元件编程，以使得所述第一子组非易失性存储元件的至少一个元件的电压阈值转变为与所述第一电压阈值分布重叠的第二电压阈值分布，且所述第二子组非易失性存储元件的至少一个元件的电压阈值转变为在所述第一和第二电压分布以外的第三电压阈值分布；
跟踪所述第一子组非易失性存储元件的所述至少一个元件的所述电压阈值，以确定其已在何时转变为所述第二电压阈值分布；以及
响应于所述跟踪，确定何时启动验证过程来验证所述第二子组非易失性存储元件的所述至少一个元件的所述电压阈值已转变为所述第三电压阈值分布。
2.根据权利要求1所述的方法，其中：
在确定所述第一子组非易失性存储元件的所述至少一个元件的所述电压阈值已转变为所述第二电压阈值分布后，在已将预定数目的电压脉冲施加于所述第二子组非易失性存储元件后启动所述验证过程。
3.根据权利要求1所述的方法，其中：
所述跟踪包括跟踪所述第一子组非易失性存储元件的所述至少一个元件的所述电压阈值，所述电压阈值越过低于所述第二电压阈值分布的较低电压阈值，并接着越过在所述第二电压阈值分布内的较高电压阈值。
4.根据权利要求3所述的方法，其进一步包括：
当所述第一子组非易失性存储元件的所述至少一个元件的所述电压阈值低于所述较低电压阈值时在快速编程模式下将所述至少一个元件编程，且当其所述电压阈值介于所述较低与较高电压阈值之间时在缓慢编程模式下将所述至少一个元件编程。
5.根据权利要求3所述的方法，其中：
所述较高电压阈值超过所述第二电压阈值分布的下部边界一限度。
6.根据权利要求5所述的方法，其中：
所述限度包括感测限度与噪声限度中的至少一者。
7.根据权利要求1所述的方法，其中：
所述跟踪包括通过确定所述第一子组非易失性存储元件中的哪一元件具有低于所述第二电压阈值分布的电压阈值来识别所述第一子组非易失性存储元件中的所述至少一个元件。
8.根据权利要求1所述的方法，其中：
所述组非易失性存储元件布置于多个NAND串中。
9.根据权利要求1所述的方法，其中：
所述第二和第三阈值电压分布表示不同的二进制数据状态。
10.根据权利要求1所述的方法，其中：
响应于所述第一子组非易失性存储元件的任何元件的所述电压阈值已转变为所述第二电压阈值分布的确定而启动所述验证过程。
11.一种非易失性存储系统，其包括：
一组非易失性存储元件；以及
一个或一个以上管理电路，其与所述组非易失性存储元件通信，所述一个或一个以上管理电路接收对数据进行编程的请求并响应于所述请求：(a)根据第一数据将所述组非易失性存储元件中的相应非易失性存储元件编程为具有落在至少一第一电压阈值分布与一较高的中间电压阈值分布内的相应电压阈值；(b)根据第二数据来编程所述相应的非易失性存储元件，以使得落在所述第一电压阈值分布内的第一子组所述非易失性存储元件保持于所述第一电压阈值分布内，将落在所述第一电压阈值分布内的第二子组所述非易失性存储元件编程为落在较高的第二电压阈值分布内，将落在所述中间电压阈值分布内但在与所述中间电压阈值分布重叠的第三电压阈值分布以外的第三子组所述非易失性存储元件编程为落在所述第三电压阈值分布内，且将落在所述中间电压阈值分布内的第四子组所述非易失性存储器元件编程为落在较高的第四电压阈值分布内；(c)跟踪所述第三子组非易失性存储元件中的所述非易失性存储元件的至少一个元件的电压阈值，以确定其已在何时转变为所述第三电压阈值分布；以及(d)响应于所述跟踪，确定何时启动验证过程来验证所述第四子组非易失性存储元件的所述非易失性存储元件的至少一个元件的电压阈值已在何时转变为所述第四电压阈值分布。
12.根据权利要求11所述的非易失性存储系统，其中：
所述一个或一个以上管理电路确定何时所述第二子组非易失性存储元件中的所述非易失性存储元件的至少一个元件的电压阈值已转变为所述第二电压阈值分布，其中响应于此而启动所述跟踪。
13.根据权利要求11所述的非易失性存储系统，其中：
所述一个或一个以上管理电路跟踪所述第三子组非易失性存储元件中的所述非易失性存储元件的所述至少一个元件的所述电压阈值，所述电压阈值越过低于所述第三电压阈值分布的较低电压阈值，并接着越过在所述第三电压阈值分布内的较高电压阈值。
14.根据权利要求13所述的非易失性存储系统，其中：
当所述第三子组非易失性存储元件中的所述非易失性存储元件的所述至少一个元件的所述电压阈值低于所述较低电压阈值时，所述一个或一个以上管理电路在快速编程模式下将所述至少一个元件编程，且当其所述电压阈值介于所述较低与较高电压阈值之间时在缓慢编程模式下将所述至少一个元件编程。
15.根据权利要求11所述的非易失性存储系统，其中：
所述一个或一个以上管理电路控制与所述第三子组非易失性存储元件中的所述非易失性存储元件的所述至少一个元件相关联的至少一个读出放大器以感测其所述电压阈值，同时抑制与所述第四子组非易失性存储元件中的所述非易失性存储元件的至少一个元件相关联的至少一个读出放大器感测其所述电压阈值。
16.根据权利要求13所述的非易失性存储系统，其中：
所述较高电压阈值超过所述第三电压阈值分布的下部边界一限度。
17.根据权利要求16所述的非易失性存储系统，其中：
所述限度包括感测限度与噪声限度中的至少一者。
18.根据权利要求11所述的非易失性存储系统，其中：
所述第一和第二数据分别包括下部与上部逻辑页。
19.根据权利要求11所述的非易失性存储系统，其中：
所述组非易失性存储元件布置于多个NAND串中。
20.根据权利要求11所述的非易失性存储系统，其中：
当所述跟踪确定所述第三子组非易失性存储元件中的所述非易失性存储元件的所述至少一个元件的所述电压阈值已转变为所述第三电压阈值时，所述一个或一个以上管理电路启动所述验证过程。
21.根据权利要求11所述的非易失性存储系统，其中：
在所述跟踪确定所述第三子组非易失性存储元件中的所述非易失性存储元件中的所述至少一个元件的所述电压阈值已转变为所述第三电压阈值后，在已向所述第四子组非易失性存储元件的所述至少一个元件施加预定数目的编程脉冲后，所述一个或一个以上管理电路启动所述验证过程。
22.根据权利要求11所述的非易失性存储系统，其中：
当所述第三子组非易失性存储元件中的非易失性存储元件的相应电压阈值已转变为所述第三电压阈值分布时，所述一个或一个以上管理电路将其闭锁不进行进一步编程，同时允许继续对所述第四子组非易失性存储元件中的非易失性存储元件进行编程直到其相应电压阈值已转变为所述第四电压阈值分布。
23.根据权利要求11所述的非易失性存储系统，其中：
所述第二电压阈值分布与所述中间电压阈值分布重叠。
24.根据权利要求11所述的非易失性存储系统，其中：
所述第一、第二、第三和第四阈值电压分布表示不同的二进制数据状态。
25.根据权利要求11所述的非易失性存储系统，其中：
所述跟踪包括通过确定所述第三子组非易失性存储元件中的哪一元件具有低于所述第三电压阈值分布的电压阈值来识别所述第三子组非易失性存储元件中的所述至少一个元件。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157204A (zh) * 2010-02-11 2011-08-17 三星电子株式会社 使用自适应编程验证方案的闪速存储器件和相关操作方法
CN103329205A (zh) * 2010-12-15 2013-09-25 美光科技公司 分段编程的方法及存储器装置
CN107785051A (zh) * 2016-08-24 2018-03-09 华邦电子股份有限公司 半导体存储装置
CN109411006A (zh) * 2017-08-17 2019-03-01 南亚科技股份有限公司 熔丝烧断方法及熔丝烧断系统
CN111386526A (zh) * 2018-01-24 2020-07-07 赫尔实验室有限公司 用于移动应用程序的连续验证和保护的系统
CN114822650A (zh) * 2022-05-16 2022-07-29 北京得瑞领新科技有限公司 Nand闪存的数据写入方法、装置、存储介质及存储设备

Families Citing this family (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100648290B1 (ko) * 2005-07-26 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법
US7495966B2 (en) * 2006-05-01 2009-02-24 Micron Technology, Inc. Memory voltage cycle adjustment
US7917685B2 (en) * 2006-05-04 2011-03-29 Micron Technology, Inc. Method for reading a multilevel cell in a non-volatile memory device
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
KR101375955B1 (ko) * 2006-05-12 2014-03-18 애플 인크. 메모리 디바이스 내의 왜곡 추정 및 상쇄
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
US7411832B2 (en) * 2006-05-18 2008-08-12 Micron Technology, Inc. Programming a non-volatile memory device
US7443729B2 (en) * 2006-07-20 2008-10-28 Sandisk Corporation System that compensates for coupling based on sensing a neighbor using coupling
US7885119B2 (en) 2006-07-20 2011-02-08 Sandisk Corporation Compensating for coupling during programming
US7400535B2 (en) * 2006-07-20 2008-07-15 Sandisk Corporation System that compensates for coupling during programming
US7366017B2 (en) * 2006-08-22 2008-04-29 Micron Technology, Inc. Method for modifying data more than once in a multi-level cell memory location within a memory array
WO2008026203A2 (en) 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
US7474561B2 (en) * 2006-10-10 2009-01-06 Sandisk Corporation Variable program voltage increment values in non-volatile memory program operations
US7450426B2 (en) * 2006-10-10 2008-11-11 Sandisk Corporation Systems utilizing variable program voltage increment values in non-volatile memory program operations
KR101013200B1 (ko) * 2006-10-10 2011-02-10 샌디스크 코포레이션 비휘발성 메모리 프로그램 동작에서의 가변 프로그램 전압 증분값
KR101047168B1 (ko) 2006-10-13 2011-07-07 샌디스크 코포레이션 비휘발성 메모리에서의 분할된 소프트 프로그래밍
KR101062032B1 (ko) 2006-10-13 2011-09-05 샌디스크 코포레이션 비휘발성 메모리에서의 분할된 소거 및 소거 검증
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7535763B2 (en) * 2006-11-16 2009-05-19 Sandisk Corporation Controlled boosting in non-volatile memory soft programming
US7697338B2 (en) * 2006-11-16 2010-04-13 Sandisk Corporation Systems for controlled boosting in non-volatile memory soft programming
US7545681B2 (en) * 2006-11-27 2009-06-09 Sandisk Corporation Segmented bitscan for verification of programming
US7924648B2 (en) * 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
CN100576356C (zh) * 2006-12-21 2009-12-30 中芯国际集成电路制造(上海)有限公司 减小存储单元写入扰乱的方法
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7738291B2 (en) * 2007-03-12 2010-06-15 Micron Technology, Inc. Memory page boosting method, device and system
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7532516B2 (en) * 2007-04-05 2009-05-12 Sandisk Corporation Non-volatile storage with current sensing of negative threshold voltages
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
KR100927119B1 (ko) * 2007-05-10 2009-11-18 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US7849383B2 (en) * 2007-06-25 2010-12-07 Sandisk Corporation Systems and methods for reading nonvolatile memory using multiple reading schemes
US7548462B2 (en) * 2007-06-29 2009-06-16 Macronix International Co., Ltd. Double programming methods of a multi-level-cell nonvolatile memory
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
JP4444320B2 (ja) 2007-09-07 2010-03-31 株式会社東芝 不揮発性半導体記憶装置
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
WO2009050703A2 (en) 2007-10-19 2009-04-23 Anobit Technologies Data storage in analog memory cell arrays having erase failures
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
WO2009063450A2 (en) 2007-11-13 2009-05-22 Anobit Technologies Optimized selection of memory units in multi-unit memory devices
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US7688638B2 (en) * 2007-12-07 2010-03-30 Sandisk Corporation Faster programming of multi-level non-volatile storage through reduced verify operations
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US7602639B2 (en) * 2007-12-14 2009-10-13 Spansion Llc Reading electronic memory utilizing relationships between cell state distributions
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
ITRM20080114A1 (it) * 2008-02-29 2009-09-01 Micron Technology Inc Compensazione della perdita di carica durante la programmazione di un dispositivo di memoria.
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US7978527B2 (en) * 2008-06-03 2011-07-12 Sandisk Technologies Inc. Verification process for non-volatile storage
US8433980B2 (en) * 2008-06-23 2013-04-30 Sandisk Il Ltd. Fast, low-power reading of data in a flash memory
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8089805B2 (en) 2008-11-20 2012-01-03 Micron Technology, Inc. Two-part programming methods and memories
US7821840B2 (en) * 2008-11-24 2010-10-26 Spansion Llc Multi-phase programming of multi-level memory
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8166368B2 (en) * 2009-02-24 2012-04-24 International Business Machines Corporation Writing a special symbol to a memory to indicate the absence of a data signal
US8023345B2 (en) * 2009-02-24 2011-09-20 International Business Machines Corporation Iteratively writing contents to memory locations using a statistical model
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8400854B2 (en) * 2009-09-11 2013-03-19 Sandisk Technologies Inc. Identifying at-risk data in non-volatile storage
US8230276B2 (en) * 2009-09-28 2012-07-24 International Business Machines Corporation Writing to memory using adaptive write techniques
US8386739B2 (en) * 2009-09-28 2013-02-26 International Business Machines Corporation Writing to memory using shared address buses
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8223556B2 (en) * 2009-11-25 2012-07-17 Sandisk Technologies Inc. Programming non-volatile memory with a reduced number of verify operations
US8174895B2 (en) 2009-12-15 2012-05-08 Sandisk Technologies Inc. Programming non-volatile storage with fast bit detection and verify skip
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
KR101802815B1 (ko) 2011-06-08 2017-12-29 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
US8463985B2 (en) 2010-03-31 2013-06-11 International Business Machines Corporation Constrained coding to reduce floating gate coupling in non-volatile memories
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
KR101662277B1 (ko) * 2010-05-12 2016-10-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8456911B2 (en) 2011-06-07 2013-06-04 Sandisk Technologies Inc. Intelligent shifting of read pass voltages for non-volatile storage
US9361986B2 (en) 2011-09-19 2016-06-07 Sandisk Technologies Inc. High endurance non-volatile storage
KR101904581B1 (ko) 2011-11-18 2018-10-04 샌디스크 테크놀로지스 엘엘씨 고장난 워드 라인 스크린 및 데이터 복원을 갖는 비휘발성 저장장치
US8797805B2 (en) 2011-12-22 2014-08-05 Micron Technology, Inc. Methods and apparatuses for determining threshold voltage shift
US8582381B2 (en) 2012-02-23 2013-11-12 SanDisk Technologies, Inc. Temperature based compensation during verify operations for non-volatile storage
US8937835B2 (en) 2012-03-13 2015-01-20 Sandisk Technologies Inc. Non-volatile storage with read process that reduces disturb
US8937837B2 (en) 2012-05-08 2015-01-20 Sandisk Technologies Inc. Bit line BL isolation scheme during erase operation for non-volatile storage
US9142305B2 (en) 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
US9053819B2 (en) 2012-07-11 2015-06-09 Sandisk Technologies Inc. Programming method to tighten threshold voltage width with avoiding program disturb
US20140071761A1 (en) 2012-09-10 2014-03-13 Sandisk Technologies Inc. Non-volatile storage with joint hard bit and soft bit reading
US20140108705A1 (en) 2012-10-12 2014-04-17 Sandisk Technologies Inc. Use of High Endurance Non-Volatile Memory for Read Acceleration
US8885416B2 (en) 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
US8929142B2 (en) 2013-02-05 2015-01-06 Sandisk Technologies Inc. Programming select gate transistors and memory cells using dynamic verify level
KR102068342B1 (ko) 2013-03-07 2020-01-20 삼성전자주식회사 메모리 제어기 및 그것을 포함하는 메모리 시스템
US9620238B2 (en) 2014-01-20 2017-04-11 Sandisk Technologies Llc Methods and systems that selectively inhibit and enable programming of non-volatile storage elements
US9286987B1 (en) * 2014-09-09 2016-03-15 Sandisk Technologies Inc. Controlling pass voltages to minimize program disturb in charge-trapping memory
US9443606B2 (en) 2014-10-28 2016-09-13 Sandisk Technologies Llc Word line dependent two strobe sensing mode for nonvolatile storage elements
KR102271462B1 (ko) 2015-01-13 2021-07-05 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 및 그것의 프로그램 방법
KR102274280B1 (ko) * 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
US9711211B2 (en) 2015-10-29 2017-07-18 Sandisk Technologies Llc Dynamic threshold voltage compaction for non-volatile memory
US10014063B2 (en) 2015-10-30 2018-07-03 Sandisk Technologies Llc Smart skip verify mode for programming a memory device
US9842655B2 (en) 2015-12-08 2017-12-12 Intel Corporation Reducing verification checks when programming a memory device
US9620222B1 (en) 2016-03-02 2017-04-11 Kabushiki Kaisha Toshiba Semiconductor device and method for operating the same
US10354723B2 (en) * 2017-06-29 2019-07-16 SK Hynix Inc. Memory device and method for programming the same
US10249382B2 (en) 2017-08-22 2019-04-02 Sandisk Technologies Llc Determination of fast to program word lines in non-volatile memory
US10381095B1 (en) 2018-02-28 2019-08-13 Sandisk Technologies Llc Non-volatile memory with smart erase verify
JP7005398B2 (ja) 2018-03-15 2022-02-04 キオクシア株式会社 半導体記憶装置
US10839928B1 (en) 2019-05-16 2020-11-17 Sandisk Technologies Llc Non-volatile memory with countermeasure for over programming
US11081198B2 (en) 2019-05-16 2021-08-03 Sandisk Technologies Llc Non-volatile memory with countermeasure for over programming
US11049566B2 (en) * 2019-07-31 2021-06-29 Micron Technology, Inc. Erase cycle healing using a high voltage pulse
KR20210024916A (ko) * 2019-08-26 2021-03-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11049578B1 (en) 2020-02-19 2021-06-29 Sandisk Technologies Llc Non-volatile memory with program verify skip
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11532370B1 (en) 2021-05-25 2022-12-20 Sandisk Technologies Llc Non-volatile memory with fast multi-level program verify
CN115512747A (zh) 2021-06-23 2022-12-23 桑迪士克科技有限责任公司 用于具有相邻平面干扰检测的智能验证的设备和方法
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
US11894077B2 (en) * 2022-02-23 2024-02-06 Sandisk Technologies Llc Self-diagnostic smart verify algorithm in user mode to prevent unreliable acquired smart verify program voltage
US11908524B2 (en) * 2022-05-24 2024-02-20 Western Digital Technologies, Inc. Apparatus and methods for programming memory cells

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4627027A (en) 1982-09-01 1986-12-02 Sanyo Electric Co., Ltd. Analog storing and reproducing apparatus utilizing non-volatile memory elements
US4888735A (en) 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. ROM cell and array configuration
US5522580A (en) 1988-06-14 1996-06-04 Basf Corporation Removing stains from fixed items
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
KR960002006B1 (ko) 1991-03-12 1996-02-09 가부시끼가이샤 도시바 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
KR0156590B1 (ko) 1993-05-11 1998-12-01 미요시 순키치 비소멸성 메모리장치, 비소멸성 메모리셀 및 다수의 트랜지스터의 각각과 비소멸성 메모리셀의 스레솔드값의 조절방법
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JPH0778484A (ja) 1993-07-13 1995-03-20 Nkk Corp 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5440505A (en) 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
JP3730272B2 (ja) 1994-09-17 2005-12-21 株式会社東芝 不揮発性半導体記憶装置
GB9423036D0 (en) 1994-11-15 1995-01-04 Sgs Thomson Microelectronics An integrated circuit memory device
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
KR0145475B1 (ko) 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
KR100253868B1 (ko) 1995-11-13 2000-05-01 니시무로 타이죠 불휘발성 반도체기억장치
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
AU4996697A (en) 1996-12-20 1998-07-17 Intel Corporation Nonvolatile writeable memory with fast programming capability
JP3409986B2 (ja) 1997-01-31 2003-05-26 株式会社東芝 多値メモリ
JP3890647B2 (ja) 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
JPH10223866A (ja) 1997-02-03 1998-08-21 Toshiba Corp 半導体記憶装置
JP3159105B2 (ja) 1997-02-21 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及びその書込方法
KR100272037B1 (ko) 1997-02-27 2000-12-01 니시무로 타이죠 불휘발성 반도체 기억 장치
JP3481817B2 (ja) 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
JP3486079B2 (ja) 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
JP2001067884A (ja) 1999-08-31 2001-03-16 Hitachi Ltd 不揮発性半導体記憶装置
US6490204B2 (en) * 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6301151B1 (en) 2000-08-09 2001-10-09 Information Storage Devices, Inc. Adaptive programming method and apparatus for flash memory analog storage
US6538922B1 (en) 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
US6535423B2 (en) 2000-12-29 2003-03-18 Intel Corporation Drain bias for non-volatile memory
JP3631463B2 (ja) 2001-12-27 2005-03-23 株式会社東芝 不揮発性半導体記憶装置
US6754773B2 (en) 2001-01-29 2004-06-22 Snap Appliance, Inc. Data engine with metadata processor
US6424566B1 (en) 2001-02-08 2002-07-23 Advanced Micro Devices, Inc. Program reconnaissance to eliminate variations in vt distributions of multi-level cell flash memory designs
US6738289B2 (en) 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
US6538923B1 (en) 2001-02-26 2003-03-25 Advanced Micro Devices, Inc. Staircase program verify for multi-level cell flash memory designs
JP3957985B2 (ja) 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
US6493266B1 (en) 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
US6400608B1 (en) 2001-04-25 2002-06-04 Advanced Micro Devices, Inc. Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
US6456528B1 (en) 2001-09-17 2002-09-24 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6717847B2 (en) 2001-09-17 2004-04-06 Sandisk Corporation Selective operation of a multi-state non-volatile memory system in a binary mode
US6529412B1 (en) 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6542407B1 (en) 2002-01-18 2003-04-01 Sandisk Corporation Techniques of recovering data from memory cells affected by field coupling with adjacent memory cells
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6781877B2 (en) 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7327619B2 (en) 2002-09-24 2008-02-05 Sandisk Corporation Reference sense amplifier for non-volatile memory
US6983428B2 (en) 2002-09-24 2006-01-03 Sandisk Corporation Highly compact non-volatile memory and method thereof
US7046568B2 (en) 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US6891753B2 (en) 2002-09-24 2005-05-10 Sandisk Corporation Highly compact non-volatile memory and method therefor with internal serial buses
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
KR100521364B1 (ko) 2002-11-18 2005-10-12 삼성전자주식회사 플레쉬 메모리 셀들의 프로그램 오판을 방지하고 균일한문턱 전압 산포를 가질 수 있는 플레쉬 메모리 장치 및 그프로그램 검증 방법
US6657891B1 (en) 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US7073103B2 (en) 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
US6859397B2 (en) 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
DE10329457A1 (de) * 2003-04-03 2005-01-20 Merck Patent Gmbh Ethinylprolinderivate
US7237074B2 (en) 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US6917542B2 (en) 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7177199B2 (en) 2003-10-20 2007-02-13 Sandisk Corporation Behavior based programming of non-volatile memory
US7002843B2 (en) 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7120051B2 (en) 2004-12-14 2006-10-10 Sandisk Corporation Pipelined programming of non-volatile memories using early data
US20060140007A1 (en) 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US7196928B2 (en) 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US7200043B2 (en) * 2005-05-31 2007-04-03 Elite Semiconductor Memory Technology, Inc. Nonvolatile memory using a two-step cell verification process
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931671B (zh) * 2010-02-11 2020-08-04 三星电子株式会社 对非易失性存储器件编程的方法
US9406394B2 (en) 2010-02-11 2016-08-02 Samsung Electronics Co., Ltd. Flash memory device using adaptive program verification scheme and related method of operation
CN105931671A (zh) * 2010-02-11 2016-09-07 三星电子株式会社 使用自适应编程验证方案的闪速存储器件和相关操作方法
CN102157204A (zh) * 2010-02-11 2011-08-17 三星电子株式会社 使用自适应编程验证方案的闪速存储器件和相关操作方法
CN103329205A (zh) * 2010-12-15 2013-09-25 美光科技公司 分段编程的方法及存储器装置
US10643712B2 (en) 2016-08-24 2020-05-05 Winbond Electronics Corp. Semiconductor memory device for improving high temperature data retention
CN107785051A (zh) * 2016-08-24 2018-03-09 华邦电子股份有限公司 半导体存储装置
CN107785051B (zh) * 2016-08-24 2020-07-14 华邦电子股份有限公司 半导体存储装置
CN109411006A (zh) * 2017-08-17 2019-03-01 南亚科技股份有限公司 熔丝烧断方法及熔丝烧断系统
CN109411006B (zh) * 2017-08-17 2020-12-11 南亚科技股份有限公司 熔丝烧断方法及熔丝烧断系统
CN111386526A (zh) * 2018-01-24 2020-07-07 赫尔实验室有限公司 用于移动应用程序的连续验证和保护的系统
CN111386526B (zh) * 2018-01-24 2024-02-06 赫尔实验室有限公司 用于移动应用程序的连续验证和保护的系统
CN114822650A (zh) * 2022-05-16 2022-07-29 北京得瑞领新科技有限公司 Nand闪存的数据写入方法、装置、存储介质及存储设备
CN114822650B (zh) * 2022-05-16 2022-11-29 北京得瑞领新科技有限公司 Nand闪存的数据写入方法、装置、存储介质及存储设备

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