CN101375379B - 具有应力器的半导体器件及其形成方法 - Google Patents

具有应力器的半导体器件及其形成方法 Download PDF

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Abstract

N沟道(113，115)和P沟道(111)晶体管通过分别在它们上面施加拉伸(128)和压缩(126)的应力器层来增强。关于这两种应力器层发现了之前未知的问题，方便地，这两层都可以是氮化物但是又有些不同。这两种应力器具有不同的蚀刻率，这会导致当在两种应力器之间的界面处蚀刻接触孔时发生有害影响。至栅极的接触经常优选在N和P沟道晶体管之间的半路上，看起来对于两个应力器层之间的边界来说也总是最佳位置。在边界处的接触蚀刻会导致下部栅极结构形成凹坑或者接触孔中剩余氮化物。因此，已经发现有利的是，确保每个接触(154)都与相反类型的应力器相距至少某个预定距离，该接触通过该相反类型的应力器。

Description

具有应力器的半导体器件及其形成方法
技术领域
本发明一般涉及半导体处理，更具体地，涉及到具有压缩和拉伸应力器(stressor)的半导体器件。
背景技术
随着技术发展，半导体器件和集成电路的尺寸持续按比例缩小。然而，一些情况下，已经达到了缩小比例的物理限制，导致难以缩小器件。因此，随着技术发展，正使用其他方式来获得半导体器件的改进性能。例如，可以对晶体管的沟道施加应力从而提高载流子迁移率并改善性能。例如，对于P沟道晶体管，单轴压缩应变沟道允许提高载流子迁移率，而对于N沟道晶体管，单轴拉伸应变沟道允许提高载流子迁移率。因此，为了实现整体性能的改善，希望在相同的集成电路上使用拉伸和压缩接触蚀刻停止层(ESL)应力器，以改善P沟道和N沟道器件的性能。
附图说明
借助于实例说明了本发明，且本发明不限于附图，附图中相似的参考符号表示相似的元件。
图1示出了集成电路的一部分的自顶向下的视图。
图2示出了沿着第一方向取得的图1的集成电路的截面图。
图3和4示出了沿着第二方向取得的图1的集成电路的截面图，且其示出了随后的处理。
图5-10示出了图4的集成电路中的接触孔的形成期间会出现的各种不同情况和问题的放大视图。
图11示出了根据本发明一个实施例的集成电路的一部分的自顶向下视图。
图12-15示出了在各处理步骤期间图11的集成电路的截面图。
图16-21示出了根据本发明实施例在建立集成电路的布局的各个步骤处的集成电路的布局。
图22示出了根据本发明一个实施例的集成电路的自顶向下视图。
本领域技术人员会理解，为简化和清楚的目的示出了图中元件，且图中元件不一定按比例绘制。例如，图中一些元件的尺寸相对于其他元件可能被放大以帮助改进对本发明实施例的理解。
具体实施方式
为了改善P沟道和N沟道器件的性能，可使用应力器以对器件的沟道施加应力。例如，在集成电路中，可以在P沟道晶体管上方形成压缩应力器，以及可以在N沟道晶体管上方形成拉伸应力器。以这种方式，P沟道晶体管的沟道会被施加压缩应力，且N沟道晶体管的沟道会被施加拉伸应力，都是在电流流动的方向上施加应力，由此为P沟道和N沟道晶体管都改善了载流子迁移率和器件性能。这些压缩和拉伸应力器被称作接触蚀刻停止层(ESL)应力器；然而，为了简化说明，将这些压缩和拉伸应力器简单称作压缩和拉伸应力器或者应力器层。
如下将更详细描述的，分别在P沟道和N沟道晶体管上方形成压缩和拉伸应力器(或应力器层)会导致在压缩应力器和拉伸应力器之间的分界或边界。已经发现了关于在压缩和拉伸应力器之间的这些分界处的蚀刻的之前未知的问题，例如形成接触开口期间的问题。将参考图1-10更详细地描述分界的形成和由这些分界导致的新发现的问题。然后，将参考图11-12讨论解决该新发现问题的各实施例。
图1示出了具有压缩和拉伸应力器的集成电路(IC)10的一部分的自顶向下视图。IC 10包括P沟道晶体管11以及N沟道晶体管13和15。P沟道晶体管11具有有源区12和置于有源区12上的栅极14，且形成在N阱(在图1的自顶向下视图中不能看到)中。N沟道晶体管15具有有源区20和置于有源区20上的栅极22。在示出的实施例中，栅极14和栅极22是连续栅极结构17的部分。栅极结构17也包括在有源区12和20外部的部分。栅极结构17包括接触部分24，这里，随后将形成接触开口30(因此，由于开口本身还不存在，因此将接触开口30示出为虚线)。N沟道晶体管13包括有源区16和置于有源区16上的栅极结构18。注意，栅极结构18形成有源区16上方的栅极且还包括有源区16之外的部分。
IC 10还包括P沟道晶体管11上方的压缩应力器26和N沟道晶体管13和15上方的拉伸应力器28。因此，在压缩应力器26和拉伸应力器28之间形成分界。例如，分界32存在于接触部分24上方，这里将形成接触开口30。如参考图2-10将看到的，该分界导致在形成接触开口30期间的问题。
图2示出了通过P沟道晶体管11和N沟道晶体管13取得的IC 10的截面图。IC 10包括具有在绝缘层37上的半导体层35的基板33。在一个实施例中，基板33是绝缘体上半导体(SOI)基板。在一个实施例中，半导体层35包括半导体材料，例如硅、锗、硅锗、砷化镓等。在一个实施例中，绝缘层37可包括氧化物。在替换实施例中，基板33可以是体半导体基板，包括例如硅、锗、硅锗、砷化镓等，这里，可以不存在绝缘层37。
晶体管11和13形成在半导体层35中或上。P沟道晶体管11包括：置于半导体层35上的栅极电介质48；置于栅极电介质48上的栅极14；以及与栅极14的侧壁邻近的侧壁隔片44(注意，为了简单起见，在图1的自顶向下视图中未示出侧壁隔片44)。晶体管11还包括源/漏极区36和38，该源/漏极区36和38位于至少一部分栅极14下方且延伸到绝缘层37。晶体管11的沟道区39被限定在栅极14下方，源/漏极区36和38之间。源/漏极区36和38以及沟道区39形成在晶体管11的有源区12中。N沟道晶体管13包括：置于半导体层35上的栅极电介质50；置于栅极电介质50的栅极18；以及与栅极18的侧壁邻近的侧壁隔片46(注意，为了简单起见，在图1的自顶向下视图中未示出侧壁隔片46)。晶体管13还包括源/漏极区40和42，该源/漏极区40和42位于至少一部分栅极18下方并延伸到绝缘层37。晶体管13的沟道区41被限定在栅极18下方，源/漏极区40和42之间。源/漏极区40和42以及沟道区41形成在晶体管13的有源区16中。晶体管11和13通过在半导体层35中形成的隔离区34相互隔离。
注意，常规处理和材料可用于形成晶体管11和13。而且，晶体管11和13中的每一个都具有不同形式，图2仅表示一个实例。例如，源/漏极区36、38、40和42不完全延伸到绝缘层37，或者源/漏极区36、38、40和42可包括halo区。而且，晶体管11和13的每一部分，例如栅极、隔片和栅极电介质，可包括单种材料或者材料的组合。例如，晶体管11和13的栅极可以是多晶硅或者金属栅极，并且可包括任意数量的层。
仍参考图2，在P沟道晶体管11上方形成压缩应力器26，并且在N沟道晶体管13上方形成拉伸应力器28。可以使用任一种工艺来形成应力器26和28。例如，在一个实施例中，压缩应力器层可以毡毯状淀积在基板33上方，并从里面形成有N沟道器件的那些区域被选择性蚀刻。例如，可使用掩膜层以遮蔽里面形成有P沟道器件的那些区域，从而进行选择性蚀刻。在选择性蚀刻之后，压缩应力器层的剩余部分形成了压缩应力器，例如压缩应力器26。之后，拉伸应力器层可毡毯状淀积在基板33上方，并从里面形成有P沟道器件的那些区域被选择性蚀刻。然后，例如可使用掩膜层(例如具有与用于形成压缩应力器的掩膜层相反的图形)来遮蔽里面形成有N沟道器件的那些区域，从而进行选择性蚀刻。在选择性蚀刻之后，拉伸应力器层的剩余部分形成了拉伸应力器，例如拉伸应力器28。注意，形成压缩应力器和拉伸应力器的顺序可相反，或者可使用其他常规处理方法来形成压缩应力器和拉伸应力器。在一个实施例中，可以在可被选择性蚀刻为第一应力器的第一应力器层上方形成绝缘层(这里，在本段落中提供的实例中，该第一应力器层是压缩应力器26)。由此，当选择性蚀刻第二应力器层(在本段落中上面提供的实例中是拉伸应力器28)时，可以使用该绝缘层作为蚀刻停止层。而且，在一个实施例中，在形成应力器26和28之前，可在基板33上方形成阻挡层，以使得阻挡层位于器件与应力器26和28之间。注意，形成压缩和拉伸应力器导致在压缩和拉伸应力器之间的界面处的分界，例如图2中所示的压缩应力器26和拉伸应力器28之间的分界32。
压缩应力器26可以是向沟道区39施加压缩应力的任何材料，例如氮化硅材料和乏硅的氮化硅材料。拉伸应力器28可以是将拉伸应力施加到沟道区41的任何材料，例如氮化硅材料和乏硅的氮化硅材料。这些压缩和拉伸应力器层可使用常规处理技术形成。在一个实施例中，使用双频等离子体增强化学气相淀积(PECVD)工艺并将诸如氩气的惰性气体添加到标准前体(precursor)中，来淀积压缩应力器26的氮化物；然而，使用单频PECVD工艺且无需惰性气体地，来淀积拉伸应力器28的氮化物。
图3示出了通过N沟道晶体管15和P沟道晶体管11取得的IC 10的截面图。图3的截面图是通过晶体管11的沟道区39且通过晶体管15的沟道区43取得的。如上所述，这些沟道区被隔离区34隔离。截面也是通过栅极结构17取得的，这里，栅极22和14以及栅极结构17的接触部分24全部都可见。拉伸应力器28置于栅极22上，在上方延伸到栅极结构17的接触部分24。压缩应力器26置于栅极14上，在上方延伸到栅极结构17的接触部分24。接触部分24置于隔离区34(其也被称作场隔离)上，但是不置于有源区20和12上。图3的截面图中还示出了在接触区24上方的拉伸应力器28和压缩应力器26之间的分界32以及将形成接触开口30的位置。因此，注意，接触开口30将通过分界32形成以暴露出栅极结构17的下方接触部分24。
图4示出了在拉伸应力器28和压缩应力器26上形成电介质层52之后的IC 10。注意，接触开口30因此通过电介质层52以及应力器28和26而形成，如通过图3中的点线所示。在一个实施例中，电介质层52可包括通过四原硅酸盐(tetraortho silicate)(TEOS)工艺形成的材料。
图5示出了在形成接触开口30之后的IC 10的部分51的放大图。常规图形化和蚀刻技术可用于形成开口30。由于在压缩应力器26和拉伸应力器28之间的化学性质的差异，应力器具有不同的蚀刻率。因此，在试图蚀穿开口30中的压缩应力器26和拉伸应力器28时，形成缺口(例如缺口54)，并且在试图完全暴露出开口30中的接触部分24时对缺口中的下方栅极硅化物(未示出)进行凹坑形成(pitting)或刨削(gouging)。即，在试图去除一个应力器(如图5的实例中的应力器26)的全部部分时，下部层发生损害，这会导致较差接触。而且，应力器的部分会留在开口30中，这也会导致较差接触。
图5示出了当形成分界32以使压缩和拉伸应力器如图2-4中所示那样相遇时蚀穿分界32的结果。图6示出了在IC 10的部分51的放大图中可能发生的应力器之间的另一类型的分限55，在该分界处，一个应力器会叠置在另一个应力器上面。例如，如图6中所示，在随后将形成接触开口30的区域中，压缩应力器26叠置在压缩应力器28上面。
图7和8示出了在形成开口30期间对于分界55的有害影响。如参考图5所描述的，常规图形化和蚀刻技术可用于形成开口30。图7示出了在完成一部分蚀刻之后的分界55。上面叠置压缩应力器26的拉伸应力器28的剩余部分56保留在开口30中。图8示出了在进一步蚀刻之后的分界55，由于在开口30中更多剩余部分56被去除，因此形成了凹坑或刨削槽的区域57。这些因素也会导致较差接触，由此不利地影响了器件性能和电路成品率。
图9示出了在于IC 10的一部分51的放大图中可能发生的应力器之间的另一类型的分界58，这里，形成应力器28和26导致在分界处的缺口59。图10示出了形成开口30期间对分界58的不利影响。如上所述，常规图形化和蚀刻技术可用于形成开口30。图10示出了应力器28和26的不均允蚀刻，以及在缺口58中向接触部分24中形成孔60(即，凹进表面)。因此，如上所述，缺口58也会导致凹坑或刨削槽。而且，不均匀蚀刻会导致部分蚀刻，这里，应力器的部分会留在开口30中，导致接触不良。
由形成通过应力器分界如分界32、55和58的开口30所导致的问题之前是不知道的。而且，这些问题在IC上很经常发生。例如，如图1中所示，至栅极的接触经常形成在N和P沟道晶体管之间的半路上，这在表面上看也是压缩和拉伸应力器之间的边界或分界的最佳位置。因此，一旦发现这些问题，就研究解决方案来防止蚀穿这些应力器分界的有害影响。本发明的实施例包括各种方式来解决由蚀穿这些分界导致的问题。
在一个实施例中，形成应力器以使应力器分界不位于将形成接触开口的位置或者其附近。例如，图11示出了根据本发明一个实施例的集成电路110的自顶向下视图。IC 110包括P沟道晶体管111以及N沟道晶体管113和115。P沟道晶体管111具有有源区112和置于有源区112上的栅极114，且P沟道晶体管形成在N阱(在图11的自顶向下视图中看不到)中。N沟道晶体管115具有有源区120和置于有源区120上的栅极122。在所示出的实施例中，栅极114和栅极122是连续栅极结构117的部分。栅极结构117包括在有源区112和120外部的部分。栅极结构117包括接触部分124，这里，随后将形成接触开口130(因此，由于开口本身还不存在，将接触开口130示出为虚线)。在一个实施例中，栅极结构117是多晶硅的连续导电线。替换地，栅极结构117可不是连续的，且可使用其他材料或材料的组合以形成栅极结构117。N沟道晶体管113包括有源区116和置于有源区116上的栅极结构118。注意，栅极结构118形成在有源区116上方的栅极并且还包括有源区116外部的部分。
IC 110还包括在P沟道晶体管111上方的压缩应力器126和在N沟道晶体管113和115上方的拉伸应力器128。正如图1的IC 10中所示，在压缩应力器126和拉伸应力器128之间形成分界。例如，分界132存在于有源区112和120之间。然而，与IC 10不同，没有分界在将形成接触开口130的位置下方或其附近。而是，形成压缩应力器126，以使它与拉伸应力器126的分界不会在将形成接触开口的栅极结构的接触部分下方产生。而且，将其形成为远离将形成接触开口的位置至少预定距离。在一个实施例中，该预定距离约为70纳米。这允许在接触开口130中形成更好的接触，导致改善的器件性能。在另一个实施例中，该预定距离少于或等于约65纳米。注意，该预定距离可以是基于综合工艺容限所选择的任意值，该工艺容限包括光临界尺寸(CD)控制、光叠覆控制(photo overlay control)以及蚀刻CD控制。
图12示出了通过N沟道晶体管115和P沟道晶体管111取得的IC 110的截面图。IC 110包括在绝缘层137上方具有半导体层135的基板133。在一个实施例中，基板133是绝缘体上半导体(SOI)基板。在一个实施例中，半导体层135包括半导体材料如硅、锗、硅锗、砷化镓等。在一个实施例中，绝缘层137可包括氧化物。在替换实施例中，基板133可以是体半导体基板，包括例如硅、锗、硅锗、砷化镓等，这里，可不存在绝缘层137。
图12的截面图是通过晶体管115的沟道区143和晶体管114的沟道区139取得的。这些沟道区由隔离区134隔离。截面图也是通过栅极结构117取得的，这里，栅极122和114以及栅极结构117的接触部分124都可见到。而且，拉伸晶体管128置于栅极122上，且在上方延伸到栅极结构117的接触部分124上。压缩应力器126置于栅极114上，在上方延伸到栅极结构117的接触部分124上。接触部分124置于隔离区134(其也称作是场隔离)上但不置于有源区120和122上。图12的截面图中还示出了接触区124上方的在拉伸应力器128和压缩应力器126之间的分界132。然而，在所示出的实施例中，与拉伸应力器128相比，压缩应力器126的分界已经在接触部分124上方进一步延伸。因此，接触开口30不会通过分界132形成。在一个实施例中，分界132远离开口130至少70纳米。因此，形成开口30以暴露出栅极结构117的下方接触部分24不需要蚀穿应力器分界或者在应力器分界的预定距离内蚀刻。
用于形成上述应力器26和28的一般方法和材料在此也可用于应力器126和128。然而，如参考图16-21的布局所描述的，限定新的掩膜以形成应力器126和128，以避免使得接触开口处于分界上方或附近的问题。这些新的掩膜(以及这些掩膜的反向掩膜)可如上关于应力器26和28所描述地那样用于选择性蚀刻压缩应力器层的部分以形成压缩应力器126，和用于选择性蚀刻拉伸应力器层的部分以形成拉伸应力器128。注意，在一个实施例中，形成压缩应力器128以使其完全覆盖所有P沟道有源部分，如有源区120和116，并且形成拉伸应力器126以使其完全覆盖所有N沟道有源部分，如有源区112。因此，压缩应力器128和拉伸应力器126中的每一个都是单个连续层或者如果需要的话可包括很多分离部分，从而，如果需要的话，分别覆盖P沟道和N沟道晶体管。
压缩应力器26可以是将压缩应力施加到沟道区39的任一种材料，例如氮化硅材料和乏硅的氮化硅材料。拉伸应力器28可以是将拉伸应力施加到沟道区41的任一种材料，例如氮化硅材料和乏硅的氮化硅材料。这些压缩和拉伸应力器层可使用常规处理技术形成。在一个实施例中，压缩应力器26的氮化物使用双频等离子体增强化学气相淀积(PECVD)工艺并将诸如氩气的惰性气体添加到标准前体来淀积，而拉伸应力器28的氮化物使用单频PECVD工艺且不使用惰性气体地进行淀积。
仍参考图12，晶体管111和113形成在半导体层135中和上。尽管图12中未示出，但是N沟道晶体管115和P沟道晶体管111中的每一个分别包括在栅极122和114下方且置于半导体层135的有源区143和139上面的栅极电介质。而且，侧壁隔片(图12中看不到)可与栅极122和114邻近地形成。晶体管115和111中的每一个分别包括在有源区120和112中的源/漏极区，其在图12中也都看不到，这是由于该截面是穿过位于每个晶体管的源/漏极区之间的沟道区143和139所取得的。
晶体管115和111的源/漏极区可使用常规工艺和材料形成，且以上关于源/漏极区36、38、40和42所提供的任何描述也可用于晶体管115和111的源/漏极区。
注意，常规处理和材料可用于形成晶体管111和115。而且，每一个晶体管111和115都具有不同形式，且图12仅是一个实例。而且，晶体管111和115的每一个部分，例如栅极、隔片和栅极电介质，可包括单种材料或材料的组合。例如，晶体管111和115的栅极可以是多晶硅或金属栅极，且可包括任意数量层。
图13示出了形成置于拉伸应力器128和压缩应力器126上的电介质层152之后的IC 110。注意，接触开口130因此将形成为穿过电介质层152以及应力器128和126，如通过图13中的虚线所示出的。在一个实施例中，电介质层152可包括通过四原硅酸盐(TEOS)工艺形成的材料。而且，电介质层152可包括单膜或多膜。电介质层152还被称作层间电介质层或者金属间电介质层。
图14示出了在形成接触开口130之后的IC 110。使用常规掩膜、图形化和蚀刻技术，穿过电介质层152和压缩应力器126形成接触开口130以暴露出栅极结构117的下方接触部分124。注意，由于拉伸应力器128与压缩应力器132之间的分界132与接触开口130隔开，因此蚀穿分界132在形成接触开口130时不是必要的。因此，与以上参考图4-10描述的分界32相关问题在图14的实施例中不存在。因此，通过将应力器之间(例如拉伸和压缩应力器之间)的分界与将形成开口的位置隔开预定距离，就能形成改进的开口(例如改进的接触开口130)，从而获得改善的接触，并由此获得改进的器件。
尽管形成压缩应力器126，以便完全通过压缩应力器126形成接触开口130，但是在替换实施例中，拉伸应力器128可进一步在栅极结构117的接触部分124上方延伸以使分界132分隔开，并延伸到图14截面图中接触开口130的右侧。在该实施例中，接触开口会穿过拉伸应力器128形成以暴露出栅极结构117的下方接触部分24，而不是穿过压缩应力器126形成。因此，只要接触开口130与分界132隔开(这能够以多种方式实现)，形成接触开口130就需要蚀穿单个应力器层(即，仅压缩应力器126或者仅拉伸应力器128)，由此避免以上参考图4-10描述的问题。
图15示出了其中接触开口130填充有导电材料154的IC 110。常规填充和化学机械抛光(CMP)技术可用于用导电材料154填充接触开口130。IC 110还包括置于电介质层152上的电介质层156。电介质层156包括接触导电材料154的导电部分158。因此，形成接触部以接触栅极结构117的接触部分124。在一个实施例中，导电材料154包括例如钨，而导电部分158包括例如铜。注意，用于导电部分158的导电材料可以不同于导电材料154。在一个实施例中，至少一个阻挡层(或者另一类型层)可包括在导电材料154和导电部分158之间。之后继续处理，如现有技术中所公知的，以形成置于电介质层156和导电部分158上的任意数量的金属和通道层(via layer)，从而在IC 110的器件之间路由信号并将信号路由到IC 110的输入/输出(I/O)接合焊盘(bond pad)。
图16示出了根据本发明一个实施例的IC布局200的自顶向下视图。然后，使用IC布局200，如现有技术中所公知的，以形成IC，例如IC 10和110。例如，布局200的层可用于形成不同掩膜，这些不同掩膜将用于形成IC。布局200包括对应于将形成P沟道晶体管的位置的P沟道区202和对应于将形成N沟道晶体管的位置的N沟道区204。在所示出的实施例中，区域202和204被分界201分开，该分界201由虚线表示。在一个实施例中，分界201可表示N阱的边界，这里，分界201表示用于区域202的N阱的轮廓。或者，分界201可以表示P型扩散的边界，其中，分界201表示用于区域202的P型扩散的轮廓。因此，注意，布局200的N阱边界或P型扩散边界可用于表示在N型和P型区之间(在分别对应于形成N沟道晶体管和形成P沟道晶体管的区域之间)的分界。可选择地，可使用其他布局特征来提供分界201。
在一个实施例中，分界201(不论其表示N阱区或P型扩散区的轮廓，还是表示用于限定分界的任意其它一层或多层的轮廓)表示一个位置，在对应于布局200的集成电路中的该位置处，将在压缩和拉伸应力器之间形成分界，如上所述的分界32或132。例如，在一个实施例中，使用布局200以使用分界201形成第一掩膜，其将用于形成P沟道区中的压缩应力器。该第一掩膜会保护P型区(如由分界201限定的区域202)，并暴露出所有N型区。如以上参考形成压缩应力器28和128以及拉伸应力器26和126所描述的，压缩应力器层可形成在IC基板上方(例如在栅极结构17或117上方)，然后，使用第一掩膜来去除形成在IC的N沟道区上方的压缩应力器层的部分。相似地，使用布局200以使用分界201来形成第二掩膜，其将用于形成N沟道区中的拉伸应力器。该第二掩膜可以是第一掩膜的反向掩膜，这里，第二掩膜将保护N型区(如区域204)并暴露出所有P型区(如由分界201限定的区域202)。因此，拉伸应力器层可以形成在IC基板上方(如栅极结构17或117上方)，之后使用第二掩膜来去除在IC的P沟道区上方形成的拉伸应力器层的部分。(注意，在替换实施例中，可首先使用第二掩膜来形成拉伸应力器，然后使用第一掩膜来形成压缩应力器)。因此，可以理解布局200的分界201怎样用于形成掩膜，从而分别为N沟道晶体管和P沟道晶体管形成具有拉伸和压缩应力器的IC。
然而，如以上参考图4-10所述的，在应力器的分界处会出现问题(这里，这些分界对应于用于产生掩膜的布局200的分界，如分界201，该掩膜用于形成应力器)。布局200还包括多个接触开口206-215，这些接触开口表示关于布局200形成接触的位置。置于分界201上方、紧邻分界201、或者在分界201的预定距离内的这些接触开口会受到将使用分界201形成的应力器分界的不利影响。例如，在所示的实施例中，接触开口206、207、209、212、214和215可能是将受影响的一些接触开口。因此，如将参考图17-21所描述的，修改分界201，以便没有或基本上没有接触开口会受到应力器分界的影响。之后，如上所述，用于产生第一和第二掩膜的该修改后的分界用于形成压缩和拉伸应力器。因此，在获得的布局中，在修改之后，基本所有接触开口都与任何应力器分界相距至少预定距离(例如70纳米)。注意，在所示出的布局200的实施例中，接触开口如接触开口206、207、209、212、214和215示出为矩形。然而，在替换实施例中，接触开口可以是任意其他形状，例如正方形。
图17-21示出了被采纳以修改分界201的各种迭代(interation)。这些迭代例如通过用于产生布局的计算机系统上运行的软件来进行。在所示出的实施例中，如上所述，起始分界(分界201)可以对应于N阱分界或是P型扩散分界，或者是用于限定该分界的任何其他一层或多层。图17示出了其中扩大了处于分界201上或分界201的预定距离内的每个接触开口的第一迭代。因此，接触开口206、217、209、212、214和215全部被扩大，分别导致扩大的接触开口216-221。在一个实施例中，在分界201的约70纳米以内的所有接触开口都被扩大了。而且，在一个实施例中，接触开口被扩大了约70纳米。替换地，在约60至80纳米的范围内的所有接触开口都被扩大了约60至80纳米。
图18示出了使用起始分界201和被扩大的接触开口216-221的分界限定的新分界203。因此，注意，接触开口206-215中没有一个实际上位于初始分界201或与初始分界201重叠。而且，根据大部分接触开口位于哪个区域(区域204或202)，来采纳分界以使接触开口保留在该区域中。例如，大部分接触开口206和207位于区域202中，因此，将分界203路由至开口206和207的左侧，从而允许开口206和207保留在区域202中。相似地，将分界203路由至开口209和212的右侧，以允许开口209和212保留在区域204中。然而，替换实施例可以不同地路由分界203。例如，在另一实施例中，使用替换方式，其中，在分界处或分界的预定距离内的大部分接触使得分界在某个方向上移动，从而允许这些接触处于应力器膜上方，对于该应力器膜接触蚀刻工艺是最佳的。
图19示出了在修改分界203以产生新分界222之后的布局200。在该迭代中，在接触开口的预定距离内的分界(在与其最初修改的方向相同的方向上)进一步延伸。例如，注意，分界222自开口206进一步向左延伸距离223，自开口207进一步向左延伸距离224，自开口209进一步向右延伸距离228，自开口212进一步向右延伸距离230，自开口214进一步向左延伸距离236，以及自开口215进一步向左移动距离238。因此，修改了分界203的部分(图19中示出为虚线)，获得分界222(图19中示出为点线)。在一些实施例中，分界延伸最大约60至80纳米。
然而，在该迭代之后，判定这些延伸的任一个是否会导致分界太接近其他开口或者其他有源电路。例如，图19中，开口208与分界222之间的距离226以及开口210与分界限222之间的距离232过于接近。例如，这些距离可能处于大约60-80纳米的范围内。因此，此时这些分界可被缩回以使它们不过于接近这些其他开口或者有源电路。
因此，如图20中所示，分界222已经被修改，从而在开口208和分界222之间的距离244大于图19的距离226。相似地，在开口210和分界222之间的距离248大于图19的距离232。现在，在分界222与开口208以及210之间有足够的距离，从而它们不会受到应力器分界的不利影响。而且，注意，在从开口210缩回分界之后，分界222会导致从开口209和210之间向下到开口212和213之间延伸的直线边缘。如以下将进一步描述的，这有助于产生更简单的掩膜。然而，在替换实施例中，很多不同类型的标准可被用于修改分界以保护其不受到应力器分界问题的影响，同时不会使得掩膜设计过于复杂。
在缩回任何距离之后，进行布局200的另一个检查以判定是否有被简化成更直的线的任何凹槽或突出。这例如会有助于产生更简单的掩膜设计。例如，参考图20，注意，进一步向开口214和215的左侧延伸分界导致开口214和215的延伸之间的小凹槽。如果凹槽240足够小(在不同实施例中具有小于约180至280纳米的宽度241)，则在凹槽中不会有其他开口或特征，然后可以去除该凹槽，如在图21中所示出的。
相似地(但是图21中未示出)，如果在开口之间建立突出(例如，如果分界222的边缘代之以延伸到开口214和215的右侧，这里突出会延伸出至开口214和214之间的左侧)，则可以识别并相似地去除该突出。因此，图21的黑体点线示出了最终分界222的一个实例，其可用于产生压缩应力器和拉伸应力器，如上所述。例如，该最终分界222可用于形成如上所述的第一和第二掩膜，以形成压缩应力器和拉伸应力器。
注意，在替换实施例中，可进行更多迭代以进一步简化布局200和分界222，或者考虑其他特征。而且，如果需要的话，也可采取延伸分界、缩回分界线、去除缺口和突出、产生更直的分界边缘、或者它们的任意组合的其他迭代。然后，可以使用获得的布局200的分界以形成使用例如常规处理技术根据布局200制造的IC的压缩应力器和拉伸应力器。而且，注意，在一个实施例中，商务工程设计自动化(EDA)工具可用于实施参考图17至21描述的掩膜产生算法。
图22示出了其中基本全部接触都位于与任意应力器分界相距预定距离的位置的IC 300的自顶向下视图的实例。例如，在所示出的实施例中，IC 300包括应力器302和304，这里，例如，应力器302是拉伸或压缩应力器中的一种，而应力器304是拉伸或压缩应力器中的另一种。因此，形成了在应力器之间的很多分界。然而，形成所有接触305-325以使它们与分界间隔开。在一个实施例中，所有接触305-325都位于离开应力器分界至少70纳米的位置处。注意，如参考图16-21所描述的那样修改布局仅是怎样确保接触开口不发生在应力器分界处的一个实例。可选择地，可使用修改布局、或设置接触开口或接触、或产生应力器的其它方法，来确保基本上IC的所有接触与任意应力器分界都间隔开至少预定距离。注意，在一个实施例中，基本上IC的所有接触指的是至少百分之95的接触，或者更优选地，是至少百分之99的接触。而且，在所示出的实施例中，接触，例如接触305-325，被示出为正方形，但是在替换实施例中，其可以是任意形状。
由于实施本发明的设备在很大程度上由本领域技术人员公知的电子部件和电路构成，因此，为了明白和理解本发明的基本概念，且为了不困惑或者偏离本发明的教导，不再以上述所需程度更深的程度来说明电路细节。
在前述说明中，已经参考具体实施例描述了本发明。然而，本领域技术人员应当理解，在不偏离由以下权利要求阐明的本发明范围的情况下可作出各种修改和变化。因此，认为说明书和附图是示意性的而不是限制性的，且所有这种修改都意图被包括在本发明的范围内。
而且，如果有的话，描述和权利要求中的术语“前面”、“后面”、“顶部”、“底部”、“上方”、“下方”、“右侧”、“左侧”等被用于描述目的而非一定用于描述持久的相对位置。应理解，这样使用的术语在适当环境下是可互换的，以使在此描述的本发明的实施例例如能够在除了所示出的那些之外的其他取向上操作，否则将在此进行描述。
上面已经关于具体实施例描述了益处、其他优点以及问题的解决方案。然而，益处、优点、问题的解决方案以及会导致任何益处、优点或解决方案发生或变得更明显的任一(多)个要素都不被解释是决定性的、需要的或者是本质特征或者任意或所有权利要求的要素。如在此所使用的，术语“包括”或者其任何其他变形都意图覆盖了非限制性的包括，以使包括一系列要素的工艺、方法、工件或者装置不仅包括那些要素，而且还包括未明确列出的或者这种工艺、方法、工件或装置所固有的其他要素。如在此所使用的，术语“个”被定义为一个或多于一个。
如在此所使用的，术语“多个”被定义为两个或多于两个。如在此所使用的，术语“另一个”被定义为至少第二个或更多。
如在此所使用的，尽管不一定是直接的，也不一定是机械的，但是术语“耦合”被定义为连接。

Claims (10)

1.一种集成电路，包括：
多个N沟道晶体管，其包括在半导体层的第一有源部分中形成的特征以及置于所述半导体层上的第一栅极结构，其中，所述第一栅极结构具有在所述第一有源部分以外的部分；
多个P沟道晶体管，其包括在所述半导体层的第二有源部分中形成的特征以及置于所述半导体层上的第二栅极结构，其中，所述第二栅极结构具有在所述第二有源部分以外的部分；
压缩应力器，在所述P沟道晶体管上方并具有在所述第二有源部分以外的部分；
拉伸应力器，在所述N沟道晶体管上方并具有在所述第一有源部分以外的部分，从而，分界存在于所述拉伸应力器和所述压缩应力器之间的界面处；和
至所述第一和第二栅极结构的接触，其中，每一接触延伸穿过压缩应力器或者拉伸应力器，并且其中，至所述集成电路的所述第一和第二栅极结构的基本所有接触都与所述分界相距至少70纳米的预定距离。
2.如权利要求1所述的集成电路，其中，所述集成电路的至少百分之95的接触与所述分界相距至少所述预定距离。
3.如权利要求2所述的集成电路，其中，所述集成电路的至少百分之99的接触与所述分界相距至少所述预定距离。
4.如权利要求3所述的集成电路，其中，所述集成电路的所有所述接触都与所述分界相距至少所述预定距离。
5.如权利要求1所述的集成电路，其中，所述压缩和拉伸应力器包括氮化硅。
6.如权利要求1所述的集成电路，其中，所述分界处于从由以下位置组成的组中选择的位置处：(1)所述拉伸和压缩应力器具有邻接边缘的位置；(2)所述拉伸和压缩应力器具有重叠边缘的位置；以及(3)所述拉伸和压缩应力器具有在它们之间具有间隔的边缘的位置。
7.如权利要求1所述的集成电路，其中：
所述压缩和拉伸应力器包括氮化硅，其中氢浓度相对小；和
所述压缩应力器的所述氮化物使用带有惰性工艺气体的双频PECVD来淀积，而所述拉伸应力器的氮化物使用不带惰性工艺气体的单频PECVD来淀积。
8.一种制造集成电路的方法，包括：
提供具有半导体层的半导体基板；
在所述半导体层中形成有源区；
在第一多个有源区中形成第一导电类型的晶体管，所述晶体管具有栅极结构，所述栅极结构具有在所述有源区上方的部分和在所述第一多个有源区以外的部分；
在第二多个有源区中形成第二导电类型的晶体管，所述晶体管具有栅极结构，所述栅极结构具有在所述有源区上方的部分和在所述第二多个有源区以外的部分；
在所述半导体基板上淀积第一应力的层；
图形化所述第一应力的层，以便将所述第一应力的层的部分留在所述第一导电类型的晶体管上方；
在所述半导体层上方淀积第二应力的层；
图形化所述第二应力的层，以便将所述第二应力的层的部分留在所述第二类型的晶体管上方，并由此提供在所述第一和第二应力的层之间的边界；以及
形成穿过所述第一和第二应力的层到所述第一导电类型的晶体管的栅极结构和所述第二导电类型的晶体管的栅极结构的接触，其中，所述集成电路的基本所有接触都与所述边界相距至少70纳米。
9.一种集成电路，包括：
多个P沟道晶体管，在它们上方具有压缩应力器，其中，所述压缩应力器具有在所述P沟道晶体管外部的部分；
多个N沟道晶体管，在它们上方具有拉伸应力器，其中，所述拉伸应力器具有在所述N沟道晶体管外部的部分；
第一接触，在所述N沟道晶体管的外部区域中穿过所述拉伸应力器，所述第一接触实现至所述N沟道晶体管的栅极的电接触，其中，所述集成电路的基本所有所述第一接触与所述压缩应力器的任意部分相距至少70纳米；以及
第二接触，在所述P沟道晶体管外部的区域中穿过所述压缩应力器，所述第二接触实现至所述P沟道晶体管的栅极的电接触，其中，所述集成电路的基本所有所述第二接触与所述拉伸应力器的任意部分相距至少70纳米。
10.如权利要求9所述的集成电路，其中：
所述拉伸应力器包括第一氮化物层；
所述压缩应力器包括第二氮化物层；
所述集成电路的至少百分之99的所述第一接触与所述压缩应力器的任意部分相距至少70纳米；以及
所述集成电路的至少百分之99的所述第二接触与所述拉伸应力器的任意部分相距至少70纳米。
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