CN101395716B - 非易失性存储元件、非易失性存储装置、以及它们的制造方法 - Google Patents

非易失性存储元件、非易失性存储装置、以及它们的制造方法 Download PDF

Info

Publication number
CN101395716B
CN101395716B CN200780007376.3A CN200780007376A CN101395716B CN 101395716 B CN101395716 B CN 101395716B CN 200780007376 A CN200780007376 A CN 200780007376A CN 101395716 B CN101395716 B CN 101395716B
Authority
CN
China
Prior art keywords
area
electrode layer
oxide film
metal
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200780007376.3A
Other languages
English (en)
Other versions
CN101395716A (zh
Inventor
川岛良男
高木刚
三河巧
魏志强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp Japan
Original Assignee
松下电器产业株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 松下电器产业株式会社 filed Critical 松下电器产业株式会社
Publication of CN101395716A publication Critical patent/CN101395716A/zh
Application granted granted Critical
Publication of CN101395716B publication Critical patent/CN101395716B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/041—Modification of the switching material, e.g. post-treatment, doping
    • H10N70/046—Modification of the switching material, e.g. post-treatment, doping by diffusion, e.g. photo-dissolution
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Abstract

本发明提供一种非易失性存储元件，其包括：下部电极层(2)；在下部电极层(2)的上方形成的上部电极层(4)；和在下部电极层(2)与上部电极层(4)之间形成的金属氧化物薄膜层(3)，金属氧化物薄膜层(3)包括：通过在下部电极层(2)与上部电极层(4)之间施加的电脉冲而电阻值增加或减少的第一区域(3a)；和配置在第一区域(3a)的周围且氧含有量比第一区域(3a)多的第二区域(3b)，下部电极层(2)和上部电极层(4)与第一区域(3a)的至少一部分以从第一区域(3a)的厚度方向看重叠的方式配置。

Description

非易失性存储元件、非易失性存储装置、以及它们的制造方法
技术领域
本发明涉及使用通过电脉冲的施加而使得电阻值可逆地变化的材料，存储数据的非易失性存储元件、非易失性存储装置、以及它们的制造方法。 
背景技术
近年来，随着电子设备中的数字技术的发展，为了保存音乐、图像、信息等数据，因而对更大容量且非易失性的存储元件的要求正在提高。作为响应这种要求的一个方法，一种使用通过被施加的电脉冲使得电阻值变化并持续保持该状态的材料的存储元件受到关注。 
图21是表示这种非易失性存储元件的第一现有例(例如，参照专利文献1)的结构的主要部位截面图。如图21所示，该非易失性存储元件，在基板110的主面上形成有晶体管160和非易失性存储部200。晶体管160构成控制非易失性存储部200的向位(bit)线的导通的电路，由源极区域120、漏极区域130、栅极绝缘膜140和栅极电极150构成。非易失性存储部200包括：与漏极区域130连接的下部电极170；通过电压脉冲或电流脉冲而使得电阻可逆地变化的电阻变化物质层180；和上部电极190。而且，形成在基板110上的晶体管160和非易失性存储部200被层间绝缘层210覆盖，上部电极190与电极配线220连接。 
作为构成电阻变化物质层180的物质，能够使用镍氧化物(NiO)、钒氧化物(V2O5)、锌氧化物(ZnO)、铌氧化物(Nb2O5)、钛氧化物(TiO2)、钨氧化物(WO3)、或钴氧化物(CoO)等。已知这种过渡金属氧化物在被施加阈值以上的电压或电流时显示特定的电阻值，该过渡金属氧化物一直维持该电阻值直至被施加新的电压或电流。 
图22A是表示这种非易失性存储元件的第二现有例(例如，参照专利文献2)的结构的立体图，图22B是表示沿图22A的XXIIB-XXIIB 线的截面的截面图。图21所示的第一现有例构成为1晶体管/1非易失性存储部的结构，与此相对，图22A和图22B所示的第二现有例为使活性层介于字线(word line)与位线的交点(立体交叉点)存在的交叉点型。 
如图22A所示，在基板230上形成有下部电极240，在其上形成有活性层250。在活性层250之上以与下部电极240正交的方式形成有上部电极260。如图22B所示，下部电极240与上部电极260立体交叉的区域成为存储区域270，下部电极240和上部电极260分别作为字线和位线发挥作用。在此例中，存储区域270是为了方便而表示的区域，其组成与其他区域完全相同。作为基板230的材料，能够使用LaAlO3、Si、TiN等非晶、多晶或单晶。作为下部电极240的材料，能够使用YBCO(YBa2Cu3O7)，此外，作为活性层250的材料，能够使用响应被施加的电信号而电阻发生变化的材料。 
专利文献1：日本特开2004-363604号公报 
专利文献2：日本特开2003-68984号公报 
发明内容
在上述第一现有例中，在被上部电极和下部电极夹着的区域中形成有由于电压或电流而电阻值可逆地变化的可变电阻层。该可变电阻层的周围通常由被用于半导体器件的层间绝缘膜(例如，二氧化硅膜)包围。在此情况下，在蚀刻除去上部电极和下部电极的电极间以外的区域的电阻变化物质时，残存于上述电极间的区域的可变电阻层的侧壁部受到损伤，电特性和电阻变化特性容易劣化。 
此外，在上述第二现有例中，包括所有下部电极和上部电极的交叉点形成有活性层(与可变电阻层相同)，不会在存储区域发生损伤。但是，随着高密度化，在邻近的交叉点间容易发生窜扰(cross talk)，成为对大容量化的制约。 
本发明能够解决上述现有的问题，其目的在于提供一种能够更细微化且改善可变电阻层的稳定性的非易失性存储元件、设置有该非易失性存储元件的非易失性存储装置、以及它们的制造方法。 
为了解决上述问题，本发明的非易失性存储元件包括：下部电极 层；在所述下部电极层的上方形成的上部电极层；和在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层，所述金属氧化物薄膜层包括：通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的第一区域；和配置在所述第一区域的周围并且氧含有量比所述第一区域多的第二区域，所述下部电极层和所述上部电极层与所述第一区域的至少一部分以从所述第一区域的厚度方向看重叠的方式配置。 
在上述发明的非易失性存储元件中，上述金属氧化物薄膜层优选由过渡金属氧化物材料构成。并且，在上述发明的非易失性存储元件中，上述第一区域和上述第二区域优选由相同的元素构成。通过采用这种结构，能够容易地形成氧的含有量比第一区域多的第二区域。 
此外，在上述发明的非易失性存储元件中，优选：通过在所述下部电极层与所述上部电极层之间施加电脉冲而所述第一区域的电阻值增加的情况下，所述第二区域以其电阻值比第一区域的电阻值大的方式构成。由此，因为能够可靠地防止串扰，所以能够实现大容量的非易失性存储元件。 
此外，在上述发明的非易失性存储元件中，上述金属氧化物薄膜层由氧化铁薄膜构成，上述第一区域也可以由四氧化三铁(Fe3O4)构成。而且，上述第二区域也可以由三氧化二铁(Fe2O3)构成。由此，第一区域的电阻值的变化特性稳定，并且能够使第二区域几乎为绝缘体。 
本发明的非易失性存储装置包括：基板；在所述基板上相互平行地形成的多个第一电极配线；在所述多个第一电极配线的上方在与所述基板的主面平行的面内以相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；和与所述多个第一电极配线和所述多个第二电极配线的立体交叉点分别对应地配置为矩阵状的多个非易失性存储元件，其中，各个所述非易失性存储元件具有：下部电极层；在所述下部电极层的上方形成的上部电极层；和在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层，所述金属氧化物薄膜层包括：通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的第一区域；和配置在所述第一区域的周围 并且氧含有量比所述第一区域多的第二区域，所述下部电极层和所述上部电极层与所述第一区域，以从所述第一区域的厚度方向看重叠的方式配置，所述立体交叉点的各自的交叉区域中的所述第一电极配线构成所述下部电极层，所述第二电极配线构成所述上部电极层。 
在上述发明的非易失性存储装置中，相互相邻的多个上述非易失性存储元件所具有的上述金属氧化物薄膜层也可以被连续地形成。通过采用这种结构，不需要物理地分离金属氧化物薄膜层的工序。 
并且，在上述发明的非易失性存储装置中也可以为，所述非易失性存储元件所具有的各个所述金属氧化物薄膜层，从所述金属氧化物薄膜层的厚度方向看具有比所述交叉区域大的外形形状，并且相互相邻的所述非易失性存储元件所具有的所述金属氧化物薄膜层被分离。 
此外，在上述发明的非易失性存储装置所具备的各个上述非易失性存储元件中，也可以在上述第一区域和上述上部电极层之间形成有连接电极层。 
此外，上述发明的非易失性存储装置也可以进一步具备与各个上述非易失性存储元件所具有的上述下部电极层和上述上部电极层电连接的半导体集成电路。 
此外，在上述发明的非易失性存储装置所具备的各个上述非易失性存储元件中，还可以进一步具备与上述下部电极层或上述上部电极层电连接的整流元件。 
本发明的非易失性存储元件的制造方法，其为包括下部电极层、在所述下部电极层的上方形成的上部电极层、和在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层的非易失性存储元件的制造方法，其包括：在所述下部电极层上形成所述金属氧化物薄膜层的工序；在所述金属氧化物薄膜层上形成所述上部电极层的工序；和通过对所述金属氧化物薄膜层在包含氧的气氛中进行加热和等离子体处理中的至少任一个，形成第一区域和第二区域的工序，其中，所述第一区域为通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的所述金属氧化物薄膜层中的第一区域，所述第二区域为配置在所述第一区域的周围并且氧含有量比所述第一区域多的所述金属氧化物薄膜层中的第二区域。
在本发明的非易失性存储装置的制造方法中，该非易失性存储装置包括：基板；在所述基板上相互平行地形成的多个第一电极配线；在所述多个第一电极配线的上方在与所述基板的主面平行的面内以相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；和与所述多个第一电极配线和所述多个第二电极配线的立体交叉点分别对应地配置为矩阵状的多个非易失性存储元件，各个所述非易失性存储元件具有：下部电极层；在所述下部电极层的上方形成的上部电极层；和在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层，所述立体交叉点的各自的交叉区域中的所述第一电极配线构成所述下部电极层，所述第二电极配线构成所述上部电极层，所述非易失性存储装置的制造方法包括：在所述基板上形成所述多个第一电极配线的工序；在所述多个第一电极配线上形成所述金属氧化物薄膜层的工序；和氧处理工序，其是通过对所述金属氧化物薄膜层在包含氧的气氛中进行加热和等离子体处理中的至少任一个，形成第一区域和第二区域的工序，其中，所述第一区域为通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的所述金属氧化物薄膜层中的第一区域，所述第二区域为配置在所述第一区域的周围并且氧含有量比所述第一区域多的所述金属氧化物薄膜层中的第二区域。 
此外，也可以在上述发明的非易失性存储装置的制造方法所具有的氧处理工序中，以在所述交叉区域中的所述金属氧化物薄膜层的表面形成的保护膜作为掩模，通过进行所述加热和等离子体处理中的至少任一个，在由所述保护膜覆盖的所述金属氧化物薄膜层的外周区域形成所述第二区域。 
此外，也可以在上述发明的非易失性存储装置的制造方法所具有的氧处理工序中，以在所述交叉区域中的所述金属氧化物薄膜层的表面形成的保护膜作为掩模，通过进行所述加热和等离子体处理中的至少任一个，在由所述保护膜覆盖的区域以外的所述金属氧化物薄膜层部分形成所述第二区域。 
此外，在上述发明的非易失性存储装置的制造方法中，上述保护膜也可以是形成于上述第一区域与上述上部电极层之间的连接电极 层。 
进一步，上述发明的非易失性存储装置的制造方法也可以进一步包括在所述基板上形成与所述下部电极层和所述上部电极层电连接的半导体集成电路的工序。 
本发明的上述目的、其他目的、特征和优点通过参照附图以及以下的优选实施方式的详细说明能够变得很明显。 
根据本发明的非易失性存储元件和非易失性存储装置，即使细微化也能够抑制串扰，并且还能够防止可变电阻层的侧壁损伤。 
附图说明
图1A是示意地表示本发明的第一实施方式的非易失性存储元件的存储部的主要部位的结构的立体图。 
图1B是表示沿图1A的IB-IB线的截面的截面图。 
图2A是表示本发明的第一实施方式的非易失性存储元件的具体的结构的截面图。 
图2B是示意地表示本发明的第一实施方式的非易失性存储元件的具体的结构的平面图。 
图3A是表示本发明的第一实施方式的非易失性存储元件的制造方法的工序的截面图。 
图3B是表示本发明的第一实施方式的非易失性存储元件的制造方法的工序的截面图。 
图3C是表示本发明的第一实施方式的非易失性存储元件的制造方法的工序的截面图。 
图3D是表示本发明的第一实施方式的非易失性存储元件的制造方法的工序的截面图。 
图3E是表示本发明的第一实施方式的非易失性存储元件的制造方法的工序的截面图。 
图3F是表示本发明的第一实施方式的非易失性存储元件的制造方法的工序的截面图。 
图4A是示意地表示本发明的第一实施方式的变形例1的非易失性存储元件的存储部的主要部位的结构的立体图。
图4B是表示沿图4A的IVB-IVB线的截面的截面图。 
图5是表示本发明的第一实施方式的变形例1的非易失性存储元件的具体的结构的截面图。 
图6A是示意地表示本发明的第一实施方式的变形例2的非易失性存储元件的存储部的主要部位的结构的立体图。 
图6B是表示沿图6A的VIB-VIB线的截面的截面图。 
图7是表示本发明的第一实施方式的变形例2的非易失性存储元件的具体的结构的截面图。 
图8A是示意地表示本发明的第二实施方式的非易失性存储装置的主要部位的结构的立体图。 
图8B是表示沿图8A的VIIIB-VIIIB线的截面的截面图。 
图8C是示意地表示本发明的第二实施方式的变形例的非易失性存储装置的主要部位的结构的立体图。 
图9A是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的平面图。 
图9B是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的截面图。 
图9C是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的平面图。 
图9D是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的截面图。 
图10A是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的平面图。 
图10B是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的截面图。 
图10C是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的平面图。 
图10D是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的截面图。 
图11A是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的平面图。
图11B是表示本发明的第二实施方式的非易失性存储装置的制造方法的工序的截面图。 
图12A是示意地表示本发明的第三实施方式的非易失性存储装置的主要部位的结构的立体图。 
图12B是表示沿图12A的XIIB-XIIB线的截面的截面图。 
图13A是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的平面图。 
图13B是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的截面图。 
图13C是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的平面图。 
图13D是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的截面图。 
图14A是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的平面图。 
图14B是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的截面图。 
图14C是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的平面图。 
图14D是表示本发明的第三实施方式的非易失性存储装置的制造方法的工序的截面图。 
图15A是表示本发明的第三实施方式的变形例的非易失性存储装置的制造方法的工序的平面图。 
图15B是表示本发明的第三实施方式的变形例的非易失性存储装置的制造方法的工序的截面图。 
图15C是表示本发明的第三实施方式的变形例的非易失性存储装置的制造方法的工序的平面图。 
图15D是表示本发明的第三实施方式的变形例的非易失性存储装置的制造方法的工序的截面图。 
图16A是表示本发明的第三实施方式的变形例的非易失性存储装置的制造方法的工序的平面图。
图16B是表示本发明的第三实施方式的变形例的非易失性存储装置的制造方法的工序的截面图。 
图17A是示意地表示本发明的第四实施方式的非易失性存储装置的主要部位的结构的立体图。 
图17B是表示沿图17A的XVIIB-XVIIB线的截面的截面图。 
图18A是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的平面图。 
图18B是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的截面图。 
图18C是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的平面图。 
图18D是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的截面图。 
图19A是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的平面图。 
图19B是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的截面图。 
图19C是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的平面图。 
图19D是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的截面图。 
图20A是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的平面图。 
图20B是表示本发明的第四实施方式的非易失性存储装置的制造方法的工序的截面图。 
图21是表示第一现有例的非易失性存储元件的结构的主要部位截面图。 
图22A是示意地表示第二现有例的非易失性存储元件的结构的立体图。 
图22B是表示沿图22A的XXIIB-XXIIB线的截面的截面图。
符号的说明 
1A、1B、1C、10、30、40、45  非易失性存储元件 
2  下部电极层 
3、12、32、52  金属氧化物电阻薄膜层 
3a、12a、32a、52a  第一区域 
3b、12b、32b、52b  第二区域 
4  上部电极层 
5、15、110、230  基板 
6  导体图形 
7、16、36、56  绝缘体层 
8  配线图形 
8a  接触部件 
9、104、105  抗蚀剂膜 
11、31、51  第一电极配线 
13、33、53  第二电极配线 
14、34、54  连接电极层 
19  整流元件 
60  半导体集成电路 
100  区域 
102、107  内周区域 
103、108  外周区域 
106  交叉区域 
120  源极区域 
130  漏极区域 
140  栅极绝缘膜 
150  栅极电极 
160  晶体管 
170、240  下部电极 
180  电阻变化物质层 
190、260  上部电极 
200  非易失性存储部
210  层间绝缘膜 
220  电极配线 
250  活性层 
270  存储区域 
具体实施方式
以下，参照附图对本发明的实施方式进行说明。而且，存在对于相同的要素标注相同的符号，省略其说明的情况。并且，存在为了方便，将一部分放大显示的情况。 
(第一实施方式) 
(非易失性存储元件的结构) 
图1A是示意地表示本发明的第一实施方式的非易失性存储元件的存储部的主要部位的结构的立体图，图1B是表示沿图1A的IB-IB线的截面的截面图。如图1A和图1B所示，本发明的非易失性存储元件1A包括：下部电极层2；和形成在下部电极层2的上方的上部电极层4。在该下部电极层2与上部电极层4之间形成有金属氧化物薄膜层3。 
金属氧化物薄膜层3由第一区域3a、和以包围该第一区域3a的外周的方式设置的第二区域3b构成。即，金属氧化物薄膜层3的内部区域相当于第一区域3a，外周区域相当于第二区域3b。在图1B中，在金属氧化物薄膜层3整体(以符号100表示的区域)中，以符号102表示的区域为第一区域3a，以符号103表示的区域为第二区域3b。如后所述，第一区域3a作为由于在下部电极层2和上部电极层4之间施加的电脉冲而电阻值增加或减少的可变电阻层发挥作用。并且，第二区域3b以氧的含有量或组成比比第一区域3a多的方式构成。 
其中，第二区域3b也可以构成为从与第一区域3a接触的区域朝向外周方向氧的含有量倾斜地变多的结构。 
下部电极层2和上部电极层4与金属氧化物薄膜层3的第一区域3a以从第一区域3a的厚度方向看重叠的方式构成。在图1A和图1B所示的例子中，在俯视时，整个第一区域3a与下部电极层2和下部电极层4重叠。但是，本发明并不限于这种方式，至少第一区域3a的一 部分，从第一区域3a的厚度方向看与下部电极层2和上部电极层4重叠即可。 
图2A是表示本发明的第一实施方式的非易失性存储元件1A的具体的结构的截面图，图2B是示意地表示相同的结构的平面图。而且，在通常的情况下，在基板上形成多个存储元件，但是为了图面的简单化，在此处仅图示一个存储元件。并且，为了使得容易理解，将一部分放大表示。 
如图2A所示，本实施方式的非易失性存储元件1A形成在形成有半导体集成电路的硅半导体等的基板5上。在基板5上形成有配线图形6，在该配线图形6上形成有下部电极层2。在下部电极层2上形成有金属氧化物薄膜层3，在该金属氧化物薄膜层3上形成有上部电极层4。并且，以覆盖该配线图形6、下部电极层2、金属氧化物薄膜层3和上部电极层4的方式形成有绝缘体层7。 
在绝缘体层7的上表面形成有配线图形8。而且，以贯通绝缘体层7的方式形成有接触部件8a，通过该接触部件8a上部电极层4与配线图形8连接。 
金属氧化物薄膜层3由第一区域3a和第二区域3b构成，其中，该第二区域3b以包围该第一区域3a的外周的方式设置，且氧含有量比第一区域3a多。此处，第一区域3a由由于在下部电极层2与上部电极层4之间施加的电脉冲而电阻值增加或减少的可变电阻层构成。 
而且，第二区域3b也可以构成为从与第一区域3a接触的区域朝向外周方向氧含有量倾斜地变多的结构。 
此外，金属氧化物薄膜层3由过渡金属氧化物材料、具体而言由氧化铁薄膜构成，第一区域3a为四氧化三铁(Fe3O4)。其中，作为第一区域3a的材料，能够使用NiOx或TiOx等随着氧元素量x的增加电阻值上升的过渡金属氧化物材料。 
如图2B所示，形成在基板5上的半导体集成电路60与非易失性存储元件1A电连接。更详细而言，半导体集成电路60与非易失性存储元件1A的下部电极层2和上部电极层4电连接。 
(非易失性存储元件的动作) 
接着，对以上述方式构成的非易失性存储元件1A的动作进行说 明。 
在该非易失性存储元件1A中，在下部电极层2与上部电极层4之间施加第一规定的电脉冲(电流脉冲或电压脉冲)。在此情况下，该电脉冲被施加在配置在下部电极2与上部电极4之间的金属氧化物薄膜层3的第一区域3a上。由此，该金属氧化物薄膜层3的第一区域3a成为第一规定的电阻值，并维持该状态。然后，当在该状态下，向下部电极2与上部电极4之间施加第二规定的电脉冲时，则金属氧化物薄膜层3的第一区域3a的电阻值成为第二规定的电阻值，并维持该状态。 
此处，使第一规定的电阻值和第二规定的电阻值与例如2值数据的两个值分别对应。其结果是，通过向金属氧化物薄膜层3的第一区域3a施加第一或第二规定的电脉冲，能够向非易失性存储元件1A中写入2值数据。并且，对非易失性存储元件1A供给金属氧化物薄膜层3的第一区域3a的电阻值不变化的电压或电流，并检测其电阻值，由此能够读出已被写入非易失性存储元件1A的2值数据。 
这样在下部电极层2与上部电极层4之间配置的金属氧化物薄膜层3的第一区域3a作为存储部发挥作用。 
在本发明中，如上所述，与金属氧化物薄膜层3的第一区域3a相比，第二区域3b的氧含有量较多。因此，第二区域3b的电阻值变得比第一区域3a的电阻值高。这样，通过使用电阻值更高的第二区域3b包围第一区域3a的外周，能够抑制串扰，并且能够防止金属氧化物薄膜层3的侧壁损伤。其结果是，能够实现能够防止电特性劣化的非易失性存储元件。 
(非易失性存储元件的制造方法) 
接着，对非易失性存储元件1A的制造方法进行说明。 
图3A～图3E是表示本发明的第一实施方式的非易失性存储元件1A的制造方法的工序的截面图。 
在图3A所示的工序中，在形成有规定的配线图形6的基板5上依次形成有下部电极层2、金属氧化物薄膜层3和上部电极层4。而且，在此处，不仅被蚀刻为规定的图形形状的状态，还包括已成膜的状态，称为下部电极层2、金属氧化物薄膜层3和上部电极层4。
作为下部电极层2和上部电极层4的材料，例如能够使用铝(Al)、铜(Cu)或铂(Pt)等在半导体元件或现有的非易失性存储元件中使用的电极材料。并且，作为金属氧化物薄膜层3，能够使用过渡金属氧化物材料。具体而言，能够使用四氧化三铁(Fe3O4)、氧化钛(TiOx)、氧化镍(NiOx)等过渡金属氧化物，也能够使用其他的随着氧含有量相对于金属变多，电阻值上升的过渡金属氧化物。 
接着，在图3B所示的工序中，为了制作存储部，通过通常的曝光处理和显影处理，形成规定的图形形状的抗蚀剂膜9。 
接着，在图3C所示的工序中，分别对上部电极层4、金属氧化物电阻薄膜层3和下部电极层2进行蚀刻。由此，形成由下部电极层2和上部电极层4夹着金属氧化物薄膜层3的结构的存储部。 
接着，在图3D所示的工序中，除去抗蚀剂膜9。之后，形成绝缘体层7，在此之前，当在氧化气氛中进行等离子体处理时，活性氧、氧离子或氧原子从金属氧化物薄膜层3的侧壁扩散，在该金属氧化物薄膜层3的外周区域内结合或被摄入该外周区域内。由此，金属氧化物薄膜层3的外周区域与保持成膜状态的金属氧化物薄膜层3的内部区域相比，氧的含有量或氧的组成比变大。此处，金属氧化物薄膜层3的内部区域成为第一区域3a，外部区域成为第二区域3b。 
而且，如上所述，在本实施方式中，在形成绝缘体层7之前形成第二区域3b，例如，也可以利用形成绝缘体层7时的氧气氛等离子体形成第二区域3b。 
在形成上述第二区域3b的工序中，在氧化气氛中进行等离子体处理，但本发明并不限定于此，在含有氧的气氛下，进行加热和等离子体处理的至少任一个处理即可。以下，称呼这种进行加热或等离子体处理的工序为氧处理工序。 
之后，在图3E所示的工序中，形成覆盖配线图形6、下部电极层2、金属氧化物薄膜层3和上部电极层4的绝缘体层7。 
然后，在图3F所示的工序中，通过使用光刻法的蚀刻，在绝缘体层7上形成从其表面至上部电极层4的接触孔，之后，通过溅射和光刻，在绝缘体层7的表面的规定位置，以填埋该接触孔的方式形成配线图形8。其结果是，通过填埋该接触孔的接触部件8a形成与上部电 极层4连接的配线图形8。 
这样形成的配线图形6和8与在基板5上形成的半导体集成电路电连接。因此，该半导体集成电路与非易失性存储元件1A的下部电极层2和上部电极层4电连接。而且，半导体集成电路的形成工序与现有技术相同。 
这样，就能够制造图2A和图2B所示的非易失性存储元件1A。使用该非易失性存储元件1A，例如能够制作由1晶体管/1非易失性存储部的结构构成的非易失性存储元件。 
通过采用这种结构，能够防止金属氧化物薄膜层3的侧壁损伤，因此能够防止电劣化。并且，因为还能够防止下部电极层2与上部电极层4之间的短路等不良现象，所以能够得到再现性良好且具有稳定的特性的非易失性存储元件1A。而且，在本实施方式的情况下，因为能够对制造现有的非易失性存储元件的存储部时的工艺几乎不进行变更地应用，所以能够稳定地得到更高性能且价廉的非易失性存储元件。 
而且，在作为第一区域3a使用Fe3O4的情况下，在氧化处理工序中，在基板温度400℃下进行1分钟的氧中的热处理，形成由Fe2O3构成的第二区域3b。在此情况下，相对于金属的氧量的比(O/Fe)在第一区域3a中为1.33，与此相对，在第二区域3b中为1.5。并且，在此情况下，第二区域3b的宽度(图1B中的区域103的宽度)大约为从上部电极层4的电极端起30～150nm。而且，这是上部电极层4与金属氧化物薄膜层3的宽度相同的本实施方式中的第二区域3b的宽度所能够获得的范围。此处，例如，如果上部电极层4的宽度大于金属氧化物薄膜层3的宽度的情况下，则从金属氧化物薄膜层3的端部起大约30～150nm为第二区域3b的宽度所能够获得的范围。 
(变形例1的非易失性存储元件的结构) 
图4A是示意地表示本实施方式的变形例1的非易失性存储元件的存储部的主要部位的结构的立体图。图4B是表示沿图4A的IVB-IVB线的截面的截面图。并且，图5是表示该变形例1的非易失性存储元件1A的具体的结构的截面图。 
如图4A、图4B和图5所示，在该变形例1的非易失性存储元件1B的情况下，俯视时的外形形状按照上部电极层4、金属氧化物薄膜 层3、下部电极层2的顺序变大。因此，如图4B所示，非易失性存储元件1B的侧部形成为台阶状。 
此外，关于非易失性存储元件1B的其它的结构，因为与非易失性存储元件1A相同，所以标注相同的符号并省略说明。 
作为具有上述的形状的非易失性存储元件1B的制造方法，除了以下点之外，与上述的非易失性存储元件1A的制造方法相同。与非易失性存储元件1A的制造方法不同的点为：在图3C所示的蚀刻工序中，例如在形成金属氧化物电阻薄膜层3之后，将该金属氧化物电阻薄膜层3蚀刻成规定的图形形状，进一步在其之后，形成上部电极层4，并蚀刻成规定的图形形状。在此情况下，作为上部电极层4、金属氧化物薄膜层3和下部电极层2的材料，优选选择能够分别为不同的蚀刻条件的材料。 
其中，氧处理工序在形成上部电极层4之后、形成绝缘体层7之前进行，这与本实施方式的非易失性存储元件1A的情况相同。 
在变形例1的非易失性存储元件1B中，与非易失性存储元件1A的情况相同，也能够获得防止电劣化等的效果。 
(变形例2的非易失性存储元件的结构) 
图6A是示意地表示本实施方式的变形例2的非易失性存储元件的存储部的主要部位的结构的立体图。图6B是表示沿图6A的VIB-VIB线的截面的截面图。并且，图7是表示该变形例2的非易失性存储元件的具体的结构的截面图。 
如图6A、图6B和图7所示，在该变形例2的非易失性存储元件1C的情况下，俯视时的外形形状在金属氧化物薄膜层3和下部电极层2相同，与此相对，在上部电极层4与在金属氧化物薄膜层3和下部电极层2相比变大。 
此外，关于非易失性存储元件1C的其它的结构，因为与非易失性存储元件1A相同，所以标注相同的符号并省略说明。 
作为具有上述的形状的非易失性存储元件1C的制造方法，除了以下点之外，与上述的非易失性存储元件1A的制造方法相同。与非易失性存储元件1A的制造方法不同的点是为：在图3C所示的蚀刻工序中，例如在形成下部电极层2和金属氧化物薄膜层3之后，将该下部电极 层2和金属氧化物电阻薄膜层3蚀刻成规定的图形形状，进一步在其之后，形成上部电极层4，并蚀刻成规定的图形形状。在此情况下，氧处理工序与非易失性存储元件1A的制造方法同样地进行，由此能够形成第二区域3b。 
在变形例2的非易失性存储元件1C中，与非易失性存储元件1A的情况相同，也能够获得防止电劣化等的效果。 
而且，本实施方式的非易失性存储元件所具备的下部电极层2、金属氧化物薄膜层3和上部电极层4的俯视时的外形形状并不限于以上所述的形状。因此，它们所有的外形形状既可以相同，也可以所有均不相同，或者也可以至少一个不相同。 
(第二实施方式) 
第二实施方式的非易失性存储装置是使活性层介于字线与位线的交叉点(立体交叉点)存在的所谓的交叉点型。 
(非易失性存储装置的结构) 
图8A是示意地表示本发明的第二实施方式的非易失性存储装置的主要部位的结构的立体图，图8B是表示沿图8A的VIIIB-VIIIB线的截面的截面图。而且，为了方便，在图8A和图8B中省略了基板和层间绝缘膜等一部分结构。 
如图8A和图8B所示，在本实施方式的非易失性存储装置10中，在基板(未图示)上形成有多个第一电极配线11。该多个第一电极配线11分别被形成为细长的矩形(具有一定的宽度和规定的长度的带状)，在与基板的主面平行的第一平面(未图示)内相互平行地形成。并且，在基板上形成有多个第二电极配线13。该多个第二电极配线13分别被形成为细长的矩形(具有一定的宽度和规定的长度的带状)，在位于第一平面的上方且实质上与第一平面平行的第二平面(未图示)内相互平行地形成。因此，多个第一电极配线11和多个第二电极配线13在俯视图中相互正交(以直角立体交叉)。在该多个第一电极配线11与多个第二电极配线13的各个交叉区域配置有金属氧化物薄膜层12。由此，在第一电极配线11与第二电极配线13的各个立体交叉点处形成有存储器单元。 
而且，在本实施方式中，第一电极配线11和第二电极配线13的 交叉区域(图8B中的符号106)中的第一电极配线11部分构成下部电极层，同样地，第二电极配线13部分构成上部电极层。 
设置在第一电极配线11和第二电极配线13的各交叉区域的各个金属氧化物薄膜层12由第一区域12a、和以包围该第一区域12a的外周的方式设置的第二区域12b构成。即，金属氧化物薄膜层12的内部区域相当于第一区域12a，外周区域相当于第二区域12b。在图8B中，在金属氧化物薄膜层12整体中，以符号107表示的区域为第一区域12a，以符号108表示的区域为第二区域12b。第一区域12a作为通过在下部电极层和上部电极层之间施加的电脉冲而电阻值增加或减少的可变电阻层发挥作用。并且，第二区域12b以氧的含有量或组成比比第一区域12a多的方式构成。 
其中，第二区域12b也可以构成为从与第一区域12a接触的区域朝向外周方向氧的含有量倾斜地变多的结构。 
如图8B所示，在金属氧化物薄膜层12上形成有与第二电极配线13连接的连接电极层14(而且，在图8A中，连接电极层被省略)。金属氧化物薄膜层12通过该连接电极层14与第二电极配线13电连接。 
下部电极层(交叉区域106的第一电极配线11部分)和上部电极层(交叉区域106的第二电极配线13部分)、与金属氧化物薄膜层12的第一区域12a，以从第一区域12a的厚度方向看重叠的方式配置。在图8A和图8B所示的例子中，在俯视图中，第一区域12a整体与下部电极层和上部电极层重叠。但是，本发明并不限定于这种方式，至少第一区域12a的一部分从第一区域12a的厚度方向看与下部电极层和上部电极层重叠即可。 
而且，第一电极配线11和第二电极配线13其一方作为字线发挥作用，其另一方作为位线发挥作用。 
如上所述，作为可变电阻层发挥作用的第一区域12a的电阻值通过电脉冲的施加而增加或减少。通过这种电阻值的变化进行信息的写入或读出。上述第二区域12b的外周区域具有几乎接近绝缘体的电阻值。因此，通过金属氧化物薄膜层12的侧壁部能够防止第一电极配线11和第二电极配线13短路的现象以及金属氧化物薄膜层12的侧壁损伤。
而且，如图8C所示，也可以在第一电极配线11和第二电极配线13的交叉区域，在连接电极层14和第二电极配线13(上部电极层)之间设置整流元件19。 
在图8所示的结构中，在连接电极层14与上部电极层之间设置有整流元件19，但是设置整流元件19的位置并不限定于此，只要与下部电极层或上部电极层电连接即可。 
而且，如果使用MSM二极管作为整流元件19，则通过依次堆积金属-半导体-金属，能够形成整流元件19。在此情况下，虽然作为半导体材料，能够使用氮缺少型氮化硅(SiNx)膜等，但是当然并不限定于此。并且，如果使用MSM二极管作为整流元件19，则通过依次堆积金属-半导体-金属，能够形成整流元件19。 
这样，通过设置整流元件，能够防止写入错误和读入错误等，能够得到更高性能且稳定的非易失性存储元件。 
(非易失性存储装置的制造方法) 
接着，对非易失性存储装置10的制造方法进行说明。 
图9A～图9D、图10A～图10D以及图11A和图11B是表示本发明的第二实施方式的非易失性存储装置10的制造方法的工序的图。图9A、图9C、图10A、图10C和图11A是非易失性存储装置10的主要部位的平面图，图9B、图9D、图10B、图10D和图11B是沿着第一电极配线11的截面图。 
而且，在实际的非易失性存储装置10中，形成有多个第一电极配线11和第二电极配线13，在这些第一电极配线11和第二电极配线13交叉的各个区域中形成有金属氧化物薄膜层12，但在图9A～图9D、图10A～图10D以及图11A和图11B中，表示形成有3条第一电极配线11和第二电极配线13的非易失性存储装置10。为了容易理解，将一部分放大表示。 
在图9A和图9B所示的工序中，在至少在表面上具有绝缘层的基板15上形成第一电极配线11。作为该第一电极配线11的材料，例如能够采用铝(Al)、铜(Cu)或铂(Pt)等在半导体元件和现有的非易失性存储元件中使用的电极材料。第一电极配线11通过光刻工艺和蚀刻工艺，形成为细长的矩形状。而且，在以下说明中，不仅细长的矩 形状的部件，包括已经成膜时的状态，被称为第一电极配线11。 
接着，在图9C和图9D所示的工序中，形成由于电脉冲而电阻值可逆地变化的金属氧化物薄膜层12。作为这种金属氧化物薄膜层12的材料，能够使用过渡金属氧化物材料，具体而言，能够使用氧化铁薄膜，第一区域3a为四氧化三铁(Fe3O4)。并且，作为第一区域3a的材料，能够使用NiOx或TiOx等随着氧量x增加，电阻值上升的过渡金属氧化物材料。而且，在以下的说明中，不仅被蚀刻为规定的图形形状的状态的部件，包括已成膜时的状态，被称为金属氧化物薄膜层12。 
在该氧化物电阻薄膜层12上形成连接电极层14。其中，连接电极层14虽然是指蚀刻成规定的图形形状的状态，在以下的说明中，也包括已成膜后的状态，称为连接电极层14。该连接电极层14既可以使用与第一电极配线11和之后形成的第二电极配线13相同的材料，也可以使用不同的材料，但至少需要使用即使暴露在对金属氧化物薄膜层12进行氧化处理的气氛下，也不会发生氧化等变质的材料。并且，要求为具有对氧气、氧原子等遮断特性优良的材料。因此，例如也可以采用氧阻挡性优异的电极层和不被氧化的电极层的叠层结构。 
进一步，为了将金属氧化物薄膜层12加工成规定的图形形状，形成抗蚀剂膜104。该抗蚀剂膜104形成在第一电极配线11与在以后的工序中形成的第二电极配线13交叉的交叉区域。 
接着，在图10A和图10B所示的工序中，以抗蚀剂膜104作为掩模，仅留下第一电极配线11与之后形成的第二电极配线13的交叉区域中的连接电极层14和金属氧化物电阻薄膜层12，蚀刻除去其它部分。该蚀刻能够通过一般的干式蚀刻进行。在蚀刻结束后，除去抗蚀剂膜104。或者也可以在蚀刻连接电极层14之后除去抗蚀剂膜104，以连接电极层14作为掩模对金属氧化物电阻薄膜层12进行蚀刻。 
接着，在图10C和图10D所示的工序中，在包括第一电极配线11与第二电极配线13的交叉区域中的金属氧化物电阻薄膜层12的基板15的面上形成绝缘体层16。在该绝缘体层16形成前进行氧化处理工序。具体而言，在氧化气氛中进行等离子体处理。由此，活性氧、氧离子或氧原子从图8B所示的被连接电极层14覆盖的区域、即图8B 中的交叉区域106中的金属氧化物薄膜层12的侧壁扩散，在该金属氧化物薄膜层12的外周区域内结合或被摄入该外周区域内。由此，金属氧化物薄膜层12的外周区域与保持已成膜的状态的金属氧化物薄膜层12的内部区域相比，氧的含有量或氧的组成比变大。此处的金属氧化物薄膜层12的内部区域成为第一区域12a，外部区域成为第二区域12b。 
而且，如上所述，在本实施方式中，在形成绝缘体层16之前形成第二区域12b，但是，例如，也可以利用形成绝缘体层16时的氧气氛等离子体形成第二区域12b。 
之后，通过蚀刻工艺或CMP(Chemical Mechanical Polishing：化学机械抛光)工艺对连接电极层14上的绝缘体层16进行开口，使连接电极层14露出。 
接着，在图11A和图11B所示的工序中，以与连接电极层14连接并与第一电极配线11交叉的方式形成第二电极配线13。关于该第二电极配线13，例如也能够使用铝(Al)、铜(Cu)或铂(Pt)等在半导体元件或现有的非易失性存储元件中使用的电极材料。而且，在图11A中，为了容易理解，将绝缘体层16和第二电极配线13的一部分切除而进行表示。 
通过以上的工序，能够制作本实施方式的非易失性存储装置10的主要部位。并且，以上述方式形成的第一电极配线11和第二电极配线13、与形成在基板15上的半导体集成电路电连接。其结果是，该半导体集成电路与非易失性存储装置10的下部电极层和上部电极层电连接。而且，半导体集成电路的形成工序与现有的方式相同。 
而且，在本实施方式的非易失性存储装置10中，使连接电极层14和上部电极层(第一电极配线11与第二电极配线13的交叉区域中的第二电极配线13部分)的俯视图中的外形形状相同，但并不一定需要使其相同。既可以是连接电极层14较大，也可以是第二电极配线13较大。并且，没有必要使金属氧化物薄膜层12的大小相对于连接电极层14和上部电极层一致，既可以是金属氧化物薄膜层12较大，也可以是连接电极层14和上部电极层较大。 
(第三实施方式)
在第二实施方式的非易失性存储装置的情况下，配置为矩阵状的多个非易失性存储元件所具有的金属氧化物薄膜层被相互物理地分离。与此相对，在第三实施方式的非易失性存储装置中，如下所述，各非易失性存储元件所具有的金属氧化物薄膜层被一体地形成。即，第二实施方式中的相互相邻的多个非易失性存储元件所具有的金属氧化物薄膜层在第三实施方式中被连续地形成。 
(非易失性存储装置的结构) 
图12A是示意地表示本发明的第三实施方式的非易失性存储装置的主要部位的结构的立体图，图12B是表示沿图12A的XIIB-XIIB线的截面的截面图。而且，为了方便，在图12A和图12B中省略了基板和层间绝缘膜等的一部分结构。 
如图12A和图12B所示，在本实施方式的非易失性存储装置30中，在基板(未图示)上形成有多个第一电极配线31。该多个第一电极配线31分别被形成为细长的矩形，在与基板的主面平行的第一平面(未图示)内相互平行地形成。并且，在基板上形成有多个第二电极配线33。该多个第二电极配线33分别被形成为细长的矩形，在位于第一平面的上方且实质上与第一平面平行的第二平面(未图示)内相互平行地形成。因此，多个第一电极配线31和多个第二电极配线33在俯视图内相互正交(以直角立体交叉)。在该多个第一电极配线31与多个第二电极配线33的之间形成有金属氧化物薄膜层32。由此，在第一电极配线31与第二电极配线33的各个立体交叉点处形成有存储器单元。 
而且，在本实施方式中，第一电极配线31和第二电极配线33的交叉区域(图12B中的符号106)中的第一电极配线31部分构成下部电极层，同样地，第二电极配线33部分构成上部电极层。 
此外，上述交叉区域106中的金属氧化物薄膜层32部分构成第一区域32a，其它的金属氧化物薄膜层32部分构成第二区域32b。因此，金属氧化物薄膜层32由配置为矩阵状的第一区域32a、和以包围该第一区域32a的外周的方式设置的第二区域32b构成。第一区域32a作为通过在下部电极层和上部电极层之间施加电脉冲而电阻值增加或减少的可变电阻层发挥作用。并且，第二区域32b以氧的含有量或组成 比比第一区域32a多的方式构成。 
其中，第二区域32b也可以构成为从与第一区域32a接触的区域朝向外周方向氧含有量倾斜地变多的结构。 
如图12B所示，在金属氧化物薄膜层32的第一区域32a上形成有与第二电极配线33连接的连接电极层34(此外，在图12A中，连接电极层被省略。)。金属氧化物薄膜层32的第一区域32a通过该连接电极层34与第二电极配线33电连接。 
下部电极层(交叉区域106中的第一电极配线31部分)和上部电极层(交叉区域106中的第二电极配线33部分)、与金属氧化物薄膜层32的第一区域32a，以从第一区域32a的厚度方向看重叠的方式配置。在图12A和图12B所示的例子中，在俯视图中，整个第一区域32a与下部电极层和上部电极层重叠。但是，本发明并不限定于这种方式，至少第一区域32a的一部分从第一区域32a的厚度方向看与下部电极层和上部电极层重叠即可。 
而且，第一电极配线31和第二电极配线33，其一方作为字线发挥作用，其另一方作为位线发挥作用。 
如上所述，在本实施方式中，由连接电极层34和第一电极配线31夹着的区域、即与第一电极配线31和第二电极配线33交叉的交叉区域106几乎一致的区域的金属氧化物电阻薄膜层32成为作为通过电脉冲的施加而电阻值变化的可变电阻层发挥作用的第一区域32a。并且，交叉区域106以外的金属氧化物电阻薄膜层32为实质上作为绝缘层的第二区域32b。此处，金属氧化物电阻薄膜层32由过渡金属氧化物构成，具体而言由氧化铁薄膜构成，第一区域32a由四氧化三铁(Fe3O4)构成，第二区域32b由三氧化二铁(Fe2O3)构成。因此，第二区域32b比第一区域32a的氧含有量多。 
而且，作为第一区域32a的材料，能够使用NiOx和TiOx等随着氧量x增加，电阻值上升的过渡金属氧化物材料，在此情况下，如果x<y，则作为第二区域32b能够使用NiOy、TiOy等。 
这样，尽管包括交叉区域106连续地形成有金属氧化物电阻薄膜层32，但因为与第一区域32a相比第二区域32b氧的含有量较多，具有几乎接近绝缘体的电阻值，所以即使高密度地配置存储部也能够抑 制串扰的发生，因此能够制作大容量的非易失性存储元件。另一方面，因为第一区域32a通过电脉冲的施加而其电阻值能够可逆地变化，所以能够得到具有优良的可靠性以及良好的特性的存储部。 
而且，在本实施方式中，也可以如第二实施方式所示那样，设置有与第一电极配线31或第二电极配线33电连接的整流元件19。 
(非易失性存储装置的制造方法) 
接着，对非易失性存储装置30的制造方法进行说明。 
图13A～图13D、以及图14A～图14D是表示本发明的第三实施方式的非易失性存储装置30的制造方法的工序的图。图13A、图13C、图14A和图14C是非易失性存储装置30的主要部位的平面图，图13B、图13D、图14B和图14D是沿着第一电极配线31的截面图。 
而且，在实际的非易失性存储装置30中，形成有多个第一电极配线31和第二电极配线33，但在图13A～图13D、以及图14A～图14D中，表示形成有3条第一电极配线32和第二电极配线34的非易失性存储装置30。此外，为了容易理解，将一部分放大表示。 
首先，在图13A和图13B所示的工序中，在至少在表面具有绝缘层的基板15的表面上形成第一电极配线31。关于该第一电极配线31的材料和制作方法，因为与在第二实施方式中已说明的情况相同，所以省略说明。 
接着，在图13C和图13D所示的工序中，形成金属氧化物薄膜层32。进一步，在该金属氧化物薄膜层32上形成连接电极层34。而且，在以下的说明中，不仅蚀刻为规定的图形形状的状态，也包括已成膜的状态，被称为金属氧化物薄膜层32和连接电极层34。 
而且，关于金属氧化物电阻薄膜层32的材料和制作方法，因为与第二实施方式的情况相同，所以省略说明。 
连接电极层34既可以使用与第一电极配线31和之后形成的第二电极配线33相同的材料，也可以使用不同的材料，但至少需要使用即使暴露在对金属氧化物薄膜层32进行氧化处理的气氛下，也不会发生氧化等变质的材料。并且，要求对氧气、氧原子等具有优良的阻断特性的材料。因此，例如也可以采用氧阻挡性优异的电极层和不被氧化的电极层的叠层结构。
接着，以抗蚀剂膜104作为掩模对连接电极层34进行蚀刻。 
接着，在图14A和图14B所示的工序中，以连接电极层34作为掩模，对金属氧化物电阻薄膜层32进行氧处理，进一步在其后形成绝缘体层36。通过该氧处理工序，由连接电极层34覆盖的区域外的金属氧化物电阻薄膜层32部分的氧的含有量变多，其结果是形成几乎接近绝缘体的第二区域32b。该氧处理工序与上述其它的实施方式相同，在含有氧的气氛下，通过加热或等离子体处理中的至少任一处理进行。在此情况下，因为连接电极层34成为掩模，所以该连接电极层34的下部的金属氧化物电阻薄膜层32不因氧处理而变化，该区域的金属氧化物电阻薄膜层32部分成为作为通过电脉冲的施加而电阻值增加或减少的可变电阻层发挥作用的第一区域32a。 
之后，通过曝光工艺、蚀刻工艺或CMP(Chemical MechanicalPolishing：化学机械抛光)工艺对连接电极层34上的绝缘体层36进行开口，使连接电极层34露出。 
接着，在图14C和图14D所示的工序中，以与第一区域32a上的连接电极层34连接并与第一电极配线31交叉的方式形成第二电极配线33。关于该第一电极配线33的材料和制作方法，因为与在第二实施方式中说明的情况相同，所以省略说明。 
通过以上的工序，能够制作本实施方式的非易失性存储装置30的存储部的主要部位。而且，以上述方式形成的第一电极配线31和第二电极配线33与形成在基板15上的半导体集成电路电连接。其结果是，该半导体集成电路与非易失性存储装置30中的下部电极层和上部电极层电连接。此外，半导体集成电路的形成工序与现有的方式相同。 
这样，在本实施方式的非易失性存储装置30中，与第一电极配线31和第二电极配线33的交叉区域106大致相同的部分的金属氧化物薄膜层32成为第一区域32a。并且，氧处理的结果是，在交叉区域106外的金属氧化物电阻薄膜层32部分形成第二区域32b。由此，能够使制造工序简单化。进一步，因为第二区域32b包围第一区域32a，所以第一区域32a不会被暴露于在后续工序中使用的氢气和氧气等气氛气体中。因此，能够容易地制造特性稳定的非易失性存储装置30。 
而且，在本实施方式的非易失性存储装置30中，虽然连接电极层 34和上部电极层(第一电极配线31与第二电极配线33的交叉区域中的第二电极配线33部分)的俯视图中的外形形状相同，但并不一定需要使其相同。既可以是连接电极层34较大，也可以是上部电极层较大。 
(变形例的非易失性存储装置的结构) 
本实施方式的变形例的非易失性存储装置与上述非易失性存储装置30的区别是连接电极层34的有无。即，在该变形例中，没有设置连接电极层34。关于该结构，如图16A和图16B所示。在该图16A和图16B所示的变形例的非易失性存储装置40中，对于与非易失性存储装置30相同的要素标注相同的符号。 
(变形例的非易失性存储装置的制造方法) 
接着，对本实施方式的变形例的非易失性存储装置40的制造方法进行说明。 
图15A～图15D、以及图16A～图16B是表示本发明的第三实施方式的变形例的非易失性存储装置40的制造方法的工序的图，图15A、图15C、和图16A是表示非易失性存储装置40的主要部分的平面图，图15B、图15D和图16B是沿第一电极配线31的截面图。 
首先，在图15A和图15B所示的工序中，在至少在表面具有绝缘层的基板15的表面上形成第一电极配线31。该工序与非易失性存储装置30的情况相同。 
接着，在图13C和图13D所示的工序中，形成金属氧化物薄膜层32。至此，与非易失性存储装置30的制造方法的情况相同，但是在变形例的非易失性存储装置40的情况下，在金属氧化物薄膜层32上不形成连接电极层，而直接形成第二电极配线33。该第二电极配线33经曝光工艺和蚀刻工艺被加工成与第一电极配线31交叉的形状。 
接着，在图16A和图16B所示的工序中，以第二电极配线33为掩模对金属氧化物薄膜层32进行氧处理。由此，在没有被第二电极配线33覆盖的区域、即相互相邻的第二电极配线33之间的金属氧化物薄膜层32的氧的含有量变多，形成几乎接近绝缘体的第二区域32b。该氧处理工序与上述其它的实施方式相同，在含有氧的气氛下，通过加热和等离子体处理中的任一处理进行。在该情况下，因为第二电极配线33成为掩模，所以该第二电极配线33的下部的金属氧化物薄膜 层32不会由于氧处理而变化，该区域的金属氧化物电阻薄膜层32部分，成为作为通过电脉冲的施加而电阻值增加或减少的可变电阻层发挥作用的第一区域32a。 
而且，在第二电极配线33中，要求使用即使在氧气氛下也不变质并且氧气和氧原子等的阻断特性优良的材料。因此，也可以构成为氧阻断特性优良的材料与导电性优良的材料的层叠结构。 
通过以上的工序，能够制作本实施方式的变形例的非易失性存储装置40的存储部的主要部分。并且，如上述那样形成的第一电极配线31和第二电极配线33、与在基板15上形成的半导体集成电路电连接。其结果是，该半导体集成电路与非易失性存储装置40中的下部电极层和上部电极层电连接。而且，半导体集成电路的形成工序与现有的工序相同。 
这样，在本实施方式的非易失性存储装置30中，与第一电极配线31和第二电极配线33的交叉区域106几乎相同的部分的金属氧化物薄膜层32成为第一区域32a。此外，氧处理的结果是，在交叉区域106外的金属氧化物电阻薄膜层32部分形成第二区域32b。由此，能够使制造工序简单化。进一步，因为第二区域32b包围第一区域32a，所以第一区域32a不会被暴露于在后续工序中使用的氢气和氧气等的气氛气体中。因此，能够容易地制造特性稳定的非易失性存储装置30。 
在该变形例的非易失性存储装置40的情况下，不需要连接电极层，在形成第二电极配线33之后，仅进行氧处理，就能够使相互相邻的第二电极配线33之间的区域中的金属氧化物薄膜层32成为第二区域32b。这样，因为能够形成第二区域32b，所以即使第二电极配线33之间的间隔较小也能够有效地防止串扰，能够以简单的工序制作大容量的非易失性存储元件。 
而且，在相互相邻的第一电极配线31之间的区域且位于第二电极配线33的下方的金属氧化物薄膜层32因为不受到氧处理，所以具有与第一区域32a相同的特性。但是，如果以与现有技术中相同的间距将配置第一电极配线3１间的间距，则串扰的影响基本上能够忽视。 
(第四实施方式) 
在第四实施方式的非易失性存储装置的情况下，配置成矩阵状的 多个非易失性存储元件所具有的金属氧化物薄膜层相互被物理地分离，这一点与第二实施方式的情况相同。但是，与第二实施方式的情况不同，在第四实施方式的非易失性存储装置中，从各金属氧化物薄膜层的厚度方向看时的该金属氧化物薄膜层的外形形状比第一电极配线和第二电极配线的交叉区域大。 
(非易失性存储装置的结构) 
图17A是示意地表示本发明的第三实施方式的非易失性存储装置的主要部位的结构的立体图，图17B是表示沿图17A的XVIIB-XVIIB线的截面的截面图。而且，为了方便，在图17A和图17B中省略了基板和层间绝缘膜等一部分结构。 
如图17A和图17B所示，在本实施方式的非易失性存储装置45中，在基板(未图示)上形成有多个细长的矩形状的第一电极配线51，该多个第一电极配线51在与基板的主面平行的第一平面(未图示)内相互平行地形成。并且，在基板上同样形成有多个第二电极配线53，该多个第二电极配线53在位于第一平面的上方且实质上与第一平面平行的第二平面(未图示)内相互平行地形成。因此，多个第一电极配线51和多个第二电极配线53在俯视图中相互正交。在该多个第一电极配线51与多个第二电极配线53之间形成有金属氧化物薄膜层52。由此，在第一电极配线51与第二电极配线53的各个立体交叉点处形成有存储器单元。 
而且，在本实施方式中，第一电极配线51和第二电极配线53的交叉区域(图17B中的符号107)中的第一电极配线51部分构成下部电极层，同样地，第二电极配线53部分构成上部电极层。 
金属氧化物薄膜层52的俯视图中的外形形状比第一电极配线51和第二电极配线53的交叉区域107大。在图17B中，该金属氧化物薄膜层52的宽度以符号106表示。并且，该交叉区域107的金属氧化物薄膜层52部分构成第一区域52a，其它的金属氧化物薄膜层52部分(图17B中的符号108)构成第二区域52b。因此，金属氧化物薄膜层52由配置为矩阵状的多个第一区域52a、和以包围这些第一区域52a的外周的方式设置的第二区域52b构成，相互相邻的金属氧化物薄膜层52被分离。第一区域52a作为通过在下部电极层和上部电极层之间施加 的电脉冲而电阻值增加或减少的可变电阻层发挥作用。并且，第二区域52b构成为氧的含有量或组成比比第一区域52a多。 
此外，第二区域52b也可以构成为从与第一区域52a接触的区域朝向外周方向氧含有量倾斜地变多的结构。 
如图17B所示，在金属氧化物薄膜层52的第一区域52a上形成有与第二电极配线53连接的连接电极层54(而且，在图17A中，连接电极层被省略。)。金属氧化物薄膜层52的第一区域52a通过该连接电极层54与第二电极配线53电连接。 
下部电极层(交叉区域107中的第一电极配线51部分)和上部电极层(交叉区域107中的第二电极配线53部分)、与金属氧化物薄膜层52的第一区域52a，以从第一区域52a的厚度方向看重叠的方式配置。 
而且，第一电极配线51和第二电极配线53，其一方作为字线发挥作用，其另一方作为位线发挥作用。 
如上所述，在本实施方式中，与第一电极配线51和第二电极配线53交叉的交叉区域107几乎一致的区域的金属氧化物电阻薄膜层52、成为作为通过电脉冲的施加而电阻值变化的可变电阻层发挥作用的第一区域52a。此外，交叉区域107以外的金属氧化物电阻薄膜层52为实质上作为绝缘层的第二区域52b。 
而且，在本实施方式中，也可以如第二实施方式所示那样，设置有与第一电极配线31或第二电极配线33电连接的整流元件19。 
(非易失性存储装置的制造方法) 
接着，对非易失性存储装置45的制造方法进行说明。 
图18A～图18D、图19A～图19D、以及图20A和图20B是表示本发明的第四实施方式的非易失性存储装置45的制造方法的工序的图。图18A、图18C、图19A、图19C和图20A是非易失性存储装置45的主要部分的平面图，图18B、图18D、图19B、图19D、和图20B是沿着第一电极配线51的截面图。 
在图18A和图18B所示的工序中，在至少在表面具有绝缘层的基板15上形成第一电极配线51。关于该第一电极配线51的材料和制作方法，因为与在第二实施方式中已说明的情况相同，所以省略说明。
接着，在图18C和图18D所示的工序中，形成通过电脉冲而电阻值可逆地变化的金属氧化物薄膜层52。之后，在该氧化物电阻薄膜层52上形成连接电极层54。 
接着，为了将金属氧化物薄膜层52加工成规定的图形形状，形成抗蚀剂膜105。该抗蚀剂膜105的俯视图中的外形形状比第一电极配线51和在此后的工序中形成的第二电极配线53交叉的交叉区域大。 
接着，在图19A和图19B所示的工序中，以抗蚀剂膜105作为掩模，进行连接电极层54和金属氧化物电阻薄膜层52的蚀刻。然后，在该蚀刻结束后除去抗蚀剂膜105。 
接着，在图19C和图19D所示的工序中，在包括金属氧化物电阻薄膜层52的基板15的面上形成绝缘体层56。在形成该绝缘体层56之前，进行氧化处理工序。具体而言，在氧化气氛中进行等离子体处理。由此，活性氧、氧离子或氧原子从金属氧化物薄膜层52的侧壁扩散，在该金属氧化物薄膜层52的外周区域结合或被摄入该外周区域内。由此，金属氧化物薄膜层52的外周区域与保持已成膜状态的金属氧化物薄膜层52的内部区域相比，氧的含有量或氧的组成比变大。此处，金属氧化物薄膜层52的内部区域成为第一区域52a，外部区域成为第二区域52b。 
而且，如上所述，在本实施方式中，在形成绝缘体层56之前形成第二区域52b，例如，也可以利用形成绝缘体层56时的氧气氛等离子体形成第二区域52b。 
之后，通过曝光工艺、蚀刻工艺或CMP(Chemical MechanicalPolishing：化学机械抛光)工艺对连接电极层54上的绝缘体层56进行开口，使连接电极层54露出。 
接着，在图20A和图20B所示的工序中，以与连接电极层54连接并与第一电极配线51交叉的方式形成第二电极配线53。关于该第二电极配线53的材料和制作方法，与在第二实施方式中说明的情况相同。此外，在图20A中，为了便于理解，切除绝缘体层56和第二电极配线53的一部分进行表示。 
通过以上的工序，能够制作本实施方式的非易失性存储装置45的存储部的主要部分。并且，以上述方式形成的第一电极配线51和第二电极配线53、与形成在基板15上的半导体集成电路电连接。其结果是，该半导体集成电路与非易失性存储装置45中的下部电极层和上部电极层电连接。而且，半导体集成电路的形成工序与现有的方式相同。 
这样，即使在金属氧化物薄膜层的厚度方向的该金属氧化物薄膜层的外形形状比第一电极配线和第二电极配线的交叉区域大的情况下，与其它的实施方式的情况相同，也能够发挥抑制金属氧化物薄膜层的侧壁损伤等的效果。 
而且，在第一实施方式～第四实施方式中，作为金属氧化物薄膜层以作为过渡金属氧化物的氧化铁、氧化镍、和氧化钛为例进行了说明，但本发明不限于此，只要是如上所述随着相对于金属氧量增加而电阻值上升的过渡金属氧化物，同样地都能够使用。此外，下部电极层、氧化物电阻薄膜层、上部电极层和连接电极层的俯视图中的外形形状并不要求如各图中所示那样完全相同，也可以存在在通常的蚀刻中产生的侧面蚀刻(side etching)或在分别个别地蚀刻的情况下发生的图形形状的差异等。 
很明显，根据上述说明，本领域的从业者能够想到本发明的诸多改良或其它实施方式。因此，上述发明应该仅作为例示解释，是为了向本行业的从业者说明实行本发明的最佳实施方式而提供。在不脱离本发明的精神的情况下，能够对其详细结构以及/或者功能进行实质上的变更。 
产业上的可利用性 
本发明的非易失性存储元件、非易失性存储装置、以及它们的制造方法，能够更加细微化，并且作为改善可变电阻层的稳定性的非易失性存储元件、具备该非易失性存储元件的非易失性存储装置、以及它们的制造方法应用。 

Claims (17)

1.一种非易失性存储元件，其特征在于，包括：
下部电极层；
在所述下部电极层的上方形成的上部电极层；和
在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层，
所述金属氧化物薄膜层包括：通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的第一区域；和配置在所述第一区域的周边并且氧含有量比所述第一区域多的第二区域，
所述下部电极层和所述上部电极层与所述第一区域的至少一部分以从所述第一区域的厚度方向看重叠的方式配置，
所述第一区域和所述第二区域由相同的元素构成。
2.如权利要求1所述的非易失性存储元件，其特征在于：
所述金属氧化物薄膜层由过渡金属氧化物材料构成。
3.如权利要求1所述的非易失性存储元件，其特征在于：
通过在所述下部电极层与所述上部电极层之间施加电脉冲而所述第一区域的电阻值增加的情况下，所述第二区域以其电阻值比第一区域的电阻值大的方式构成。
4.如权利要求1所述的非易失性存储元件，其特征在于：
所述金属氧化物薄膜层由氧化铁薄膜构成，所述第一区域由四氧化三铁(Fe3O4)构成。
5.如权利要求1所述的非易失性存储元件，其特征在于：
所述第二区域由三氧化二铁(Fe2O3)构成。
6.一种非易失性存储装置，其特征在于，包括：
基板；
在所述基板上相互平行地形成的多个第一电极配线；
在所述多个第一电极配线的上方在与所述基板的主面平行的面内以相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；和
与所述多个第一电极配线和所述多个第二电极配线的立体交叉点分别对应地配置为矩阵状的多个非易失性存储元件，其中
各个所述非易失性存储元件具有：
下部电极层；
在所述下部电极层的上方形成的上部电极层；和
在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层，
所述金属氧化物薄膜层包括：通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的第一区域；和配置在所述第一区域的周边并且氧含有量比所述第一区域多的第二区域，
所述下部电极层和所述上部电极层与所述第一区域，以从所述第一区域的厚度方向看重叠的方式配置，
所述第一区域和所述第二区域由相同的元素构成，
所述立体交叉点的各自的交叉区域中的所述第一电极配线构成所述下部电极层，所述第二电极配线构成所述上部电极层。
7.如权利要求6所述的非易失性存储装置，其特征在于：
相互相邻的多个所述非易失性存储元件所具有的所述金属氧化物薄膜层被连续地形成。
8.如权利要求6所述的非易失性存储装置，其特征在于：
所述非易失性存储元件所具有的各个所述金属氧化物薄膜层，从所述金属氧化物薄膜层的厚度方向看具有比所述交叉区域大的外形形状，并且相互相邻的所述非易失性存储元件所具有的所述金属氧化物薄膜层被分离。
9.如权利要求6所述的非易失性存储装置，其特征在于：
在各个所述非易失性存储元件中，在所述第一区域和所述上部电极层之间形成有连接电极层。
10.如权利要求6所述的非易失性存储装置，其特征在于，还包括：
与各个所述非易失性存储元件所具有的所述下部电极层和所述上部电极层电连接的半导体集成电路。
11.如权利要求6所述的非易失性存储装置，其特征在于：
在各个所述非易失性存储元件中，还具备与所述下部电极层或所述上部电极层电连接的整流元件。
12.一种非易失性存储元件的制造方法，其为包括下部电极层、在所述下部电极层的上方形成的上部电极层、和在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层的非易失性存储元件的制造方法，其特征在于，包括：
在所述下部电极层上形成所述金属氧化物薄膜层的工序；
在所述金属氧化物薄膜层上形成所述上部电极层的工序；和
通过对所述金属氧化物薄膜层在包含氧的气氛中进行加热和等离子体处理中的至少任一个，形成第一区域和第二区域的工序，其中，所述第一区域为通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的所述金属氧化物薄膜层中的第一区域，所述第二区域为配置在所述第一区域的周边并且氧含有量比所述第一区域多的所述金属氧化物薄膜层中的第二区域，所述第一区域和所述第二区域由相同的元素构成。
13.一种非易失性存储装置的制造方法，该非易失性存储装置包括：基板；在所述基板上相互平行地形成的多个第一电极配线；在所述多个第一电极配线的上方在与所述基板的主面平行的面内以相互平行且与所述多个第一电极配线立体交叉的方式形成的多个第二电极配线；和与所述多个第一电极配线和所述多个第二电极配线的立体交叉点分别对应地配置为矩阵状的多个非易失性存储元件，各个所述非易失性存储元件具有：下部电极层；在所述下部电极层的上方形成的上部电极层；和在所述下部电极层与所述上部电极层之间形成的金属氧化物薄膜层，所述立体交叉点的各自的交叉区域中的所述第一电极配线构成所述下部电极层，所述第二电极配线构成所述上部电极层，所述非易失性存储装置的制造方法的特征在于，包括：
在所述基板上形成所述多个第一电极配线的工序；
在所述多个第一电极配线上形成所述金属氧化物薄膜层的工序；和
氧处理工序，其是通过对所述金属氧化物薄膜层在包含氧的气氛中进行加热和等离子体处理中的至少任一个，形成第一区域和第二区域的工序，其中，所述第一区域为通过在所述下部电极层与所述上部电极层之间施加电脉冲而电阻值增加或减少的所述金属氧化物薄膜层中的第一区域，所述第二区域为配置在所述第一区域的周边并且氧含有量比所述第一区域多的所述金属氧化物薄膜层中的第二区域，所述第一区域和所述第二区域由相同的元素构成。
14.如权利要求13所述的非易失性存储装置的制造方法，其特征在于：
在所述氧处理工序中，以在所述交叉区域中的所述金属氧化物薄膜层的表面形成的保护膜作为掩模，通过进行所述加热和等离子体处理中的至少任一个，在由所述保护膜覆盖的所述金属氧化物薄膜层的外周区域形成所述第二区域。
15.如权利要求13所述的非易失性存储装置的制造方法，其特征在于：
在所述氧处理工序中，以在所述交叉区域中的所述金属氧化物薄膜层的表面形成的保护膜为掩模，通过进行所述加热和等离子体处理中的至少任一个，在由所述保护膜覆盖的区域外的所述金属氧化物薄膜层部分形成所述第二区域。
16.如权利要求13所述的非易失性存储装置的制造方法，其特征在于：
所述保护膜为形成于所述第一区域与所述上部电极层之间的连接电极层。
17.如权利要求13所述的非易失性存储装置的制造方法，其特征在于，还包括：
在所述基板上形成与所述下部电极层和所述上部电极层电连接的半导体集成电路的工序。
CN200780007376.3A 2006-03-08 2007-03-06 非易失性存储元件、非易失性存储装置、以及它们的制造方法 Active CN101395716B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006062316 2006-03-08
JP062316/2006 2006-03-08
PCT/JP2007/054277 WO2007102483A1 (ja) 2006-03-08 2007-03-06 不揮発性記憶素子、不揮発記憶装置、及びそれらの製造方法

Publications (2)

Publication Number Publication Date
CN101395716A CN101395716A (zh) 2009-03-25
CN101395716B true CN101395716B (zh) 2011-11-02

Family

ID=38474910

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200780007376.3A Active CN101395716B (zh) 2006-03-08 2007-03-06 非易失性存储元件、非易失性存储装置、以及它们的制造方法

Country Status (4)

Country Link
US (2) US7692178B2 (zh)
JP (1) JP4228033B2 (zh)
CN (1) CN101395716B (zh)
WO (1) WO2007102483A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008023637A1 (fr) * 2006-08-25 2008-02-28 Panasonic Corporation Élément de stockage, dispositif mémoire et circuit intégré à semi-conducteur
JP5007724B2 (ja) * 2006-09-28 2012-08-22 富士通株式会社 抵抗変化型素子
US8049204B2 (en) 2007-02-19 2011-11-01 Nec Corporation Semiconductor memory device having variable resistance element and method for manufacturing the same
JP5229892B2 (ja) * 2007-10-30 2013-07-03 独立行政法人産業技術総合研究所 整流素子及びその製造方法
WO2009063645A1 (ja) * 2007-11-15 2009-05-22 Panasonic Corporation 不揮発性記憶装置およびその製造方法
WO2009072213A1 (ja) * 2007-12-07 2009-06-11 Fujitsu Limited 抵抗変化型メモリ装置、不揮発性メモリ装置、およびその製造方法
KR20090081153A (ko) 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
US8062918B2 (en) * 2008-05-01 2011-11-22 Intermolecular, Inc. Surface treatment to improve resistive-switching characteristics
US8094485B2 (en) * 2008-05-22 2012-01-10 Panasonic Corporation Variable resistance nonvolatile storage device with oxygen-deficient oxide layer and asymmetric substrate bias effect
JP2010050311A (ja) * 2008-08-22 2010-03-04 Elpida Memory Inc 半導体装置及びその製造方法
CN101878530B (zh) * 2008-10-01 2012-03-07 松下电器产业株式会社 非易失性存储元件和使用该元件的非易失性存储装置
JP2010287683A (ja) * 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法
JP5001464B2 (ja) * 2010-03-19 2012-08-15 パナソニック株式会社 不揮発性記憶素子、その製造方法、その設計支援方法および不揮発性記憶装置
US8901527B2 (en) * 2010-07-02 2014-12-02 Nanya Technology Corp. Resistive random access memory structure with tri-layer resistive stack
WO2012023269A1 (ja) 2010-08-17 2012-02-23 パナソニック株式会社 不揮発性記憶装置およびその製造方法
US9040948B2 (en) 2010-09-16 2015-05-26 Hewlett-Packard Development Company, L.P. Nanoscale switching device
US8574957B2 (en) 2010-11-12 2013-11-05 Panasonic Corporation Method for manufacturing nonvolatile semiconductor memory element
JP5148025B2 (ja) * 2010-11-19 2013-02-20 パナソニック株式会社 不揮発性半導体記憶素子の製造方法
JP5442876B2 (ja) * 2010-12-03 2014-03-12 パナソニック株式会社 不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法
JP5291269B2 (ja) * 2011-06-27 2013-09-18 パナソニック株式会社 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
US9112138B2 (en) 2012-06-14 2015-08-18 Micron Technology, Inc. Methods of forming resistive memory elements
JP5571833B2 (ja) 2012-09-14 2014-08-13 パナソニック株式会社 不揮発性記憶素子及び不揮発性記憶素子の製造方法
CN103367637A (zh) * 2013-07-16 2013-10-23 河北师范大学 一种可同时调控介质层电性与磁性的多维度存储器
CN116782667A (zh) * 2016-11-14 2023-09-19 合肥睿科微电子有限公司 阻变式随机存取存储器
CN112054117A (zh) * 2019-06-05 2020-12-08 联华电子股份有限公司 存储器元件的结构及其制造方法
US11227994B2 (en) 2019-06-17 2022-01-18 Hefei Reliance Memory Limited Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
FR3113783B1 (fr) 2020-09-02 2022-08-12 Commissariat Energie Atomique Memoire resistive a zone de commutation entre deux regions dielectriques de dopages et/ou constantes dielectriques different(e)s

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1201252A (zh) * 1997-05-26 1998-12-09 日本电气株式会社 电容器及其生产工艺
CN1310477A (zh) * 2000-02-22 2001-08-29 松下电子工业株式会社 半导体存储器件
CN1393931A (zh) * 2001-06-25 2003-01-29 松下电器产业株式会社 电容元件、半导体存储器及其制备方法
CN1641881A (zh) * 2003-12-08 2005-07-20 夏普株式会社 Rram存储器单元电极

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US6972238B2 (en) 2003-05-21 2005-12-06 Sharp Laboratories Of America, Inc. Oxygen content system and method for controlling memory resistance properties
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
JP4460363B2 (ja) 2004-06-08 2010-05-12 シャープ株式会社 半導体装置及びその製造方法
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
JP3989506B2 (ja) * 2005-12-27 2007-10-10 シャープ株式会社 可変抵抗素子とその製造方法ならびにそれを備えた半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1201252A (zh) * 1997-05-26 1998-12-09 日本电气株式会社 电容器及其生产工艺
CN1310477A (zh) * 2000-02-22 2001-08-29 松下电子工业株式会社 半导体存储器件
CN1393931A (zh) * 2001-06-25 2003-01-29 松下电器产业株式会社 电容元件、半导体存储器及其制备方法
CN1641881A (zh) * 2003-12-08 2005-07-20 夏普株式会社 Rram存储器单元电极

Also Published As

Publication number Publication date
CN101395716A (zh) 2009-03-25
US20100200852A1 (en) 2010-08-12
JPWO2007102483A1 (ja) 2009-07-23
JP4228033B2 (ja) 2009-02-25
US20090014710A1 (en) 2009-01-15
WO2007102483A1 (ja) 2007-09-13
US7692178B2 (en) 2010-04-06
US7919774B2 (en) 2011-04-05

Similar Documents

Publication Publication Date Title
CN101395716B (zh) 非易失性存储元件、非易失性存储装置、以及它们的制造方法
US9214628B2 (en) Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same
US5994757A (en) Electronic circuit device capable for use as a memory device
US6815784B2 (en) Magneto-resistive random access memory
US8547728B2 (en) Non-volatile memory device and methods for manufacturing the same
US11935574B2 (en) Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US8624313B2 (en) Method of manufacturing semiconductor memory device
US8685786B2 (en) Method of manufacturing a semiconductor memory device having a resistance change memory layer
TW200305273A (en) Memory structures
JP2008305889A (ja) 不揮発性記憶装置およびその製造方法
JP2008305888A (ja) 不揮発性記憶装置およびその製造方法
US7459738B2 (en) Ferroelectric memory element and method for manufacturing the same
TWI786780B (zh) 半導體裝置及半導體記憶裝置
CN110718568A (zh) 磁存储器件及其制造方法
US10950302B1 (en) Resistive memory device
CN113629098B (zh) 电阻式存储器装置
TWI718936B (zh) 電阻式記憶體裝置
JPH11307745A (ja) 非揮発性半導体素子及びその製造方法
US11233195B2 (en) Memory devices and methods of forming memory devices
US20230052035A1 (en) Non-volatile memory device with filament confinement
TW202412347A (zh) 記憶裝置及記憶裝置之製造方法
JP2024037540A (ja) 記憶装置及び記憶装置の製造方法
JP2015138946A (ja) 半導体装置の製造方法
CN103999218A (zh) 非易失性存储元件、非易失性存储装置、非易失性存储元件的制造方法及非易失性存储装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20200605

Address after: Kyoto Japan

Patentee after: Panasonic semiconductor solutions Co.,Ltd.

Address before: Osaka

Patentee before: Panasonic Corp.