CN101419940B - 制造存储单元组合的方法与存储单元组合 - Google Patents

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Abstract

本发明有关一种用来制造存储单元组合的方法与存储单元组合，特别是用来制造自动对准式柱状存储单元装置的方法。该用来制造存储单元组合的方法，包含：在基板上形成一存储单元存取层以制造具有底电极的存取装置。在存储单元存取层上形成存储材料层，并与底电极电性接触。在存储材料层上形成第一电性导电层。在第一电性导电层上形成第一掩膜并在第一方向上延伸，及接着剪裁并移除未被第一掩膜覆盖的第一电性导电层和存储材料层的部位。本发明藉由减低存储体中相变化材料元件尺寸及减少电极与相变化材料接触面积，可对相变化材料元件施加较小绝对电流值便可达成较高电流密度。另使存储单元结构具有微小可程序化电阻材料主动区域，使用可靠且可重复以制程技术制造。

Description

制造存储单元组合的方法与存储单元组合 
技术领域
本发明涉及一种以相变化存储材料为基础的高密度记忆装置，例如：电阻随机存取存储(RRAM)装置，及其制造方法，特别是涉及一种用来制造存储单元组合的方法与存储单元组合，为一种用来制造自动对准式柱状存储单元装置的方法。当施加能量时，该存储材料(即记忆材料)可在电性状态间转换。该存储材料可为相变化为基础的存储材料，包含以硫属化物为基础的材料及其他材料。 
背景技术
以相变化为基础的存储材料是被广泛地运用于读写光盘片中，而这些材料包括有至少两种固态相，包括如一大部分为非晶态的固态相，以及一大体上为结晶态的固态相。激光脉冲是用于读写光盘片中，以在二种相中切换，并读取此种材料在相变化之后的光学性质。 
以相变化材料为基础的存储材料(即记忆体材料)，如硫属化物材料及其类似材料，亦可以藉由施加合适于集成电路操作的电流而改变状态。此通常为非晶状态具有较通常为结晶状态为高的电阻特性，其可以被用于快速感应资料之用。此等性质有利于作为非挥发性存储电路(记忆体电路)的可程式电阻材料，其可以用随机方式进行资料数据的读取与写入。 
从非晶状态改变为结晶状态的相变化通常是一较低电流的操作。而从结晶状态改变为非结晶状态的相变化，在此称为重置，一般是为一高电流操作，其包括一短暂的高电流密度脉冲以熔化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部分相变化结构得以维持在非晶态。在理想状态下，致使相变化材料从结晶态转变至非晶态的重置电流强度应越低越好。欲降低重置所需的重置电流强度，可藉由减低在存储体(记忆体)中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积，从而对此相变化材料元件施加较小的绝对电流值，便可达成较高的电流密度。 
此技术领域发展的一种方法是，致力于在一集成电路结构上形成微小孔洞，并使用微量可程式化的电阻材料填充这些微小孔洞。致力于此等微小孔洞的专利包括：在1997年11月11日公告的美国专利第5,687,112号“Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；在1998年8月4日公告的美国专利第5,789,277号 “Method of Making Chalogenide[sic]Memory Device”、发明人为Zahorik等；在2000年11月21日公告的美国专利第6,150,253号“ControllableOvonic PhaseChange Semiconductor Memory Device and Methods ofFabricating the Same”、发明人为Doan等。 
在先前技术中所遇到的一个特定问题为操作电流的控制以及该电流所产生的热。藉由相变化材料的焦耳加热让相变化程序进行，也因而衍生出两个问题。首先是一个存储(记忆)单位可能有十亿个存储单元(即记忆胞)，例如：一个存储单位提供存储(记忆)容量在十亿位元组的范围，而如何产生足以程序化或抹除一个存储单位的电流是一个问题。第二个问题是加热该相变化材料会产生极高的热量，即使没有将整个相变化材料烧毁，至少会大幅降低其功效。相似地，加热该相变化材料可能会导致相变化的区域大于要产生逻辑状态变化所需的区域，而这样的状况也会使用额外的电流并因而产生额外的热量。 
一种用以在相变化细胞中控制主动区域尺寸的方式，是设计非常小的电极以将电流传送至一相变化材料体中。此微小电极结构将在相变化材料的类似蕈状小区域中诱发相变化，亦即接触部位。请参阅2002.8.22发证给Wicker的美国专利6,429,064号“Reduced Contact Areas of SidewallConductor”、2002.10.8发证给Gilgen的美国专利6,462,353“Method forFabricating a Small Area of Contact Between Electrodes”、2002.12.31发证给Lowrey的美国专利6,501,111号“Three-Dimensional(3D)Programmable Device”、以及2003.7.1发证给Harshfield的美国专利6,503,156号“Memory Elements and Methods for Making same”。 
因此，需要一种存储单元(记忆胞)的制造方法与结构，使存储单元的结构可以具有微小的可程式化电阻材料主动区域，使用可靠，且可重复的以制程技术制造。 
由此可见，上述现有的存储单元的制造方法及其结构在制造方法、产品结构及使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及产品又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的制造存储单元组合的方法与存储单元组合，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。 
有鉴于上述现有的存储单元的制造方法及其结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的一种用来制造自动对准式柱状存储单元装置的方法，使其更适于实用。经过不断的研究、设计，并 经反复试作及改进后，终于创设出确具实用价值的本发明。 
发明内容
本发明的目的在于，克服现有的存储单元的制造方法所存在的缺陷，而提供一种新的制造存储单元组合的方法，所要解决的技术问题是使其可藉由减低在存储体(记忆体)中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积，从而可以对此相变化材料元件施加较小的绝对电流值，便可达成较高的电流密度，非常适于实用。 
本发明的另一目的在于，克服现有的存储单元结构存在的缺陷，而提供一种新型结构的存储单元组合，所要解决的技术问题是使存储单元的结构可以具有微小的可程序化电阻材料主动区域，使用可靠，且可重复的以制程技术制造，从而更加适于实用。 
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制造一存储单元组合的方法，其包括以下步骤：在一基板上形成一存储单元存取层，以产生包含一底电极的一存取装置；形成一第一存储次组合，而其在一第一方向延伸于该存储单元存取层上，以及包含一第一电性导电材料和一存储材料，而该存储材料与该底电极电性接触，该第一存储次组合在该存储单元存取层上具有一第一高度；在该存储单元存取层上形成一第一填充层，以产生一第二存储次组合，该第一填充层在该存储单元存取层上具有一第二高度，而该第一高度及第二高度一般是相等；以及在该第二存储次组合上形成一顶电极，该顶电极在一第二方向延伸并与该第一方向相交，以及与该第一电性导电材料电性接触。 
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 
前述的制造一存储单元组合的方法，其中所述的形成该第一存储次组合的步骤包含以下步骤：在该存储单元存取层上形成一存储材料层，而该存储材料层是与该底电极电性接触；在该存储材料层上形成一第一电性导电层；在该第一电性导电层上形成第一掩膜，而该第一掩膜在该第一方向上延伸；在沿着该第一掩膜的至少一第一部位上裁剪该第一掩膜；以及移除未被该第一掩膜所覆盖的该第一电性导电层以及该存储材料层的该等部位。 
前述的制造一存储单元组合的方法，其中所述的形成该顶电极的步骤包含以下步骤：在该第二存储次组合上沉积一顶电极材料层，该顶电极材料层是与该第一电极材料层部位电性接触；在该顶电极材料层上形成一第二掩膜，而该第二掩膜在该第二方向上延伸；在沿着该第二掩膜的至少一第二部位上裁剪该第二掩膜，而该第二部位覆盖该第一部位；以及移除未被该第二掩膜所覆盖的该顶电极材料层的一部位。 
前述的制造一存储单元组合的方法，其更包含在该顶电极及该存储材 料层之间形成一电极接触加强层。 
前述的制造一存储单元组合的方法，其更包含在该底电极及该存储材料层之间形成一电极接触加强层。 
前述的制造一存储单元组合的方法，其中所述的第一掩膜的形成及第一掩膜的裁剪步骤是使用一选择掩膜形成制程及一选择掩膜裁剪制程，而该选择掩膜形成制程具有一最小特征尺寸，使得该存储元件具有一第二存储元件尺寸在该第二方向上，而该第二存储元件尺寸是小于该选择掩膜形成制程的该最小特征尺寸。 
前述的制造一存储单元组合的方法，其中使用形成第二掩膜步骤使得该第二方向垂直于该第一方向。 
前述的制造一存储单元组合的方法，其中使用该移除顶电极材料层步骤以移除未被该第二掩膜覆盖的该填充材料。 
前述的制造一存储单元组合的方法，其更包含在该第二存储次组合及该顶电极上沉积一第二填充材料。 
前述的制造一存储单元组合的方法，其更包含：在该存储单元组合的该第二填充材料内形成一电性导电介层孔，而该电性导电介层孔是与该顶电极电性接触；以及在该第二填充材料上形成一电性导线，该电性导线是与该电性导电介层孔电性连结。 
前述的制造一存储单元组合的方法，其中所述的形成存储单元存取层步骤包含形成一晶体管型存取装置。 
前述的制造一存储单元组合的方法，其更包含在该第一填充层沉积步骤之后使用一化学机械研磨步骤。 
前述的制造一存储单元组合的方法，其中所述的形成第一及第二掩膜和裁剪掩膜的步骤是使用一选择掩膜形成制程及一选择掩膜裁剪制程，而该选择掩膜形成制程具有一最小特征尺寸，使得该存储元件具有第一及第二存储元件尺寸在该第一及第二方向上，而每一该第一及第二存储元件尺寸是小于该选择掩膜形成制程的该最小特征尺寸。 
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一存储单元组合，其包含：一存储单元存取层，包含一底接点；一顶接触层，包含一顶接点；一存储单元层在该存储单元存取层及该顶接触层之间，该存储单元层包含具有一横切面区域的一柱状存储元件，以及在第一及第二横向方向上量测的第一及第二尺寸；该存储元件与该底接点和该顶接点电性接触；以及该第一及第二尺寸是小于用来形成该存储元件制程的一最小特征尺寸。 
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 
前述的存储单元组合，其更包含一底接触加强元件接触该存储元件及 该底接点。 
前述的存储单元组合，其中所述的底接触加强元件具有一横截面面积一般上等于该存储元件的该横截面面积。 
前述的存储单元组合，其更包含一顶接触加强元件接触该存储元件及该顶接点。 
前述的存储单元组合，其中所述的顶接触加强元件具有一横截面面积一般上等于该存储元件的该横截面面积。 
前述的存储单元组合，其中所述的顶接点是与一电性导电介层孔电性接触。 
前述的存储单元组合，其中所述的电性导电介层孔是与一电性导线电性接触以产生一存储装置。 
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下： 
为达到上述目的，本发明提供了一种用来制造存储单元(记忆胞)组合的方法，是在一基板上形成一存储单元存取层以产生包含一底电极的一存取装置。形成一第一存储次组合，而其在一第一方向延伸于该存储单元存取层上。该第一存储次组合包含一第一电性导电材料和一存储材料。该存储材料与该底电极电性接触。该第一存储次组合在该存储单元存取层上具有一第一高度。该存储单元存取层上形成一第一填充层以产生一第二存储次组合。该第一填充层在该存储单元存取层上具有一第二高度。该第一高度及第二高度一般是相等。在该第二存储次组合上形成一顶电极，该顶电极在与该第一方向垂直的一第二方向上延伸并相交，以及与该第一电性导电材料电性接触。在一些实施例中形成该第一存储次组合的步骤如下。在该存储单元存取层上形成一存储材料层，而该存储材料层是与该底电极电性接触。在该存储材料层上形成一第一电性导电层。在该第一电性导电层上形成第一掩膜，而该第一掩膜在该第一方向上延伸。在沿着该第一掩膜的至少一第一部位上裁剪该第一掩膜。移除该第一电性导电层的该部位以及未被该第一掩膜所覆盖的该存储材料层。在一些实施例中，该第一掩膜的形成及第一掩膜的裁剪步骤是使用一选择掩膜形成制程及一选择掩膜裁剪制程。该选择掩膜形成制程具有一最小特征尺寸，使得该存储元件具有一第二存储元件尺寸在该第二方向上。该第二存储元件尺寸是小于该选择掩膜形成制程的该最小特征尺寸。 
此外，为了达到上述目的，本发明还提供了一种存储单元组合，在含有一存储单元存取层、一顶接触层及一存储单元层的一存储单元组合的一个实施例中，该存储单元存取层包含一底接点；该顶接触层包含一顶接点；该存储单元层在该存储单元存取层及该顶接触层之间，该存储单元层包含具 有一横切面区域的一柱状存储元件，以及在第一及第二横向方向上量测的第一及第二尺寸。该存储元件与该底接点和该顶接点电性接触。该第一及第二尺寸是小于用来形成该存储元件制程的一最小特征尺寸。 
借由上述技术方案，本发明用来制造存储单元组合的方法与存储单元组合至少具有下列优点及有益效果： 
1、本发明的制造一存储单元组合的方法，可藉由减低在存储体(记忆体)中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积，从而对此相变化材料元件施加较小的绝对电流值，便可以达成较高的电流密度。 
2、本发明的存储单元组合，使存储单元的结构可以具有微小的可程序化电阻材料主动区域，使用可靠，且可重复的以制程技术制造。 
综上所述，本发明是有关一种用来制造存储单元组合的方法与存储单元组合，特别是一种用来制造自动对准式柱状存储单元装置的方法。该用来制造一存储单元组合的方法，包含步骤：在一基板上形成一存储单元存取层以制造具有一底电极的一存取装置。在该存储单元存取层上形成一存储材料层，并与该底电极电性接触。在该存储材料层上形成一第一电性导电层。在该第一电性导电层上形成一第一掩膜并在一第一方向上延伸，及接着剪裁并移除未被该第一掩膜所覆盖的该第一电性导电层和该存储材料层的部位。本发明具有上述诸多优点及实用价值，其不论在制造方法、产品结构或功能上皆有较大改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的存储单元的制造方法及其结构具有增进的突出功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。 
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。 
附图说明
图1是绘示依据本发明揭露一实施例的集成电路装置的方块图。 
图2是绘示本发明图1中一部分概要代表的存储阵列的示意图。 
图3是绘示依据本发明的一存储单元装置实施例的一简明结构剖视图。 
图4至图19是绘示本发明的制造图3的存储单元组合装置的方法一实施例的步骤及结构示意图。 
10：集成电路               12：相位变化存储阵列 
14：字线解码器与驱动器     16：字线 
18：位线解码器             20：位线 
22：汇流排                    24：感应放大器以及资料输入结构 
26：资料汇流排                28：资料输入线 
30：电路                      32：资料输出线 
34：控制器                    36：偏压安排供应电压 
38、40、42、44：存取晶体管    46、48、50、52：相变化元件 
54：源线                      56：字线 
58：字线                      60：位线 
62：位线                      66：存储单元装置 
68：存储单元存取层            70：基板 
71：介电层                    72：底电极 
74：共同源极线                78：存储组合 
80：底电极接触加强元件        82：第一电极接触元件 
84：存储元件                  86：第二填充材料层 
88：顶电极                    90：介层孔 
92：位线                      94：多硅字线 
100：源极区域                 102：存取装置 
104：电极接触加强层           106：存储体材料层 
108：第一电性导电层           110：第一掩膜 
112：第一方向                 114：存储组合 
120：电极接触加强部位         122：第二存储次组合 
124：顶电极材料层             126：第二掩膜 
128：第二方向                 129：跨越区域 
132：上表面 
具体实施方式
为了更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种制造存储单元组合的方法与存储单元组合，其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。 
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。为方便说明，在以下各实施例中，相同的元件以相同的标号表示。 
以下的发明说明将参照至特定结构的实施例与方法。可以理解的是，本发明的保护范围并非限制于所揭露的特定实施例，且本发明可利用其他特 征、元件、方法与实施例进行实施。描述较佳实施例是为了解本发明，并非用以限制本发明的范畴，本发明的保护范围是以权利要求书的专利范围定义。熟习该项技艺的技术人员可根据后续的叙述而清楚了解本发明，并可作出均等变化，仍然属于本发明的范畴。 
在此所使用的方位描述，以上、下、左、右描述并以各图式中个别的结构作为参照。相似地，厚度是指垂直尺寸，而宽度是指水平尺寸。而这些方向在电路操作或其他相关的方位上并无限制，如同熟习本项技艺的技术人员所知晓。 
本发明的详细说明是依照一集成电路和存储阵列的实施例、一常见的存储单元的实施例，和本发明的相变化元件和存储单元的实施例，再介绍上述的制造方法。 
请参阅图1所示，是绘示依据本发明揭露一实施例的集成电路装置的方块图，是显示一集成电路10的简化方块图，而本发明可能使用此集成电路。该集成电路10包括一相位变化存储阵列12，其是使用了相变化存储单元(图上未显示)，在一半导体基板上，如下所详述。一字线解码器14是与复数条字线16形成电连接。一位线解码器18是与复数条位线20电连接，以从相位变化存储阵列12中的相变化存储单元(图上未显示)读取资料数据并写入资料数据。地址(即位址)是从汇流排22供应至字线解码器与驱动器14，以及位线解码器18。感应放大器以及资料输入结构24中的感应放大器以及资料输入结构，是经由资料汇流排26而耦接至位线解码器18。资料是从集成电路10的输入/输入埠、或其他集成电路10内部或外部的来源，经由资料输入线28，而传送至感应放大器以及资料输入结构24中的资料输入结构。集成电路10可以包含其他电路30，例如一通用目的处理器或特殊目的应用电路、或模组的组合而提供一系统单晶片功能，并且由相位变化存储阵列12所支援。资料是从感应放大器以及资料输入结构24的感应放大器、经由一资料输出线32，而输出至集成电路10的输入/输出埠，或输出至其他位于集成电路10的内部或外部的资料目的地。 
在本实施例中所使用的控制器34，使用了偏压安排状态机器，并控制了偏压安排供应电压36的应用，例如读取、程序化、抹除、抹除确认与程序化确认电压。控制器34可以利用特殊目的逻辑电路而应用，如熟习该项技艺的技术人员所熟知。在替代实施例中，控制器34包括了通用目的处理器，其可以使用于同一集成电路，以执行一电脑程序而控制装置的操作。在又一实施例中，控制器34是由特殊目的逻辑电路与通用目的处理器组合而成。 
请参阅图2所示，是绘示本发明图1中一部分概要代表的存储阵列的示意图。相位变化存储阵列12的每个存储单元包括一个存取晶体管(即电 晶体)(或其他存取装置，例如二极管)、以及相变化元件，其中四个存取晶体管在图2中是以存取晶体管38、40、42、44显示，而四个相变化元件在图2中是以相变化元件46、48、50、52显示。每个存取晶体管38、40、42、44的源极是共同连接至一源极线54，源极线54是在一源极线终端55结束。在另一个实施例中，这些选择元件的源极线并未电连接，而是可以独立控制的。复数条字线16(包括字线56与58)是沿着第一方向平行地延伸。字线56、58是与字线解码器14进行电性切换信息。存取晶体管38、42的栅极(即闸极)是连接至一共同字线(例如字线56)，而存取晶体管40、44的栅极是共同连接至字线58。复数条位线20包括位线60、62中，位线60是连接到相变化元件46、48的一端。特别地，相变化元件46是连接于存取晶体管38的漏极(即汲极)与位线60之间，而相变化元件48是连接于存取晶体管48的漏极与位线60之间。相似地，相变化元件50是连接于存取晶体管42的漏极与位线62之间，而相变化元件52是连接于存取晶体管44与位线62之间。需要注意的是，在图中为了方便起见，仅绘示了四个存储单元，在实务中，相位变化存储阵列12可以包括上千个至上百万个此种存储单元。同时，亦可使用其他阵列结构，例如将相变化存储元件连接到源极。 
请参阅图3所示，是依据本发明的一存储单元装置实施例的一简明结构剖视图，是绘示一存储单元装置66的一实施例。存储单元装置66大致上包含一存储单元存取层68在一基板70上。存储单元存取层68包含在底电极72内形成的一介电层71及形成一共同源极线74。一般来说，当底电极72及共同源极线74为钨金属时(亦或可以使用其他合适材料)，介电层71是二氧化硅或氮化硅。一第一填充材料层76是形成于存储单元存取层68之上并包含一存储组合78覆盖底电极72，以及与底电极72相接触。存储组合78包含一底电极接触加强元件80并接触底电极72，一第一电极接触元件82及一存储元件84并接触在第一电极接触元件82及底电极接触加强元件80之间。存储元件84是由可藉由施加能量而改变状态的一可程序化存储材料所制造。此等可程序化存储材料的一实例是一相变化材料，例如是锗锑碲(GST)，更详尽的描述如下。底电极接触加强元件80及第一电极接触元件82较佳的是为电性导电材料，并提供与存储元件的加强接触。当存储元件84是由锗锑碲(GST)所制造时，第一电极接触元件82及存储元件84可由例如是氮化钛所制造。一第二填充材料层86一般是一介电质，例如是二氧化硅、或氮化硅、或二氧化硅层、或氮化硅层，并形成于第一材料层之上。第二填充材料层86包含一顶电极88，并接触第一电极接触元件82及一引洞90。该顶电极88一般是为一电性导电材料例如是氮化钛，引洞90一般为一电性导电材料例如是钨金属，一位线92是形成于第二填充材料层86的上级与引洞90电性接触。 
存储单元装置66亦包含在介电层71内的多晶硅字线94、在基板70内且在底电极72下方的漏极区域98、以及在基板70内且在共同源极线74下方的源极区域100。一栅极氧化区域(图中未示)是一般形成在基板70内并且邻近于存储单元存取层68。在本实施例中是以晶体管做为该存取装置102，亦可使用其他存取装置，例如是二极管。 
上述的介电层71、第一填充材料层76、第二填充材料层86的介电材料可以组成一电绝缘体，包括选自下列群组的一个以上元素：硅、钛、铝、钽、氮、氧、与碳。在较佳的装置中，介电材料是具有低导热性，小于0.014J/cm*K*sec。在一较佳的实施例中，当存储元件84是由一相变化材料所构成时，此第一填充材料层76的导热性是低于相变化材料的非晶态的导热性，或者对于一包含有锗锑碲(GST)的相变化材料而言，低于约0.003J/cm*K*sec。代表性的绝热材料包括由硅、碳、氧、氟、与氢所组成的复合材料。可以使用于第一填充材料层76的热绝缘材料的范例，包括二氧化硅、SiCOH、聚亚酰胺、聚酰胺、以及氟碳聚合物。其他可以用于热绝缘介电材料38中的材料的范例，包括氟化的二氧化硅、硅氧烷(silsesquioxane)、聚亚芳香醚(polyarylene ether)、聚对二甲苯(parylene)、含氟聚合物、含氟非晶碳、钻石类碳、多孔性二氧化硅、中孔性二氧化硅、多孔性硅氧烷、多孔性聚亚酰胺、以及多孔性聚亚芳香醚。在其他的实施例中，此热绝缘结构包括了一气体填充的空洞，可以达成热绝缘。单层或复合层的介电材料均可以提供热绝缘与电绝缘的效果。 
可程序化电阻型存储材料(例如一相变化材料)的有利特征，包括此材料的电阻值是为可程序化的，且较佳是为可逆的，例如具有至少二固态相其可藉由施加电流而可逆地诱发。然而，在操作中，可程序化电阻材料并不需要完全转变至非晶相或结晶相。中间相或二相的混合可能具有可侦测的材料特征差异。此二固态性可大致为双稳态，并具有不同的电气特性。可程序化电阻材料可为一硫属化物材料。一硫属化物材料可包括锗锑碲(GST)。在本发明的后续讨论中，相变化或其他存储材料，是通常称为锗锑碲(GST)，且可以了解的是，其他类型的相变化材料亦可使用。可以使用于本发明存储单元中的材料之一，是为陶瓷锗锑碲合金(Ge2Sb2Te5又名GST)。 
本发明的一存储单元装置66是以标准微影制程与薄膜沉积技术而制造，且不需要额外的步骤以生成次微影图案，并能使细胞中在程序化时实际上改变电阻率的区域尺寸相当微小。在本发明的实施例中，此存储材料可为一可程序化电阻材料，典型地是为一相变化材料，例如Ge2Sb2Te5或其他后述的材料。存储材料元件中进行相变化的区域相当微小；因此，相变化所需要的重置电流幅度也相当小。 
存储单元装置66对于存储元件84的实施例包含相变化为基础的存储 材料，包含硫属化物为基础材料及其他材料。硫属化物包括具有较多正电元素或根基的化合物，硫属元素与下列四元素的任一者：氧(O)、硫(S)、硒(Se)、以及碲(Te)，形成元素周期表上第VI族的部分。硫属化合物合金包括将硫属化合物与其他材料如过渡金属等结合。一硫属化合物合金通常是包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，该硫属化合物合金是包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经被描述于技术文件中，包括下列合金：镓/锑、锗/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式来表示：TeaGebSb100(a+b)。一位研究员描述了最有用的合金是为，在沉积材料中所包含的平均碲浓度是远低于70％，典型的是低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳是介于48％至58％的碲含量。锗的浓度是高于约5％，且其在材料中的平均范围是从最低8％至最高30％，一般是低于50％。最佳地，锗的浓度范围是介于8％至40％。在此成分中所剩下的主要成分则为锑。(Ovshinky‘112专利，栏10～11)由另一研究者所评估的特殊合金包括Ge2Sb2Te5、GeSb2Te4、以及GeSb4Te7。(Noboru Yamada，“Potential of GeSbTe Phasechange Optical Disks for HighDataRateRecording”，SPIE v.3109，pp.2837(1997))更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成一相变化合金，其包括有可程序化的电阻性质。可以使用的存储材料的特殊范例，是如Ovshinsky‘112专利中栏11-13所述，其范例在此是列入参考。 
相变化材料能够在此细胞主动通道区域内依其位置顺序在材料为一般非晶状态的第一结构状态与为一般结晶固体状态的第二结构状态之间切换。这些材料至少为双稳定态。此词汇“非晶”是用以指称一相对较无次序的结构，其较之一单晶更无次序性，而带有可侦测的特征如较之结晶态更高的电阻值。此词汇“结晶态”是用以指称一相对较有次序的结构，其较之非晶态更有次序，因此包括有可以侦测的特征例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可侦测的不同状态。其他受到非晶态与结晶态的改变而影响的材料特性中包括，原子次序、自由电子密度、以及活化能。此材料可以切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质亦可能随之改变。 
相变化合金可藉由施加一电脉冲而从一种相态切换至另一相态。先前 观察指出，一较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。一较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可以利用实验方法决定特别适用于一特定相变化合金的适当脉冲量变曲线。 
以下接着简单描述说明四种电阻存储材料。 
1、硫属化物材料 
GexSbyTez 
x∶y∶z＝2∶2∶5 
或其他成分为x：0～5；y：0～5；z：0～10 
以氮、硅、钛或其他元素掺杂的GeSbTe亦可被使用。 
形成方法：利用物理气相沉积(Phisical Vapor Deposition，缩写为PVD)溅镀或磁控(Magnetron)溅镀方式，其反应气体为氩气、氮气、及/或氦气、压力为1mTorr(毫托)至100mTorr(毫托)。此沉积步骤一般是在室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。 
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。 
硫属化物材料的厚度是随着细胞结构的设计而定。一般而言，硫属化物的厚度大于8奈米者可以具有相变化特性，使得此材料展现至少双稳定的电阻态。 
2、超巨磁阻(CMR)材料 
PrxCayMnO3 
x∶y＝0.5∶0.5 
或其他成分为x：0～1；y：0～1。 
包括有锰氧化物的超巨磁阻材料亦可被使用。 
形成方法：利用物理气相沉积(PVD)溅镀或磁控溅镀方式，其反应气体为氩气、氮气、氧气及/或氦气、压力为1mTorr至100mTorr。此沉积步骤的温度可介于室温至600℃，视后处理条件而定。一长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。可施加数十高斯(Gauss)至10,000之间的磁场，以改良其磁结晶态。 
可能需要在真空中或氮气环境中或氧气/氮气混合环境中进行一沉积后退火处理，以改良超巨磁阻材料的结晶态。此退火处理的温度典型的是介于400℃至600℃，而退火时间则少于2小时。 
超巨磁阻材料的厚度是随着存储单元结构的设计而定。厚度介于10奈米至200奈米的超巨磁阻材料，可被用作为核心材料。 
一YBCO(YBaCuO3，一种高温超导体材料)缓冲层是通常被用以改良超巨磁阻材料的结晶态。此YBCO的沉积是在沉积超巨磁阻材料之前进行。YBCO的厚度是介于30奈米至200奈米。 
3、双元素化合物 
NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等 
x∶y＝0.5∶0.5 
或其他成分为x：0～1；y：0～1 
(1).形成方法：利用物理气相沉积(PVD)溅镀或磁控溅镀方式，其反应气体为氩气、氮气、氧气、及/或氦气、压力为1mTorr至100mTorr，其标靶金属氧化物是为如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等。此沉积步骤一般是在室温下进行。一长宽比为1～5的准直器可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器亦是可行的。 
有时需要在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型的是介于400℃至600℃，而退火时间则少于2小时。 
(2).反应性沉积：利用物理气相沉积(PVD)溅镀或磁电管溅镀方式，其反应气体是为氩气/氧气、氩气/氮气/氧气、纯氧、氦气/氧气、氦气/氮气/氧气等，压力为1mTorr至100mTorr，其标靶金属氧化物是为如Ni、Ti、Al、W、Zn、Zr、Cu等。此沉积步骤一般是在室温下进行，一长宽比为1～5的准直器可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。若有需要时，同时合并使用直流偏压以及准直器亦是可行的。 
有时需要在真空中或氮气环境或氧气/氮气混合环境中进行一沉积后退火处理，以改良金属氧化物内的氧原子分布。此退火处理的温度典型地是介于400℃至600℃，而退火时间则少于2小时。 
(3).氧化：使用一高温氧化系统(例如一高温炉管或一快速热处理(RTP))进行氧化。此温度是介于200℃至700℃、以纯氧或氮气/氧气混合气体，在压力为数mTorr至一大气压下进行。进行时间可从数分钟至数小时。另一氧化方法是为等离子体(即电浆)氧化。一无线射频或直流电压源离子体与纯氧或氩气/氧气混合气体、或氩气/氮气/氧气混合气体，在压力 为1mTorr至100mTorr下进行金属表面的氧化，例如Ni、Ti、Al、W、Zn、Zr、Cu等。此氧化时间是从数秒钟至数分钟。氧化温度是从室温至约为300℃，视离子体氧化的程度而定。 
4、聚合物材料 
掺杂有铜、碳六十、银等的四氰代苯醌二甲叉(Tetracyanoquinodimethan，TCNQ)PCBM-TCNQ混合聚合物 
(1).形成方法：利用热蒸发、电子束蒸发、或原子束磊晶系统(MBE)进行蒸发。一固态TCNQ以及掺杂物丸是在一单独室内进行共蒸发。此固态TCNQ以及掺杂物丸是置于一钨船或一钽船或一陶瓷船中。接着施加一大电流或电子束，以熔化反应物，使得这些材料混合并沉积于晶圆之上。此处并未使用反应性化学物质或气体。此沉积作用是在压力为10-4Torr至10-10Torr下进行。晶圆温度是介于室温至200℃。 
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良聚合物材料的成分分布。此退火处理的温度典型地是介于室温至300℃，而退火时间则少于1小时。 
(2).旋转涂布：使用一旋转涂布机与经掺杂的TCNQ溶液，转速低于1000rpm。在旋转涂布之后，此晶圆是静置(典型地是在室温下，或低于200℃的温度)一足够时间以利固态的形成。此静置时间可介于数分钟至数天，视温度以及形成条件而定。 
用来形成硫属化物材料的示范方法，是利用PVD溅镀或磁电管(magnetron)溅镀方式，其反应气体为氩气、氮气、及/或氦气等以及硫属化物，在压力为1mTorr至100mTorr(毫托)。此沉积步骤一般是在室温下进行。一长宽比为1～5的准直器(collimater)可用以改良其填入表现。为了改善其填入表现，亦可使用数十至数百伏特的直流偏压。另一方面，同时合并使用直流偏压以及准直器亦是可行的。 
有时需要在真空中或氮气环境中进行一沉积后退火处理，以改良硫属化物材料的结晶态。此退火处理的温度典型地是介于100℃至400℃，而退火时间则少于30分钟。 
与相变化随机存取存储装置的制造、元件材料、使用、与操作方式相关的额外资讯，请参见美国专利申请案号第11/155,067号“Thin FilmFuse Phase Change Ram And Manufacturing Method”，申请日为2005/6/17，律师档案文件号码MXIC 1621-1。 
较佳地，底电极接触加强元件80及第一电极接触元件82的全部或部分接触至存储元件84包含一电极材料，如氮化钛或其他选自可与存储材料元件的相变化存储元件84材料相容的电极材料。其他电性接触加强材料亦可使用像是氮化铝钽、氮化铝钨或氮化铝钛。在图3中的实施例，顶电极88 以及底电极接触加强元件80及第一电极接触元件82是全由氮化钛制造，当底电极72包含钨金属其他类型的导体可用于栓塞结构、以及顶与底电极结构中，包括例如铝及铝合金、氮化钛、氮化钽、氮化铝钛、或氮化铝钽。其他可以使用的导体材料，包括一个以上选自下列群组的元素：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、与氧。氮化钛是为较佳的，因为其与存储材料元件的锗锑碲(GST)有良好的接触(如上所述)，其是为半导体制程中常用的材料，且在锗锑碲(GST)转换的高温(典型地介于600至700℃)下可以提供良好的扩散障碍。 
请参阅图4至图19所示，是绘示本发明的制造图3的存储单元组合装置的方法一实施例的步骤及结构示意图，是绘示一种用来制造图3中存储单元装置66的方法的实施例。在基板70上形成一存储单元存取层68，以制造晶体管型存取装置102，如图4所示。 
请参阅图5所示，是绘示沉积一电极接触加强层104的结果，而底电极接触加强元件80是由本层形成并在存储单元存取层68之上(请结合参阅图3所示)。接着沉积一存储体材料层106，而存储元件84是由本层形成并在电极接触加强层104之上。一第一电性导电层108沉积在存储体材料层106之上，而第一电极接触元件82是由本层形成。 
请参阅图6及图7所示，是绘示在该第一电性导电层108上形成一第一掩膜110的微影结果。第一掩膜110是一般位于底电极的中央及向一第一方向112延伸。裁剪第一掩膜110的该中央部位111，以得到垂直于第一方向112的一次微影侧向尺寸。 
因此，请参阅图8及图9所示，使用一蚀刻步骤来移除第一电性导电层108、存储体材料层106、及电极接触加强层104未被第一掩膜110所覆盖的部位，在移除第一掩膜后留下一第一存储次组合113，而其在每一底电极72上包含一存储组合114。每一存储组合114包含由第一电性导电层108所形成的一第一电性导电材料部位116，由存储体材料层106所形成的一存储材料部位118，以及由电极接触加强层104所形成的一电极接触加强部位120。 
请参阅图10及图11所示，是绘示在图8及图9的结构上沉积一介电材料，接着藉由化学机械研磨步骤以产生包含第一填充材料层76的一第二存储次组合122。在第二存储次组合122上形成一顶电极材料层以形成图12的结构。 
请参阅图13及图14所示，是显示图12结构中该顶电极材料层124上形成一第二掩膜的结果。然而，在图14中更清楚的绘示，移除顶电极材料层124未被一第二掩膜126所覆盖的部位。裁剪第二掩膜126的末端部位以得到垂直于第二方向128的一次微影侧向尺寸。第二掩膜向一第二方向 128延伸使得第二掩膜在每一底电极上跨越存储组合114。该跨越区域129在第一方向112(如图7所示)及第二方向128上具有次微影尺寸。 
请参阅图15及图16所示，是绘示在隔离蚀刻步骤中，移除未被第二掩膜126覆盖的顶电极材料层124及存储材料部位118。接着移除该第二掩膜126以产生一第三次组合129。这样的步骤中产生包含顶电极88、第一电极接触元件82、存储元件84及电极接触加强元件80的一存储单元组合130。 
请参阅图17所示，是绘示在图15及图16的结构上沉积第二填充材料层86。 
请参阅图18及图19所示，是绘示在该第二填充材料层86内形成引洞90，接着例如使用化学机械研磨法来产生一上表面132，并在其上表面132上形成一电性导电位线，如图3所示。 
本发明优于过去技术的特征为，不需要打开一介层孔来连结至一柱型存储体，或是尝试去连结一柱型存储元件至一金属导线。使用交错导线配置、裁剪至次微影尺寸、并产生一柱型存储体。而该柱型存储体具有通常为两个垂直方向的次微影尺寸。在使用传统微影技术上，导线宽度的控制通常较空洞直径为佳。这样的结果也较佳于制程上存储元件大小的控制，同时也有助于防止该存储元件潜在的毁损。也就是说，用来产生这样柱状存储元件的导线配置技术较一般传统技术来的更容易生产及控制，并具有更佳的尺寸控制效果。 
在上述说明中所使用的词汇像是上、下、顶、底、上方、下方等，这些词汇是帮助对本发明的了解，并非做为限制之用。 
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (15)

1.一种制造一存储单元组合的方法，其特征在于其包括以下步骤：
在一基板上形成一存储单元存取层，以产生包含一底电极的一存取装置；
形成一第一存储次组合，而其在一第一方向延伸于该存储单元存取层上，以及包含一第一电性导电材料和一存储材料，而该存储材料与该底电极电性接触，该第一存储次组合在该存储单元存取层上具有一第一高度；
在该存储单元存取层上形成一第一填充层，以产生一第二存储次组合，该第一填充层在该存储单元存取层上具有一第二高度，而该第一高度及第二高度相等；以及
在该第二存储次组合上形成一顶电极，该顶电极在一第二方向延伸并与该第一方向相交，以及与该第一电性导电材料电性接触；
其中所述的形成该第一存储次组合的步骤包含以下步骤：
在该存储单元存取层上形成一存储材料层，而该存储材料层是与该底电极电性接触；
在该存储材料层上形成一第一电性导电层；
在该第一电性导电层上形成第一掩膜，而该第一掩膜在该第一方向上延伸；
在沿着该第一掩膜的至少一第一部位上裁剪该第一掩膜；及
移除未被该第一掩膜所覆盖的该第一电性导电层以及该存储材料层；
其中所述的形成该顶电极的步骤包含以下步骤：
在该第二存储次组合上沉积一顶电极材料层，该顶电极材料层是与该第一电性导电层电性接触；
在该顶电极材料层上形成一第二掩膜，而该第二掩膜在该第二方向上延伸；
在沿着该第二掩膜的至少一第二部位上裁剪该第二掩膜，而该第二部位覆盖该第一部位；及
移除未被该第二掩膜所覆盖的该顶电极材料层的一部位。
2.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其更包含在该底电极及该存储材料层之间形成一电极接触加强层。
3.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其中所述的第一掩膜的形成及第一掩膜的裁剪步骤是使用一选择掩膜形成制程及一选择掩膜裁剪制程，而该选择掩膜形成制程具有一最小特征尺寸，使得该存储元件具有一第二存储元件尺寸在该第二方向上，而该第二存储元件尺寸是小于该选择掩膜形成制程的该最小特征尺寸。
4.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其中使用该形成第二掩膜步骤使得该第二方向垂直于该第一方向。
5.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其中使用该移除顶电极材料层步骤以移除未被该第二掩膜覆盖的该填充材料。
6.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其更包含在该第二存储次组合及该顶电极上沉积一第二填充材料。
7.根据权利要求6所述的制造一存储单元组合的方法，其特征在于其更包含：
在该存储单元组合的该第二填充材料内形成一电性导电介层孔，而该电性导电介层孔是与该顶电极电性接触；以及
在该第二填充材料上形成一电性导电位线，该电性导线是与该电性导电介层孔电性连结。
8.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其中所述的形成存储单元存取层步骤包含形成一晶体管型存取装置。
9.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其更包含在该第一填充层沉积步骤之后使用一化学机械研磨步骤。
10.根据权利要求1所述的制造一存储单元组合的方法，其特征在于其中所述的形成第一及第二掩膜和裁剪掩膜的步骤是使用一选择掩膜形成制程及一选择掩膜裁剪制程，而该选择掩膜形成制程具有一最小特征尺寸，使得该存储元件具有第一及第二存储元件尺寸在该第一及第二方向上，而每一该第一及第二存储元件尺寸是小于该选择掩膜形成制程的该最小特征尺寸。
11.一存储单元组合，其特征在于其包含：
一存储单元存取层，包含一底电极；
一顶接触层，包含一顶电极；
一存储单元层在该存储单元存取层及该顶接触层之间，该存储单元层包含具有一横切面区域的一柱状存储元件，以及在第一方向及垂直于该第一方向的第二方向上量测的第一及第二尺寸；该存储元件与该底电极电性接触，并通过一位于该存储元件上方的第一电极接触元件与该顶电极电性接触；以及
该第一及第二尺寸是小于用来形成该存储元件制程的一最小特征尺寸。
12.根据权利要求11所述的存储单元组合，其特征在于其更包含一底接触加强元件接触该存储元件及该底电极。
13.根据权利要求12所述的存储单元组合，其特征在于其中所述的底接触加强元件具有一横截面面积上等于该存储元件的该横截面面积。
14.根据权利要求11所述的存储单元组合，其特征在于其中所述的顶电极是与一电性导电介层孔电性接触。
15.根据权利要求14所述的存储单元组合，其特征在于其中所述的电性导电介层孔是与一电性导电位线电性接触以产生一存储装置。
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