CN101425478B - 在半导体器件设置中提供自对准接点的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 82
- 229920005591 polysilicon Polymers 0.000 claims abstract description 69
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 35
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 35
- 238000011049 filling Methods 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 238000002347 injection Methods 0.000 claims description 17
- 239000007924 injection Substances 0.000 claims description 17
- 239000011248 coating agent Substances 0.000 claims description 10
- 238000000576 coating method Methods 0.000 claims description 10
- 239000002210 silicon-based material Substances 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 7
- 239000012212 insulator Substances 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 description 28
- 239000010410 layer Substances 0.000 description 26
- 239000000203 mixture Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 239000000463 material Substances 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 208000005189 Embolism Diseases 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 238000001802 infusion Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- MJUVRTYWUMPBTR-MRXNPFEDSA-N 1-(2,2-difluoro-1,3-benzodioxol-5-yl)-n-[1-[(2r)-2,3-dihydroxypropyl]-6-fluoro-2-(1-hydroxy-2-methylpropan-2-yl)indol-5-yl]cyclopropane-1-carboxamide Chemical compound FC=1C=C2N(C[C@@H](O)CO)C(C(C)(CO)C)=CC2=CC=1NC(=O)C1(C=2C=C3OC(F)(F)OC3=CC=2)CC1 MJUVRTYWUMPBTR-MRXNPFEDSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 238000007665 sagging Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- UNQYAAAWKOOBFQ-UHFFFAOYSA-N 7-[(4-chlorophenyl)methyl]-8-[4-chloro-3-(trifluoromethoxy)phenoxy]-1-(3-hydroxypropyl)-3-methylpurine-2,6-dione Chemical compound C=1C=C(Cl)C=CC=1CN1C=2C(=O)N(CCCO)C(=O)N(C)C=2N=C1OC1=CC=C(Cl)C(OC(F)(F)F)=C1 UNQYAAAWKOOBFQ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 235000019994 cava Nutrition 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
一种用于沟槽电源MOSFET的自对准接点的方法，包括在衬底中贯穿淀积在氧化物层上的氮化硅掩模蚀刻沟槽，在沟槽壁上形成栅极氧化物层，施加多晶硅以填充沟槽和覆盖氮化硅掩模的表面，从氮化硅掩模的表面除去多晶硅，和施加光刻胶掩模以覆盖栅极总线的位置。还包括使形成在有源区的沟槽中的多晶硅栓塞下凹，以在多晶硅栓塞上方形成凹槽，用绝缘材料填充形成在有源区中的沟槽中多晶硅栓塞上方的凹槽，施加第四光刻胶掩模以限定在氮化物层中打开的接触窗口，并选择蚀刻氮化硅膜，留下覆盖位于有源区中的沟槽的平坦表面氧化物按钮。且采用自对准间隔操作限定电接触沟槽，并施加第五光刻胶掩模，以便对与半导体器件有源区接触的金属接点进行构图。
Description
本申请是申请日为2003年9月24日、申请号为03134803.3、发明名称为“在半导体器件设置中提供自对准接点的方法”的专利申请的分案申请。
技术领域
本发明的实施方案一般涉及在半导体器件的制造中形成接点的方法。特别是，本发明的实施方案涉及形成用于电源MOSFET的自对准接点的方法。
背景技术
接点便于半导体器件部件的电连接。在形成这种接点时可采用各种方法和手段，包括光刻。光刻工艺通常用于在晶片上对各种层进行构图，以便制造按照电路图的规定设置的电路结构。这种工艺一般需要如将一层光刻胶淀积到要构图的层上并采用曝光工具和模板对光刻胶进行曝光等操作。这些模板公知为光栅或掩模。在曝光处理处理期间，通过引导辐射能(例如紫外光)穿过光栅，使光栅成像到光刻胶上。投射到光刻胶上的图像按照所希望的图形选择地曝光。
曝光工具在它们的容量上可能受到限制，以便于半导体器件制造工艺中的接触结构的适当度量和对准。这种曝光工具的一个限制是它们的分辨率极限。曝光工具的分辨率极限定义为曝光工具可以重复曝光到光刻胶上的最小结构尺寸，并且是其焦深的函数。此外，曝光工具的对准能力的限制可以通过需要精确对准构成半导体器件的各个结构来暴露。这种器件结构的失对准可能导致半导体器件的致命缺陷。
利用上述曝光工具，制造到填充沟槽电源MOSFET中的沟槽的栅极材料的接触的方法有两种。第一种方法示于图1中，在将多晶硅层101淀积到衬底103上并填充形成在衬底103中的沟槽104之后，需要采用掩模(未示出)对多晶硅层101进行构图。在主器件的区域中，又称为有源区，利用形成在填充沟槽的多晶硅材料中的凹槽，相对于硅衬底的前表面对多晶硅进行回蚀刻。在栅极总线的区域中，淀积的硅的多晶层被构图，以便层的一部分与填充位于其中的沟槽的材料电接触。这个层101a的延伸部形成在厚氧化物层105的表面上，该氧化物层又称为场氧化物，在其中可以制成到达栅极总线金属107的接点。在终端区域中，多晶硅膜可以被蚀刻掉或留下，以便在边缘终端区域中形成场板。如果多晶硅膜被蚀刻掉，沿着管芯边缘的金属带109可以提供场板电极的功能，如图1和2所示。图1中还示出了源接点111、源区113、接触注入部115和主体阱117。
第二种方法示于图2中。这种方法在该器件的制造工艺期间在从衬底的整个前表面对多晶硅层进行回蚀刻时不用多晶硅掩模。此外，在栅极总线区域内局部较宽地形成沟槽，这便于每个接点连接到填充宽沟槽201的多晶硅材料。
第一种方法的缺点是在前表面的表面结构中发现了大的高度差。由于曝光工具的受限制的焦深，围绕栅极总线区域的实际区域的不均匀表面结构对可以通过光刻印刷的最小结构尺寸存在严重的限制。这是因为由这种表面结构存在的高度差测试了曝光工具的分辨率极限。第二种方法解决了表面结构上的高度差的问题，但是必须依赖于曝光工具的对准能力，即使小的失对准也可能导致泄漏电流的增加的危险或甚至导致栅极和源极之间的电短路。而且，第二种方法不利于多晶硅器件与主MOSFET容易地集成，因为可能形成的整个多晶硅层被蚀刻掉。
发明内容
相应地，需要一种提供自对准接点的方法，同时提供用于光刻胶掩模的所有关键的曝光的平坦表面。本发明提供一种实现了上述需要的方法。
例如，本发明的一个实施方案提供一种用于自对准沟槽电源MOSFET的方法和系统。该方法包括：通过淀积在氧化物层上的氮化硅蚀刻衬底中的沟槽；在沟槽的壁上形成栅极氧化物层；施加多晶硅以填充沟槽和覆盖氮化硅掩模的表面；通过CMP从氮化硅掩模的表面除去多余的多晶硅；以及施加光刻胶掩模以覆盖一部分栅极总线。该方法还包括：使形成在位于有源区中的沟槽中的多晶硅栓塞下凹，以便在多晶硅栓塞上形成凹槽；用绝缘材料填充形成在多晶硅栓塞上的凹槽，其中多晶硅栓塞形成在位于有源区中的沟槽中；施加第四光刻胶掩模以限定在氮化物层中打开的接触窗口；以及选择地蚀刻氮化硅膜和留下覆盖位于有源区中的沟槽的平坦表面的氧化物按钮。而且，采用自对准间隔操作限定电接触沟槽，并施加第五光刻胶掩模，以便对到达半导体器件有源区的金属接点进行构图。平坦表面提供用于光刻胶掩模的所有关键的曝光。
在一个实施方案中，该方法提供用于形成在宽沟槽中的半导体器件(二极管)的集成。用多晶膜填充宽沟槽，用形成在有源晶体管区域中的晶体管集成的半导体器件形成在其中。
通过阅读下列参照附图的优选实施方案的详细说明，本领域普通技术人员将更清楚理解本发明的这些和其它优点。
附图说明
结合在本申请中并构成本申请的一部分的附图示出了本发明的实施方案，并与文字说明一起用于解释本发明的原理。
图1表示制造到达填充沟槽电源MOSFET中的沟槽的栅极材料的接点的常规方法。
图2表示制造到达填充沟槽电源MOSFET中的沟槽的栅极材料的接点的常规方法。
图3A表示根据本发明一个实施方案的便于蚀刻沟槽的硬掩模构图的衬底。
图3B表示根据本发明一个实施方案的沟槽形成工艺。
图3C表示根据本发明实施方案的源注入工艺。
图3D表示根据本发明一个实施方案的自对准接触沟槽的形成。
图3E表示根据本发明一个实施方案在金属淀积和构图之后的最后器件结构。
图4A表示根据本发明一个实施方案的便于蚀刻沟槽的硬掩模构图的衬底。
图4B表示根据本发明一个实施方案的沟槽形成工艺。
图4C表示根据本发明一个实施方案的用于提供注入部和接触窗口的工艺。
图4D表示根据本发明一个实施方案的用于提供自对准接点的工艺。
图4E表示根据本发明一个实施方案制造的最后半导体器件结构。
图5表示根据本发明一个实施方案的用于在沟槽电源MOSFET中提供自对准接点的方法的流程图。
图6是根据本发明一个实施方案的进行自对准间隔法方中的步骤流程图。
具体实施方式
下面参照附图详细说明本发明的优选实施方案，本发明的例子示于附图中。在结合优选实施方案介绍本发明的同时，应该理解这些优选实施方案不限制本发明的范围。相反，本发明趋于覆盖可能落入由所附权利要求书限定的本发明的精神和范围内的替换、修改和等效变更。此外，在本发明的下列详细说明中，为了提供更全面的理解本发明而给出了各种特定的细节。然而，显然本领域普通技术人员都明白本发明可以在没有这些特定细节的情况下实施。在其它情况下，对于公知的方法、工序、部件和电路没有详细说明，以避免使本发明不清楚。
形成用于沟槽电源MOSFET的自对准接点
图3A-3E表示根据本发明一个实施方案以提供自对准接点为特征的MOSFET制造工艺。本发明的示意性实施方案提供自对准接点，该自对准接点可以通过用光刻胶掩模屏蔽预先形成的结构而形成，其中光刻胶掩模可以抵抗用于形成自对准接点用的空间的蚀刻剂。该保护层屏蔽下面的预先形成的结构使其不接触蚀刻剂，这有效地防止了蚀刻剂蚀刻掉占据围绕被保护结构的区域的材料。这样，掩模与预先形成的结构的对准不太关键了，并且可以称为“自对准”。根据示意实施方案，可以提供用于光刻胶掩模(如这里所述)的所有关键的曝光的平坦表面，便于制造高密度、精细构图的结构，同时避免了关于曝光工具的精确对准的问题，在对存在明显高度差的表面进行构图时可能出现这个问题(见图3A-3E)。
图3A表示根据本发明一个实施方案的用硬掩模(第二光刻胶掩模)构图的衬底301，其中该硬掩模便于蚀刻沟槽。可以采用第一光刻胶掩模(未示出)限定器件的边缘终端部件的结构，如图3A中所示的浮置环308。图3A示出了衬底301、基底氧化物层303、氮化硅膜305、主体阱307、浮置环308和掩模开口309。衬底301利于形成半导体器件结构。根据示意实施方案，该衬底可以由硅形成并且可以利用注入工艺形成主体阱(body well)307。氮化硅膜305和基底氧化物层303形成包括掩模开口309的硬掩模，掩模开口309可在形成沟槽时使用(见图3B)。
图3B表示根据本发明一个实施方案的沟槽形成工艺。图3B除了图3A中所示的结构之外还示出了有源区沟槽311、栅极区沟槽313、多晶膜315、和栅极氧化物层317。根据示意实施方案，干蚀刻工艺可在形成沟槽时使用。根据一个实施方案，可采用反应离子蚀刻(RIE)工艺形成沟槽。在已经形成沟槽之后，淀积作为沟槽壁的衬里的栅极氧化物317。然后在栅极氧化物层317上淀积多晶膜315，以便填充沟槽和在沟槽中形成栅极材料。之后可以通过CMP从硬掩模的SiN层305表面除去多余的多晶硅，留下平坦的暴露表面。
然后可以将光刻胶掩模(第三)施加于最终表面上，以便区别于主MOSFET的有源区和后续的栅极总线区域之间。之后可以通过干法蚀刻在主MOSFET中的硅衬底的前表面下面对多晶膜315形成凹槽。这留下了占据有源区沟槽311的多晶膜315，而占据栅极区沟槽313的多晶膜315保持与硬掩模的SiN层305的上表面一致。
图3C表示根据本发明实施方案的源注入工艺。图3C除了示出了在图3A和3B的描述中列举的结构之外还示出了绝缘膜319、源区321、和接触窗口323。绝缘膜319(优选为氧化物或BPSG)可淀积并通过CMP平面化，以便填充凹陷的多晶硅上方的空隙。然后向这个平坦表面上施加第四光刻胶掩模以限定可以在氮化物层中打开的接触窗口323，以利于注入源区321。在有源区中，然后可以选择蚀刻掉SiN膜，留下覆盖沟槽的氧化物按钮(见图3C)。打开的接触窗口323可用于促进源区321的注入和注入附加主体剂量以固定阈值电压。这在硅和栅极氧化物之间的掺杂剂再分布之后可能需要，并且栅极氧化物可能形成在沟槽壁上。应该理解注入的源和主体掺杂剂可以采用RTA(快速热退火)工艺进行电激活。而且，注入窗口还可以打开距离沟槽一定距离，以使源金属间接接触到主体阱(未示出)。
图3D示出了根据本发明一个实施方案的自对准接触沟槽的形成。图3D除了在图3A-3C的讨论中列举的结构之外还示出了氧化物间隔器325、接触沟槽327、和接触注入物329。根据一个实施方案，氧化物间隔器325可以通过以下工艺顺序沿着接触窗口(例如图3C中的323)的壁形成，包括提供氧化物CVD膜和通过RIE工艺进行各向异性回蚀刻。在接触区域327中，可采用后续的RIE步骤蚀刻硅表面。之后，可以穿过源区的整个深度和后续的接触注入物329蚀刻浅沟槽，以便增加在接触界面处的主体阱中的掺杂剂浓度。源区可沿着接触沟槽327的侧壁接触(见图3E)。
图3E表示根据本发明一个实施方案在金属淀积和金属化接点331的构图之后的最后器件结构。所述工艺流程形成金属化接点331与沟槽之间的台面区域中的晶体管的有源区以及与占据沟槽网络的多晶硅栅极材料的自对准。
应该理解根据本发明示意实施方案的最后器件结构以沟槽栅极设置为特征。如图3E所示，在最后器件结构中，填充位于有源器件和栅极总线区域中的沟槽的多晶硅材料可以形成为不同层。在有源器件区域中，填充沟槽的多晶硅(其可以用作栅极材料)可以在硅衬底的前表面下面形成凹陷，并通过绝缘材料与上层源金属绝缘。然而，在栅极总线区域中，填充位于那里的沟槽的多晶硅在衬底的前表面上方延伸并产生贯穿场氧化物层的栓塞。根据示意实施方案，如此形成的栓塞的顶部与形成栅极总线的金属接点电接触。有源器件和栅极总线区域中的沟槽形成连续格栅，使得填充这些沟槽的多晶硅形成公共栅极。
根据示意实施方案，在多晶硅层中制成的半导体器件可以集成到具有主晶体管的单芯片上。这是可以实现的，其中多晶硅膜设置在宽沟槽中并通过作为沟槽衬里的氧化物膜与主晶体管隔离(如这里参照图4A-4E所述的)。根据这个实施方案，填充宽沟槽的多晶硅材料的顶表面可以凹陷到衬底的前表面下面，然后用绝缘膜覆盖。没有形成凹陷的多晶硅膜的段构成栓塞接点，该栓塞接点跨接在绝缘体上并具有可以与衬底的表面一致的表面。这些栓塞后来可与专用金属电极接触，其中所述专用金属电极形成在多晶硅层中形成的半导体器件的电端子。此外，如前所述，在本发明的示意实施方案中，可提供平坦表面用于光刻胶掩模(如这里所述的)的所有关键的曝光，便于制造高密度、精细构图的结构，同时避免了关于曝光工具的精确对准的问题，这些问题在对存在明显高度差的表面进行构图时可能出现。如这里所述的，示意实施方案还提供用于形成到达沟槽之间的台面的自对准接点的方法。
图4A-4E表示根据本发明一个实施方案以提供自对准接点为特征的MOSFET制造工艺。图4A表示根据本发明一个实施方案的用硬掩模(第二光刻胶掩模)构图的衬底401(包括注入区域407)，其中该硬掩模便于蚀刻沟槽。可以采用第一光刻胶掩模(未示出)限定器件的边缘终端部件的结构。图4A示出了衬底401、注入区域407、基底氧化物层403、氮化硅膜405、和掩模开口413、415和417。衬底401提供用于形成器件部件的支架。根据示意实施方案，硅衬底401提供可形成MOSFET的基底材料。与氮化硅膜405和基底氧化物层403一起形成包括掩模开口413、415和417的硬掩模，其中所述掩模开口可便于蚀刻沟槽(见图4B)。
图4B示出了根据本发明一个实施方案的沟槽形成工艺。图4B除了在图4A的讨论中列举的结构之外还示出了有源区沟槽411和412、宽沟槽413、多晶膜415和氧化物膜417。根据示意实施方案，利用主体和沟槽掩模的干法蚀刻工艺可在形成有源区沟槽411和412以及宽沟槽413时使用。根据一个实施方案，可采用反应离子蚀刻(RIE)工艺形成沟槽。在已经形成沟槽之后，可以进行作为沟槽壁的衬里的氧化物膜417的淀积。然后在栅极氧化物膜417上淀积多晶膜415以填充沟槽和形成填充沟槽的电极材料。根据示意实施方案，然后通过淀积成为宽沟槽壁的衬里的氧化物膜417，使填满宽沟槽413的多晶硅材料与晶体管隔离。按照该实施方案，凹陷的多晶硅可以从硬模的SiN层405的表面除去，且暴露的多晶硅表面在CMP操作中被平面化。
然后将光刻胶掩模(第三)施加于平坦表面上以区别主MOSFET的有源区和其它电路区。然后通过选择干法蚀刻使多晶硅膜415下凹到主MOSFET区域中的硅衬底的前表面之下。这就留下了填充有源区沟槽411和412的多晶膜415和凹陷的宽沟槽413。在施加有源掩模和多晶硅的后来的回蚀刻之后获得了图4B中所示的结构。
图4C示出根据本发明一个实施方案用于提供注入物和接触窗口的工艺。除了图4A和4B的讨论中列举的结构之外图4C还示出了绝缘膜419、源区421、和接触窗口423。可以淀积绝缘膜419，然后通过CMP工艺进行平面化。淀积的绝缘膜填充了凹陷多晶硅上方的孔空隙。然后可在第二CMP工艺中对绝缘膜进行平面化。可施加第四光刻胶掩模以确定可以在氮化物层中打开的接触窗口423，以利于源区421的注入。在有源区中，SiN膜可选择地被蚀刻掉，留下氧化物按钮以覆盖沟槽(见图4C)。打开的接触窗口423可用于促进源区421的注入和注入附加主体(body)剂量以固定阈值电压。在可能发生在沟槽壁上的硅和栅极氧化物之间的掺杂剂再分布之后可能需要这样。可采用RTA(快速热退火)工艺电激活注入源和主体掺杂剂。根据一个实施方案，注入窗口也可以打开距离沟槽一定的距离，以便使源金属间接接触主体阱。而且，通过各个注入步骤可以在多晶硅膜中形成PN结。
图4D示出了根据本发明一个实施方案用于提供自对准接点的工艺。除了在图4A-4C的讨论中列举的结构之外，图4D还示出了氧化物间隔器425、接触沟槽427、和接触注入部429。氧化物间隔器425是通过以下工艺序列沿着接触窗口的壁形成的，包括提供氧化物CVD膜和通过RIE工艺进行的各向异性回蚀刻。在接触区域中，可采用后续的RIE步骤蚀刻硅表面。之后，可以穿过形成的源区和接触注入部429的整个深度蚀刻浅沟槽，以便增加在接触界面处的主体阱中的掺杂剂浓度。源区可以沿着接触沟槽427的侧壁接触。
图4E表示根据本发明一个实施方案制造的最后半导体器件结构。图4E示出了在金属化接点431的淀积和构图之后的最后器件结构。在填充宽沟槽的多晶膜中形成的器件的电极可通过对准结构进行接触，如通过主晶体管的金属化接点431所表示的。设置在宽沟槽中的多晶硅二极管可用作ESD二极管以保护主MOSFET的栅极端子不进行静电放电，或者作为与主晶体管集成的温度传感器件。
本发明的实施方案利于多晶硅器件(例如二极管)容易地集成，该多晶硅器件可设置在衬底表面上并且需要与主MOSFET电绝缘。如前所述，用于形成二极管的多晶硅材料可设置在宽沟槽阱内。这种材料可通过氧化物膜与硅衬底隔离并可形成以表现为等于沟槽深度的厚度。这可在CMP操作期间实现，其中该CMP操作将从硬掩模表面除去多余的多晶硅。
根据一个实施方案，集成的多晶硅器件可通过最后器件结构中的薄栅极氧化物膜与主晶体管隔离。这利于可用作温度传感器的多晶硅二极管的集成。然而，如果多晶硅二极管可用于保护栅极氧化物不受静电放电(ESD保护)的损坏，则氧化物隔离结构必须比栅极氧化物膜厚很多。这种结构可以通过在以下两个独立工艺中的步骤提供：首先蚀刻和氧化形成在有源区中的沟槽，然后蚀刻和氧化在多晶硅二极管的集成中使用的宽沟槽。这种工艺组成可能更复杂和昂贵，但是容易进行。
图5表示根据本发明一个实施方案在沟槽电源MOSFET中提供自对准接点的方法。根据这种实施方案，可提供用于光刻胶掩模(如这里所述的)的所有关键的曝光的平坦表面，这有利于制造高密度、精细构图的结构，同时避免关于在对存在明显高度差的表面进行构图时可能出现的曝光工具的精确对准的问题。
在步骤501，在衬底中贯穿淀积在氧化物层上的氮化硅的掩模形成沟槽。根据示意实施方案，在形成沟槽时可采用干法蚀刻。根据一个实施方案，可采用反应离子蚀刻(RIE)工艺形成沟槽。
在步骤503，在步骤501中形成的沟槽的壁上形成栅极氧化物层。形成沟槽之后，可以进行作为沟槽壁衬里的栅极氧化物317的淀积。在步骤505，多晶硅用于填充沟槽和覆盖氮化硅掩模的表面(见步骤501)。这可以通过在栅极氧化物层(例如317)上淀积多晶膜以便用栅极材料填充沟槽来实现。
在步骤507，从氮化硅(SiN)掩模的表面除去多余的多晶硅。根据一个实施方案，通过CMP从硬掩模的SiN层(例如305)的表面除去多余的多晶硅，留下与SiN层的顶表面一致的平坦表面。
在步骤509，提供光刻胶掩模以覆盖栅极总线的后来位置。光刻胶掩模可用于区别主MOSFET的有源区和后续的栅极总线区域。
在步骤511，形成在为有源区中的沟槽中的多晶硅栓塞(例如多晶硅膜315)被蚀刻，以便在多晶硅栓塞上方的区域中形成凹槽。根据示意实施方案，可以通过选择干法蚀刻使多晶硅栓塞(例如多晶硅膜315)下凹到主MOSFET区域中的硅衬底的前表面下面。这留下了填充有源区沟槽(例如311)的多晶膜(例如315)，同时填充栅极区沟槽(例如313)的多晶膜(例如315)保持与硬掩模的SiN层(例如305)的顶表面一致。
在步骤513，在形成在有源区中的沟槽中的多晶硅栓塞上方形成的凹槽用绝缘膜(例如319)填充。根据示意实施方案，可以淀积绝缘膜319，并通过CMP工艺进行平面化，以便填充凹陷多晶硅上方的间隙。通过CMP工艺除去多余材料之后，露出硬掩模的平坦表面。
在步骤515，施加第四光刻胶掩模，以确定可以在氮化物层中打开的接触窗口(例如323)。这些窗口便于半导体器件区域(例如321)的注入。在有源区中，在步骤517，然后选择地蚀刻掉SiN膜，留下平坦表面的氧化物按钮，以便覆盖位于其中的沟槽(见图3C)。
在步骤519，采用自对准间隔方法(见图6)限定电接触沟槽。并且，在步骤521，施加第五光刻胶掩模以对构成为(例如通过淀积等)到达半导体器件有源区的金属接点进行构图。根据示意实施方案，上述工艺提供到达半导体器件沟槽之间的晶体管台面区域的有源区和到达构成栅极材料的多晶硅的接点的自对准形成，其中栅极材料填充半导体器件沟槽。
图6是根据本发明一个实施方案在进行自对准间隔器方法时的步骤流程。根据示意实施方案，该方法便于提供到达半导体器件的源区的自对准接点。
在步骤601，沿着接触窗口(例如323)的壁形成氧化物间隔器(例如325)。根据示意实施方案，氧化物间隔器是通过氧化物CVD膜的淀积与通过RIE工艺进行的氧化物膜的各向异性相结合形成的。
在步骤603，在接触区域中，在第二RIE操作中蚀刻硅表面。根据示意实施方案，蚀刻该表面以形成沿着源区延伸的浅沟槽。在步骤605，在沟槽底部形成接触注入部，以便增加在接触界面处的主体阱中的掺杂剂浓度。应该理解源区可通过金属接点沿着接触沟槽的侧壁接触(见步骤521，图5)。
如前面参照示意实施方案所述，本发明提供用于在沟槽电源MOSFET中的自对准接点的方法。该方法包括在衬底中贯穿淀积在氧化物层上的氮化硅掩模蚀刻沟槽，在沟槽壁上形成栅极氧化物层，施加多晶硅以填充沟槽和覆盖氮化硅掩模表面，施加光刻胶掩模以覆盖栅极总线的位置和从氮化硅掩模的表面除去多晶硅。该方法还包括使形成在有源区中的沟槽中的多晶硅栓塞下凹，以便在多晶硅栓塞上方形成凹槽，用绝缘材料填充形成在有源区中的沟槽中的多晶硅栓塞上方的凹槽，施加第四光刻胶掩模以限定在氮化物层中打开的接触窗口，并选择地蚀刻氮化硅膜，留下覆盖位于有源区中的沟槽的平坦表面氧化物按钮。而且，采用自对准间隔操作限定电接触沟槽，并且施加第五光刻胶掩模，以便对与半导体器件有源区接触的金属接点进行构图。
总之，本公开介绍用于提供用于沟槽电源MOSFET的自对准接点的方法。该方法包括在衬底中贯穿淀积在氧化物层上的氮化硅掩模蚀刻沟槽，在沟槽壁上形成栅极氧化物层，施加多晶硅以填充沟槽和覆盖氮化硅掩模的表面，从氮化硅掩模的表面除去多晶硅，和施加光刻胶掩模以覆盖栅极总线的位置。该方法还包括使形成在有源区中的沟槽中的多晶硅栓塞下凹，以便在多晶硅栓塞上方形成凹槽，用绝缘材料填充形成在有源区中的沟槽中的多晶硅栓塞上方的凹槽，施加第四光刻胶掩模以限定在氮化物层中打开的接触窗口，并选择地蚀刻氮化硅膜，留下覆盖位于有源区中的沟槽的平坦表面氧化物按钮。而且，采用自对准间隔操作限定电接触沟槽，并且施加第五光刻胶掩模，以便对与半导体器件有源区接触的金属接点进行构图。
前面已经对本发明的特殊实施方案进行了说明，这只是示意性的和说明性的。它们不使本发明限于公开的特殊形式，并鉴于上述教导可以做很多的修改和改变。为了最好地解释本发明的原理及其实践应用而选择和介绍实施方案，以便由此使本领域普通技术人员最好地利用本发明，具有各个修改的各种实施方案适用于特殊使用。本发明的范围可由所附权利要求书及其等效形式限定。
Claims (8)
1.一种在集成MOSFET设置中提供自对准接点的方法，其特征在于，包括：
提供具有第一表面的半导体衬底和形成在所述半导体衬底的所述第一表面上可接近的多个半导体器件；
沿着形成在所述半导体衬底中的接触窗口的壁产生氧化物间隔器和在RIE操作中蚀刻衬底表面，以便在接触区域中形成接触沟槽；
在所述接触沟槽中形成接触注入部，以便增加在接触界面处的主体阱中的掺杂剂浓度，其中源区沿着所述接触沟槽的侧壁接触；以及
施加光刻胶掩膜，以用于在多晶硅栓塞被形成以填充所述接触沟槽之后隔离位于半导体器件的有源区中的多晶硅材料，和提供对位于所述半导体器件的栅极总线区域中的多晶硅栓塞的顶部的访问，其中所述多晶硅栓塞在所述栅极总线区域中的顶面与硬掩模的表面共面；
其中，位于所述栅极总线区域中的多晶硅栓塞是在所述接触沟槽内形成所述多晶硅栓塞时形成的，所述硬掩模是在所述半导体衬底上形成氧化物层之后形成的。
2.如权利要求1所述的方法，其特征在于，在形成所述多晶硅栓塞以填充所述接触沟槽之后执行CMP操作，在该CMP操作中从氮化硅掩模的表面除去所述多晶硅材料的步骤。
3.如权利要求2所述的方法，其特征在于，在从所述氮化硅掩模的表面除去所述多晶硅材料之后，施加区别所述半导体器件的有源区和所述半导体器件的栅极总线区域的光刻胶掩模。
4.如权利要求3所述的方法，其特征在于，用绝缘材料填充凹槽，该凹槽在位于所述有源区域中的所述接触沟槽中形成的所述多晶硅栓塞的上方，在定义了所述接触窗口之后，相对于所述硬掩模选择性地蚀刻所述绝缘材料。
5.如权利要求4所述的方法，其特征在于，所述绝缘材料包括氧化物或BPSG。
6.如权利要求1所述的方法，其特征在于，还包括使所述多晶硅栓塞和形成栅极总线的金属之间电接触。
7.如权利要求6所述的方法，其特征在于，还包括在所述半导体衬底中蚀刻宽沟槽。
8.如权利要求7所述的方法，其特征在于，用其中形成有半导体器件的多晶膜填充所述宽沟槽。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/254,385 US8629019B2 (en) | 2002-09-24 | 2002-09-24 | Method of forming self aligned contacts for a power MOSFET |
| US10/254,385 | 2002-09-24 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031348033A Division CN100511575C (zh) | 2002-09-24 | 2003-09-24 | 在半导体器件设置中提供自对准接点的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101425478A CN101425478A (zh) | 2009-05-06 |
| CN101425478B true CN101425478B (zh) | 2011-09-28 |
Family
ID=31977825
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031348033A Expired - Fee Related CN100511575C (zh) | 2002-09-24 | 2003-09-24 | 在半导体器件设置中提供自对准接点的方法 |
| CN200810178234XA Expired - Fee Related CN101425478B (zh) | 2002-09-24 | 2003-09-24 | 在半导体器件设置中提供自对准接点的方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031348033A Expired - Fee Related CN100511575C (zh) | 2002-09-24 | 2003-09-24 | 在半导体器件设置中提供自对准接点的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US8629019B2 (zh) |
| EP (1) | EP1403914B1 (zh) |
| JP (1) | JP4057988B2 (zh) |
| KR (1) | KR100632453B1 (zh) |
| CN (2) | CN100511575C (zh) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8629019B2 (en) | 2002-09-24 | 2014-01-14 | Vishay-Siliconix | Method of forming self aligned contacts for a power MOSFET |
| US8080459B2 (en) | 2002-09-24 | 2011-12-20 | Vishay-Siliconix | Self aligned contact in a semiconductor device and method of fabricating the same |
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- 2003-09-22 JP JP2003330604A patent/JP4057988B2/ja not_active Expired - Fee Related
- 2003-09-23 EP EP03021474.6A patent/EP1403914B1/en not_active Expired - Lifetime
- 2003-09-24 KR KR1020030066273A patent/KR100632453B1/ko not_active IP Right Cessation
- 2003-09-24 CN CNB031348033A patent/CN100511575C/zh not_active Expired - Fee Related
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| KR100632453B1 (ko) | 2006-10-09 |
| EP1403914B1 (en) | 2013-05-15 |
| CN101425478A (zh) | 2009-05-06 |
| EP1403914A3 (en) | 2006-03-15 |
| EP1403914A2 (en) | 2004-03-31 |
| JP2004134793A (ja) | 2004-04-30 |
| KR20040026641A (ko) | 2004-03-31 |
| CN100511575C (zh) | 2009-07-08 |
| US8367500B1 (en) | 2013-02-05 |
| CN1531011A (zh) | 2004-09-22 |
| US20040058481A1 (en) | 2004-03-25 |
| US8629019B2 (en) | 2014-01-14 |
| JP4057988B2 (ja) | 2008-03-05 |
| US7642164B1 (en) | 2010-01-05 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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